JP3049902B2 - Digital signal transmission / reception device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明はデジタル信号の送受装
置、特にデジタルオーディオ機器やデジタルビデオ機器
に好適なデジタル信号の送受装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital signal transmitting / receiving apparatus, and more particularly to a digital signal transmitting / receiving apparatus suitable for digital audio equipment and digital video equipment.

【０００２】[0002]

【従来の技術】デジタルオーディオ機器やデジタルビデ
オ機器においてデジタル信号の送受信を行なう場合に
は、通常、送受の対象にされているデジタル信号を送信
側から受信側にそのまま伝送するようにしていた。図６
はデジタルオーディオ機器やデジタルビデオ機器におけ
るデジタル信号の送受信に使用されていた従来のインタ
ーフェースの構成例を示す図であり、図６において、Ｔ
は送信側、Ｒは受信側を示しており、端子７０を介して
供給された送信の対象にされているデジタル信号は、送
信側Ｔの駆動増幅器７１によって増幅された後に、発光
ダイオード７２に供給される。発光ダイオード７２は送
信の対象にされているデジタル信号に従って断続して発
光して、光によるデジタル信号を発生する。前記した発
光ダイオード７２から放射された光によるデジタル信号
は、受信側Ｒのフォトトランジスタ７３によって受光さ
れて出力端子７６に電気信号のデジタル信号を送出す
る。図６においてＶｃｃは電源、７４，７５は抵抗であ
る。2. Description of the Related Art When digital signals are transmitted and received in digital audio equipment and digital video equipment, usually, digital signals to be transmitted and received are directly transmitted from a transmission side to a reception side. FIG.
FIG. 7 is a diagram showing a configuration example of a conventional interface used for transmitting and receiving digital signals in digital audio equipment and digital video equipment.
Indicates a transmitting side, and R indicates a receiving side. The digital signal supplied via the terminal 70 and which is to be transmitted is amplified by the driving amplifier 71 on the transmitting side T and then supplied to the light emitting diode 72. Is done. The light emitting diode 72 emits light intermittently according to a digital signal to be transmitted, and generates a digital signal by light. The digital signal based on the light emitted from the light emitting diode 72 is received by the phototransistor 73 on the receiving side R, and the digital signal of the electric signal is transmitted to the output terminal 76. In FIG. 6, Vcc is a power supply, and 74 and 75 are resistors.

【０００３】[0003]

【発明が解決しようとする課題】ところで、デジタルオ
ーディオ機器やデジタルビデオ機器における最終的な出
力信号はアナログ信号による音響信号や画像信号である
ために、機器内にデジタル信号系とアナログ信号系とを
混在させている場合には、デジタル信号系のデジタル信
号の影響が、アナログ信号系に伝えられると、アナログ
信号系の信号処理動作が良好に行なわれなくなり、アナ
ログ信号系の信号に歪を生じさせて、アナログ信号系の
出力として得られる音響信号による再生音響出力の音質
や画像信号による再生画像の画質を劣化させることが起
こる。それで、機器内にデジタル信号系とアナログ信号
系とを混在させているデジタルオーディオ機器やデジタ
ルビデオ機器では、従来からデジタル信号系のデジタル
信号の影響が、アナログ信号系に悪影響を及ぼさないよ
うにするために、例えば図５に示すようにデジタル信号
系とアナログ信号系との間のインターフェースにフォト
カプラを使用して、デジタル信号系とアナログ信号系と
の間のデジタル信号の伝送が電気的に切離された状態で
行なわれるようにする等の手段が採用されていた。しか
し、デジタル信号系におけるデジタル信号が、例えば電
源系統（接地電位の変動）等を介してアナログ信号系に
混入することが生じるために、前記のような解決手段に
よっても充分な結果が得られないことが起こるので、そ
れの解決策が求められた。Since the final output signal of a digital audio device or a digital video device is an audio signal or an image signal based on an analog signal, a digital signal system and an analog signal system are provided in the device. When mixed, when the influence of the digital signal of the digital signal system is transmitted to the analog signal system, the signal processing operation of the analog signal system is not performed well and the signal of the analog signal system is distorted. As a result, the sound quality of the reproduced sound output by the sound signal obtained as the output of the analog signal system and the image quality of the reproduced image by the image signal are deteriorated. Therefore, in a digital audio device or a digital video device in which a digital signal system and an analog signal system are mixed in the device, the influence of the digital signal of the digital signal system should not adversely affect the analog signal system. Therefore, for example, as shown in FIG. 5, a digital signal transmission between a digital signal system and an analog signal system is electrically disconnected by using a photocoupler for an interface between the digital signal system and the analog signal system. Means such as performing the operation in a separated state have been adopted. However, since the digital signal in the digital signal system is mixed into the analog signal system via, for example, a power supply system (fluctuation of the ground potential), a sufficient result cannot be obtained even by the above-described solution. As things happen, a solution was sought.

【０００４】[0004]

【課題を解決するための手段】本発明は１ワードがＮビ
ット（ただしＮは２以上の自然数）からなる送受の対象
にされる２進のデジタル信号をＫ進（ただし、Ｋは２の
Ｎ乗）のデジタル信号に信号変換する信号変換手段と、
前記の信号変換手段によって信号変換されたＫ進のデジ
タル信号における数値Ｋ−１と数値０とを検出する検出
部と、前記の検出部で検出された数値Ｋ−１と数値０と
の数値について、それらの数値が１標本化周期前にも検
出されていたか否かを検出して、同一の数値が連続して
いる場合には信号を出力しないように構成されている先
行データとの比較部と、前記した先行データとの比較部
から出力される２ビットの情報と、前記した信号変換手
段によって信号変換されたＫ進のデジタル信号における
数値１から数値Ｋ−２までの数値とを、Ｋビットのデー
タラッチに保持させる手段と、前記のＫビットのデータ
ラッチに保持されたＫ進のデジタル信号をシリアル信号
として受信側に伝送する手段と、前記したシリアル信号
形態のＫ進のデジタル信号の伝送の開始の時点を示す信
号と、前記したシリアル信号形態のＫ進のデジタル信号
の伝送速度を示す信号とからなる同期信号を送信側から
受信側に伝送する手段とを送信側に設け、また、送信側
から伝送されたＫ進のデジタル信号がラッチパルスとし
て与えられるＮビットのデータラッチと、前記したＮビ
ットのデータラッチにＮビットの計数値を入力させるＮ
ビットの計数器と、送信側から伝送されたシリアル信号
形態のＫ進のデジタル信号の伝送の開始の時点を示す信
号と、前記したシリアル信号形態のＫ進のデジタル信号
の伝送速度を示す信号とからなる同期信号に基づいて、
前記したＮビットの計数器を送信側から伝送されたシリ
アル信号形態のＫ進のデジタル信号の伝送の開始の時点
に計数動作を開始させるためのリセット信号と、前記の
Ｎビットの計数器における計数動作が、送信側から伝送
されたシリアル信号形態のＫ進のデジタル信号の伝送速
度に一致して行なわれるようにするための計数用クロッ
ク信号やその他の信号とを発生させる制御信号発生手段
と、前記したシリアル信号形態のＫ進のデジタル信号の
伝送の開始の時点に前記したＮビットの計数器の計数動
作を開始させるとともに、前記のＮビットの計数器にお
ける計数動作が、シリアル信号形態のＫ進のデジタル信
号の伝送速度に一致して行なわれるようにする手段と、
前記したＮビットの計数器の計数値をラッチした前記の
Ｎビットのデータラッチに保持されているＮビットのデ
ジタル信号を時間軸上で直列的に出力させる手段とを受
信側に設けてなるデジタル信号の送受装置、及び、１ワ
ードがＮビット（ただしＮは２以上の自然数）からなる
送受の対象にされる２進のデジタル信号をＫ進（ただ
し、Ｋは２のＮ乗）のデジタル信号に信号変換する信号
変換手段と、前記の信号変換手段によって信号変換され
たＫ進のデジタル信号における数値Ｋ−１と数値０とを
検出する検出部と、前記の検出部で検出された数値Ｋ−
１と数値０との数値について、それらの数値が１標本化
周期前にも検出されていたか否かを検出して、同一の数
値が連続している場合には信号を出力しないように構成
されている先行データとの比較部と、前記した先行デー
タとの比較部から出力される２ビットの情報と、前記し
た信号変換手段によって信号変換されたＫ進のデジタル
信号における数値１から数値Ｋ−２までの数値とを、Ｋ
ビットのデータラッチに保持させる手段と、前記のＫビ
ットのデータラッチに保持されたＫ進のデジタル信号を
シリアル信号として受信側に伝送する手段と、受信側か
ら伝送された同期信号に基づいて１ワードがＮビットか
らなる送受の対象にされる２進のデジタル信号を得るた
めのタイミング信号及びシリアル信号形態のＫ進のデジ
タル信号の伝送の開始の時点を示す信号ならびにシリア
ル信号形態のＫ進のデジタル信号の伝送速度を示す信号
やその他の信号を発生する制御信号発生手段とを送信側
に設け、また、送信側から伝送されたＫ進のデジタル信
号がラッチパルスとして与えられるＮビットのデータラ
ッチと、前記したＮビットのデータラッチにＮビットの
計数値を入力させるＮビットの計数器と、１ワードがＮ
ビットからなる送受の対象にされる２進のデジタル信号
を得るためのタイミング信号及びシリアル信号形態のＫ
進のデジタル信号の伝送の開始の時点を示す信号ならび
にシリアル信号形態のＫ進のデジタル信号の伝送速度を
示す信号とからなる同期信号やその他の信号を発生する
制御信号発生手段と、前記したシリアル信号形態のＫ進
のデジタル信号の伝送の開始の時点を示す信号と、前記
したシリアル信号形態のＫ進のデジタル信号の伝送速度
を示す信号とに基づいて、前記したＮビットの計数器を
前記したシリアル信号形態のＫ進のデジタル信号の伝送
の開始の時点に計数動作を開始させるためのリセット信
号によって前記したＮビットの計数器の計数動作を開始
させるとともに、前記のＮビットの計数器における計数
動作が、シリアル信号形態のＫ進のデジタル信号の伝送
速度に一致して行なわれるようにする手段と、前記した
受信側のＮビットのデータラッチに保持されたＮビット
のデジタル信号を出力させる手段とを受信側に設けてな
るデジタル信号の送受装置、ならびに１ワードがＭＮビ
ット（ただしＮとＭとは共に２以上の自然数）からなる
送受の対象にされる２進のデジタル信号におけるＮビッ
トの２進のデジタル信号毎にＫ進（ただし、Ｋは２のＮ
乗）のデジタル信号に信号変換する信号変換手段と、前
記の信号変換手段によって信号変換されたＭ個のＫ進の
デジタル信号における各Ｋ進のデジタル信号毎の数値Ｋ
−１と数値０とを検出する検出部と、前記の検出部で検
出された各Ｋ進のデジタル信号毎の数値Ｋ−１と数値０
との数値について、それらの数値が対応するＫ進のデジ
タル信号における１標本化周期前にも検出されていたか
否かを検出して、同一の数値が連続している場合には信
号を出力しないように構成されている先行データとの比
較部と、前記した先行データとの比較部から出力される
各Ｋ進のデジタル信号毎の各２ビットの情報と、前記し
た信号変換手段によって信号変換された各Ｋ進のデジタ
ル信号の数値１から数値Ｋ−２までの数値とを、それぞ
れ対応するＫビットのデータラッチに保持させる手段
と、前記のＭ個のＫビットのデータラッチに保持された
Ｋ進のデジタル信号を時間軸上で直列的なＭ個のシリア
ル信号として受信側に伝送する手段と、前記した時間軸
上で直列的なＭ個のシリアル信号形態のＫ進のデジタル
信号の伝送の開始の時点を示す信号と、前記した時間軸
上で直列的なＭ個のシリアル信号形態のＫ進のデジタル
信号の伝送速度を示す信号とからなる同期信号を送信側
から受信側に伝送する手段とを送信側に設け、また、送
信側から伝送された時間軸上で直列的なＭ個のＫ進のデ
ジタル信号がラッチパルスとして与えられるＭ個のＮビ
ットのデータラッチに対して、それぞれ対応するラッチ
パルスが供給されるようにする信号切換手段と、前記し
たＭ個のＮビットのデータラッチに、それぞれ対応する
Ｎビットの計数値を入力させるＮビットの計数器と、送
信側から伝送された時間軸上で直列的なＭ個のシリアル
信号形態のＫ進のデジタル信号の伝送の開始の時点を示
す信号と、前記した時間軸上で直列的なＭ個のシリアル
信号形態のＫ進のデジタル信号の伝送速度を示す信号と
からなる同期信号に基づいて、前記したＮビットの計数
器を送信側から伝送された時間軸上で直列的なＭ個のシ
リアル信号形態のＫ進のデジタル信号のそれぞれの伝送
の開始の時点に計数動作を開始させるためのリセット信
号と、前記のＮビットの計数器における計数動作が、送
信側から伝送されたシリアル信号形態のＫ進のデジタル
信号の伝送速度に一致して行なわれるようにするための
計数用クロック信号やその他の信号とを発生させる制御
信号発生手段と、前記した時間軸上で直列的なＭ個のシ
リアル信号形態のＫ進のデジタル信号の伝送の開始の時
点に前記したＮビットの計数器の計数動作を開始させる
とともに、前記のＮビットの計数器における計数動作
が、時間軸上で直列的なＭ個のシリアル信号形態のＫ進
のデジタル信号の伝送速度に一致して行なわれるように
する手段と、前記したＮビットの計数器の計数値を、そ
れぞれ所定の時点にラッチしている前記のＭ個のＮビッ
トのデータラッチに保持されているＮビットのデジタル
信号を時間軸上で直列的に出力させる手段とを受信側に
設けてなるデジタル信号の送受装置、及び１ワードがＭ
Ｎビット（ただし、ＮとＭとは共に２以上の自然数）か
らなる送受の対象にされる２進のデジタル信号における
Ｎビットの２進のデジタル信号毎にＫ進(ただし、Ｋは
２のＮ乗)のデジタル信号に信号変換する信号変換手段
と、前記の信号変換手段によって信号変換されたＭ個の
Ｋ進のデジタル信号における各Ｋ進のデジタル信号毎の
数値Ｋ−１と数値０とを検出する検出部と、前記の検出
部で検出された各Ｋ進のデジタル信号毎の数値Ｋ−１と
数値０との数値について、それらの数値が対応するＫ進
のデジタル信号における１標本化周期前にも検出されて
いたか否かを検出して同一の数値が連続している場合に
は信号を出力しないように構成されている先行データと
の比較部と、前記した先行データとの比較部から出力さ
れる各Ｋ進のデジタル信号毎の各２ビットの情報と、前
記した信号変換手段によって信号変換された各Ｋ進のデ
ジタル信号の数値１から数値Ｋ−２までの数値とを、そ
れぞれ対応するＫビットのデータラッチに保持させる手
段と、前記のＭ個のＫビットのデータラッチに保持され
たＫ進のデジタル信号を時間軸上で直列的なＭ個のシリ
アル信号として受信側に伝送する手段と、受信側から伝
送された同期信号に基づいて１ワードがＭＮビットから
なる送受の対象にされる２進のデジタル信号を得るため
のタイミング信号及び時間軸上で直列的なＭ個のシリア
ル信号形態のＫ進のデジタル信号の伝送の開始の時点を
示す信号ならびに時間軸上で直列的なＭ個のシリアル信
号形態のＫ進のデジタル信号の伝送速度を示す信号やそ
の他の信号を発生する制御信号発生する手段とを送信側
に設け、また送信側から伝送された時間軸上で直列的な
Ｍ個のＫ進のデジタル信号がラッチパルスとして与えら
れるＭ個のＮビットのデータラッチに対してそれぞれ対
応するラッチパルスが供給されるようにする信号切換手
段と、前記したＭ個のＮビットのデータラッチに、それ
ぞれ対応するＮビットのデジタル信号を入力させるＮビ
ットの計数器と、１ワードがＭＮビットからなる送受の
対象にされる２進のデジタル信号を得るためのタイミン
グ信号及びシリアル信号形態のＫ進のデジタル信号の伝
送の開始の時点を示す信号ならびにシリアル信号形態の
Ｋ進のデジタル信号の伝送速度を示す信号とからなる同
期信号やその他の信号を発生する制御信号発生手段と、
前記した時間軸上で直列的なＭ個のシリアル信号形態の
Ｋ進のデジタル信号の伝送の開始の時点を示す信号と、
前記した時間軸上で直列的なシリアル信号形態のＫ進の
デジタル信号の伝送速度を示す信号とに基づいて、前記
したＮビットの計数器を前記したシリアル信号形態のＫ
進のデジタ前記したＮビットの計数器の計数動作を開始
させるとともに、前記のＮビットの計数器における計数
動作が、時間軸上で直列的なＭ個のシリアル信号形態の
Ｋ進のデジタル信号の伝送速度に一致して行なわれるよ
うにする手段と、前記したＮビットの計数器の計数値
を、それぞれ所定の時点にラッチしている前記のＭ個の
Ｎビットのデータラッチに保持されたＮビットのデジタ
ル信号を時間軸上で直列的に出力させる手段とを受信側
に設けてなるデジタル信号の送受装置とを提供する。According to the present invention, a binary digital signal to be transmitted / received in which one word is composed of N bits (where N is a natural number of 2 or more) is K-ary (where K is 2N). Signal conversion means for converting the signal into a digital signal
A detector for detecting a numerical value K-1 and a numerical value 0 in the K-ary digital signal converted by the signal converting means, and a numerical value of the numerical value K-1 and the numerical value 0 detected by the detecting unit A comparison unit for detecting whether or not those numerical values have been detected even before one sampling period, and not outputting a signal when the same numerical values are continuous. And the 2-bit information output from the comparison unit with the preceding data and the numerical values 1 to K-2 in the K-ary digital signal signal-converted by the signal converting means, by K A bit data latch, a means for transmitting the K-ary digital signal held in the K-bit data latch as a serial signal to a receiving side, and a K-ary digital signal in the form of the serial signal. Means for transmitting from the transmitting side to the receiving side a means for transmitting a synchronizing signal composed of a signal indicating the start time of transmission of the digital signal and a signal indicating the transmission speed of the K-ary digital signal in the serial signal form. An N-bit data latch in which a K-ary digital signal transmitted from the transmission side is provided as a latch pulse; and an N-bit count value input to the N-bit data latch.
A bit counter, a signal indicating the start of transmission of the K-ary digital signal in the form of a serial signal transmitted from the transmission side, and a signal indicating the transmission rate of the K-ary digital signal in the form of the serial signal. Based on a synchronization signal consisting of
A reset signal for starting the counting operation at the start of transmission of the K-ary digital signal in the form of a serial signal transmitted from the transmitting side by the N-bit counter, and counting by the N-bit counter. Control signal generating means for generating a counting clock signal or other signals for causing the operation to be performed in accordance with the transmission rate of the K-ary digital signal in the form of a serial signal transmitted from the transmitting side; At the start of transmission of the K-ary digital signal in the serial signal form, the counting operation of the N-bit counter is started, and the counting operation in the N-bit counter is performed in the serial signal form. Means for performing the transmission in accordance with the transmission rate of the digital signal
Means for serially outputting, on the time axis, an N-bit digital signal held in the N-bit data latch, which latches the count value of the N-bit counter, on the receiving side. A signal transmitting / receiving apparatus and a K-ary (where K is 2N) digital signal which is a binary digital signal to be transmitted / received in which one word is composed of N bits (where N is a natural number of 2 or more). A signal converting means for converting a signal into a digital signal, a detecting section for detecting a numerical value K-1 and a numerical value 0 in the K-ary digital signal converted by the signal converting means, and a numerical value K detected by the detecting section. −
With respect to the numerical value of 1 and the numerical value 0, it is configured to detect whether or not those numerical values have been detected even before one sampling period, and to output no signal when the same numerical value is continuous. The 2-bit information output from the preceding data comparing section, the 2-bit information output from the preceding data comparing section, and the numerical value 1 to the numerical value K-in the K-ary digital signal converted by the signal converting means. The number up to 2 and K
A bit data latch, a means for transmitting the K-ary digital signal held in the K-bit data latch as a serial signal to a receiving side, and a means for transmitting a 1-bit signal based on a synchronization signal transmitted from the receiving side. A timing signal for obtaining a binary digital signal to be transmitted / received consisting of N bits, a signal indicating the start of transmission of a K-ary digital signal in the form of a serial signal, and a K-ary signal in the form of a serial signal A control signal generating means for generating a signal indicating the transmission speed of the digital signal and other signals is provided on the transmission side, and an N-bit data latch to which a K-ary digital signal transmitted from the transmission side is given as a latch pulse And an N-bit counter for inputting an N-bit count value to the N-bit data latch, and one word is N
Timing signal for obtaining a binary digital signal to be transmitted / received consisting of bits and K in the form of a serial signal
Control signal generating means for generating a synchronizing signal and other signals including a signal indicating a start time of transmission of a binary digital signal and a signal indicating a transmission rate of a K-ary digital signal in the form of a serial signal; The N-bit counter is set based on the signal indicating the start of transmission of the K-ary digital signal in the signal form and the signal indicating the transmission rate of the K-ary digital signal in the serial signal form. The counting operation of the N-bit counter is started by a reset signal for starting the counting operation at the start of transmission of the K-ary digital signal in the form of a serial signal, and the N-bit counter in the N-bit counter is started. Means for performing the counting operation in accordance with the transmission rate of the K-ary digital signal in the form of a serial signal; A digital signal transmitting / receiving apparatus in which a means for outputting an N-bit digital signal held in a data latch is provided on the receiving side, and one word is composed of MN bits (N and M are both natural numbers of 2 or more). For each binary digital signal of N bits in the binary digital signal to be transmitted / received, K-ary (where K is 2N
Signal converting means for converting the signal into a digital signal of the same power, and a numerical value K for each K-ary digital signal in the M K-ary digital signals converted by the signal converting means.
A detecting unit for detecting -1 and a numerical value 0, and a numerical value K-1 and a numerical value 0 for each K-ary digital signal detected by the detecting unit.
It is detected whether or not these numerical values have been detected even before one sampling period in the corresponding K-ary digital signal, and no signal is output if the same numerical values are continuous. The comparison unit with the preceding data configured as described above, the 2-bit information for each K-ary digital signal output from the comparison unit with the preceding data, and the signal conversion unit Means for holding the numerical values 1 to K-2 of the respective K-ary digital signals in the corresponding K-bit data latches, and the K values held in the M K-bit data latches. Means for transmitting the serial digital signal to the receiving side as serial M serial signals on the time axis, and transmitting the serial M serial signal K-ary digital signal on the time axis. Starting Means for transmitting, from the transmitting side to the receiving side, a synchronizing signal comprising a signal indicating a point and a signal indicating a transmission rate of a K-ary digital signal in the form of M serial signals serially arranged on the time axis. A latch corresponding to each of M N-bit data latches provided on the transmission side and provided with M serial K-ary digital signals as latch pulses on the time axis transmitted from the transmission side. A signal switching means for supplying a pulse, an N-bit counter for inputting a corresponding N-bit count value to each of the M N-bit data latches, and a time transmitted from the transmission side. A signal indicating the start of transmission of K serial digital signals in the form of serial M serial signals on the axis, and a digital K signal in the form of M serial signals serial on the time axis; Transmission of Each of the K-ary digital signals in the form of M serial signals serially arranged on the time axis transmitted from the transmitting side by the N-bit counter based on a synchronization signal comprising The reset signal for starting the counting operation at the time of the start and the counting operation in the N-bit counter match the transmission speed of the K-ary digital signal in the form of a serial signal transmitted from the transmission side. Control signal generating means for generating a clock signal for counting and other signals to be performed, and starting transmission of K serial digital signals in the form of M serial signals serially on the time axis. At the time point, the counting operation of the N-bit counter is started, and the counting operation of the N-bit counter is performed in the form of K serial signals in the form of M serial signals serially arranged on a time axis. Means for performing the operation in accordance with the transmission rate of the digital signal, and holding the count value of the N-bit counter in the M N-bit data latches, each of which is latched at a predetermined time. Means for outputting serially output N-bit digital signals on the time axis on the receiving side, and a digital signal transmitting and receiving apparatus comprising
For each binary digital signal of N bits in a binary digital signal to be transmitted and received which is composed of N bits (both N and M are natural numbers of 2 or more), the binary digital signal is K-based (where K is 2 N Signal converting means for converting the signal into a digital signal of (power), and a numerical value K-1 and a numerical value 0 for each K-ary digital signal in the M K-ary digital signals converted by the signal converting means. For the detecting unit to be detected, and for the numerical values K-1 and 0 for each K-ary digital signal detected by the detecting unit, one sampling period in the K-ary digital signal corresponding to the numerical value A comparing unit for comparing the preceding data with the preceding data, which is configured not to output a signal when the same numerical value is detected by detecting whether or not the preceding data has been detected. Each K-ary digital output from The 2-bit information for each signal and the numerical values 1 to K-2 of each K-ary digital signal converted by the signal converting means are stored in the corresponding K-bit data latches. Means for transmitting the K-ary digital signal held in the M K-bit data latches to the receiving side as M serial signals serially on the time axis; A timing signal for obtaining a binary digital signal to be transmitted / received in which one word is composed of MN bits based on the synchronizing signal and a K-ary digital signal in the form of M serial signals serially arranged on a time axis And a control signal for generating a signal indicative of the transmission speed of the K-ary digital signal in the form of M serial signals serially arranged on the time axis, and other signals. Means are provided on the transmission side, and M serial K-ary digital signals on the time axis transmitted from the transmission side correspond to the M N-bit data latches given as latch pulses, respectively. A signal switching means for supplying a latch pulse; an N-bit counter for inputting a corresponding N-bit digital signal to the M N-bit data latches described above; A timing signal for obtaining a binary digital signal to be transmitted / received, a signal indicating the start time of transmission of a K-ary digital signal in the form of a serial signal, and a transmission rate of a K-ary digital signal in the form of a serial signal A control signal generating means for generating a synchronization signal or other signal comprising a signal indicating
A signal indicating the start of transmission of the K-ary digital signal in the form of M serial signals in series on the time axis,
The N-bit counter is set to the serial signal form K based on the signal indicating the transmission speed of the K-ary digital signal in serial serial form on the time axis.
The counting operation of the N-bit counter is started, and the counting operation of the N-bit counter is performed by converting the K-ary digital signal in the form of M serial signals serially on a time axis. Means for performing the operation in accordance with the transmission rate, and the count value of the N-bit counter is stored in the M N-bit data latches latched at predetermined time points. Means for serially outputting bit digital signals on a time axis, and a digital signal transmitting / receiving apparatus provided on the receiving side.

【０００５】[0005]

【作用】１ワードがＮビット（ただしＮは２以上の自然
数）からなる送受の対象にされる２進のデジタル信号を
Ｋ進（ただし、Ｋは２のＮ乗）のデジタル信号に信号変
換する。信号変換されたＫ進のデジタル信号を、数値Ｋ
−１と数値０との検出部で検出する。検出された数値Ｋ
−１と数値０との数値を、それらの数値が１標本化周期
前にも検出されていたか否かを検出して、同一の数値が
連続している場合には信号を出力しないように構成され
ている先行データとの比較部に与えて、前記した先行デ
ータとの比較部から出力される２ビットの情報と、前記
したＫ進のデジタル信号における数値１から数値Ｋ−２
までの数値とを、Ｋビットのデータラッチに保持させ
る。前記のＫビットのデータラッチに保持されたＫ進の
デジタル信号をシリアル信号として受信側に伝送する。
また、前記のシリアル信号形態のＫ進のデジタル信号の
伝送の開始の時点を示す信号と、前記したシリアル信号
形態のＫ進のデジタル信号の伝送速度を示す信号とから
なる同期信号を送信側から受信側に伝送する。A binary digital signal to be transmitted / received in which one word is composed of N bits (where N is a natural number of 2 or more) is converted into a K-ary (where K is 2N) digital signal. . The converted K-ary digital signal is represented by a numerical value K
The detection unit of -1 and the value 0 detects it. The detected value K
-1 and 0 are configured to detect whether or not those values have been detected even before one sampling period, and do not output a signal when the same values are consecutive. 2 bits of information output from the comparison unit with the preceding data described above, and the numerical values 1 to K−2 in the K-ary digital signal.
Are held in a K-bit data latch. The K-ary digital signal held in the K-bit data latch is transmitted to the receiving side as a serial signal.
In addition, a synchronization signal including a signal indicating the start time of transmission of the K-ary digital signal in the serial signal form and a signal indicating the transmission rate of the K-ary digital signal in the serial signal form is transmitted from the transmission side. Transmit to the receiving side.

【０００６】送信側から伝送したＫ進のデジタル信号は
受信側のＮビットのデータラッチにラッチパルスとして
与えて、前記のＮビットのデータラッチにＮビットの計
数器から供給されているＮビットの計数値をラッチす
る。前記のＮビットの計数器は送信側から伝送されたシ
リアル信号形態のＫ進のデジタル信号の伝送の開始の時
点を示す信号と前記したシリアル信号形態のＫ進のデジ
タル信号の伝送速度を示す信号とからなる同期信号に基
づいて、送信側から伝送されたシリアル信号形態のＫ進
のデジタル信号の伝送の開始の時点に計数動作を開始
し、伝送されたシリアル信号形態のＫ進のデジタル信号
の伝送速度と一致した計数動作を行なう。それにより、
１ワードがＮビットからなる送受の対象にされる２進の
デジタル信号が、１ワード毎に最大１ビットの信号とし
て送信側から受信側に伝送され、受信側では受信した１
ワード毎に最大１ビットのデジタル信号から１ワードが
Ｎビットからなる送受の対象にされた２進のデジタル信
号に復原できる。前記の同期信号を受信側から送信側に
送っても同様である。The K-ary digital signal transmitted from the transmitting side is given as a latch pulse to an N-bit data latch on the receiving side, and the N-bit data latch is supplied with the N-bit data supplied from the N-bit counter. Latch the count value. The N-bit counter is a signal indicating the start time of transmission of a K-ary digital signal in the form of a serial signal transmitted from the transmitting side, and a signal indicating the transmission speed of the K-ary digital signal in the form of the serial signal. The counting operation is started at the start of transmission of the K-ary digital signal in the form of a serial signal transmitted from the transmission side based on the synchronization signal consisting of A counting operation that matches the transmission speed is performed. Thereby,
A binary digital signal to be transmitted / received in which one word is composed of N bits is transmitted from the transmission side to the reception side as a signal of a maximum of 1 bit per word, and the reception side receives the received 1 bit.
It is possible to restore from a digital signal having a maximum of 1 bit for each word to a binary digital signal which is to be transmitted / received and one word is composed of N bits. The same applies to the case where the synchronization signal is transmitted from the receiving side to the transmitting side.

【０００７】また、１ワードがＭＮビット（ただし、Ｍ
とＮとはともに２以上の自然数）からなる送受の対象に
される２進のデジタル信号におけるＮビットの２進のデ
ジタル信号毎に、信号変換回路によりＫ進（ただし、Ｋ
は２のＮ乗）のデジタル信号に信号変換されたＭ個のＫ
進のデジタル信号における各Ｋ進のデジタル信号毎に数
値Ｋ−１と数値０とを検出部で検出する。検出された数
値Ｋ−１と数値０との数値を、各Ｋ進のデジタル信号毎
に前記の数値が１標本化周期前にも検出されていたか否
かを検出して、同一の数値が連続している場合には信号
を出力しないように構成されている先行データとの比較
部に与えて、前記した先行データとの比較部から出力さ
れる２ビットの情報と、前記した各Ｋ進のデジタル信号
における数値１から数値Ｋ−２までの数値とを、前記し
た各Ｋ進のデジタル信号と対応して設けられているＭ個
のＫビットのデータラッチによって保持させ、それを時
間軸上で直列的なＭ個のシリアル信号として受信側に伝
送するとともに、前記した時間軸上で直列的なＭ個のシ
リアル信号形態のＫ進のデジタル信号の伝送の開始の時
点を示す信号と、前記した時間軸上で直列的なＭ個のシ
リアル信号形態のＫ進のデジタル信号の伝送速度を示す
信号とからなる同期信号をも送信側から受信側に伝送す
る。One word is MN bits (where M
And N are each a natural digital number of 2 or more, and for each N-bit binary digital signal in the binary digital signal to be transmitted and received, the signal conversion circuit performs K-ary (however, K
Are 2 N) digital signals, and are converted into M K signals.
The numerical value K-1 and the numerical value 0 are detected by the detection unit for each K-ary digital signal in the binary digital signal. The detected numerical value K-1 and the numerical value 0 are detected for each K-ary digital signal by detecting whether or not the numerical value was detected before one sampling period, and the same numerical value is continuously detected. In this case, a 2-bit information output from the comparison unit with the preceding data is given to the comparison unit with the preceding data which is configured not to output the signal, Numerical values from 1 to K-2 in the digital signal are held by M K-bit data latches provided corresponding to the respective K-ary digital signals, and are held on the time axis. A signal indicating the start of transmission of the K serial digital signal in the form of serial M serial signals on the time axis while transmitting the serial M serial signals to the receiving side; M serials in series on the time axis Also it is transmitted to the receiving side from the transmitting side a synchronization signal comprising a signal indicating a transmission rate of K-ary digital signals of the signal form.

【０００８】受信側にはＭ個のＮビットのデータラッチ
を設け、それらのデータラッチは前記した時間軸上で直
列的なＭ個のシリアル信号形態のＫ進のデジタル信号の
対応するものがラッチパルスとして使用される。前記し
たＭ個のＮビットのデータラッチには、Ｎビットの計数
器から出力されているＮビットの計数値が選択的に入力
されており、また、前記のＮビットの計数器は送信側か
ら伝送されたシリアル信号形態のＫ進のデジタル信号の
伝送の開始の時点を示す信号によって計数動作が開始さ
れ、さらに、送信側から伝送されたシリアル信号形態の
Ｋ進のデジタル信号の伝送速度に一致して計数動作が行
なわれる。それにより１ワードがＭＮビットからなる送
受の対象にされる２進のデジタル信号が、１ワード毎に
最大Ｍビットの信号として送信側から受信側に伝送さ
れ、受信側では受信した１ワード毎に最大Ｍビットのデ
ジタル信号から１ワードがＮビットからなる送受の対象
にされた２進のデジタル信号に復原できる。前記の同期
信号を受信側から送信側に送っても同様である。On the receiving side, M N-bit data latches are provided, and these data latches are latches corresponding to the M serial K-ary digital signals in series on the time axis. Used as a pulse. The N N-bit data latches selectively receive the N-bit count value output from the N-bit counter, and the N-bit counter is transmitted from the transmitting side. The counting operation is started by a signal indicating the start of transmission of the transmitted K-ary digital signal in the form of a serial signal. Then, the counting operation is performed. As a result, a binary digital signal of which one word is composed of MN bits is transmitted from the transmitting side to the receiving side as a signal of a maximum of M bits for each word, and the receiving side transmits every one received word. It is possible to restore from a digital signal having a maximum of M bits to a binary digital signal which is to be transmitted / received and one word is composed of N bits. The same applies to the case where the synchronization signal is transmitted from the receiving side to the transmitting side.

【０００９】[0009]

【実施例】以下、添付図面を参照して本発明のデジタル
信号の送受装置の具体的な内容を詳細に説明する。図１
乃至図４はそれぞれ本発明のデジタル信号の送受装置の
実施例を示すブロック図である。まず、図１において１
は１ワードがＮビット（ただし、Ｎは２以上の自然数）
からなる送受の対象にされる２進のデジタル信号の信号
源である。図示の例では送受の対象にされる１ワードが
Ｎビット（ただし、Ｎは２以上の自然数）の２進のデジ
タル信号が、Ｎ＝４の場合の４ビットのシリアル信号形
態の信号の実施例を示しているために、図中に示してあ
る送受の対象にされるデジタル信号の信号源１には４ビ
ットシリアル信号のような表記を行なっている。また、
図１に関する以下の説明も送受の対象にされる２進のデ
ジタル信号が、１ワードが４ビットの２進のデジタル信
号であるとして行なわれている（この点は図３に示す実
施例についても同じである）。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram of a digital signal transmitting / receiving apparatus according to the present invention. FIG.
4 to 4 are block diagrams showing an embodiment of a digital signal transmitting / receiving apparatus according to the present invention. First, in FIG.
Is N words in one word (where N is a natural number of 2 or more)
Is a signal source of a binary digital signal to be transmitted and received. In the illustrated example, a binary digital signal in which one word to be transmitted / received is N bits (where N is a natural number of 2 or more) is a 4-bit serial signal when N = 4. Therefore, the signal source 1 of the digital signal to be transmitted / received shown in the figure is represented as a 4-bit serial signal. Also,
The following description relating to FIG. 1 is based on the assumption that the binary digital signal to be transmitted / received is a binary digital signal in which one word is 4 bits (this is also true for the embodiment shown in FIG. 3). Is the same).

【００１０】前記した送受の対象にされるデジタル信号
の信号源１では、送信側の制御信号発生回路１６から線
４１を介して与えられる同期信号によって１ワードが４
ビットのシリアル信号形態の２進のデジタル信号を、１
ワードを構成する４ビットずつ送出して、それを伝送路
２を介して直並列信号変換回路３に供給する。直並列信
号変換回路３には、送信側の制御信号発生回路１６で発
生された直並列信号変換用クロック信号が、線４０を介
して供給されていることにより、前記のように送受の対
象にされるデジタル信号の信号源１から、伝送路２を介
して供給されている１ワードが４ビットのシリアル信号
形態の２進のデジタル信号を、１ワードを構成している
４ビットのデジタル信号として伝送路４を介して信号変
換回路５に供給する。なお、図１中の１６ａは水晶発振
子である。In the signal source 1 of the digital signal to be transmitted / received, one word is converted into 4 words by a synchronizing signal given via a line 41 from the control signal generating circuit 16 on the transmitting side.
A binary digital signal in the form of a bit serial signal
The four bits constituting the word are transmitted, and supplied to the serial / parallel signal conversion circuit 3 via the transmission line 2. The serial / parallel signal conversion circuit 3 is supplied with the serial / parallel signal conversion clock signal generated by the control signal generation circuit 16 on the transmission side via the line 40, so that the serial / parallel signal conversion circuit 3 A 1-word binary digital signal supplied from the signal source 1 of the digital signal to be transmitted via the transmission path 2 in the form of a 4-bit serial signal is converted into a 4-bit digital signal constituting one word. The signal is supplied to the signal conversion circuit 5 via the transmission path 4. Incidentally, reference numeral 16a in FIG. 1 denotes a crystal oscillator.

【００１１】信号変換回路５は、それに入力されたＮビ
ットのデジタル信号を、Ｋ進のデジタル信号（ただし、
Ｋは２のＮ乗）｝に信号変換できるような機能を有する
ものとして構成されている。図１に示す実施例における
信号変換回路５では、それに入力された１ワードを構成
している４ビットのデジタル信号を２の４乗進のデジタ
ル信号、すなわち１６進のデジタル信号に信号変換して
１６進の０から１５までの各数値の信号をそれぞれ別個
の出力線、すなわち、総数１６本の別々の出力線に出力
する。そして、信号変換回路５から出力された１６進
（Ｋ進）のデジタル信号における数値０及び数値１５
（一般的な表示では数値Ｋ−１）と対応する信号が出力
される２本の出力線からなる伝送路６は、図１中にブロ
ック８によって示されている０，１５検出部（Ｋ進のデ
ジタル信号における数値Ｋ−１と数値０とを検出する検
出部）８に対して、信号変換回路５から出力された１６
進（Ｋ進）のデジタル信号における数値０及び数値１５
（一般的な表示では数値Ｋ−１）と対応する信号を供給
する。The signal conversion circuit 5 converts the input N-bit digital signal into a K-ary digital signal (however,
K is configured to have a function of performing signal conversion to 2 N). In the signal conversion circuit 5 in the embodiment shown in FIG. 1, the 4-bit digital signal constituting one word inputted thereto is converted into a 2 4 power digital signal, that is, a hexadecimal digital signal. The signal of each numerical value from 0 to 15 in hexadecimal is output to a separate output line, that is, a total of 16 separate output lines. Then, the numerical values 0 and 15 in the hexadecimal (K-base) digital signal output from the signal conversion circuit 5
A transmission line 6 composed of two output lines from which a signal corresponding to (a numerical value K-1 in a general display) is output is a 0, 15 detection unit (K-base) indicated by a block 8 in FIG. , Which detects the numerical value K-1 and the numerical value 0 in the digital signal of
0 and Numerical 15 in Hexadecimal (K-ary) digital signal
A signal corresponding to (a numerical value K-1 in a general display) is supplied.

【００１２】また、前記した信号変換回路５から出力さ
れた１６進（Ｋ進）のデジタル信号における数値０と数
値１５（一般的な表示では数値Ｋ−１）との２個の数値
と対応する信号を除く１４個の数値と対応する信号、す
なわち数値２から数値Ｋ−２までの各数値の信号は、信
号変換回路５からそれぞれ別個の出力線（総計１４本の
出力線）からなる伝送路７を介して１６ビット（Ｋビッ
ト）のデータラッチ１２に与えられている。前記したＫ
進のデジタル信号における数値Ｋ−１と数値０とを検出
する検出部８では、それにＫ進のデジタル信号における
数値Ｋ−１と対応する信号、または数値０と対応する信
号が与えられた場合に、その信号を伝送路９を介して先
行データとの比較部１０に供給する。前記した先行デー
タとの比較部１０は、それに与えられた数値１５（一般
的な表示では数値Ｋ−１）と数値０との数値を、それら
の数値が１標本化周期前にも検出されていたか否かを検
出して、同一の数値が連続している場合には信号を出力
しないように構成されていて、この先行データとの比較
部１０から出力される２ビットの情報は、伝送路１１を
介して前記した１６ビット（Ｋビット）のデータラッチ
１２に与えられている。Also, the digital signal corresponds to two numerical values of a numerical value 0 and a numerical value 15 (a numerical value K-1 in a general display) in a hexadecimal (K-ary) digital signal output from the signal conversion circuit 5 described above. Signals corresponding to the 14 numerical values excluding the signal, that is, the signals of the numerical values from the numerical value 2 to the numerical value K-2 are transmitted from the signal conversion circuit 5 through separate output lines (a total of 14 output lines). 7 to a 16-bit (K-bit) data latch 12. K mentioned above
The detection unit 8 which detects the numerical value K-1 and the numerical value 0 in the binary digital signal, when the signal corresponding to the numerical value K-1 or the signal corresponding to the numerical value 0 in the K-ary digital signal is given thereto , And supplies the signal to the comparison unit 10 with the preceding data via the transmission line 9. The preceding data comparison unit 10 detects the numerical value 15 (numerical value K-1 in a general display) and the numerical value 0 given to the preceding data even before one sampling period. It is configured not to output a signal when the same numerical value is continuous, and the 2-bit information output from the comparison unit 10 with the preceding data is The data is supplied to the above-mentioned 16-bit (K-bit) data latch 12 through the data latch 11.

【００１３】そして、前記したデータラッチ１２には１
６進の各数値のデジタル信号、すなわち数値０，１，
２，…１３，１４，１５の総計１６個の数値にそれぞれ
対応するデジタル信号が、最小値の数値から最大値の数
値まで、数値の大きさの順序に整列した状態でラッチさ
れうるように、前記した先行データとの比較部１０から
伝送路１１を介して供給される数値０と対応するデジタ
ル信号や数値１５と対応するデジタル信号に関する情報
と、信号変換回路５から伝送路７を介して供給される数
値１〜１４と対応するデジタル信号とが、データラッチ
１２に供給されるのである。前記のように、１６ビット
（Ｋビット）のデータラッチ１２によってラッチされる
デジタル信号は、Ｎビット（４ビット）からなる１ワー
ドの信号毎に信号変換回路５から出力された１６進（Ｋ
進）のデジタル信号における数値と対応する信号である
が、それはＮビット（４ビット）からなる１ワードの信
号毎に最大で１ビットの信号となっている。The data latch 12 has 1
Digital signal of each hexadecimal value, that is, numerical values 0, 1,
The digital signals respectively corresponding to a total of 16 numerical values of 2,... 13, 14, 15 can be latched in a state of being arranged in the order of the numerical values from the minimum numerical value to the maximum numerical value. The information about the digital signal corresponding to the numerical value 0 and the digital signal corresponding to the numerical value 15 supplied via the transmission line 11 from the comparison unit 10 with the preceding data and supplied from the signal conversion circuit 5 via the transmission line 7 The digital signals corresponding to the numerical values 1 to 14 are supplied to the data latch 12. As described above, the digital signal latched by the 16-bit (K-bit) data latch 12 is a hexadecimal (K-bit) output from the signal conversion circuit 5 for each one-word signal composed of N bits (4 bits).
), Which is a signal corresponding to the numerical value of the digital signal, and is a signal of a maximum of one bit for each one-word signal composed of N bits (four bits).

【００１４】図５は前記した先行データとの比較部１０
の具体的な構成例を示しているブロクッ図であり、この
図において９，１１は図１及び図３中に示されている先
行データとの比較部１０への入力信号線９と、出力信号
線１１とにそれぞれ対応している。図５において、７９
は最小値の入力線、８０は最大値の入力線、８１はクロ
ック信号の入力線、８２はデータラッチ、８６は抵抗、
８７はコンデンサ、８８は電源オフ時における保護用の
ダイオード、９３はナンド回路、９４，９６はインバー
タ、９５はフリップフロップ、９７，９８はアンド回
路、９９はオア回路である。そして、後述のように前記
したオア回路９９からは伝送路１１における線１０４に
対して、Ｋ進数のデジタル信号における最小の数値０が
他の数値の次に現われたという最小値出現を示す信号が
出力され、またアンド回路９７からは伝送路１１におけ
る線１０６に対して、Ｋ進数のデジタル信号における最
大の数値（Ｋ−１）が他の数値の次に現われたという最
大値出現の情報を示す信号が伝送路１１における線１０
５に出力される。FIG. 5 shows the comparison section 10 with the preceding data.
4 is a block diagram showing a specific example of the configuration, wherein reference numerals 9 and 11 denote input signal lines 9 to the comparison unit 10 with the preceding data shown in FIGS. Lines 11 respectively. In FIG. 5, 79
Is a minimum value input line, 80 is a maximum value input line, 81 is a clock signal input line, 82 is a data latch, 86 is a resistor,
87 is a capacitor, 88 is a diode for protection when the power is off, 93 is a NAND circuit, 94 and 96 are inverters, 95 is a flip-flop, 97 and 98 are AND circuits, and 99 is an OR circuit. Then, as described later, a signal indicating the minimum value appearance that the minimum value 0 in the K-ary digital signal appears next to other values is output from the OR circuit 99 to the line 104 in the transmission line 11 as described later. The AND circuit 97 outputs, to the line 106 on the transmission line 11, the information of the maximum value appearance that the maximum value (K-1) in the K-ary digital signal appears next to the other values. The signal is on line 10 in transmission line 11
5 is output.

【００１５】図５に示されている先行データとの比較部
１０は、装置の電源投入時に次のような初期設定動作が
行なわれる。すなわち、電源Ｖｃｃと接地間には、抵抗
８６とコンデンサ８７とが直列接続されているから、前
記した抵抗８６とコンデンサ８７との接続点に接続され
ている線８５の電圧値は、装置の電源投入時に抵抗８６
とコンデンサ８７とによって定まる時定数に従って変化
する際に、装置の電源の投入動作の直後において前記し
た抵抗８６とコンデンサ８７との接続点に接続されてい
る線８５，８９，９０の電圧値は接地電位（ローレベ
ル）にある。それで、前記のローレベルの状態が線８５
を介してクリア端子ＣＬＲに供給されたデータラッチ８
２はクリアされ、また、前記した線８９のローレベルの
状態が与えられたインバータ９６は、それの出力側がハ
イレベルの状態となる。インバータ９６の出力側のハイ
レベル出力は、線１０３とオア回路９９とを介して線１
０４に対して、１６進数（Ｋ進数）の数値が最小値０で
あるという状態を示す信号（Ｋ進数のデジタル信号にお
ける最小の数値０が他の数値の次に現われたという最小
値出現を示す信号）を伝送線１１に出力する。前記のよ
うに先行データとの比較部１０から伝送線１１に送出さ
れたデジタル信号は、後述のように１６ビットのデータ
ラッチ（Ｋビットのデータラッチ）１２にラッチされた
後に並直列信号変換回路１５にロードされた後に受信側
に伝送され、後述のように受信側で保持される。The comparing unit 10 shown in FIG. 5 performs the following initial setting operation when the apparatus is powered on. That is, since the resistor 86 and the capacitor 87 are connected in series between the power supply Vcc and the ground, the voltage value of the line 85 connected to the connection point between the resistor 86 and the capacitor 87 is equal to the power supply voltage of the device. 86 when turned on
The voltage values of the lines 85, 89, 90 connected to the connection point between the resistor 86 and the capacitor 87 immediately after the power-on operation of the device are changed to ground when the voltage changes according to the time constant determined by It is at the potential (low level). Therefore, the low level state is indicated by line 85.
Data latch 8 supplied to the clear terminal CLR via
2 is cleared, and the inverter 96 to which the low level state of the line 89 is given has its output side at a high level state. The high level output on the output side of the inverter 96 is connected to the line 1 via the line 103 and the OR circuit 99.
For 04, a signal indicating that the hexadecimal number (K-base) has the minimum value of 0 (indicating the minimum value occurrence in which the minimum number 0 in the K-base digital signal appears next to the other numbers) Signal) to the transmission line 11. As described above, the digital signal sent from the comparison unit 10 with the preceding data to the transmission line 11 is latched by a 16-bit data latch (K-bit data latch) 12 as described later, and then a parallel / serial signal conversion circuit. 15 is transmitted to the receiving side after being loaded, and held at the receiving side as described later.

【００１６】さらに、前記した線９０のローレベルの状
態が与えられたナンド回路９３の出力側にはハイレベル
の状態の出力が現われるが、それがインバータ９４によ
って反転されたローレベルの状態がフリップフロップ９
５のプリセット端子ＰＲに供給されることにより、フリ
ップフロップ９５がプリセットされて、フリップフロッ
プ９５のＱ端子はハイレベル出力を線１００を介してア
ンド回路９７の一方入力として供給し、また、フリップ
フロップ９５のＱバー端子はローレベル出力を線１０１
を介してアンド回路９８の一方入力として供給する。フ
リップフロップ９５が、それのＱ端子がハイレベルの状
態となり、またＱバー端子がローレベルの状態になって
いる状態は、先行データとの比較部１０に対して伝送路
９を介して供給された数値を示すデジタル信号が、その
直前に供給されていた数値以外の数値で、かつ最小の数
値０であったということを示しており、フリップフロッ
プ９５における前記の状態は、先行データとの比較部１
０に対して伝送路９を介して供給される数値が、次にＫ
進数における最大値（Ｋ−１）に変化された時点までの
期間にわたり保持される。Further, a high-level output appears on the output side of the NAND circuit 93 to which the low-level state of the line 90 is given, and the low-level state inverted by the inverter 94 is flip-flopped. Step 9
5, the flip-flop 95 is preset, and the Q terminal of the flip-flop 95 supplies a high-level output as one input of the AND circuit 97 via the line 100. The Q bar terminal of 95 is connected to the low level output on line 101.
Is supplied as one input of an AND circuit 98 via the. The state in which the flip-flop 95 has its Q terminal at a high level and the Q bar terminal at a low level is supplied to the comparison unit 10 with the preceding data via the transmission line 9. Indicates that the digital signal indicating the value of the flip-flop 95 is a value other than the value supplied immediately before, and the minimum value is 0. Part 1
The value supplied via transmission line 9 for 0
It is held for a period up to the time when the value is changed to the maximum value (K-1) in the base number.

【００１７】前記のようにフリップフロップ９５のＱ端
子がハイレベル出力を線１００を介してアンド回路９７
の一方入力として供給し、また、フリップフロップ９５
のＱバー端子はローレベル出力を線１０１を介してアン
ド回路９８の一方入力として供給している状態において
は、アンド回路９８に対し線８３を介してハイレベルの
信号、すなわち、先行データとの比較部１０に対して、
伝送路９における線７９を介してＫ進数における最小値
０の信号が供給されても、アンド回路９８からはハイレ
ベルの状態の信号が先行データとの比較部１０から伝送
路１１には送出されることがなく、この場合にはアンド
回路９７に対して線８４を介してハイレベルの信号、す
なわち、先行データとの比較部１０に対して、伝送路９
における線８０を介し、Ｋ進数における最大値（Ｋ−
１）の信号が供給されたときに、アンド回路９７からハ
イレベルの状態の信号が先行データとの比較部１０から
伝送路１１には送出されることになる。このように、先
行データとの比較部１０では、装置における電源の投入
時に、強制的に受信側に対してＫ進数における最小値０
の情報を伝送するような状態に初期設定が行なわれる。As described above, the Q terminal of the flip-flop 95 outputs the high level output via the line 100 to the AND circuit 97.
Of the flip-flop 95
When the Q-bar terminal supplies a low-level output as one input of the AND circuit 98 via the line 101, the Q-bar terminal supplies a high-level signal to the AND circuit 98 via the line 83, that is, For the comparison unit 10,
Even if a signal of the minimum value 0 in the K-ary is supplied via the line 79 in the transmission line 9, a signal in a high level state is sent from the comparison circuit 10 with the preceding data to the transmission line 11 from the AND circuit 98. In this case, the AND circuit 97 is supplied with a high-level signal via the line 84, that is, the comparison section 10 with the preceding data, and the transmission path 9
Through a line 80 at the maximum in K-ary (K-
When the signal of 1) is supplied, a high-level signal is sent from the AND circuit 97 to the transmission line 11 from the comparison unit 10 with the preceding data. As described above, the comparison unit 10 with the preceding data forcibly forcibly instructs the receiving side to set the minimum value 0 in K-base when the power is turned on in the apparatus.
The initial setting is performed to transmit such information.

【００１８】前記のように初期設定されている先行デー
タとの比較部１０に対して、伝送路９を介して供給され
る数値が、Ｋ進数における最大値（Ｋ−１）以外の場合
には前記したフリップフロップ９５の状態が前記の状態
を保持し続けているから、その期間中には先行データと
の比較部１０から伝送路１１には何の出力も行なわれな
いが、前記のような状態に保持されている先行データと
の比較部１０に対して伝送路９における線８０を介し
て、Ｋ進数における最大値（Ｋ−１）を示すハイレベル
の状態の信号が、先行データとの比較部１０における線
８４を介してアンド回路９７に供給されると、この時点
においてアンド回路９７にはフリップフロップ９５のＱ
端子からハイレベルの状態が与えられているから、前記
した伝送路９における線８０を介して先行データとの比
較部１０に供給されたＫ進数における最大値（Ｋ−１）
を示すハイレベルの状態の信号は伝送路１１における線
１０５によって出力される。そして、前記のように先行
データとの比較部１０から伝送線１１に送出されたデジ
タル信号は、後述のように１６ビットのデータラッチ
（Ｋビットのデータラッチ）１２にラッチされた後に並
直列信号変換回路１５にロードされた後に受信側に伝送
され、後述のように受信側で保持される。When the numerical value supplied via the transmission line 9 to the comparison unit 10 with the preceding data initialized as described above is other than the maximum value (K-1) in the K-ary, Since the state of the flip-flop 95 continues to maintain the above state, no output is performed from the comparison unit 10 with the preceding data to the transmission line 11 during that period. A high-level signal indicating the maximum value (K-1) in K-ary for the comparison unit 10 with the preceding data held in the state via the line 80 in the transmission line 9 is transmitted to the comparison unit 10 with the preceding data. When the signal is supplied to the AND circuit 97 via the line 84 in the comparing section 10, at this point, the Q of the flip-flop 95 is added to the AND circuit 97.
Since the high level state is given from the terminal, the maximum value (K-1) in the K-adic number supplied to the comparison unit 10 with the preceding data via the line 80 in the transmission line 9 described above.
Is output via the line 105 in the transmission line 11. As described above, the digital signal sent from the comparison unit 10 with the preceding data to the transmission line 11 is latched by a 16-bit data latch (K-bit data latch) 12 as described later, and then becomes a parallel serial signal. After being loaded into the conversion circuit 15, it is transmitted to the receiving side, and is held at the receiving side as described later.

【００１９】また、前記した伝送路９における線８０を
介して先行データとの比較部１０に供給されたＫ進数に
おける最大値（Ｋ−１）を示すハイレベルの状態の信号
は、データラッチ８２にも供給されているから、データ
ラッチ８２はクロック端子ＣＫにクロック信号が供給さ
れた時点に、データラッチ８２のＱバー端子にローレベ
ル出力が現われ、そのローレベルの状態の信号が線９２
を介してフリップフロップ９５のクリア端子ＣＬＲに供
給されることにより、フリップフロップ９５がクリアさ
れて、フリップフロップ９５はＱ端子がローレベルの状
態、Ｑバー端子がハイレベルの状態になる。そして、前
記のようにフリップフロップ９５がクリアされた状態に
おいては、フリップフロップ９５のＱ端子がローレベル
出力を線１００を介してアンド回路９７の一方入力とし
て供給し、またフリップフロップ９５のＱバー端子はハ
イレベル出力を線１０１を介してアンド回路９８の一方
入力として供給している状態になっているから、アンド
回路９７に対して線８４を介してハイレベルの信号、す
なわち、先行データとの比較部１０に対して、伝送路９
における線７９を介してＫ進数における最大値（Ｋ−
１）の信号が供給されても、アンド回路９７からはハイ
レベルの状態の信号が先行データとの比較部１０から伝
送路１１には送出されず、アンド回路９８に対して線８
３を介してハイレベルの信号、すなわち先行データとの
比較部１０に対して、伝送路９における線７９を介して
Ｋ進数における最小値０の信号が供給されたときにアン
ド回路９８からハイレベルの状態の信号が先行データと
の比較部１０から伝送路１１には送出されることにな
る。このようにして、前記した先行データとの比較部１
０は、それに与えられた数値１５（一般的な表示では数
値Ｋ−１）と数値０との数値を、それらの数値が１標本
化周期前にも検出されていたか否かを検出して、同一の
数値が連続している場合には信号を出力しないような動
作を行なうことができるのである。The high-level signal indicating the maximum value (K-1) in the K-ary supplied to the comparison unit 10 with the preceding data via the line 80 in the transmission line 9 is a data latch 82. Is supplied to the data latch 82, a low-level output appears at the Q bar terminal of the data latch 82 when the clock signal is supplied to the clock terminal CK, and the low-level signal is output from the line 92.
Is supplied to the clear terminal CLR of the flip-flop 95, the flip-flop 95 is cleared, and the flip-flop 95 has the Q terminal at a low level and the Q bar terminal at a high level. When the flip-flop 95 is cleared as described above, the Q terminal of the flip-flop 95 supplies a low level output as one input of the AND circuit 97 via the line 100, and the Q terminal of the flip-flop 95 Since the terminal is supplying a high-level output as one input of the AND circuit 98 via the line 101, the high-level signal, that is, the preceding data, is supplied to the AND circuit 97 via the line 84. Of the transmission path 9
Via a line 79 at the maximum in K-ary (K-
Even if the signal of 1) is supplied, a signal in a high level state is not sent from the comparison circuit 10 with the preceding data to the transmission line 11 from the AND circuit 97, and the line 8 is connected to the AND circuit 98.
3, when the signal of the minimum value 0 in the K-ary is supplied to the comparison unit 10 with the preceding data via the line 79 in the transmission line 9 from the AND circuit 98, Is sent from the comparison unit 10 with the preceding data to the transmission line 11. Thus, the comparison unit 1 with the preceding data
0 detects a numerical value of 15 (numerical value K-1 in a general display) and a numerical value of 0 given thereto, and detects whether or not those numerical values have been detected even before one sampling cycle. When the same numerical value is continuous, an operation can be performed such that no signal is output.

【００２０】図５を参照して説明したところから明らか
なように、先行データとの比較部１０は、それに与えら
れた数値１５(一般的な表示では数値Ｋ−１)と数値０と
の数値を、それらの数値が１標本化周期前にも検出され
ていたか否かを検出して、同一の数値が連続している場
合には信号を出力しないように構成されているから、信
号変換回路５が、それに入力された１ワードを構成して
いる４ビットのデジタル信号を１６進のデジタル信号に
信号変換して出力した際に、連続するワードについて、
前記した信号変換回路５からの１６進数における０の数
値と対応するデジタル信号が出力された場合と、連続す
るワードについて、前記した信号変換回路５からの１６
進数における１５の数値と対応するデジタル信号が出力
された場合とにおける連続して１標本化周期前と同一の
０または１５の数値が存在しているワードについては、
先行データとの比較部１０からはローレベルの信号（無
信号の状態）を出力するようにしている。As is apparent from the description given with reference to FIG. 5, the comparison unit 10 with the preceding data calculates the numerical value of the numerical value 15 (numerical value K-1 in general display) and the numerical value 0 given thereto. Is configured so as to detect whether or not those numerical values have been detected even before one sampling period, and to output no signal when the same numerical value is continuous. 5 converts a 4-bit digital signal constituting one word inputted thereto into a hexadecimal digital signal and outputs the converted signal.
When the digital signal corresponding to the value of 0 in the hexadecimal number is output from the signal conversion circuit 5 described above, and when the continuous word is output from the signal conversion circuit 5
For a word in which the same numerical value of 0 or 15 exists one continuous sampling period before and in the case where the digital signal corresponding to the numerical value of 15 in the radix is output,
The comparison unit 10 with the preceding data outputs a low-level signal (no signal).

【００２１】したがって、前記の場合のように連続する
ワードについて、前記した信号変換回路５からの１６進
数における０の数値と対応するデジタル信号や、１６進
数における１５の数値と対応するデジタル信号が出力さ
れた場合には、連続して１標本化周期前と同一の０また
は１５の数値が存在しているワードについては、１６ビ
ット（Ｋビット）のデータラッチ１２によってラッチさ
れるデジタル信号がすべてローレベルの状態になる。そ
れで、この状態には送信側から受信側に対してデジタル
データが伝送されないことになるが、後述されているよ
うに前記の状態においては受信側に１標本化周期前のデ
ジタルデータがそのまま保持されているから、送受の対
象にされている情報は送信側から受信側に対して確実に
伝送されることになる。Therefore, for a continuous word as in the above case, a digital signal corresponding to a numerical value of 0 in hexadecimal and a digital signal corresponding to a numerical value of 15 in hexadecimal are output from the signal conversion circuit 5. In this case, all the digital signals latched by the 16-bit (K-bit) data latch 12 are low for words in which the same numerical value of 0 or 15 exists continuously as one sampling period before. Become a level state. Therefore, in this state, no digital data is transmitted from the transmission side to the reception side. However, in the above state, the digital data one sampling cycle before is held in the reception side as described below. Therefore, the information to be transmitted / received is reliably transmitted from the transmitting side to the receiving side.

【００２２】前記した信号変換回路５が、それに入力さ
れた１ワードを構成している４ビット（Ｎビット）のデ
ジタル信号に対する信号変換動作を終了し、かつ、前記
した先行データとの比較部１０で行なわれる比較動作が
完了した時点の後に、線３８を介して送信側の制御信号
発生回路１６からデータラッチ１２に供給されるラッチ
パルスによって、１６ビットのデータラッチ１２は前記
した先行データとの比較部１０から出力された信号、す
なわち、前記した信号変換回路５によって信号変換され
た１６進のデジタル信号における１６進数の最小値０と
対応するデジタル信号、及び１６進数の最大値１５と対
応するデジタル信号とに関する情報と、信号変換回路５
から出力された１６進のデジタル信号における数値１〜
１４をラッチした後に、制御信号発生回路１６は線３９
を介して送信側の並直列信号変換回路１５にロードパル
スを与え、次いで制御信号発生回路１６は線３９を介し
て並直列信号変換用クロック信号を並直列信号変換回路
１５に供給する。それにより前記の並直列信号変換回路
１５は、１６ビットのデータラッチに保持されている１
６進のデジタル信号がロードされた後に、シリアル信号
形態の１６進のデジタル信号を出力して、線１７を介し
て発光素子１８ａと受光素子１８ｂとによって構成され
ているフォトカプラ１８における発光素子に供給する。
前記のようにして並直列信号変換回路１５から線１７に
送出された１６進のデジタル信号（Ｋ進のデジタル信
号）は、１ワードが４ビット（Ｎビット）の２進のデジ
タル信号を１６進の信号に信号変換された状態のもので
あるから、前記した線１７を介してフォトカプラ１８に
おける発光素子１８ａに供給される１６進のデジタル信
号は、送受の対象にされている１ワードが４ビット（Ｎ
ビット）の２進のデジタル信号毎に最大１ビットの信号
とされている。The above-mentioned signal conversion circuit 5 completes the signal conversion operation for the 4-bit (N-bit) digital signal constituting one word inputted thereto, and compares the signal with the preceding data. After the completion of the comparison operation performed in step (1), the latch pulse supplied from the control signal generating circuit 16 on the transmission side to the data latch 12 via the line 38 causes the 16-bit data latch 12 to be synchronized with the preceding data. The signal output from the comparison unit 10, that is, the digital signal corresponding to the hexadecimal minimum value 0 and the hexadecimal maximum value 15 in the hexadecimal digital signal converted by the signal conversion circuit 5 described above. Information about digital signal and signal conversion circuit 5
From the hexadecimal digital signal output from
After latching the control signal 14, the control signal generating circuit 16
A load pulse is supplied to the parallel-to-serial signal conversion circuit 15 on the transmission side via the line, and the control signal generation circuit 16 supplies a clock signal for parallel-to-serial signal conversion to the parallel-to-serial signal conversion circuit 15 via the line 39. As a result, the parallel-to-serial signal conversion circuit 15 stores the 1-bit data held in the 16-bit data latch.
After the hexadecimal digital signal is loaded, a hexadecimal digital signal in the form of a serial signal is output to the light emitting element in the photocoupler 18 constituted by the light emitting element 18a and the light receiving element 18b via the line 17. Supply.
The hexadecimal digital signal (K-ary digital signal) transmitted from the parallel-to-serial signal conversion circuit 15 to the line 17 as described above is obtained by converting a binary digital signal having one word of 4 bits (N bits) into hexadecimal. Is converted into a signal of the hexadecimal digital signal supplied to the light emitting element 18a of the photocoupler 18 via the line 17 described above. Bit (N
) Is a signal of a maximum of 1 bit for each binary digital signal.

【００２３】前記した並直列信号変換回路１５から線１
７に送出されるシリアル信号形態の１６進のデジタル信
号（Ｋ進のデジタル信号）は、送受の対象にされている
デジタル信号の１標本化周期中に、１６進による数値０
から１６進による数値１５までの１６個の数値（Ｋ個）
の内のどの１つの数値でも確実に伝送することができる
ように、制御信号発生回路１６から線３９を介して並直
列信号変換回路１５に供給されている並直列信号変換用
クロック信号の周期が定められるべきことは当然であ
る。すなわち、並直列信号変換回路１５に供給されるべ
き並直列信号変換用クロック信号の周期は、送受の対象
にされているデジタル信号の標本化周期の１／Ｋ以下の
周期となるように設定されるのである。そして前記した
並直列信号変換回路１５に供給される並直列信号変換用
クロック信号の周期は、並直列信号変換回路１５から線
１７に送出されるシリアル信号形態の１６進のデジタル
信号（Ｋ進のデジタル信号）の伝送速度を示しているこ
とになる。From the parallel / serial signal conversion circuit 15 described above,
7, a hexadecimal digital signal (K-ary digital signal) in the form of a serial signal is converted to a hexadecimal value 0 in one sampling period of the digital signal to be transmitted and received.
16 numbers from K to 15 in hexadecimal (K)
The period of the parallel-serial signal conversion clock signal supplied from the control signal generation circuit 16 to the parallel-serial signal conversion circuit 15 via the line 39 so that any one of the values can be reliably transmitted. Of course, what is to be determined. That is, the cycle of the parallel-serial signal conversion clock signal to be supplied to the parallel-serial signal conversion circuit 15 is set to be equal to or less than 1 / K of the sampling cycle of the digital signal to be transmitted and received. Because The period of the parallel / serial signal conversion clock signal supplied to the above-described parallel / serial signal conversion circuit 15 is a serial signal form hexadecimal digital signal (K-ary signal) transmitted from the parallel / serial signal conversion circuit 15 to the line 17. It indicates the transmission speed of the digital signal).

【００２４】前記のように送受の対象にされているデジ
タル信号の１標本化周期中に、送受の対象にされている
１ワードが４ビット(Ｎビット)の２進のデジタル信号毎
に、並直列信号変換回路１５から線１７に送出されるシ
リアル信号形態の１６進のデジタル信号（Ｋ進のデジタ
ル信号）の最大１ビットの信号は、１６進による数値０
から１６進による数値１５までの１６個の数値（Ｋ個）
の内の１つの数値に対応しているものであるが、前記の
１ビットのデジタル信号が１６進による数値０から１６
進による数値１５までの１６個の数値（Ｋ個）の内のど
の数値であるのかは、前記した制御信号発生回路１６が
線３９を介して並直列信号変換回路１５に供給している
ロードパルスの時間位置の情報と、並直列信号変換用ク
ロック信号の周期の情報、すなわち送受の対象にされて
いるデジタル信号の１標本化周期中に、送受の対象にさ
れている１ワードが４ビット(Ｎビット)の２進のデジタ
ル信号毎に、並直列信号変換回路１５から線１７に送出
されるシリアル信号形態の１６進のデジタル信号（Ｋ進
のデジタル信号）の伝送の開始の時点を示す信号と、前
記したシリアル信号形態の１６進のデジタル信号（Ｋ進
のデジタル信号）の伝送速度を示す信号とを用いれば知
ることができる。During one sampling period of the digital signal to be transmitted / received as described above, one word to be transmitted / received is arranged in parallel for each 4-bit (N-bit) binary digital signal. A signal of a maximum of 1 bit of a hexadecimal digital signal (K-ary digital signal) in the form of a serial signal transmitted from the serial signal conversion circuit 15 to the line 17 has a value of 0 in hexadecimal.
16 numbers from K to 15 in hexadecimal (K)
The one-bit digital signal corresponds to a numerical value from 0 to 16 in hexadecimal.
Which of the 16 numerical values (K) up to the numerical value 15 in hexadecimal is determined by the load pulse supplied from the control signal generating circuit 16 to the parallel / serial signal converting circuit 15 via the line 39. And the information of the period of the clock signal for parallel / serial signal conversion, that is, during one sampling period of the digital signal to be transmitted / received, one word to be transmitted / received is 4 bits ( A signal indicating the start of transmission of a hexadecimal digital signal (K-ary digital signal) in the form of a serial signal transmitted from the parallel / serial signal conversion circuit 15 to the line 17 for each binary digital signal (N bits) And a signal indicating the transmission speed of the hexadecimal digital signal (K-ary digital signal) in the form of the serial signal described above.

【００２５】それで、図１に示されている本発明のデジ
タル信号の送受装置の実施例においては、送受の対象に
されているデジタル信号の１標本化周期中に、送受の対
象にされている１ワードが４ビット(Ｎビット)の２進の
デジタル信号毎に、送信側の並直列信号変換回路１５か
ら線１７に送出されるシリアル信号形態の１６進のデジ
タル信号（Ｋ進のデジタル信号）の伝送の開始の時点を
示す信号や、前記したシリアル信号形態の１６進のデジ
タル信号（Ｋ進のデジタル信号）の伝送速度を示す信号
として、例えば送信側の制御信号発生回路１６で発生さ
せて、線３９を介して並直列信号変換回路１５に供給し
ているロードパルスや、線３９を介して並直列信号変換
回路１５に供給している並直列信号変換用クロック信号
とを用いて、前記の各信号とＮビットからなる１ワード
のデジタル信号毎の同期信号とからなる同期信号とし
て、それを送信側の制御信号発生回路１６から、線１９
→発光素子２０ａと受光素子２０ｂとからなるフォトカ
プラ２０→線２２→受信側の制御信号発生回路２３の経
路によって受信側の制御信号発生回路２３に伝送するよ
うにしている。Therefore, in the embodiment of the digital signal transmitting / receiving apparatus of the present invention shown in FIG. 1, the digital signal to be transmitted / received is subjected to transmission / reception during one sampling period. A hexadecimal digital signal (K-ary digital signal) in the form of a serial signal transmitted from the parallel-to-serial signal conversion circuit 15 on the transmission side to the line 17 for each binary digital signal in which one word is 4 bits (N bits) And a signal indicating the transmission speed of the serial signal form of the hexadecimal digital signal (K-ary digital signal), for example, by the control signal generating circuit 16 on the transmission side. , Using the load pulse supplied to the parallel-to-serial signal conversion circuit 15 via the line 39 and the clock signal for parallel-to-serial signal conversion supplied to the parallel-to-serial signal conversion circuit 15 via the line 39. As a synchronization signal composed of a sync signal for each digital signal of one word consisting of the signal and N bits, from the control signal generating circuit 16 of the transmitting side it, the line 19
The signal is transmitted to the control signal generating circuit 23 on the receiving side through the path of the photocoupler 20 composed of the light emitting element 20a and the light receiving element 20b, the line 22, and the control signal generating circuit 23 on the receiving side.

【００２６】図１に示されている本発明のデジタル信号
の送受装置の実施例において、前記のように送信側の並
直列信号変換回路１５から線１７に送出されたシリアル
信号形態の１６進のデジタル信号（Ｋ進のデジタル信
号）は、線１７→発光素子１８ａと受光素子１８ｂとか
らなるフォトカプラ１８→伝送路２１の経路によって受
信側に設けられている４ビットのデータラッチ（Ｎビッ
トのデータラッチ）２６に対してラッチパルスとして与
えられる。前記した４ビットのデータラッチ２６には受
信側に設けられている４ビットの計数器（Ｎビットの計
数器)２４から伝送路２５を介して、４ビット(Ｎビッ
ト）の計数器２４の計数値が入力されているから、この
４ビットのデータラッチ２６は送信側の並直列信号変換
回路１５から出力されたシリアル信号形態の１６進のデ
ジタル信号（Ｋ進のデジタル信号）の１ビットの信号が
ラッチパルスとして与えられた時点における前記した４
ビット(Ｎビット）の計数器２４の計数値をラッチして
保持する。In the embodiment of the digital signal transmitting / receiving apparatus of the present invention shown in FIG. 1, the serial signal form of the hexadecimal hexadecimal transmitted from the parallel-to-serial signal conversion circuit 15 on the transmission side to the line 17 as described above. The digital signal (digital signal in K-base) is a 4-bit data latch (N-bit data) provided on the receiving side by a path of line 17 → photocoupler 18 including light emitting element 18a and light receiving element 18b → transmission path 21. Data latch) 26 as a latch pulse. The 4-bit data latch 26 has a 4-bit (N-bit) counter 24 from a 4-bit counter (N-bit counter) 24 provided on the receiving side via a transmission line 25. Since the numerical value is input, the 4-bit data latch 26 is a 1-bit signal of a hexadecimal digital signal (K-ary digital signal) in the form of a serial signal output from the parallel-to-serial signal conversion circuit 15 on the transmission side. Described above at the time when is given as a latch pulse.
The count value of the counter 24 of bits (N bits) is latched and held.

【００２７】ところで、受信側に設けられている前記の
４ビット(Ｎビット）の計数器２４は、それの計数の開
始の時点が、受信側の制御信号発生回路２３から線３０
を介して与えられているリセット信号によって定めら
れ、また、それの計数速度が受信側の制御信号発生回路
２３から線９１を介して与えられている計数用クロック
信号リセット信号によって定められている。ところで、
前記した受信側の制御信号発生回路２３によって発生さ
れるリセット信号と、計数用クロック信号とは、送信側
から既述のように送信側の制御信号発生回路１６→線１
９→発光素子２０ａと受光素子２０ｂとからなるフォト
カプラ２０→線２２→受信側の制御信号発生回路２３の
経路によって受信側の制御信号発生回路２３に伝送され
て来た同期信号、すなわち、既述のように送受の対象に
されているデジタル信号の１標本化周期中に、送受の対
象にされている１ワードが４ビット(Ｎビット)の２進の
デジタル信号毎に、並直列信号変換回路１５から線１７
に送出されるシリアル信号形態の１６進のデジタル信号
（Ｋ進のデジタル信号）の伝送の開始の時点を示す信号
と、前記したシリアル信号形態の１６進のデジタル信号
（Ｋ進のデジタル信号）の伝送速度を示す信号とを含ん
で構成されている同期信号に基づいて発生されているも
のである。By the way, the 4-bit (N-bit) counter 24 provided on the receiving side determines that the counting start time is from the control signal generating circuit 23 on the receiving side to the line 30.
, And the counting speed thereof is determined by a counting clock signal reset signal provided via a line 91 from the control signal generating circuit 23 on the receiving side. by the way,
The reset signal generated by the control signal generating circuit 23 on the receiving side and the counting clock signal are transmitted from the transmitting side to the control signal generating circuit 16 on the transmitting side → line 1 as described above.
9 → a photocoupler 20 including a light emitting element 20a and a light receiving element 20b → line 22 → a synchronization signal transmitted to the control signal generating circuit 23 on the receiving side via a path of the control signal generating circuit 23 on the receiving side, As described above, during one sampling period of the digital signal to be transmitted / received, one word to be transmitted / received is converted into a 4-bit (N bit) binary digital signal by a parallel / serial signal conversion. Line 15 from circuit 15
And a signal indicating the start of transmission of a hexadecimal digital signal (K-ary digital signal) in the form of a serial signal and a serial signal type hexadecimal digital signal (K-ary digital signal). And a signal indicating the transmission rate.

【００２８】そして、受信側の制御信号発生回路２３か
ら４ビットの計数器２４に供給されている前記のリセッ
ト信号は、送信側から伝送されるシリアル信号形態の１
６進のデジタル信号（Ｋ進のデジタル信号）の伝送の開
始の時点に受信側の制御信号発生回路２３で発生され
て、線３０を介して４ビットの計数器２４に供給されて
いるものであり、また、受信側の制御信号発生回路２３
から４ビットの計数器２４に供給されている前記の計数
用クロック信号は、シリアル信号形態の１６進のデジタ
ル信号（Ｋ進のデジタル信号）の伝送速度を示す信号と
して用いられる送信側の並直列信号変換用クロック信号
と同じ周期を有するものとして受信側の制御信号発生回
路２３で発生され、それが線３１を介して４ビットの計
数器２４に供給されているものであるから、前記のよう
に４ビットのデータラッチ２６によってラッチされた４
ビットの計数器２４の計数値は送受の対象にされている
デジタル信号の信号源１から、送信側の直並列信号変換
回路２に供給された４ビットからなる１ワードのデジタ
ル信号と同一のビット配列を有しているＮビットの２進
のデジタル信号になっていることは容易に理解できる。The reset signal supplied from the control signal generating circuit 23 on the receiving side to the 4-bit counter 24 is one of serial signals transmitted from the transmitting side.
At the start of the transmission of the hexadecimal digital signal (K-ary digital signal), it is generated by the control signal generating circuit 23 on the receiving side and supplied to the 4-bit counter 24 via the line 30. The control signal generating circuit 23 on the receiving side
The counting clock signal supplied to the 4-bit counter 24 is a parallel serial signal on the transmitting side used as a signal indicating the transmission speed of a hexadecimal digital signal (K-ary digital signal) in the form of a serial signal. Since it is generated by the control signal generating circuit 23 on the receiving side as having the same cycle as the signal conversion clock signal and is supplied to the 4-bit counter 24 via the line 31, 4 latched by the 4-bit data latch 26
The count value of the bit counter 24 is the same as that of the 4-bit one-word digital signal supplied from the signal source 1 of the digital signal to be transmitted / received to the serial-parallel signal conversion circuit 2 on the transmission side. It can be easily understood that this is an N-bit binary digital signal having an array.

【００２９】前記した４ビットのデータラッチ２６に保
持されている４ビットの計数器２４の計数値、すなわ
ち、送信側の直並列信号変換回路３に供給された４ビッ
トからなる１ワードのデジタル信号と同一のビット配列
を有している４ビットの２進のデジタル信号は、受信側
の制御信号発生回路２３から線２８を介して受信側の並
直列信号変換回路２９にロードパルスが与えられた時点
に、４ビットのデータラッチ２６から受信側の並直列信
号変換回路２９にロードされ、次いで、受信側の制御信
号発生回路２３から線２８を介して受信側の並直列信号
変換回路２９に供給される並直列信号変換用クロック信
号によって、シリアル信号形態の２進のデジタル信号と
して線３２を介して出力端子３３に送出される。以上の
説明から明らかなように、本発明のデジタル信号の送受
装置においては１ワードがＮビットからなる送受の対象
にされる２進のデジタル信号が、最大１ビットの信号と
して送信側から受信側に伝送され、受信側では受信した
最大１ビットのデジタル信号から１ワードがＮビットか
らなる送受の対象にされた２進のデジタル信号に復原で
きるのである。The count value of the 4-bit counter 24 held in the 4-bit data latch 26, that is, a 1-bit digital signal consisting of 4 bits supplied to the serial-parallel signal conversion circuit 3 on the transmission side The 4-bit binary digital signal having the same bit arrangement as above is supplied with a load pulse from the control signal generating circuit 23 on the receiving side to the parallel-to-serial signal converting circuit 29 on the receiving side via the line 28. At this time, the data is loaded from the 4-bit data latch 26 into the parallel-to-serial signal conversion circuit 29 on the receiving side, and then supplied from the control signal generating circuit 23 on the receiving side to the parallel-to-serial signal converting circuit 29 on the receiving side via the line 28. The parallel / serial signal conversion clock signal is transmitted to the output terminal 33 via the line 32 as a binary digital signal in the form of a serial signal. As is clear from the above description, in the digital signal transmitting / receiving apparatus of the present invention, a binary digital signal to be transmitted / received in which one word is composed of N bits is converted from the transmitting side to the receiving side as a signal of up to 1 bit. The receiving side can restore the received digital signal having a maximum of 1 bit to a binary digital signal in which one word is composed of N bits and transmitted and received.

【００３０】これまでに図１を参照して説明した本発明
のデジタル信号の送受装置の実施例においては、同期信
号を送信側の制御信号発生回路１６で発生し、それを受
信側の制御信号発生回路２３に対して伝送するようにし
ていたが、図３に示す本発明のデジタル信号の送受装置
の実施例においては、水晶発振子３７ａを備えて構成さ
れている受信側の制御信号発生回路３７で同期信号を発
生し、それを送信側の制御信号発生回路１６に対して伝
送するようにしている点が異なるだけで、その他の構成
は既述した図１に示されているデジタル信号の送受装置
の実施例の場合と同様であり、この図３に示されている
デジタル信号の送受装置においても、図１に示されてい
るデジタル信号の送受装置について説明したデジタル信
号の送受動作と同様なデジタル信号の送受動作が行なわ
れることは容易に理解できるので、それの具体的な説明
は省略する。In the embodiment of the digital signal transmission / reception apparatus of the present invention described above with reference to FIG. Although the transmission is performed to the generation circuit 23, in the embodiment of the digital signal transmission / reception apparatus of the present invention shown in FIG. The only difference is that a synchronizing signal is generated at 37 and transmitted to the control signal generating circuit 16 on the transmitting side. The other configuration is the same as that of the digital signal shown in FIG. The digital signal transmitting / receiving apparatus shown in FIG. 3 is the same as the digital signal transmitting / receiving apparatus described with reference to the digital signal transmitting / receiving apparatus shown in FIG. Since is easily understood that the transmission and reception operation of a digital signal is performed, a detailed description of it is omitted.

【００３１】次に、図２に示されている本発明のデジタ
ル信号の送受装置の実施例は、１ワードがＭＮビット
(ただし、ＭとＮとはともに２以上の自然数）からなる
送受の対象にされる２進のデジタル信号におけるＮビッ
トの２進のデジタル信号毎に、信号変換回路によりＫ進
（ただし、Ｋは２のＮ乗）のデジタル信号に信号変換し
て、そのＭ個のＫ進のデジタル信号における各Ｋ進のデ
ジタル信号毎の数値Ｋ−１と数値０とを検出し、また、
前記の検出された各Ｋ進のデジタル信号毎の数値Ｋ−１
と数値０との数値について、それらの数値が対応するＫ
進のデジタル信号における１標本化周期前にも検出され
ていたか否かを検出して、同一の数値が連続している場
合には信号を出力しないように構成されている先行デー
タとの比較部から出力される各Ｋ進のデジタル信号毎の
各２ビットの情報と、前記した信号変換回路によって信
号変換された各Ｋ進のデジタル信号の数値１から数値Ｋ
−２までの数値とを、それぞれ対応するＫビットのデー
タラッチ（計Ｍ個）に保持させ、前記のＭ個のＫビット
のデータラッチに保持されたＫ進のデジタル信号を時間
軸上で直列的なＭ個のシリアル信号として受信側に伝送
するとともに、前記した時間軸上で直列的なＭ個のシリ
アル信号形態のＫ進のデジタル信号の伝送の開始の時点
を示す信号と、前記した時間軸上で直列的なＭ個のシリ
アル信号形態のＫ進のデジタル信号の伝送速度を示す信
号とからなる同期信号も送信側から受信側に伝送する。Next, in the embodiment of the digital signal transmitting / receiving apparatus of the present invention shown in FIG. 2, one word has MN bits.
(However, M and N are both natural numbers of 2 or more) For each N-bit binary digital signal in the binary digital signal to be transmitted / received, the signal conversion circuit performs K-ary (where K is (2 to the Nth power) digital signal, and detects a numerical value K-1 and a numerical value 0 for each K-ary digital signal in the M K-ary digital signals.
Numerical value K-1 for each detected K-ary digital signal
And the numerical value 0, the corresponding K
Comparing unit with the preceding data, which is configured to detect whether or not the signal has been detected one sampling period before in the binary digital signal, and not to output the signal when the same numerical value is continuous. , And 2-bit information for each K-ary digital signal output from the above, and the numerical values 1 to K of each K-ary digital signal converted by the signal conversion circuit described above.
-2 are held in the corresponding K-bit data latches (M in total), and the K-ary digital signals held in the M K-bit data latches are serialized on the time axis. A signal indicating the start of transmission of a K-ary digital signal in the form of serial M serial signals on the time axis while transmitting the serial M serial signals to the receiving side; A synchronization signal composed of a signal indicating the transmission rate of a K-ary digital signal in the form of M serial signals serially arranged on the axis is also transmitted from the transmission side to the reception side.

【００３２】受信側では送信側から伝送された時間軸上
で直列的なＭ個のＫ進のデジタル信号がラッチパルスと
して与えられるＭ個のＮビットのデータラッチに対し
て、それぞれ対応するラッチパルスが供給されるように
信号の切換えを行ない、前記したＭ個のＮビットのデー
タラッチに、それぞれ対応するＮビットの計数値がＮビ
ットの計数器から供給される。送信側から伝送された時
間軸上で直列的なＭ個のシリアル信号形態のＫ進のデジ
タル信号の伝送の開始の時点を示す信号と、前記した時
間軸上で直列的なＭ個のシリアル信号形態のＫ進のデジ
タル信号の伝送速度を示す信号とからなる同期信号に基
づいて、前記した時間軸上で直列的なＭ個のシリアル信
号形態のＫ進のデジタル信号の伝送の開始の時点に前記
したＮビットの計数器の計数動作を開始させるととも
に、前記のＮビットの計数器における計数動作が、時間
軸上で直列的なＭ個のシリアル信号形態のＫ進のデジタ
ル信号の伝送速度に一致して行なわれるようにして、前
記したＮビットの計数器の計数値を、それぞれ所定の時
点にラッチしている前記のＭ個のＮビットのデータラッ
チに保持されているＮビットのデジタル信号を時間軸上
で直列的に出力させるようにしたデジタル信号の送受装
置であり、１ワードがＭＮビットからなる送受の対象に
される２進のデジタル信号が、最大Ｍビットの信号とし
て送信側から受信側に伝送され、受信側では受信した最
大Ｍビットのデジタル信号から１ワードがＮビットから
なる送受の対象にされた２進のデジタル信号に復原でき
るようにしたものである。また、図４に示されている本
発明のデジタル信号の送受装置の実施例は、前記した図
２に示されている本発明のデジタル信号の送受装置の実
施例が、同期信号を送信側から受信側に伝送するように
しているように構成されているのを、同期信号を受信側
から送信側に伝送するように構成したものである。On the receiving side, for each of the M N-bit data latches, which are serially provided on the time axis and are provided with M K-ary digital signals as latch pulses on the time axis, the corresponding latch pulses Are supplied so that N is supplied, and the corresponding N-bit count values are supplied from the N-bit counter to the M N-bit data latches. A signal indicating the start of transmission of a K-ary digital signal in the form of M serial signals serially transmitted on the time axis transmitted from the transmitting side, and the M serial signals serially transmitted on the time axis And a signal indicating the transmission rate of the K-ary digital signal of the form, based on the synchronization signal consisting of a signal indicating the transmission rate of the K-ary digital signal in the form of serial M serial signals on the time axis. The counting operation of the N-bit counter is started, and the counting operation of the N-bit counter is changed to the transmission rate of K serial digital signals in the form of serial M serial signals on the time axis. The N-bit digital signal held in the M N-bit data latches latching the count value of the N-bit counter at predetermined time points in such a manner The time A digital signal transmission / reception device configured to output serially on the above, wherein a binary digital signal to be transmitted / received in which one word is composed of MN bits is transmitted from the transmission side to the reception side as a signal of up to M bits. On the receiving side, the received signal can be restored from the received digital signal of maximum M bits to a binary digital signal of which one word is composed of N bits and which is to be transmitted and received. Further, the embodiment of the digital signal transmitting / receiving apparatus of the present invention shown in FIG. 4 is different from the embodiment of the digital signal transmitting / receiving apparatus of the present invention shown in FIG. What is configured to be transmitted to the receiving side is that the synchronization signal is configured to be transmitted from the receiving side to the transmitting side.

【００３３】図２及び図４とにおいて、４２は１ワード
がＭＮビット（ただし、ＭとＮとはともに２以上の自然
数）からなる送受の対象にされる２進のデジタル信号の
信号源である。図示の例では送受の対象にされる１ワー
ドがＭＮビットの２進のデジタル信号が、Ｍ＝２，Ｎ＝
４の場合の８ビットのシリアル信号形態の信号の実施例
を示しているために、図中に示してある送受の対象にさ
れるデジタル信号の信号源４２には８ビットシリアル信
号のような表記を行なっている。また、図２及び図４に
関する以下の説明も送受の対象にされる２進のデジタル
信号が、１ワードが８ビットの２進のデジタル信号であ
るとして行なわれている。In FIGS. 2 and 4, reference numeral 42 denotes a signal source of a binary digital signal to be transmitted / received in which one word is composed of MN bits (M and N are both natural numbers of 2 or more). . In the illustrated example, a binary digital signal in which one word to be transmitted / received is MN bits is M = 2, N =
Since the embodiment of the signal in the form of an 8-bit serial signal in the case of 4 is shown, the signal source 42 of the digital signal to be transmitted / received shown in FIG. Are doing. 2 and 4 are also described assuming that the binary digital signal to be transmitted / received is an 8-bit binary digital signal in one word.

【００３４】以下、図２に示されている実施例について
詳細に説明する。前記した送受の対象にされるデジタル
信号の信号源４２では、送信側の制御信号発生回路１６
から線４１を介して与えられる同期信号によって１ワー
ドが８ビット（ＭＮビット）のシリアル信号形態の２進
のデジタル信号を、４ビット(Ｎビット)ずつ送出して、
それを伝送路２を介して直並列信号変換回路３に供給す
る。直並列信号変換回路３には、送信側の制御信号発生
回路１６で発生された直並列信号変換用クロック信号
が、線４０を介して供給されていることにより、前記の
ように送受の対象にされるデジタル信号の信号源４２か
ら、伝送路２を介して供給されている４ビット（Ｎビッ
ト）のシリアル信号形態の２進のデジタル信号を伝送路
４を介して信号変換回路５の入力側に供給する。なお、
図２中の１６ａは水晶発振子である。Hereinafter, the embodiment shown in FIG. 2 will be described in detail. In the signal source 42 of the digital signal to be transmitted / received, the control signal generating circuit 16 on the transmitting side is used.
A 4-bit (N-bit) binary digital signal in the form of a serial signal in which one word is 8 bits (MN bits) is transmitted by a synchronizing signal provided through
It is supplied to the serial-parallel signal conversion circuit 3 via the transmission line 2. The serial / parallel signal conversion circuit 3 is supplied with the serial / parallel signal conversion clock signal generated by the control signal generation circuit 16 on the transmission side via the line 40, so that the serial / parallel signal conversion circuit 3 A binary digital signal in the form of a 4-bit (N-bit) serial signal supplied from the signal source 42 of the received digital signal via the transmission path 2 is input to the signal conversion circuit 5 via the transmission path 4. To supply. In addition,
Reference numeral 16a in FIG. 2 denotes a crystal oscillator.

【００３５】信号変換回路５は、それに入力されたＮビ
ットのデジタル信号を、Ｋ進のデジタル信号（ただし、
Ｋは２のＮ乗）｝に信号変換できるような機能を有する
ものとして構成されている。図２に示す実施例における
信号変換回路５では、それに入力された４ビットのデジ
タル信号を２の４乗進のデジタル信号、すなわち１６進
のデジタル信号に信号変換して、１６進の０から１５ま
での各数値の信号をそれぞれ別個の出力線、すなわち、
総数１６本の別々の出力線に出力する。そして、信号変
換回路５から出力された１６進（Ｋ進）のデジタル信号
における数値０及び数値１５（一般的な表示では数値Ｋ
−１）と対応する信号が出力される２本の出力線からな
る伝送路４３は、図２中にブロック８によって示されて
いる０，１５検出部（Ｋ進のデジタル信号における数値
Ｋ−１と数値０とを検出する検出部）８に対して、信号
変換回路５から出力された１６進（Ｋ進）のデジタル信
号における数値０及び数値１５（一般的な表示では数値
Ｋ−１）と対応する信号を供給する。The signal conversion circuit 5 converts the input N-bit digital signal into a K-ary digital signal (however,
K is configured to have a function of performing signal conversion to 2 N). The signal conversion circuit 5 in the embodiment shown in FIG. 2 converts the 4-bit digital signal inputted thereto into a 2 4th power digital signal, that is, a hexadecimal digital signal, and converts the signal from 0 to 15 in hexadecimal. The signal of each numerical value up to each is a separate output line, that is,
Output to a total of 16 separate output lines. Then, the numerical value 0 and the numerical value 15 in the hexadecimal (K-ary) digital signal output from the signal conversion circuit 5 (the numerical value K
A transmission line 43 composed of two output lines from which a signal corresponding to -1) is output is provided with a 0, 15 detection unit (a numerical value K-1 in a K-ary digital signal) indicated by a block 8 in FIG. And a numerical value 0 and a numerical value 15 (a numerical value K-1 in a general display) in a hexadecimal (K-base) digital signal output from the signal conversion circuit 5 for a detecting unit 8 that detects the numerical value and the numerical value 0. Supply the corresponding signal.

【００３６】前記したＫ進のデジタル信号における数値
Ｋ−１と数値０とを検出する検出部８では、それにＫ進
のデジタル信号における数値Ｋ−１と対応する信号、ま
たは数値０と対応する信号が与えられた場合に、その信
号を伝送路９を介して先行データとの比較部１０に供給
する。前記した先行データとの比較部１０は、それに与
えられた数値１５（一般的な表示では数値Ｋ−１）と数
値０との数値を、それらの数値が１標本化周期前にも検
出されていたか否かを検出して、同一の数値が連続して
いる場合には信号を出力しないように構成されていて、
この先行データとの比較部１０から出力される２ビット
の情報は、それぞれ対応して設けられている伝送路４
４，４５を介して前記した１６ビット（Ｋビット）の各
データラッチ４８，４９に与えられている。また、前記
した信号変換回路５から出力された１６進（Ｋ進）のデ
ジタル信号における数値０と数値１５（一般的な表示で
は数値Ｋ−１）との２個の数値と対応する信号を除く１
４個の数値と対応する信号、すなわち数値２から数値Ｋ
−２までの各数値の信号は、信号変換回路５からそれぞ
れ別個の出力線（総計１４本の出力線）からなる伝送路
４６，４７等を介して信号変換回路５から直接に１６ビ
ット（Ｋビット）のデータラッチ４８，４９に与えられ
ている。In the detecting section 8 for detecting the numerical value K-1 and the numerical value 0 in the K-ary digital signal, the signal corresponding to the numerical value K-1 in the K-ary digital signal or the signal corresponding to the numerical value 0 Is supplied to the comparison unit 10 with the preceding data via the transmission line 9. The preceding data comparison unit 10 detects the numerical value 15 (numerical value K-1 in a general display) and the numerical value 0 given to the preceding data even before one sampling period. Is configured to not output a signal if the same numerical value is continuous,
The 2-bit information output from the comparison unit 10 with the preceding data is transmitted to the transmission line 4 provided correspondingly.
The data is supplied to the above-described 16-bit (K-bit) data latches 48 and 49 via the data lines 4 and 45, respectively. In addition, signals corresponding to two numerical values of a numerical value 0 and a numerical value 15 (a numerical value K−1 in a general display) in a hexadecimal (K-ary) digital signal output from the signal conversion circuit 5 are excluded. 1
The signal corresponding to the four numerical values, that is, the numerical value 2 to the numerical value K
The signal of each numerical value up to -2 is directly transmitted from the signal conversion circuit 5 to the 16-bit (K) line via the transmission lines 46 and 47 each including a separate output line (a total of 14 output lines). Bit) data latches 48, 49.

【００３７】そして、前記した各データラッチ４８，４
９には、１６進の各数値のデジタル信号、すなわち数値
０，１，２，…１３，１４，１５の総計１６個の数値に
それぞれ対応するデジタル信号が、最小値の数値から最
大値の数値まで、数値の大きさの順序に整列した状態で
ラッチされうるように、前記した先行データとの比較部
１０から伝送路４４，４５を介して供給される数値０と
対応するデジタル信号や数値１５と対応するデジタル信
号に関する情報と、信号変換回路５から伝送路４６，４
７等を介して供給される数値１〜１４と対応するデジタ
ル信号とが、各データラッチ４８，４９における特定の
ものに供給されるのである。前記のように、１６ビット
（Ｋビット）のデータラッチ４８，４９によってラッチ
されるデジタル信号は、Ｎビット（４ビット）からなる
１ワードの信号毎に信号変換回路５から出力された１６
進のデジタル信号における数値と対応する信号である
が、それはＮビット（４ビット）からなる１ワードの信
号毎に最大で１ビットの信号となっている。The data latches 48, 4
Reference numeral 9 denotes a digital signal of each hexadecimal value, that is, digital signals corresponding to a total of 16 numerical values 0, 1, 2,..., 13, 14, 15, respectively, from the minimum value to the maximum value. The digital signal and the numerical value 15 corresponding to the numerical value 0 supplied from the above-mentioned comparison unit 10 with the preceding data via the transmission lines 44 and 45 so that the numerical value can be latched in the order of the numerical value. And information about the corresponding digital signal, and information from the signal conversion circuit 5 to the transmission paths 46 and 4.
Numerical values 1 to 14 and corresponding digital signals supplied via 7 and the like are supplied to specific ones of the data latches 48 and 49. As described above, the digital signals latched by the 16-bit (K-bit) data latches 48 and 49 are output from the signal conversion circuit 5 for each one-word signal composed of N bits (4 bits).
A signal corresponding to a numerical value in a hexadecimal digital signal is a signal of a maximum of one bit for each signal of one word composed of N bits (four bits).

【００３８】前記の２個の１６ビットのデータラッチ４
８，４９には、前記のように信号変換回路５で信号変換
された同一の１６進のデジタル信号が入力されている
が、前記した１６ビットのデータラッチ４８は送信側の
制御信号発生回路１６から線５４を介してラッチパルス
が与えられた場合だけに、信号変換回路５で信号変換さ
れた１６進のデジタル信号をラッチでき、また、前記し
た１６ビットのデータラッチ４９は、送信側の制御信号
発生回路１６から線５５を介してラッチパルスが与えら
れた場合だけに、信号変換回路５で信号変換された１６
進のデジタル信号をラッチできる。そして、前記した１
６ビットのデータラッチ４８には、送受の対象にされる
デジタル信号の信号源４２から、伝送路２を介して送出
されている１ワードが８ビットの２進のデジタル信号に
おけるＬＳＢ側の４ビット（Ｎビット）の２進のデジタ
ル信号について、信号変換回路５が信号変換を行なった
場合に出力される１６進のデジタル信号がラッチされ、
また前記した１６ビットのデータラッチ４９には、送受
の対象にされるデジタル信号の信号源４２から、伝送路
２を介して送出されている１ワードが８ビットの２進の
デジタル信号におけるＭＳＢ側の４ビット（Ｎビット）
の２進のデジタル信号について、信号変換回路５が信号
変換を行なった場合に出力される１６進のデジタル信号
がラッチされるというように、制御信号発生回路１６は
信号変換回路５が信号変換を行なって出力した順次の１
６進のデジタル信号が、前記した２個の１６ビットのデ
ータラッチ４８，４９に対して順次交互にラッチされる
ように、線５４または線５５を介して前記の各１６ビッ
トのデータラッチ４８，４９にラッチパルスを与えてい
る。The two 16-bit data latches 4
The same hexadecimal digital signal converted by the signal conversion circuit 5 as described above is input to the control signal generation circuit 16 on the transmission side. The hexadecimal digital signal converted by the signal conversion circuit 5 can be latched only when a latch pulse is supplied from the control circuit 54 through the line 54. The 16-bit data latch 49 described above controls the transmission side. Only when a latch pulse is given from the signal generation circuit 16 via the line 55, the signal converted by the signal conversion circuit 5
Hex digital signal can be latched. And the above 1
In the 6-bit data latch 48, one word transmitted from the signal source 42 of the digital signal to be transmitted / received via the transmission path 2 is a 4-bit LSB side of an 8-bit binary digital signal. With respect to the (N-bit) binary digital signal, a hexadecimal digital signal output when the signal conversion circuit 5 performs signal conversion is latched,
The 16-bit data latch 49 stores one word transmitted from the signal source 42 of the digital signal to be transmitted / received via the transmission line 2 in the MSB side of the 8-bit binary digital signal. 4 bits (N bits)
The control signal generation circuit 16 performs the signal conversion such that the hexadecimal digital signal output when the signal conversion circuit 5 performs the signal conversion is latched for the binary digital signal of Sequential 1 output
The 16-bit data latches 48, 49 are connected via the line 54 or the line 55 so that the hexadecimal digital signal is latched by the two 16-bit data latches 48, 49 in turn. 49 is given a latch pulse.

【００３９】１６ビットのデータラッチ４８と１６ビッ
トのデータラッチ４９との双方が、信号変換回路５から
出力された１６進のデジタル信号（一般的にはＫ進のデ
ジタル信号として示される）と対応している信号をそれ
ぞれラッチした後に、制御信号発生回路１６は送信側の
並直列信号変換回路５６に線５２を介してロードパルス
を与えるとともに、線５３を介して送信側の並直列信号
変換回路５８にロードパルスを与え、次いで制御信号発
生回路１６は線５２を介して並直列信号変換回路５６に
並直列信号変換用クロック信号を供給するとともに、線
５３を介して並直列信号変換回路５８に並直列信号変換
用クロック信号を供給する。それにより前記の直列的に
接続されている２個(一般的にはＭ個として示される)の
並直列信号変換回路５６，５８は、前記した１６ビット
のデータラッチ４８，４９にそれぞれ保持されている各
１６進のデジタル信号を、伝送路５０，５１を介してそ
れぞれ個別にロードした後に、時間軸上で直列的な２個
のシリアル信号形態の１６進のデジタル信号として出力
し、それが線１７を介して発光素子１８ａと受光素子１
８ｂとによって構成されているフォトカプラ１８におけ
る発光素子に供給される。伝送路５７により直列接続さ
れた２個の並直列信号変換回路５６，５８から線１７に
送出されたそれぞれが１６進のデジタル信号（Ｋ進のデ
ジタル信号）よりなる２個(一般的にはＭ個）の１６進
のデジタル信号(Ｋ進のデジタル信号）は、１ワードが
８ビット（ＭＮビット）の２進のデジタル信号を、時間
軸上で連続する２個（Ｎ個）の１６進の信号に信号変換
された状態のものであるから、前記した線１７を介して
フォトカプラ８における発光素子８ａに供給される時間
軸上で直列的に配置されている２個の１６進のデジタル
信号は、送受の対象にされている１ワードが８ビット
（ＭＮビット）の２進のデジタル信号毎に２ビット（一
般的にはＭビット）の信号とされている。Both 16-bit data latch 48 and 16-bit data latch 49 correspond to a hexadecimal digital signal (generally shown as a K-ary digital signal) output from signal conversion circuit 5. After each latched signal, the control signal generating circuit 16 supplies a load pulse to the parallel-to-serial signal conversion circuit 56 on the transmission side via the line 52 and a parallel-to-serial signal conversion circuit for the transmission side via the line 53. The control signal generating circuit 16 supplies a load pulse to the parallel / serial signal conversion circuit 56 via a line 52, and supplies a parallel / serial signal conversion clock signal to the parallel / serial signal conversion circuit 56 via a line 53. A clock signal for parallel / serial signal conversion is supplied. As a result, the two serially connected parallel-to-serial signal conversion circuits 56 and 58 (generally represented as M) are held in the 16-bit data latches 48 and 49, respectively. After each hexadecimal digital signal is individually loaded via the transmission lines 50 and 51, it is output as two serial serial hexadecimal digital signals on the time axis, which is a line signal. 17, the light emitting element 18a and the light receiving element 1
8b. Two (generally M) digital signals transmitted from two parallel / serial signal conversion circuits 56 and 58 serially connected by a transmission path 57 to a line 17 are each composed of a hexadecimal digital signal (K-ary digital signal). ) Hexadecimal digital signal (K-ary digital signal) is obtained by converting a binary digital signal of which one word is 8 bits (MN bits) into two (N) hexadecimal values that are continuous on the time axis. Since the signal is converted into a signal, the two hexadecimal digital signals arranged in series on the time axis and supplied to the light emitting element 8a in the photocoupler 8 via the line 17 described above. Is a 2-bit (generally, M-bit) signal for each 8-bit (MN-bit) binary digital signal in which one word targeted for transmission / reception is used.

【００４０】前記のように直列的に接続されている２個
の並直列信号変換回路３５，３７から線１７に送出され
る２個のシリアル信号形態の１６進のデジタル信号（Ｋ
進のデジタル信号）は、送受の対象にされているデジタ
ル信号の１標本化周期中に、時間軸上で直列的に配列さ
れている２個の各シリアル信号形態の１６進のデジタル
信号における各シリアル信号形態の１６進のデジタル信
号毎に、１６進による数値０から１６進による数値１５
までの１６個の数値（Ｋ個）の内のどの数値でも確実に
伝送することができるように、２個の１６進によるデジ
タル信号による３２個の数値が位置すべき３２個（２Ｋ
個）の時間位置が、前記した送受の対象にされているデ
ジタル信号の１標本化周期中に設定されていることが必
要であるから、制御信号発生回路１６から線５２を介し
て並直列信号変換回路５６に供給されている並直列信号
変換用クロック信号の周期と、制御信号発生回路１６か
ら線５３を介して並直列信号変換回路５８に供給されて
いる並直列信号変換用クロック信号の周期とが定められ
るべきことは当然である。すなわち、直列的に接続され
た２個（Ｍ個）の並直列信号変換回路５６，５８に供給
されるべき並直列信号変換用クロック信号の周期として
は、送受の対象にされているデジタル信号の標本化周期
の１／２Ｋ…（一般的には１／ＭＫとして示される）以
下の同一の周期となるように設定されるのである。そし
て前記した並直列信号変換回路５６，５８に供給される
前記した並直列信号変換用クロック信号の周期は、並直
列信号変換回路５６，５８から線１７に時間軸上で直列
的に送出されるシリアル信号形態の１６進のデジタル信
号（Ｋ進のデジタル信号）の伝送速度を示していること
になる。A hexadecimal digital signal (K) in the form of two serial signals transmitted from the two parallel / serial signal conversion circuits 35 and 37 connected in series to the line 17 as described above.
Hexadecimal digital signal of two serial signal forms serially arranged on the time axis during one sampling period of the digital signal to be transmitted / received. For each hexadecimal digital signal in serial signal form, hexadecimal value 0 to hexadecimal value 15
In order to reliably transmit any of the 16 numerical values (K) up to 32, 32 numerical values based on two hexadecimal digital signals should be located at 32 (2K).
) Must be set within one sampling period of the digital signal to be transmitted / received. The period of the parallel-serial signal conversion clock signal supplied to the conversion circuit 56 and the period of the parallel-serial signal conversion clock signal supplied from the control signal generation circuit 16 to the parallel-serial signal conversion circuit 58 via the line 53 Of course should be defined. That is, the cycle of the parallel-serial signal conversion clock signal to be supplied to the two (M) parallel-serial signal conversion circuits 56 and 58 connected in series is determined by the period of the digital signal to be transmitted and received. The sampling period is set to be equal to or less than 1 / 2K of the sampling period (generally indicated as 1 / MK). The period of the clock signal for parallel / serial signal conversion supplied to the parallel / serial signal conversion circuits 56 and 58 is transmitted serially from the parallel / serial signal conversion circuits 56 and 58 to the line 17 on the time axis. This indicates the transmission speed of a hexadecimal digital signal (K-ary digital signal) in the form of a serial signal.

【００４１】前記のように送受の対象にされているデジ
タル信号の１標本化周期中に、送受の対象にされている
１ワードが８ビット(ＭＮビット)の２進のデジタル信号
毎に直列的に接続された２個の並直列信号変換回路５
６，５８から線１７に時間軸上で直列的に送出されるシ
リアル信号形態の各１個の１６進のデジタル信号（Ｋ進
のデジタル信号）毎に各１個の１ビットの信号、すなわ
ち、計２ビット（Ｍビット）の信号は、各１個の１６進
のデジタル信号（Ｋ進のデジタル信号）毎の１６進によ
る数値０から１６進による数値１５までの１６個の数値
（Ｋ個）の内の各１つの数値に、それぞれ対応している
ものである。そして、並直列信号変換回路５６，５８か
ら線１７に時間軸上で直列的に送出されるシリアル信号
形態の２個の１６進のデジタル信号（Ｋ進のデジタル信
号）における各１６進のデジタル信号（Ｋ進のデジタル
信号）と対応している前記した各１ビットのデジタル信
号が、それぞれ１６進による数値０から１６進による数
値１５までの１６個の数値（Ｋ個）の内のどの数値であ
るのかは、前記した制御信号発生回路１６が線５３を介
して一方の並直列信号変換回路５８に供給したロードパ
ルスの時間位置の情報と、並直列信号変換用クロック信
号の周期の情報、すなわち送受の対象にされているデジ
タル信号の１標本化周期中に、送受の対象にされている
１ワードが８ビット(ＭＮビット)の２進のデジタル信号
毎に、直列的に接続されている２個（Ｍ個）の並直列信
号変換回路５６，３７から線１７に対して時間軸上で直
列的に送出されるシリアル信号形態の２個の１６進のデ
ジタル信号（Ｋ進のデジタル信号）の伝送の開始の時点
を示す信号と、前記したシリアル信号形態の１６進のデ
ジタル信号（Ｋ進のデジタル信号）の伝送速度を示す信
号とを用いれば知ることができる。As described above, during one sampling period of a digital signal to be transmitted / received, one word to be transmitted / received is serialized for each 8 bit (MN bit) binary digital signal. Parallel serial signal conversion circuits 5 connected to
Each one hexadecimal digital signal (K-ary digital signal) in the form of a serial signal transmitted serially on the time axis from 6, 58 to the line 17 is a 1-bit signal, that is, The signal of 2 bits (M bits) in total is 16 numerical values (K) from hexadecimal numerical value 0 to hexadecimal numerical value 15 for each hexadecimal digital signal (K-ary digital signal). Correspond to each one of the numerical values. Each hexadecimal digital signal of two hexadecimal digital signals (K-ary digital signals) in the form of serial signals transmitted serially on the time axis from the parallel / serial signal conversion circuits 56 and 58 to the line 17 The 1-bit digital signal corresponding to (K-ary digital signal) is represented by any one of 16 numeric values (K) from hexadecimal value 0 to hexadecimal value 15 respectively. It is determined whether there is information on the time position of the load pulse supplied from the control signal generation circuit 16 to one of the parallel / serial signal conversion circuits 58 via the line 53, and information on the period of the clock signal for parallel / serial signal conversion, that is, During one sampling period of a digital signal to be transmitted / received, one word to be transmitted / received is serially connected for each binary digital signal of 8 bits (MN bits). Of two hexadecimal digital signals (K-ary digital signals) in the form of serial signals transmitted serially on the time axis from the (M) parallel / serial signal conversion circuits 56 and 37 to the line 17. It can be known by using the signal indicating the start time of the transmission and the signal indicating the transmission rate of the hexadecimal digital signal (K-ary digital signal) in the serial signal form.

【００４２】それで、図２に示されている本発明のデジ
タル信号の送受装置の実施例においては、送受の対象に
されているデジタル信号の１標本化周期中に、送受の対
象にされている１ワードが８ビット(ＭＮビット)の２進
のデジタル信号毎に、送信側の直列的に接続されている
２個（Ｍ個）の並直列信号変換回路５６，５８から線１
７に送出されるシリアル信号形態の２個（Ｍ個）の１６
進のデジタル信号（Ｋ進のデジタル信号）の伝送の開始
の時点を示す信号や、前記したシリアル信号形態の１６
進のデジタル信号(Ｋ進のデジタル信号)の伝送速度を示
す信号として、例えば送信側の制御信号発生回路１６で
発生させて、線５４，５３を介して並直列信号変換回路
５６，５８に供給しているロードパルスや、線５４，５
３を介して並直列信号変換回路５６，５８に供給してい
る並直列信号変換用クロック信号とを用いて、前記の各
信号と４ビット（Ｎビット）のデジタル信号毎の同期信
号とからなる同期信号として、それを送信側の制御信号
発生回路１６から、線１９→発光素子２０ａと受光素子
２０ｂとからなるフォトカプラ２０→線２２→受信側の
制御信号発生回路２３の経路によって受信側の制御信号
発生回路２３に伝送するようにしている。Thus, in the embodiment of the digital signal transmitting / receiving apparatus of the present invention shown in FIG. 2, the digital signal to be transmitted / received is subjected to transmission / reception during one sampling period. For each binary digital signal in which one word is 8 bits (MN bits), a line 1 is transmitted from two (M) parallel-serial signal conversion circuits 56 and 58 connected in series on the transmission side.
7, 2 (M) of serial signals transmitted to 7
Indicating the start time of transmission of a binary digital signal (K-ary digital signal), and 16
As a signal indicating the transmission rate of the binary digital signal (K-ary digital signal), for example, the signal is generated by the control signal generation circuit 16 on the transmission side and supplied to the parallel / serial signal conversion circuits 56 and 58 via the lines 54 and 53. Load pulse, lines 54 and 5
Each of the above signals and a synchronizing signal for each 4-bit (N-bit) digital signal using a parallel-serial signal conversion clock signal supplied to the parallel-serial signal conversion circuits 56 and 58 via As a synchronization signal, it is transmitted from the control signal generation circuit 16 on the transmission side to the line 19 → the photocoupler 20 composed of the light emitting element 20 a and the light receiving element 20 b → the line 22 → the control signal generation circuit 23 on the reception side. The signal is transmitted to the control signal generation circuit 23.

【００４３】図２に示されている本発明のデジタル信号
の送受装置の実施例において、前記のように送信側の直
列的に接続されている２個（Ｍ個）の並直列信号変換回
路５６，５８から線１７に対して時間軸上で直列的に送
出されたシリアル信号形態の２個の１６進のデジタル信
号(Ｋ進のデジタル信号)は、線１７→発光素子１８ａと
受光素子１８ｂとからなるフォトカプラ１８→伝送路２
１の経路によって受信側に設けられているアンド回路５
９，６０に対してそれぞれ供給されている。前記したア
ンド回路５９は受信側の制御信号発生回路２３から線７
７を介してゲート信号が供給されたときに、前記のよう
に伝送路２１を介してアンド回路５９に供給されている
時間軸上で直列的に送出されたシリアル信号形態の２個
の１６進のデジタル信号（Ｋ進のデジタル信号）の内の
所定の一方の１６進のデジタル信号（Ｋ進のデジタル信
号）を線６１を介して４ビットのデータラッチ６３にラ
ッチパルスとして供給する。また、前記したアンド回路
６０は受信側の制御信号発生回路２３から線７８を介し
てゲート信号が供給されたときに、前記のように伝送路
２１を介してアンド回路６０に供給されている時間軸上
で直列的に送出されたシリアル信号形態の２個の１６進
のデジタル信号（Ｋ進のデジタル信号）の内の所定の他
方の１６進のデジタル信号（Ｋ進のデジタル信号）を線
６２を介して４ビットのデータラッチ６４にラッチパル
スとして供給する。In the embodiment of the digital signal transmitting / receiving apparatus of the present invention shown in FIG. 2, two (M) parallel-serial signal conversion circuits 56 connected in series on the transmitting side as described above. , 58, two serial hexadecimal digital signals (K-ary digital signals) serially transmitted on line 17 to line 17 are converted from line 17 to light emitting element 18a and light receiving element 18b. Photocoupler 18 → transmission line 2
AND circuit 5 provided on the receiving side by one path
9, 60 respectively. The AND circuit 59 is connected to the control signal generating circuit 23 on the receiving side through the line 7.
7, when the gate signal is supplied via the transmission path 21, the two hexadecimal signals in the form of serial signals transmitted serially on the time axis which are supplied to the AND circuit 59 via the transmission path 21 as described above. Is supplied as a latch pulse via a line 61 to a 4-bit data latch 63 via a line 61. A hexadecimal digital signal (K-ary digital signal) is supplied to the 4-bit data latch 63 via a line 61. Also, when the gate signal is supplied from the control signal generation circuit 23 on the receiving side via the line 78, the AND circuit 60 is supplied with the time supplied to the AND circuit 60 via the transmission path 21 as described above. A predetermined other hexadecimal digital signal (K-ary digital signal) of the two hexadecimal digital signals (K-ary digital signal) in the form of serial signals transmitted serially on the axis is connected to a line 62. Is supplied as a latch pulse to the 4-bit data latch 64 via the.

【００４４】前記した２個（一般的にはＭ個として示さ
れる）の４ビットのデータラッチ６３，６４の内の一方
の４ビットのデータラッチ６３には受信側に設けられて
いる４ビットの計数器（Ｎビットの計数器)４２から伝
送路６１を介して、４ビット(Ｎビット）の計数器の計
数値が入力されており、また、他方の４ビットのデータ
ラッチ６４には受信側に設けられている４ビットの計数
器（Ｎビットの計数器)４２から伝送路６６を介して、
４ビット(Ｎビット）の計数器の計数値が入力されてい
る。そして、前記した４ビットのデータラッチ６４は送
信側の並直列信号変換回路３７から出力されたシリアル
信号形態の１６進のデジタル信号（Ｋ進のデジタル信
号）の１ビットの信号が、アンド回路６０と線６２とを
介してラッチパルスとして与えられた時点における前記
した４ビット(Ｎビット）の計数器４２の計数値をラッ
チして保持し、また、前記した４ビットのデータラッチ
６３は送信側の並直列信号変換回路３６から出力された
シリアル信号形態の１６進のデジタル信号（Ｋ進のデジ
タル信号）の１ビットの信号が、アンド回路５９と線６
１とを介してラッチパルスとして与えられた時点におけ
る前記した４ビット(Ｎビット）の計数器２４の計数値
をラッチして保持する。One of the two (generally indicated as M) 4-bit data latches 63 and 64 has a 4-bit data latch 63 provided on the receiving side. The count value of the 4-bit (N-bit) counter is input from the counter (N-bit counter) 42 via the transmission line 61, and the other 4-bit data latch 64 is connected to the receiving side. Via a transmission line 66 from a 4-bit counter (N-bit counter) 42
The count value of the 4-bit (N-bit) counter is input. The 4-bit data latch 64 converts the 1-bit serial hexadecimal digital signal (K-ary digital signal) output from the parallel-to-serial signal conversion circuit 37 on the transmission side into an AND circuit 60. The count value of the 4-bit (N-bit) counter 42 at the time when it is given as a latch pulse via the line 62 and the latch is latched and held. A 1-bit signal of a hexadecimal digital signal (K-ary digital signal) in the form of a serial signal output from the parallel / serial signal conversion circuit 36 of FIG.
The latched value of the 4-bit (N-bit) counter 24 at the time when it is given as a latch pulse via 1 is latched and held.

【００４５】ところで、受信側に設けられている前記の
４ビット(Ｎビット）の計数器２４は、それの計数の開
始の時点が、受信側の制御信号発生回路２３から線３０
を介して与えられているリセット信号によって定めら
れ、また、それの計数速度が受信側の制御信号発生回路
２３から線３１を介して与えられている計数用クロック
信号によって定められている。そして、前記した受信側
の制御信号発生回路２３によって発生されるリセット信
号と、計数用クロック信号とは、送信側から既述のよう
に送信側の制御信号発生回路１６→線１９→発光素子２
０ａと受光素子２０ｂとからなるフォトカプラ２０→伝
送路２１→受信側の制御信号発生回路２３の経路によっ
て受信側の制御信号発生回路２３に伝送されて来た同期
信号、すなわち既述のように送受の対象にされているデ
ジタル信号の１標本化周期中に、送受の対象にされてい
るデジタル信号の１標本化周期中に、送受の対象にされ
ている１ワードが８ビット(ＭＮビット)の２進のデジタ
ル信号毎に、送信側の直列的に接続されている２個（Ｍ
個）の並直列信号変換回路５６，５８から線１７に送出
されるシリアル信号形態の２個（Ｍ個）の１６進のデジ
タル信号（Ｋ進のデジタル信号）の伝送の開始の時点を
示す信号や、前記したシリアル信号形態の１６進のデジ
タル信号(Ｋ進のデジタル信号)の伝送速度を示す信号
と、４ビット（Ｎビット）のデジタル信号毎の同期信号
とからなる同期信号に基づいて発生されているものであ
る。By the way, the 4-bit (N-bit) counter 24 provided on the receiving side uses the control signal generating circuit 23 on the receiving side to output the line 30
, And the counting speed thereof is determined by a counting clock signal provided via a line 31 from the control signal generating circuit 23 on the receiving side. The reset signal and the counting clock signal generated by the control signal generating circuit 23 on the receiving side are transmitted from the transmitting side to the control signal generating circuit 16 on the transmitting side → the line 19 → the light emitting element 2 as described above.
0a and the light receiving element 20b, the synchronization signal transmitted to the control signal generation circuit 23 on the receiving side through the path of the photocoupler 20 → the transmission path 21 → the control signal generating circuit 23 on the receiving side, that is, as described above. During one sampling period of the digital signal to be transmitted and received, one word to be transmitted and received is 8 bits (MN bits) during one sampling period of the digital signal to be transmitted and received. For each binary digital signal of the transmission side, two (M
Signal indicating the start of transmission of two (M) hexadecimal digital signals (K-ary digital signals) in the form of serial signals transmitted from the parallel / serial signal conversion circuits 56 and 58 to the line 17. Or a synchronizing signal composed of a signal indicating the transmission speed of a hexadecimal digital signal (K-ary digital signal) in the form of a serial signal and a synchronizing signal for each 4-bit (N-bit) digital signal. Is what is being done.

【００４６】そして、受信側の制御信号発生回路２３か
ら４ビットの計数器２４に供給されている前記のリセッ
ト信号は、送信側から伝送されるシリアル信号形態の１
６進のデジタル信号（Ｋ進のデジタル信号）の伝送の開
始の時点に受信側の制御信号発生回路２３で発生され
て、線３０を介して４ビットの計数器２４に供給されて
いるものであり、また、受信側の制御信号発生回路２３
から４ビットの計数器２４に供給されている前記の計数
用クロック信号は、シリアル信号形態の１６進のデジタ
ル信号（Ｋ進のデジタル信号）の伝送速度を示す信号と
して用いられる送信側の並直列信号変換用クロック信号
と同じ周期を有するものとして受信側の制御信号発生回
路２３で発生され、それが線３１を介して４ビットの計
数器２４に供給されているものであるから、前記のよう
に４ビットのデータラッチ６４によってラッチされた４
ビットの計数器２４の計数値は送受の対象にされている
デジタル信号の信号源４２より、送信側の直並列信号変
換回路３に供給された８ビット(ＭＮビット)からなる１
ワードのデジタル信号におけるＭＳＢ側の４ビットのデ
ジタル信号と同一のビット配列を有しているＮビットの
２進のデジタル信号になっており、また、前記のように
４ビットのデータラッチ６３によってラッチされた４ビ
ットの計数器２４の計数値は送受の対象にされているデ
ジタル信号の信号源４２から送信側の直並列信号変換回
路３に供給された８ビット(ＭＮビット)からなる１ワー
ドのデジタル信号におけるＬＳＢ側の４ビットのデジタ
ル信号と同一のビット配列を有しているＮビットの２進
のデジタル信号になっていることは容易に理解できる。The reset signal supplied from the control signal generating circuit 23 on the receiving side to the 4-bit counter 24 is one of the serial signals transmitted from the transmitting side.
At the start of the transmission of the hexadecimal digital signal (K-ary digital signal), it is generated by the control signal generating circuit 23 on the receiving side and supplied to the 4-bit counter 24 via the line 30. The control signal generating circuit 23 on the receiving side
The counting clock signal supplied to the 4-bit counter 24 is a parallel serial signal on the transmitting side used as a signal indicating the transmission speed of a hexadecimal digital signal (K-ary digital signal) in the form of a serial signal. Since it is generated by the control signal generating circuit 23 on the receiving side as having the same cycle as the signal conversion clock signal and is supplied to the 4-bit counter 24 via the line 31, 4 latched by the 4-bit data latch 64
The counted value of the bit counter 24 is composed of 8 bits (MN bits) supplied from the signal source 42 of the digital signal to be transmitted / received to the serial-parallel signal conversion circuit 3 on the transmission side.
It is an N-bit binary digital signal having the same bit arrangement as the MSB-side 4-bit digital signal in the word digital signal, and is latched by the 4-bit data latch 63 as described above. The counted value of the 4-bit counter 24 is one word of 8 bits (MN bits) supplied from the signal source 42 of the digital signal to be transmitted / received to the serial-parallel signal conversion circuit 3 on the transmission side. It can be easily understood that the digital signal is an N-bit binary digital signal having the same bit arrangement as the 4-bit digital signal on the LSB side.

【００４７】前記した４ビットのデータラッチ６４に保
持されている４ビットの計数器２４の計数値、すなわ
ち、送信側の直並列信号変換回路２に供給された８ビッ
ト(ＭＮビット)からなる１ワードのデジタル信号におけ
るＭＳＢ側の４ビットのデジタル信号と同一のビット配
列を有している４ビットの２進のデジタル信号と、送信
側の直並列信号変換回路３に供給された８ビット(ＭＮ
ビット)からなる１ワードのデジタル信号におけるＬＳ
Ｂ側の４ビットのデジタル信号と同一のビット配列を有
している４ビットの２進のデジタル信号とは、受信側の
制御信号発生回路２３から線１０６を介して受信側の並
直列信号変換回路６９にロードパルスが与えられた時点
に、各４ビットのデータラッチ６３，６４から受信側の
並直列信号変換回路６９にロードされ、次いで、受信側
の制御信号発生回路２３から線１０６を介して受信側の
並直列信号変換回路６９に供給される並直列信号変換用
クロック信号によって、シリアル信号形態の２進のデジ
タル信号として線３２を介して出力端子３３に送出され
る。以上の説明から明らかなように、本発明のデジタル
信号の送受装置においては１ワードがＭＮビットからな
る送受の対象にされる２進のデジタル信号が、最大Ｍビ
ットの信号として送信側から受信側に伝送され、受信側
では受信した最大Ｍビットのデジタル信号から１ワード
がＭＮビットからなる送受の対象にされた２進のデジタ
ル信号に復原できるのである。The count value of the 4-bit counter 24 held in the 4-bit data latch 64, that is, 1 consisting of 8 bits (MN bits) supplied to the serial-parallel signal conversion circuit 2 on the transmission side. The 4-bit binary digital signal having the same bit arrangement as the 4-bit digital signal on the MSB side of the word digital signal, and the 8-bit (MN) supplied to the serial-parallel signal conversion circuit 3 on the transmission side.
LS) in a one-word digital signal consisting of
The 4-bit binary digital signal having the same bit arrangement as the B-side 4-bit digital signal is converted from the receiving-side control signal generation circuit 23 via the line 106 to the receiving-side parallel-to-serial signal conversion. When a load pulse is applied to the circuit 69, the data is loaded from the 4-bit data latches 63 and 64 to the parallel-to-serial signal conversion circuit 69 on the receiving side, and then from the control signal generating circuit 23 on the receiving side via the line 106. In response to the parallel / serial signal conversion clock signal supplied to the parallel / serial signal conversion circuit 69 on the receiving side, the signal is transmitted to the output terminal 33 via the line 32 as a binary digital signal in the form of a serial signal. As is clear from the above description, in the digital signal transmitting / receiving apparatus of the present invention, a binary digital signal to be transmitted / received in which one word is composed of MN bits is converted from a transmitting side to a receiving side as a signal of maximum M bits. The receiving side can restore the received digital signal having a maximum of M bits into a binary digital signal of which one word is composed of MN bits and which is to be transmitted / received.

【００４８】これまでに図２を参照して説明した本発明
のデジタル信号の送受装置の実施例においては、同期信
号を送信側の制御信号発生回路１６で発生し、それを受
信側の制御信号発生回路２３に対して伝送するようにし
ていたが、図４に示す本発明のデジタル信号の送受装置
の実施例においては、水晶発振子３７ａを備えて構成さ
れている受信側の制御信号発生回路３７で同期信号を発
生し、それを送信側の制御信号発生回路３４に対して伝
送するようにしている点が異なるだけで、その他の構成
は既述した図２に示されているデジタル信号の送受装置
の実施例の場合と同様であり、この図４に示されている
デジタル信号の送受装置においても、図２に示されてい
るデジタル信号の送受装置について説明したデジタル信
号の送受動作と同様なデジタル信号の送受動作が行なわ
れることは容易に理解できるので、それの具体的な説明
は省略する。In the embodiment of the digital signal transmission / reception apparatus of the present invention described above with reference to FIG. Although the transmission is performed to the generation circuit 23, in the embodiment of the digital signal transmission / reception apparatus of the present invention shown in FIG. The only difference is that a synchronization signal is generated at 37 and transmitted to the control signal generation circuit 34 on the transmission side, and the other configuration is the same as that of the digital signal shown in FIG. This embodiment is the same as the embodiment of the transmitting / receiving apparatus, and the digital signal transmitting / receiving apparatus shown in FIG. Since is easily understood that the transmission and reception operation of a digital signal is performed, a detailed description of it is omitted.

【００４９】本発明の実施に当り、例えば２の補数によ
る１３ビットのデジタルオーディオ信号の送受を行なう
場合に、例えば最大出力信号レベル０デジベルでは４ビ
ット伝送、出力信号レベルー２４デシベル以下では３ビ
ット伝送、出力信号レベルー４８デシベル以下では２ビ
ット伝送、出力信号レベルー７２デシベル以下では１ビ
ット伝送、無信号時には０ビット伝送を行なう、という
ようにすると、出力信号レベルが低い程、送受するビッ
ト数が少なくなるためにＳ／Ｎ感の向上が得られる。In carrying out the present invention, for example, when transmitting and receiving a 13-bit digital audio signal by 2's complement, for example, 4 bits are transmitted at a maximum output signal level of 0 decibels, and 3 bits are transmitted at an output signal level of -24 dB or less. When the output signal level is lower than -48 dB, 2 bits are transmitted, when the output signal level is lower than -72 dB, 1 bit is transmitted, and when there is no signal, 0 bit transmission is performed. Therefore, an improvement in S / N feeling can be obtained.

【００５０】[0050]

【発明の効果】以上、詳細に説明したところから明らか
なように本発明のデジタル信号の送受装置は、１ワード
がＮビット（ただしＮは２以上の自然数）からなる送受
の対象にされる２進のデジタル信号を信号変換回路によ
りＫ進（ただし、Ｋは２のＮ乗）のデジタル信号に信号
変換して得たＫ進のデジタル信号を、数値Ｋ−１と数値
０との検出部で検出し、検出された数値Ｋ−１と数値０
との数値を、それらの数値が１標本化周期前にも検出さ
れていたか否かを検出して、同一の数値が連続している
場合には信号を出力しないように構成されている先行デ
ータとの比較部に与えて、前記した先行データとの比較
部から出力される２ビットの情報と、前記したＫ進のデ
ジタル信号における数値１から数値Ｋ−２までの数値と
を、Ｋビットのデータラッチに保持し、前記のＫビット
のデータラッチに保持されたＫ進のデジタル信号をシリ
アル信号として受信側に伝送するとともに、前記したシ
リアル信号形態のＫ進のデジタル信号の伝送の開始の時
点を示す信号と、前記したシリアル信号形態のＫ進のデ
ジタル信号の伝送速度を示す信号とからなる同期信号も
送信側から受信側に伝送し、前記のシリアル信号形態の
Ｋ進のデジタル信号は、受信側に設けられているＮビッ
トのデータラッチにラッチパルスとして使用し、前記の
Ｎビットのデータラッチには、Ｎビットの計数器から出
力されているＮビットの計数値を入力させておき、前記
のＮビットの計数器の計数動作が送信側から伝送された
シリアル信号形態のＫ進のデジタル信号の伝送の開始の
時点を示す信号によって開始されるとともに、前記した
シリアル信号形態のＫ進のデジタル信号の伝送速度を示
す信号に基づいて、送信側から伝送されたシリアル信号
形態のＫ進のデジタル信号の伝送速度に一致して行なわ
れるようにすることにより、１ワードがＮビットからな
る送受の対象にされる２進のデジタル信号を、最大１ビ
ットの信号として送信側から受信側に伝送し、受信側で
は受信した１ビットのデジタル信号から１ワードがＮビ
ットからなる送受の対象にされた２進のデジタル信号に
復原でき、また１ワードがＭＮビット（ただし、ＭとＮ
とはともに２以上の自然数）からなる送受の対象にされ
る２進のデジタル信号におけるＮビットの２進のデジタ
ル信号毎に、信号変換回路によりＫ進（ただし、Ｋは２
のＮ乗）のデジタル信号に信号変換して得たＫ進のデジ
タル信号を、数値Ｋ−１と数値０との検出部で検出し、
検出された数値Ｋ−１と数値０との数値を、それらの数
値が１標本化周期前にも検出されていたか否かを検出し
て、同一の数値が連続している場合には信号を出力しな
いように構成されている先行データとの比較部に与え
て、前記した先行データとの比較部から出力される２ビ
ットの情報と、前記したＫ進のデジタル信号における数
値１から数値Ｋ−２までの数値とを、Ｍ個のＫビットの
データラッチに保持し、そのＭ個のＫ進のデジタル信号
をＭ個のＫビットのデータラッチによって保持させ、そ
れを時間軸上で直列的なＭ個のシリアル信号として受信
側に伝送するとともに、前記した時間軸上で直列的なＭ
個のシリアル信号形態のＫ進のデジタル信号の伝送の開
始の時点を示す信号と、前記した時間軸上で直列的なＭ
個のシリアル信号形態のＫ進のデジタル信号の伝送速度
を示す信号とからなる同期信号をも送信側から受信側に
伝送し、一方、受信側にはＭ個のＮビットのデータラッ
チを設けておき、前記のＮビットのデータラッチは前記
した時間軸上で直列的なＭ個のシリアル信号形態のＫ進
のデジタル信号の対応するものがラッチパルスとして使
用されるようにし、さらに前記したＭ個のＮビットのデ
ータラッチには、Ｎビットの計数器から出力されている
Ｎビットの計数値が選択的に入力されていて、前記のＮ
ビットの計数器を送信側から伝送されたシリアル信号形
態のＫ進のデジタル信号の伝送の開始の時点を示す信号
によって計数動作が開始さるとともに、送信側から伝送
されたシリアル信号形態のＫ進のデジタル信号の伝送速
度に一致して計数動作を行なわせることにより、１ワー
ドがＭＮビットからなる送受の対象にされる２進のデジ
タル信号が、最大Ｍビットの信号として送信側から受信
側に伝送され、受信側では受信したＭビットのデジタル
信号から１ワードがＮビットからなる送受の対象にされ
た２進のデジタル信号に復原できるから、本発明によれ
ば既述した問題点を良好に解決することができるのであ
る。As is apparent from the above description, the digital signal transmitting / receiving apparatus of the present invention has two words, one word being N bits (where N is a natural number of 2 or more). The K-ary digital signal obtained by converting the hexadecimal digital signal into a K-ary (where K is 2N) digital signal by a signal conversion circuit is detected by a detection unit for a numerical value K-1 and a numerical value 0. Detected and detected numerical value K-1 and numerical value 0
The preceding data is configured so as to detect whether or not those values have been detected even before one sampling period, and not to output a signal when the same values are consecutive. And the 2-bit information output from the comparison unit with the preceding data and the numerical values 1 to K-2 in the K-ary digital signal are converted into K-bit data. The K-ary digital signal held in the data latch is transmitted to the receiving side as a serial signal held in the K-bit data latch, and the transmission of the K-ary digital signal in the form of the serial signal is started. And a signal indicating the transmission rate of the K-ary digital signal in the form of the serial signal described above are also transmitted from the transmitting side to the receiving side, and the K-ary digital signal in the serial signal form is transmitted. Is used as a latch pulse in an N-bit data latch provided on the receiving side, and the N-bit data latch receives the N-bit count value output from the N-bit counter. The counting operation of the N-bit counter is started by a signal indicating the start of transmission of a K-ary digital signal in the form of a serial signal transmitted from the transmission side, and the K signal in the serial signal form is transmitted. 1 word is converted from N bits by performing the transmission in accordance with the transmission rate of the K-ary digital signal in the form of a serial signal transmitted from the transmitting side based on the signal indicating the transmission rate of the binary digital signal. A binary digital signal to be transmitted / received is transmitted as a 1-bit signal from the transmitting side to the receiving side, and the receiving side receives the received 1-bit digital signal. Et 1 word can be restored to the binary digital signals selected as the target for transmission and reception of N bits and the 1 word MN bits (where, M and N
Is a K-ary (where K is 2) by the signal conversion circuit for each N-bit binary digital signal in the binary digital signal to be transmitted / received which is composed of two or more natural numbers.
N-th) digital signal obtained by converting the signal into a digital signal of (N) is detected by a detection unit for a numerical value K-1 and a numerical value 0,
The detected numerical value K-1 and the numerical value 0 are detected, and whether or not those numerical values have been detected even before one sampling cycle is detected. If the same numerical value is continuous, a signal is output. The 2-bit information output from the comparison unit with the preceding data is given to the comparison unit with the preceding data which is configured not to be output. And 2 are held in M K-bit data latches, and the M K-ary digital signals are held by M K-bit data latches, which are serialized on the time axis. The signal is transmitted to the receiving side as M serial signals, and the serial M
And a signal indicating the start of transmission of a K-ary digital signal in the form of a serial signal.
A synchronization signal including a transmission signal of a K-ary digital signal in the form of serial signals is also transmitted from the transmission side to the reception side, while the reception side is provided with M N-bit data latches. The N-bit data latch is such that a corresponding one of M serial K-ary digital signals in serial form on the time axis is used as a latch pulse, The N-bit data latch selectively receives the N-bit count value output from the N-bit counter, and outputs the N-bit count value.
The counting operation of the bit counter is started by a signal indicating the start of transmission of the K-ary digital signal in the form of a serial signal transmitted from the transmitter, and the K-ary of the serial signal in the form of a serial signal transmitted from the transmitter is transmitted. By performing the counting operation in accordance with the transmission rate of the digital signal, a binary digital signal, which is a target of transmission / reception consisting of MN bits in one word, is transmitted from the transmission side to the reception side as a signal of maximum M bits. Since the receiving side can restore the received M-bit digital signal to a binary digital signal in which one word is transmitted and received with N bits, the above-described problem can be solved satisfactorily according to the present invention. You can do it.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明のデジタル信号の送受装置の実施例を示
すブロック図である。FIG. 1 is a block diagram showing an embodiment of a digital signal transmitting / receiving apparatus according to the present invention.

【図２】本発明のデジタル信号の送受装置の実施例を示
すブロック図である。FIG. 2 is a block diagram showing an embodiment of a digital signal transmitting / receiving apparatus according to the present invention.

【図３】本発明のデジタル信号の送受装置の実施例を示
すブロック図である。FIG. 3 is a block diagram showing an embodiment of a digital signal transmitting / receiving apparatus according to the present invention.

【図４】本発明のデジタル信号の送受装置の実施例を示
すブロック図である。FIG. 4 is a block diagram showing an embodiment of a digital signal transmitting / receiving apparatus according to the present invention.

【図５】先行データとの比較部の構成例を示すブロック
図である。FIG. 5 is a block diagram illustrating a configuration example of a comparison unit with preceding data.

【図６】従来装置のインターフェース回路である。FIG. 6 is an interface circuit of a conventional device.

【符号の説明】[Explanation of symbols]

１，４２…送受の対象にされるデジタル信号の信号源、
３…直並列信号変換回路、５…信号変換回路、８…０，
１５の検出部、１０…先行データとの比較部、１２，４
８，４９…データラッチ、１５，２９，５６，５８，６
９…並直列変換回路、１６，３４…送信側の制御信号発
生回路、２４…計数器、２３，３７…送信側の制御信号
発生回路、1, 42: source of digital signal to be transmitted / received,
3 ... serial-parallel signal conversion circuit, 5 ... signal conversion circuit, 8 ... 0,
15 detection units, 10... Comparison units with preceding data, 12, 4
8, 49 ... data latch, 15, 29, 56, 58, 6
9: parallel-serial conversion circuit, 16, 34: control signal generation circuit on the transmission side, 24: counter, 23, 37 ... control signal generation circuit on the transmission side,

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 25/00 H04L 7/00 H03M 7/00 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int. Cl. ⁷ , DB name) H04L 25/00 H04L 7/00 H03M 7/00

Claims (4)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 １ワードがＮビット（ただしＮは２以上
の自然数）からなる送受の対象にされる２進のデジタル
信号をＫ進（ただし、Ｋは２のＮ乗）のデジタル信号に
信号変換する信号変換手段と、前記の信号変換手段によ
って信号変換されたＫ進のデジタル信号における数値Ｋ
−１と数値０とを検出する検出部と、前記の検出部で検
出された数値Ｋ−１と数値０との数値について、それら
の数値が１標本化周期前にも検出されていたか否かを検
出して、同一の数値が連続している場合には信号を出力
しないように構成されている先行データとの比較部と、
前記した先行データとの比較部から出力される２ビット
の情報と、前記した信号変換手段によって信号変換され
たＫ進のデジタル信号における数値１から数値Ｋ−２ま
での数値とを、Ｋビットのデータラッチに保持させる手
段と、前記のＫビットのデータラッチに保持されたＫ進
のデジタル信号をシリアル信号として受信側に伝送する
手段と、前記したシリアル信号形態のＫ進のデジタル信
号の伝送の開始の時点を示す信号と、前記したシリアル
信号形態のＫ進のデジタル信号の伝送速度を示す信号と
からなる同期信号を送信側から受信側に伝送する手段と
を送信側に設け、また、送信側から伝送されたＫ進のデ
ジタル信号がラッチパルスとして与えられるＮビットの
データラッチと、前記したＮビットのデータラッチにＮ
ビットの計数値を入力させるＮビットの計数器と、送信
側から伝送されたシリアル信号形態のＫ進のデジタル信
号の伝送の開始の時点を示す信号と、前記したシリアル
信号形態のＫ進のデジタル信号の伝送速度を示す信号と
からなる同期信号に基づいて、前記したＮビットの計数
器を送信側から伝送されたシリアル信号形態のＫ進のデ
ジタル信号の伝送の開始の時点に計数動作を開始させる
ためのリセット信号と、前記のＮビットの計数器におけ
る計数動作が、送信側から伝送されたシリアル信号形態
のＫ進のデジタル信号の伝送速度に一致して行なわれる
ようにするための計数用クロック信号やその他の信号と
を発生させる制御信号発生手段と、前記したシリアル信
号形態のＫ進のデジタル信号の伝送の開始の時点に前記
したＮビットの計数器の計数動作を開始させるととも
に、前記のＮビットの計数器における計数動作が、シリ
アル信号形態のＫ進のデジタル信号の伝送速度に一致し
て行なわれるようにする手段と、前記したＮビットの計
数器の計数値をラッチした前記のＮビットのデータラッ
チに保持されているＮビットのデジタル信号を時間軸上
で直列的に出力させる手段とを受信側に設けてなるデジ
タル信号の送受装置。1. A binary digital signal to be transmitted / received in which one word is composed of N bits (where N is a natural number of 2 or more) is converted into a K-ary (where K is 2N) digital signal. Signal converting means for converting, and a numerical value K in the K-ary digital signal converted by the signal converting means.
A detecting unit for detecting -1 and the numerical value 0, and regarding the numerical value K-1 and the numerical value 0 detected by the detecting unit, whether or not those numerical values have been detected even before one sampling cycle. And a comparison unit with the preceding data configured to not output a signal when the same numerical value is continuous,
The 2-bit information output from the comparison unit with the preceding data and the numerical values 1 to K-2 in the K-ary digital signal converted by the signal converting unit are converted into K-bit information. Means for holding the data latch, means for transmitting the K-ary digital signal held in the K-bit data latch to the receiving side as a serial signal, and means for transmitting the K-ary digital signal in the form of the serial signal. Means for transmitting, from the transmitting side to the receiving side, a synchronizing signal composed of a signal indicating the start time and a signal indicating the transmission speed of the K-ary digital signal in the form of the serial signal described above; The N-bit data latch in which the K-ary digital signal transmitted from the side is given as a latch pulse, and the N-bit data latch
An N-bit counter for inputting a bit count value; a signal indicating the start of transmission of a K-ary digital signal in the form of a serial signal transmitted from the transmitting side; The counting operation is started at the time when the transmission of the K-ary digital signal in the form of a serial signal transmitted from the transmission side by the N-bit counter is started based on the synchronization signal including the signal indicating the transmission speed of the signal. And a counting signal for making the counting operation in the N-bit counter coincide with the transmission speed of the K-ary digital signal in the form of a serial signal transmitted from the transmitting side. Control signal generating means for generating a clock signal and other signals; and a total of N bits at the start of transmission of the K-ary digital signal in the form of the serial signal. Means for starting the counting operation of the N-bit counter and performing the counting operation in the N-bit counter in accordance with the transmission rate of the K-ary digital signal in the form of a serial signal; Means for serially outputting, on the time axis, an N-bit digital signal held in the N-bit data latch latching the count value of the counter, on the receiving side. 【請求項２】 １ワードがＮビット（ただしＮは２以上
の自然数）からなる送受の対象にされる２進のデジタル
信号をＫ進（ただし、Ｋは２のＮ乗）のデジタル信号に
信号変換する信号変換手段と、前記の信号変換手段によ
って信号変換されたＫ進のデジタル信号における数値Ｋ
−１と数値０とを検出する検出部と、前記の検出部で検
出された数値Ｋ−１と数値０との数値について、それら
の数値が１標本化周期前にも検出されていたか否かを検
出して、同一の数値が連続している場合には信号を出力
しないように構成されている先行データとの比較部と、
前記した先行データとの比較部から出力される２ビット
の情報と、前記した信号変換手段によって信号変換され
たＫ進のデジタル信号における数値１から数値Ｋ−２ま
での数値とを、Ｋビットのデータラッチに保持させる手
段と、前記のＫビットのデータラッチに保持されたＫ進
のデジタル信号をシリアル信号として受信側に伝送する
手段と、受信側から伝送された同期信号に基づいて１ワ
ードがＮビットからなる送受の対象にされる２進のデジ
タル信号を得るためのタイミング信号及びシリアル信号
形態のＫ進のデジタル信号の伝送の開始の時点を示す信
号ならびにシリアル信号形態のＫ進のデジタル信号の伝
送速度を示す信号やその他の信号を発生する制御信号発
生手段とを送信側に設け、また、送信側から伝送された
Ｋ進のデジタル信号がラッチパルスとして与えられるＮ
ビットのデータラッチと、前記したＮビットのデータラ
ッチにＮビットの計数値を入力させるＮビットの計数器
と、１ワードがＮビットからなる送受の対象にされる２
進のデジタル信号を得るためのタイミング信号及びシリ
アル信号形態のＫ進のデジタル信号の伝送の開始の時点
を示す信号ならびにシリアル信号形態のＫ進のデジタル
信号の伝送速度を示す信号とからなる同期信号やその他
の信号を発生する制御信号発生手段と、前記したシリア
ル信号形態のＫ進のデジタル信号の伝送の開始の時点を
示す信号と、前記したシリアル信号形態のＫ進のデジタ
ル信号の伝送速度を示す信号とに基づいて、前記したＮ
ビットの計数器を前記したシリアル信号形態のＫ進のデ
ジタル信号の伝送の開始の時点に計数動作を開始させる
ためのリセット信号によって前記したＮビットの計数器
の計数動作を開始させるとともに、前記のＮビットの計
数器における計数動作が、シリアル信号形態のＫ進のデ
ジタル信号の伝送速度に一致して行なわれるようにする
手段と、前記した受信側のＮビットのデータラッチに保
持されたＮビットのデジタル信号を出力させる手段とを
受信側に設けてなるデジタル信号の送受装置。2. A binary digital signal to be transmitted / received in which one word is composed of N bits (where N is a natural number of 2 or more) is converted into a K-ary (where K is 2N) digital signal. Signal converting means for converting, and a numerical value K in the K-ary digital signal converted by the signal converting means.
A detecting unit for detecting -1 and the numerical value 0, and regarding the numerical value K-1 and the numerical value 0 detected by the detecting unit, whether or not those numerical values have been detected even before one sampling cycle. And a comparison unit with the preceding data configured to not output a signal when the same numerical value is continuous,
The 2-bit information output from the comparison unit with the preceding data and the numerical values 1 to K-2 in the K-ary digital signal converted by the signal converting unit are converted into K-bit information. Means for holding the data latch, means for transmitting the K-ary digital signal held in the K-bit data latch as a serial signal to the receiving side, and one word based on the synchronization signal transmitted from the receiving side. Timing signal for obtaining a binary digital signal to be transmitted / received consisting of N bits, a signal indicating the start time of transmission of a K-ary digital signal in the form of a serial signal, and a K-ary digital signal in the form of a serial signal And a control signal generating means for generating a signal indicating the transmission speed of the digital signal and other signals, and a K-ary digital signal transmitted from the transmitting side. N but given as a latch pulse
A 2-bit data latch; an N-bit counter for inputting an N-bit count value to the N-bit data latch;
Signal for obtaining a binary digital signal, a signal indicating the start time of transmission of a serial K-ary digital signal, and a signal indicating the transmission rate of the serial K-ary digital signal Control signal generating means for generating a K-ary digital signal in the serial signal form, a signal indicating the start of transmission of the K-ary digital signal in the serial signal form, and a transmission rate of the K-ary digital signal in the serial signal form. N based on the signal
The counting operation of the N-bit counter is started by a reset signal for starting the counting operation at the start of transmission of the K-ary digital signal in the serial signal form. Means for performing the counting operation in the N-bit counter in accordance with the transmission rate of the K-ary digital signal in the form of a serial signal; and N bits held in the N-bit data latch on the receiving side. And a means for outputting a digital signal. 【請求項３】 １ワードがＭＮビット（ただしＮとＭと
は共に２以上の自然数）からなる送受の対象にされる２
進のデジタル信号におけるＮビットの２進のデジタル信
号毎にＫ進（ただし、Ｋは２のＮ乗）のデジタル信号に
信号変換する信号変換手段と、前記の信号変換手段によ
って信号変換されたＭ個のＫ進のデジタル信号における
各Ｋ進のデジタル信号毎の数値Ｋ−１と数値０とを検出
する検出部と、前記の検出部で検出された各Ｋ進のデジ
タル信号毎の数値Ｋ−１と数値０との数値について、そ
れらの数値が対応するＫ進のデジタル信号における１標
本化周期前にも検出されていたか否かを検出して、同一
の数値が連続している場合には信号を出力しないように
構成されている先行データとの比較部と、前記した先行
データとの比較部から出力される各Ｋ進のデジタル信号
毎の各２ビットの情報と、前記した信号変換手段によっ
て信号変換された各Ｋ進のデジタル信号の数値１から数
値Ｋ−２までの数値とを、それぞれ対応するＫビットの
データラッチに保持させる手段と、前記のＭ個のＫビッ
トのデータラッチに保持されたＫ進のデジタル信号を時
間軸上で直列的なＭ個のシリアル信号として受信側に伝
送する手段と、前記した時間軸上で直列的なＭ個のシリ
アル信号形態のＫ進のデジタル信号の伝送の開始の時点
を示す信号と、前記した時間軸上で直列的なＭ個のシリ
アル信号形態のＫ進のデジタル信号の伝送速度を示す信
号とからなる同期信号を送信側から受信側に伝送する手
段とを送信側に設け、また、送信側から伝送された時間
軸上で直列的なＭ個のＫ進のデジタル信号がラッチパル
スとして与えられるＭ個のＮビットのデータラッチに対
して、それぞれ対応するラッチパルスが供給されるよう
にする信号切換手段と、前記したＭ個のＮビットのデー
タラッチに、それぞれ対応するＮビットの計数値を入力
させるＮビットの計数器と、送信側から伝送された時間
軸上で直列的なＭ個のシリアル信号形態のＫ進のデジタ
ル信号の伝送の開始の時点を示す信号と、前記した時間
軸上で直列的なＭ個のシリアル信号形態のＫ進のデジタ
ル信号の伝送速度を示す信号とからなる同期信号に基づ
いて、前記したＮビットの計数器を送信側から伝送され
た時間軸上で直列的なＭ個のシリアル信号形態のＫ進の
デジタル信号のそれぞれの伝送の開始の時点に計数動作
を開始させるためのリセット信号と、前記のＮビットの
計数器における計数動作が、送信側から伝送されたシリ
アル信号形態のＫ進のデジタル信号の伝送速度に一致し
て行なわれるようにするための計数用クロック信号やそ
の他の信号とを発生させる制御信号発生手段と、前記し
た時間軸上で直列的なＭ個のシリアル信号形態のＫ進の
デジタル信号の伝送の開始の時点に前記したＮビットの
計数器の計数動作を開始させるとともに、前記のＮビッ
トの計数器における計数動作が、時間軸上で直列的なＭ
個のシリアル信号形態のＫ進のデジタル信号の伝送速度
に一致して行なわれるようにする手段と、前記したＮビ
ットの計数器の計数値を、それぞれ所定の時点にラッチ
している前記のＭ個のＮビットのデータラッチに保持さ
れているＮビットのデジタル信号を時間軸上で直列的に
出力させる手段とを受信側に設けてなるデジタル信号の
送受装置。3. A transmission / reception object in which one word is composed of MN bits (where N and M are both natural numbers of 2 or more).
Signal converting means for converting each N-bit binary digital signal in the binary digital signal into a K-ary (where K is 2N) digital signal, and M converted by the signal converting means. A detector for detecting a numerical value K-1 and a numerical value 0 for each K-ary digital signal among the K-ary digital signals, and a numerical value K- for each K-ary digital signal detected by the detector For the numerical values of 1 and 0, it is detected whether or not those numerical values have been detected even before one sampling cycle in the corresponding K-ary digital signal. A comparing section for comparing with the preceding data which is configured not to output a signal; information of 2 bits for each K-ary digital signal outputted from the comparing section for comparing with the preceding data; Was converted by Means for holding the values 1 to K-2 of the K-ary digital signal in the corresponding K-bit data latches, respectively, and the K-ary data held in the M K-bit data latches. Means for transmitting the digital signal to the receiving side as serial M serial signals on the time axis, and starting the transmission of the K-ary digital signal in the form of the serial M serial signals on the time axis. Means for transmitting, from the transmitting side to the receiving side, a synchronizing signal composed of a signal indicating a time point and a signal indicating a transmission rate of a K-ary digital signal in the form of M serial signals serially arranged on the time axis. A latch pulse corresponding to each of M N-bit data latches provided on the transmitting side and provided as M serial K-ary digital signals as latch pulses on the time axis transmitted from the transmitting side. , A N-bit counter for inputting the corresponding N-bit count value to the M N-bit data latches, and a time axis transmitted from the transmission side. The signal indicating the start of transmission of the serial M serial signal K-ary digital signal above and the serial M serial signal K-ary digital signal on the time axis described above. On the basis of a synchronization signal consisting of a signal indicating a transmission rate, the N-bit counter described above is used to convert each of M serial signal K-ary digital signals in serial form on the time axis transmitted from the transmission side. The reset signal for starting the counting operation at the start of transmission and the counting operation in the N-bit counter match the transmission speed of the K-ary digital signal in the form of a serial signal transmitted from the transmitting side. Control signal generating means for generating a clock signal for counting and other signals so as to perform the operation, and transmission of the K-ary digital signal in the form of M serial signals serially on the time axis. At the time of the start, the counting operation of the N-bit counter is started, and the counting operation of the N-bit counter is performed in series on the time axis.
Means for performing the transmission in accordance with the transmission rate of the K-ary digital signal in the form of serial signals, and the M-bit counter which latches the count value of the N-bit counter at a predetermined time. Means for serially outputting N-bit digital signals held in the N-bit data latches on a time axis on a receiving side. 【請求項４】 １ワードがＭＮビット（ただしＮとＭと
は共に２以上の自然数）からなる送受の対象にされる２
進のデジタル信号におけるＮビットの２進のデジタル信
号毎にＫ進(ただし、Ｋは２のＮ乗)のデジタル信号に信
号変換する信号変換手段と、前記の信号変換手段によっ
て信号変換されたＭ個のＫ進のデジタル信号における各
Ｋ進のデジタル信号毎の数値Ｋ−１と数値０とを検出す
る検出部と、前記の検出部で検出された各Ｋ進のデジタ
ル信号毎の数値Ｋ−１と数値０との数値について、それ
らの数値が対応するＫ進のデジタル信号における１標本
化周期前にも検出されていたか否かを検出して、同一の
数値が連続している場合には信号を出力しないように構
成されている先行データとの比較部と、前記した先行デ
ータとの比較部から出力される各Ｋ進のデジタル信号毎
の各２ビットの情報と、前記した信号変換手段によって
信号変換された各Ｋ進のデジタル信号の数値１から数値
Ｋ−２までの数値とを、それぞれ対応するＫビットのデ
ータラッチに保持させる手段と、前記のＭ個のＫビット
のデータラッチに保持されたＫ進のデジタル信号を時間
軸上で直列的なＭ個のシリアル信号として受信側に伝送
する手段と、受信側から伝送された同期信号に基づいて
１ワードがＭＮビットからなる送受の対象にされる２進
のデジタル信号を得るためのタイミング信号及び時間軸
上で直列的なＭ個のシリアル信号形態のＫ進のデジタル
信号の伝送の開始の時点を示す信号ならびに時間軸上で
直列的なＭ個のシリアル信号形態のＫ進のデジタル信号
の伝送速度を示す信号やその他の信号を発生する制御信
号発生する手段とを送信側に設け、また送信側から伝送
された時間軸上で直列的なＭ個のＫ進のデジタル信号が
ラッチパルスとして与えられるＭ個のＮビットのデータ
ラッチに対してそれぞれ対応するラッチパルスが供給さ
れるようにする信号切換手段と、前記したＭ個のＮビッ
トのデータラッチに、それぞれ対応するＮビットのデジ
タル信号を入力させるＮビットの計数器と、１ワードが
ＭＮビットからなる送受の対象にされる２進のデジタル
信号を得るためのタイミング信号及びシリアル信号形態
のＫ進のデジタル信号の伝送の開始の時点を示す信号な
らびにシリアル信号形態のＫ進のデジタル信号の伝送速
度を示す信号とからなる同期信号やその他の信号を発生
する制御信号発生手段と、前記した時間軸上で直列的な
Ｍ個のシリアル信号形態のＫ進のデジタル信号の伝送の
開始の時点を示す信号と、前記した時間軸上で直列的な
シリアル信号形態のＫ進のデジタル信号の伝送速度を示
す信号とに基づいて、前記したＮビットの計数器を前記
したシリアル信号形態のＫ進のデジタ前記したＮビット
の計数器の計数動作を開始させるとともに、前記のＮビ
ットの計数器における計数動作が、時間軸上で直列的な
Ｍ個のシリアル信号形態のＫ進のデジタル信号の伝送速
度に一致して行なわれるようにする手段と、前記したＮ
ビットの計数器の計数値を、それぞれ所定の時点にラッ
チしている前記のＭ個のＮビットのデータラッチに保持
されたＮビットのデジタル信号を時間軸上で直列的に出
力させる手段とを受信側に設けてなるデジタル信号の送
受装置。4. One transmission / reception object in which one word is composed of MN bits (N and M are both natural numbers of 2 or more).
Conversion means for converting each N-bit binary digital signal in the binary digital signal into a K-ary (where K is 2N) digital signal, and M converted by the signal conversion means. A detector for detecting a numerical value K-1 and a numerical value 0 for each K-ary digital signal among the K-ary digital signals, and a numerical value K- for each K-ary digital signal detected by the detector For the numerical values of 1 and 0, it is detected whether or not those numerical values have been detected even before one sampling cycle in the corresponding K-ary digital signal. A comparing section for comparing with the preceding data which is configured not to output a signal; information of 2 bits for each K-ary digital signal outputted from the comparing section for comparing with the preceding data; Signal converted by each Means for holding the numerical values 1 to K-2 of the binary digital signal in the corresponding K-bit data latches, respectively, and the K-ary digital data held in the M K-bit data latches Means for transmitting a signal as serial M serial signals on the time axis to the receiving side, and a binary system in which one word is an object of transmission / reception comprising MN bits based on a synchronization signal transmitted from the receiving side. A timing signal for obtaining a digital signal, a signal indicating a start point of transmission of a K-ary digital signal in the form of M serial signals serially arranged on a time axis, and M serial signals serially arranged on a time axis And a control signal generating means for generating a signal indicating the transmission rate of the K-ary digital signal in the form or a control signal for generating another signal, and M serial K signals on the time axis transmitted from the transmitting side. Progress Signal switching means for supplying corresponding latch pulses to M N-bit data latches whose digital signal is given as a latch pulse; and the above-mentioned M N-bit data latches, A corresponding N-bit counter for inputting a corresponding N-bit digital signal, a timing signal for obtaining a binary digital signal to be transmitted / received in which one word consists of MN bits, and a K-ary digital in the form of a serial signal A control signal generating means for generating a synchronizing signal and other signals including a signal indicating a start point of signal transmission and a signal indicating a transmission rate of a K-ary digital signal in the form of a serial signal; A signal indicating the start time of transmission of K serial digital signals in the form of serial M serial signals; The N-bit counter in the serial signal form is started to count by the N-bit counter in accordance with the signal indicating the transmission rate of the K-ary digital signal in the real signal form. Means for causing the counting operation in the N-bit counter to be performed in accordance with the transmission rate of the K-ary digital signal in the form of M serial signals serially arranged on a time axis; N
Means for serially outputting, on a time axis, N-bit digital signals held in said M N-bit data latches, each latching the count value of the bit counter at a predetermined time. A digital signal transmitting / receiving device provided on the receiving side.