JPH07170294A - シリアルデータ受信回路 - Google Patents

Abstract

(57)【要約】 【目的】ＣＰＵとラッチ付きシフトレジスタとの間にス
トローブ信号を伝送する線を別途設けることなくラッチ
付きシフトレジスタにシリアルデータをラッチできるシ
リアルデータ受信回路を実現することにある。 【構成】クロックおよびシリアルデータを送出するポー
トを有するＣＰＵと、クロックに従ってシリアルデータ
を取り込み、ストローブ信号に従ってシリアルデータを
ラッチするラッチ付きシフトレジスタと、ラッチ付きシ
フトレジスタに入力されるクロックを監視し、クロック
が停止した時点でストローブ信号を出力するストローブ
信号発生手段、とからなることを特徴とするもの。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はシリアルデータ受信回路
に関し、詳しくは、ラッチ付きシフトレジスタにシリア
ルデータをラッチする受信回路に関するものであり、ク
ロックが停止したときにストローブ信号を自動的に発生
するシリアルデータ受信回路に関するものである。

【０００２】

【従来の技術】例えば記録計を構成する多桁のデジタル
表示器にデータを伝送するシリアルデータ伝送手段とし
ては、例えばＲＳ−２３２Ｃバスが用いられている。こ
の場合のシリアルデータ伝送のための信号線は、シリア
ルデータを伝送する線とクロックを伝送する線の２本が
あればよい。

【０００３】ところで、このような記録計におけるシリ
アルデータ伝送の変形として、図３のように、ラッチ付
きシフトレジスタを用いてシリアルデータを取り込むこ
とが考えられる。図において、１は例えば発光ダイオー
ドを用いた表示器であり、ラッチ付きシフトレジスタ２
に接続されている。３はＣＰＵであり、出力ポートとし
てシリアルデータＳＤ，クロックＣＬＫおよびストロー
ブ信号ＳＴＢがそれぞれ割り当てられている。これらＣ
ＰＵ３の各出力ポートは、ラッチ付きシフトレジスタ２
のシリアルデータＳＤ，クロックＣＬＫおよびストロー
ブ信号ＳＴＢの各入力端子に接続されている。

【０００４】図４はこのような回路の動作を説明するタ
イミングチャートであり、（Ａ）はシリアルデータＳ
Ｄ、（Ｂ）はクロックＣＬＫ、（Ｃ）はストローブ信号
ＳＴＢを示している。すなわち、シリアルデータＳＤは
クロックＣＬＫに同期してＣＰＵ３から伝送される。そ
して、ストローブ信号ＳＴＢはクロックＣＬＫが停止し
た後にＣＰＵ３から伝送されて、その時点におけるシリ
アルデータＳＤがラッチされる。

【０００５】

【発明が解決しようとする課題】しかし、図３の構成に
よれば、ＣＰＵ３の出力ポートとして３個が必要になる
とともに、シリアルデータ伝送のための信号線もシリア
ルデータを伝送する線とクロックを伝送する線とストロ
ーブ信号を伝送する線の３本が必要になる。すなわち、
ＲＳ−２３２Ｃバスを用いる場合と比較すると、ＣＰＵ
の出力ポートは１個余計に必要になり、シリアルデータ
伝送のための信号線もストローブ信号を伝送するための
線が１本余計に必要になる。

【０００６】このため、ＲＳ−２３２Ｃバスを用いる構
造の内部配線部材を共用しようとする場合、配線部材に
予備線がないと信号線を別途１本追加しなければならな
くなる。また、ＣＰＵの出力ポートについても空きポー
トがないと割り当てられなくなってしまう。本発明はこ
のような問題点を解決するものであって、その目的は、
ＣＰＵとラッチ付きシフトレジスタとの間にストローブ
信号を伝送する線を別途設けることなくラッチ付きシフ
トレジスタにシリアルデータをラッチできるシリアルデ
ータ受信回路を実現することにある。

【０００７】

【課題を解決するための手段】本発明は、このような問
題点を解決するために、クロックおよびシリアルデータ
を送出するポートを有するＣＰＵと、クロックに従って
シリアルデータを取り込み、ストローブ信号に従ってシ
リアルデータをラッチするラッチ付きシフトレジスタ
と、ラッチ付きシフトレジスタに入力されるクロックを
監視し、クロックが停止した時点でストローブ信号を出
力するストローブ信号発生手段、とからなることを特徴
とする。

【０００８】

【作用】ラッチ付きシフトレジスタには、クロックに従
ってシリアルデータが逐次取り込まれる。一方、ストロ
ーブ信号発生手段はラッチ付きシフトレジスタに入力さ
れるクロックを監視していて、クロックが停止した時点
でストローブ信号を出力する。そして、シフトレジスタ
に取り込まれたシリアルデータは、このストローブ信号
に従ってラッチされる。

【０００９】これにより、ＣＰＵとラッチ付きシフトレ
ジスタとの間の信号線を２本にすることができる。

【００１０】

【実施例】以下、図面を用いて本発明の実施例を説明す
る。図１は本発明の一実施例の回路図であり、図３と共
通する部分には同一の符号を付けている。図１におい
て、４はストローブ信号発生部である。ストローブ信号
発生部４は、ＣＰＵ３からラッチ付きシフトレジスタ２
に入力されるクロックＣＬＫを監視し、クロックが停止
した時点でストローブ信号ＳＴＢを出力する機能を有し
ている。実施例のストローブ信号発生部４は、クロック
ＣＬＫによりオンオフ駆動されるスイッチ素子Ｑと、ス
イッチ素子Ｑの出力側に接続された抵抗Ｒとコンデンサ
Ｃの直列回路よりなる時定数回路と、時定数回路の出力
側に接続されたコンパレータＣＭＰと、コンパレータＣ
ＭＰの出力側に接続されストローブ信号ＳＴＢを出力す
るアンプＡＭＰとで構成されている。ここで、時定数回
路の充電時定数τ＝ＲＣは、クロックＣＬＫの周期に対
して十分長く設定されている。

【００１１】このような構成において、クロックＣＬＫ
が入力される毎にスイッチ素子Ｑがオンになってコンデ
ンサＣに充電されている電荷は放電されるが、クロック
ＣＬＫが終了した後はスイッチ素子Ｑはオフになってコ
ンデンサＣは所定の時定数で充電される。周期的なクロ
ックＣＬＫが停止すると、コンデンサＣに充電された電
荷に基づく電圧は時定数に従って上昇することになり、
コンパレータＣＭＰの閾値電圧Ｖｔｈに達した時点でア
ンプＡＭＰの出力はＬからＨに反転する。そして、ラッ
チ付きシフトレジスタ２は取り込んだシリアルデータＳ
ＤをこのアンプＡＭＰの出力の立ち上がりをストローブ
信号ＳＴＢとしてラッチし、ラッチしたシリアルデータ
ＳＤを表示器１に出力する。

【００１２】このようなラッチのタイミングはクロック
ＣＬＫの数，すなわちクロック列の長さとは無関係であ
り、任意の長さのクロック列が終了したことに合わせて
自動的に出力されることになり、任意の長さのシリアル
データが転送できることになる。これにより、ＣＰＵの
出力ポートはシリアルデータＳＤとクロックＣＬＫの２
個でよく、ＣＰＵとラッチ付きシフトレジスタとの間の
信号線はこれらを伝送するための２本ですむことになっ
てストローブ信号を伝送する線を別途設ける必要はな
く、例えばＲＳ−２３２Ｃバスを用いる構造の内部配線
部材をそのまま共用できる。

【００１３】なお、上記実施例ではクロックＣＬＫの停
止を時定数回路の充電電圧変化に基づいてアナログ的に
検出しているが、例えばタイマーやカウンタなどを用い
てデジタル的に検出することも可能である。

【００１４】

【発明の効果】以上詳細に説明したように、本発明によ
れば、ＣＰＵとラッチ付きシフトレジスタとの間にスト
ローブ信号を伝送する線を別途設けることなくラッチ付
きシフトレジスタにシリアルデータをラッチできるシリ
アルデータ受信回路を実現することができる。

【図面の簡単な説明】

【図１】本発明の一実施例の回路図である。

【図２】図１の動作を説明するタイミングチャートであ
る。

【図３】従来のシリアルデータ受信回路の一例を示す回
路図である。

【図４】図３の動作を説明するタイミングチャートであ
る。

【符号の説明】

１ 表示器 ２ ラッチ付きシフトレジスタ ３ ＣＰＵ ４ ストローブ信号発生部

Claims (1)

【特許請求の範囲】
1. 【請求項１】クロックおよびシリアルデータを送出する
   ポートを有するＣＰＵと、 クロックに従ってシリアルデータを取り込み、ストロー
   ブ信号に従ってシリアルデータをラッチするラッチ付き
   シフトレジスタと、 ラッチ付きシフトレジスタに入力されるクロックを監視
   し、クロックが停止した時点でストローブ信号を出力す
   るストローブ信号発生手段、 とからなるシリアルデータ受信回路。