JPS63204838A - フレ−ム同期方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はｍビットのパラレル信号を送信側でシリアル信
号に変換して受信側に送信し、受信側でこれを′フレー
ム同期によりｍビットのパラレル信号に再生するフレー
ム同期方式に関する。

〔従来の技術〕

従来、ｍビットのパラレル信号をシリアルに伝送する方
式として、次のようなものが知られていた。すなわち、
受信側ではフレーム同期をとるためにｍビットのパラレ
ル信号にｆビット（１ビット以上）のフレームビットを
付加し、１フレーム当り（ｍ＋　ｆ　）ビットのパラレ
ル信号とする。しかる後、（ｍ＋　ｆ　）ビットのパラ
レル／シリアル変換をしてこれを受信側に伝送する。そ
して、受信側ではｆビットのフレームビットを検出する
ことによりフレーム同期をとり、シリアル／パラレル変
換してｍビットのパラレル信号を再生していた。

第５図は従来方式に係るシリアル信号のフレーム構成を
説明する図である。図示の如く、ｍ＝Ｂビットのシリア
ル信号（Ｄ１〜Ｄ８）にフレームビットＦが付加され、
１フレーム当り（ｍ十ｆ　）＝９ビット（但し、ｆ＝１
〉のシリアル信号が構成されている。ここで、伝送速度
の上昇を避けるために、通常は第５図の如くフレームビ
ットを１ビツト（ｆ＝’１）とすることが多く、またフ
レームビットＦのパターンとしては「１」、ｒＯＪの交
番パターンを用いることが多い。

〔発明が解決しようとする問題点〕

しかしながら上記の従来方式では、伝送路上のシリアル
信号においては、「１」又は「○」の同一ディジットが
最大で２ｍ＋１ビツト連続して出現する可能性がある。

第６図はこれを説明するための図でおり、２ｍ＋１ビツ
ト連続して「Ｏ」が現れていることがわかる。また、従
来方式ではシリアル信号のデユーティ比が１／　［２（
ｍ＋１　＞　］から（２２ｍ＋１）／　［２（ｍ＋１　
）　］まで変化する可能性がある。これらの結果、シリ
アル信号の直流平衡性が悪くなったり、信号の受信が不
可能となったり、あるいはビット同期がとれなくなった
りすることがあった。

上記問題点の解決手法としては、従来から例えば次のよ
うなものがある。

第１は、送信側でｍＢｎ３符号変換して信号伝送する方
式である。しかしながらこの方式によれば、送信側に必
要な符号変換のための回路と、受信側に必要な復号変換
のための回路が複雑化、大型化する。また、伝送速度も
ｎ／ｍ倍だけ増加するという問題点がある。

第２は、ｍ８１Ｃ符号変換する方式、あるいはフレーム
ビットを増加させて直流平衡性を改良する方式である。

しかしながら、この方式によっても伝送速度を上昇させ
るという問題がある。

そこで本発明は、装置の規模を大きくすることなく、伝
送信号の直流平衡性を改良できるフレーム同期方式を提
供することを目的とする。

〔問題点を解決するための手段〕

本発明に係るフレーム同期方式は、送信側では、ｍビッ
トのパラレル信号にそのＭＳＢ（Ｄｍ）又はＬＳＢ　（
Ｄ１）の反転ビットＣを付加して１フレーム当り（ｍ＋
１）ビットのパラレル信号を生成し、この（ｍ＋１）ビ
ットのパラレル信号をパラレル／シリアル変換して受信
側に送信し、受信側では、送信側から受信した（ｍ＋１
）ビットのシリアル信号から反転ＭＳＢ（ＤＩＩＩ）又
は反転ＬＳＢ　（ＤＩ　＞が送信側で付加された反転ビ
ットＣと等しくなることを検出してフレーム同期検出を
行なうことによりシリアル／パラレル変換し、ｍビット
のパラレル信号を再生することを特徴とする。

〔作用〕

本発明に係るフレーム同期方式は、以上の通りに構成さ
れるので、伝送信号はｍＢＩＣ符号と同じになり、同一
ディジットの連続出現を最大で（ｍ＋１）ビットに抑え
、デユーティ比を１／（ｍ＋１）からｍ／　（ｍ＋１　
）までに抑えるように作用する。また、送信側は１ビツ
トの反転ビット（ＭＳＢ又はＬＳＢを反転したビットＣ
）を付加するだけで伝送すべきシリアル信号を構成し、
受信側はこの反転ビットＣとＭＳＢ又はＬＳＢを反転し
たビットの異同を検出するだけでフレーム同期をとるよ
うに作用する。

（実施例〕 以下、添付図面の第１図ないし第４図を参照して、本発
明の一実施例を説明する。なお、図面の説明において同
一要素には同一符号を付し、重複する説明を省略する。

第１図は本発明方式の一実施例が適用されるシステムの
構成図で、特に送信側のパラレル／シリアル（Ｐ／Ｓ）
変換回路および受信側のシリアル／パラレル（Ｓ／Ｐ）
変換回路を示している。また、第２図は同実施例に係る
シリアル信号のフレーム構成例を示している。なお、こ
の実施例ではビット数をｍ＝３としている。

第１図に示す通り、送信側のＰ／Ｓ変換回路はシフトレ
ジスタ１．１／９分周器２およびインバータ３を有して
いる。シフトレジスタ１および１／９分周器２にはｆ［
Ｈ２］のクロックが与えられており、１／９分周された
信号はシフトレジスタ１に与えられている。８ビツトの
パラレル信号（Ｄ１〜Ｄ８）と、ＬＳＢ　（Ｄ１）をイ
ンバータ３で反転した反転ビットＣとは、シフトレジス
タ１に並列に入力されている。そして、シフトレジスタ
１からの８＋１＝９ビツトのシリアル出力は、伝送路１
４を介してｆ［ｂ／Ｓ、］の伝送速度で受信側に与えら
れている。

受信側のＳ／Ｐ変換回路はビット同期回路４．１／９分
周器５、シフトレジスタ６、Ｄ型フリップフロップ７、
フレーム同期検出回路８、ＥＸ−ＯＲ回路９およびイン
バータ１０を有している。

ビット同期回路４は送信側からの９ビツトのシリアル信
号をシフトレジスタ６にｆ［ｂ／ｓ］でシリアル入力す
ると共に、ｆ［Ｈ２］のクロックを再生してこれを１／
９分周器５およびシフトレジスタ６に与える。

シフトレジスタ６に入力されたシリアル信号は９ビツト
のパラレル信号に変換され、Ｄ型フリップフロップ７に
入力されてラッチされる。また、Ｄ型フリップフロップ
７には１／９分周器５からの分周出力も与えられている
。Ｄ型フリップフロップ７から出力された８ビツトのパ
ラレル信号（Ｄ１′〜Ｄ８′　）は再生出力として外部
に取り出される。同時に、Ｄ型フリップフロップ７のＬ
ＳＢ出力（Ｄ、’）と、反転ビットＣ′をインバータ１
０で反転した信号はＥＸ−ＯＲ回路９に入力され、ここ
でフレーム信号ｅに変換されてフレーム同期検出回路８
に与えられる。そして、フレーム同期検出回路８はこの
フレーム信号ｅから１ビットシフト信号ｑを生成し、こ
れを１／９分周器５に与える。

次に、上記実施例の作用を説明する。

まず、送信（Ｐ／Ｓ変換回路）側ではＤ１〜側に伝送す
る。受信（Ｓ／Ｐ変換回路〉側はこのｆ（ｂ／Ｓ）の伝
送速度で送られてきた（ｍ＋１）ビットのシリアル信号
をシフトレジスタ６に入力する。

次に、このシフトレジスタ６への（ｍ＋１）＝９１：′
ットのシリアル入力は、Ｄ型フリップフロップ７により
ｆ［Ｈ］の’ｌ／　（ｍ＋１　）＝１／９１／９ロック
を用いてラッチされる。Ｄ型フリップフロップ７の反転
ビットＣ′出力はインバータ１０で反転され、ＥＸ−Ｏ
Ｒ回路ってＬＳＢなり、Ｃ’　≠ＤＩ　’ならばフレー
ム信号ｅは「１」となる。

次に、フレーム信号ｅをフレーム同期検出回路８に入力
し、ここでフレーム同期のはずれていることが検出され
たら（Ｃ’　≠Ｄ１′すなわちｅ＝１となる傾度が大き
かったら）１ビットシフト信号ｑが出力される。この１
ビットシフト信号ｑはｆ［町］クロック（７）１／　（
ｍ＋１）＝１／９１／９５に入力され、これによって分
周比は一時的に１／　（ｍ＋２＞＝１／１０とされる。

従ッテ、Ｄ型フリップフロップ７によるｆ［１−１２］
のシリアル信号のラッチが１ビツトだけシフトされるこ
とになる。

そして、再Ｕフレーム信号ｅを監視することによりフレ
ーム同期検出を行ない、フレーム同期が確立されるまで
上記動作を繰り返す。ここで、フレーム同期が確立され
るとは、Ｃ’　＝Ｄ１’　となること、すなわちフレー
ム信＠ｅが回線誤りを除いて常にｒＯＪとなることであ
る。

なお、データビットで例えばＤ２＝０１Ｄ３＝１となる
場合にはＤ２　＝Ｄ３となるため、受信側はこれをＣ＝
Ｄ１の代りに検出することがある。

このような場合には、送信側でデータビットのＤ１〜Ｄ
ＩＩｌをあらかじめスクランブルしておき、受信側では
Ｓ／Ｐ変換の後にデーダビットをディ・スクランブルす
ればよい。このようにスクランブル／ディ・スクランブ
ルを行なうようにすれば、上記の問題は確率的に発生す
る問題となるので、はとんど無視することが可能である
。

第４図は上記の如きスクランブル／ディ・スクランブル
回路の一例を示す図であり、１１段自己同期型の並列ス
クランブル／ディ・スクランブル回路と呼ばれるもので
ある。図示の通り、スクランブルされた並列データを Ｄ１＝ｙ７・Ｄ２＝Ｖ６ Ｄ３＝ｙ５・Ｄ４＝Ｖ４ Ｄ５＝ｙ３・Ｄ６＝’ｌ／２ Ｄ７＝ｙ１・ＤＢ＝ｌ！ｙ’０ とすれば、スクランブルは ｙ・＝（ｘ・十Ｗ・）＋１ Ｗｉ　＝ｙｉ＋１　＋ｙｉ＋３ に従ってなされ、ディ・スクランブルは＋　ｉ　　　　
＋　ｌ　＝　Ｗ。

”　＝ｙｉ＋１　　＋ｙｉ＋３ ２・＝ｙ・＋ＬＪｉ １　　　　　！ ＝ｙ・＋Ｗｉ ・°・　Ｚｉ　＝Ｘｉ に従ってなされる。なお、従来からデータ伝送において
は信号のスクランブルがなされているので、このように
しでも従来技術に比べて特に装置規模の増大を招くこと
はない。

本発明は上記実施例に限定されるものではなく、種々の
変形が可能でおる。

例えば、データビットは８ビツトのものに限らず、何ビ
ットであってもよい。また、伝送路は光フアイバケーブ
ルの他、同軸ケーブルなどとすることもできる。

〔発明の効果〕

以上、詳細に説明した通り本発明によれば、伝送信号は
ｍＢ１Ｃ符号と同じになり、同一ディジットの連続出現
は最大で（ｍ＋１）ビットに抑えられ、デユーティ比は
１／（ｍ＋１）からｍ／（ｍ＋１）までに抑えられるの
で、伝送信号の直流平衡性を改良することが可能になる
。また、送信側は１ビツトの反転ビット（ＭＳＢ又はＬ
ＳＢを反転したビット）Ｃを付加するだけで伝送すべき
シリアル信号を構成し、受信側はこの反転ビットＣとＭ
ＳＢ又はＬＳＢを反転したビットの異同を検出するだけ
でフレーム同期をとるので、装置規模を大きくすること
がない効果がある。

【図面の簡単な説明】

第１図は本発明方式の一実施例を適用したシステムの構
成図、第２図は第１図のシステムで用いられるシリアル
信号のフレーム構成の一例を説明する図、第３図は第２
図のフレーム構成による場合の伝送信号の一例の説明図
、第４図はスクランブル／ディ・スクランブル回路の一
例の構成図、第５図は従来方式に係るフレーム構成の一
例を説明する図、第６図は第５図の従来のフレーム構成
による場合の伝送信号の一例の説明図である。 ９・・・ＥＸ−ＯＲ回路、１４・・・伝送路、Ｄｌ・−
ＬＳＢ、ＤＩｌｌ　（Ｄ３　）・・・ＭＳＢ、Ｃ・・・
反転ビット。 特許出願人　　住友電気工業株式会社 代理人弁理士　　　長谷用　　芳　　樹クランプル／デ
ィ・スクランブル回路 第４図

Claims (1)

1. 【特許請求の範囲】 ｍビット（ｍは２以上の整数）のパラレル信号を送信側
   でパラレル／シリアル変換して受信側に伝送し、前記受
   信側では入力したシリアル信号をフレーム同期検出によ
   りシリアル／パラレル変換し、前記ｍビットのパラレル
   信号を再生するフレーム同期方式において、 前記送信側は、前記ｍビットのパラレル信号にそのＭＳ
   Ｂ（Ｄ＿ｍ）又はＬＳＢ（Ｄ＿１）の反転ビットＣを付
   加して１フレーム当り（ｍ＋１）ビットのパラレル信号
   を生成し、この（ｍ＋１）ビットのパラレル信号をパラ
   レル／シリアル変換して前記受信側に送信し、 前記受信側は、前記送信側から受信した前記（ｍ＋１）
   ビットのシリアル信号から反転ＭＳＢ（Ｄ＿ｍ）又は反
   転ＬＳＢ（Ｄ＿１）が前記送信側で付加された反転ビッ
   トＣと等しくなることを検出してフレーム同期検出を行
   なうことによりシリアル／パラレル変換し、前記ｍビッ
   トのパラレル信号を再生することを特徴とするフレーム
   同期方式。