JP2000321340A - イベント型テストシステム - Google Patents
イベント型テストシステムInfo
- Publication number
- JP2000321340A JP2000321340A JP2000106728A JP2000106728A JP2000321340A JP 2000321340 A JP2000321340 A JP 2000321340A JP 2000106728 A JP2000106728 A JP 2000106728A JP 2000106728 A JP2000106728 A JP 2000106728A JP 2000321340 A JP2000321340 A JP 2000321340A
- Authority
- JP
- Japan
- Prior art keywords
- event
- data
- scaling
- vernier
- count
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31922—Timing generation or clock distribution
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31937—Timing aspects, e.g. measuring propagation delay
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
- G01R31/3191—Calibration
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
テストシステムであって、スケーリング機能を有するこ
とによりテスト信号を形成するためのイベントのタイミ
ングを自由に変更できるテストシステムを提供する。 【解決手段】 基準クロック周期の整数倍データと端数
データで構成されるタイミングデータを格納するための
イベントメモリと、アドレスデータを生成するためのア
ドレスシーケンサと、所定の基準点に対する各イベント
の総合時間長を生成するためにスケールファクタに基づ
いてタイミングデータを加算および変更するためのサミ
ング・スケーリングロジックと、上記総合時間長に基づ
いてそれぞれのイベントを生成するためのイベント発生
回路と、テストプログラムによってイベント型テストシ
ステムの全体の動作を制御するためのホストコンピュー
タとを有して構成される。
Description
を試験するための半導体試験システムに関する。特に本
発明は、被試験半導体デバイスを評価するための様々な
タイミングのテスト信号とストローブ信号を生成するた
めに、それらのイベントのタイミングをそれぞれの直前
のイベントからの時間差異で定義されるように構成した
イベント型半導体試験システム、及びスケーリングロジ
ックを含むイベント型半導体試験システムに関する。
システムによってICやLSIのような半導体デバイス
をテストするにあたっては、被試験半導体IC部品に
は、所定のタイミングで該当するデバイスピンに、IC
テスターによって形成されたテスト信号が供給される。
ICテスターは、被試験デバイスからテスト信号に反応
して出力された信号を受ける。その被試験デバイスが正
しく機能しているかを評価するために、その出力信号は
期待値と比較するために、定められたタイミングでスト
ローブ信号によりサンプルされる。
イミングは、半導体テストシステムのテスターレートあ
るいはテスターサイクルとの関連で定義される。そのよ
うなテストシステムはサイクル型テストシステムと呼ぶ
こともある。サイクル型テストシステムでは、テスト信
号とストローブ信号の所望の波形を生成するためのタイ
ミングエッジにより、フォーマッタにプログラムしたデ
ータレート(テスターサイクル)でサイクルピンパター
ンベクタを供給して、被試験半導体デバイス(DUT)
をテストする。
基づいて、テスターサイクル、テスト信号、ストローブ
信号が各種のタイミングで生成される。基準クロック
は、高安定オシレータ、例えばICテスターに備えられ
たクリスタルオシレータ(水晶発振器)によって生成さ
れる。ICテスターの必要とするタイミング精度(リゾ
リューション)が、基準クロックオシレータの最高クロ
ックレート(最短クロック周期)に等しいか、あるいは
その整数倍に等しい場合は、カウンタ又は分周器(デバ
イダ)を用いて基準クロックを分周することで様々なタ
イミング信号が生成できる。
ック(またはシステムクロック)の最高クロックレー
ト、すなわち最短周期よりも高いタイミング精度を必要
とする。例えば、ICテスターにおいて使用される基準
クロックが10ns(ナノセカンド)の場合に、ICテ
スターが0.3nsあるいはそれ以上のタイミング精度
を必要とする場合の状態であり、その場合には、単に基
準クロックを当てはめたり分割したりするだけではその
ようなタイミング精度を達成することができない。
グ信号を生成するために、各種のタイミングをテストプ
ログラムのタイミングデータで記述する方法が従来より
知られている。基準クロックレートより高いタイミング
精度のタイミングを記述するために、タイミングデータ
は基準クロック時間間隔の整数倍(インテグラル部)デ
ータと基準クロックサイクルの端数(フラクショナル
部)データとの組み合わせでタイミングデータを記述す
る。そのようなタイミングデータはそれぞれのタイミン
グメモリに蓄積され、各テストサイクルにおいて読み出
される。従って、それぞれのテストサイクルでは、テス
ト信号とプローブ信号は、タイミングデータに基づき、
例えばそれぞれのテストサイクルの開始点を基準として
生成される。
らのデータを直接的に用いて、所望のテスト信号とスト
ローブ信号を各ピンごとに(パーピン)生成する、イベ
ント型テストシステムと呼ばれるテストシステムがあ
る。今日において、イベント型テストシステムは、まだ
商業化しておらず評価段階である。本発明は、主にその
ようなイベント型テストシステムを対象としている。
ベントという概念を用いるが、これは被試験半導体デバ
イスをテストするために使用する信号のロジック状態の
変化点のことである。例えば、その様な変化点は、テス
ト信号やストローブ信号の立ち上がりエッジや立ち下が
りエッジに相当する。イベントのタイミングは、基準時
間点からの時間長によって定義する。一般に、そのよう
な基準時間点は、直前イベントのタイミングである。
ント間のタイム時間差(遅延時間)は、基準クロックサ
イクルの整数倍データ(整数部またはイベントカウント
データ)と基準クロックサイクルの端数データ(端数部
またはイベントバーニアデータ)との組み合わせにより
定義される。そのようなイベントカウントとイベントバ
ーニア間の関係が、第2図のタイミングチャートに示さ
れている。この例では、第2図(A)の基準クロック
(マスタークロックまたはシステムクロック)は、クロ
ックサイクル(クロック周期又は時間間隔)Tを有して
いる。第2図(C)のイベント0、イベント1、イベン
ト2は、図に示すように互いに関連している。イベント
1をイベント0を基準として現すためには、第2図
(B)のタイミング関係が使用され、そこにおいて、N
Tは基準クロックピリオド(周期)TのN倍であるイベ
ントカウントを示し、デルタT(DT)は基準クロック
ピリオド(周期)Tの端数であるイベントバーニアを示
す。
イミングメモリ(イベントメモリ)のタイミングデータ
は、それぞれ全てのテストサイクルデータに関する複雑
な情報を含む必要がないので、タイミングデータの記述
は大幅に簡略化できる。イベント型テストシステムにお
いては、イベントメモリの保持するそれぞれのイベント
用のタイミングデータは、現在イベントと最終(直前)
イベントの間の時間差で表される。隣接する2つのイベ
ント間の時間差は極めて小さいので、メモリのデータの
サイズも小さくなり、その結果メモリ容量が減少する。
部品の設計に今日広く使用されるコンピュータ支援デザ
イン(CAD)システムにおいては、CADシステムに
おけるロジックシュミレータは、設計した半導体部品を
評価するために、イベント型のテスト信号を用いてい
る。従って、イベント型テストシステムは、デザイン段
階でCADシステムにより生成したデザインデータとそ
のデザインデータを使用して作成すべきテスト信号との
間の結合が可能となる。
において、イベントメモリのイベントデータは、現在イ
ベントと直前イベントとの間の時間差異(デルタ時間)
で示される。従って、イベントデータに基づいてイベン
トを生成するためには、イベント型テストシステムがそ
れぞれのイベントまでの各遅延時間の合計値を計算する
ことができる必要がある。これは、イベントカウントデ
ータで現された各遅延時間を継続して計数するととも
に、イベントバーニアデータ値を合計するようなロジッ
クが、テストシステムに必要であることを意味する。
グチャートに示されており、イベント0ー7は時間間隔
T=1を有する基準クロックを基準として示されてい
る。例えば、イベント0のデルタ時間V0は0.75で
あり(イベントカウント”0”とイベントバーニア”
0.75”)、イベント1のデルタ時間V1は1.50
(イベントカウント”1”とイベントバーニア”0.5
0”)である。この場合は、イベント1の全(総合)遅
延時間は2.25であり、テストシステムのロジックは
イベントクロック(基準クロック)を2つ数え”2.
0”、イベントバーニアの合計”0.25”を端数遅延
時間として計算し、これらの合計を求める。この合計す
る(サミング)機能は、テスト信号を形成するためのイ
ベント間の正しいバーニアを計算するのに重要である。
モリからのデルタ時間をスケーリング(所望の倍率に変
更)できる必要がある。デルタ時間V0、V2、...
VNのスケーリング動作は、それぞれのデルタ時間をス
ケーリング係数倍にすることで達成される。例えば、デ
ルタ時間1.5を係数2でスケールするには、1.5X
2=3にすることを意味する。上述のイベントカウント
データとイベントバーニアデータで定義するデルタ時間
(遅延時間値)を用いて一般的に表現すれば、この乗算
は(イベントカウント+イベントバーニア)X(スケー
ルファクタ)=スケーリングされた遅延時間となる。
スケーリングを行うことは出来る。しかし、遅延時間を
あらわす多大なデータを変換するために要する時間と、
このデータをイベント型テスターに再ロードするに要す
る時間は多大である。むしろ、合計値算出とスケーリン
グは、ハードウェアで直接に行うべきである。イベント
型テストシステムにおいて様々なスケーリング技術が可
能である。
目的は、イベントメモリに蓄えられたイベントデータに
基づいて、テスト信号やストローブを生成して、被試験
半導体デバイスに与え、被試験デバイスを評価するため
のイベント型半導体テストシステムを提供することにあ
る。
イベントからの時間差異(デルタ時間)によりそれぞれ
のイベントのタイミングが定義される、各種のタイミン
グのイベントを生成するためのイベント型半導体テスト
システムを提供することにある。
ントからのデルタ時間に基づいてイベントを生成するイ
ベント型半導体テストシステムを提供することにあり、
そのテストシステムにおいては、各イベントのデルタ時
間は、基準クロック周期の整数倍データと、基準クロッ
ク周期の端数データの組み合わせにより定義される。
ルファクタ(倍率変更係数)に基づいて、現イベントの
遅延時間を変更することにより、現イベントを生成する
ための遅延時間(デルタ時間)をスケーリングすること
ができるイベント型半導体テストシステムを提供するこ
とにある。
と端数部により構成されるスケールファクタ(倍率変更
係数)を用いて、遅延時間(デルタ時間)をスケーリン
グすることができるイベント型半導体テストシステムを
提供することにある。
のみを有するスケールファクタ(倍率変更係数)を用い
て、遅延時間(デルタ時間)をスケーリングすることが
できるイベント型半導体テストシステムを提供すること
にある。
するためのテスト信号を作成するための様々なタイミン
グのイベントを生成し、ストローブ信号のタイミングで
DUTの出力を評価することにより、被試験電子デバイ
ス(DUT)をテストするためのイベント型テストシス
テムである。各イベントのタイミングは、スケールファ
クタ(倍率変更係数)の値に応じて自由に変更できる。
準クロック周期の整数倍データ(インテグラル部デー
タ)と基準クロック周期の端数データ(フラクショナル
部データ)で形成される各イベントのタイミングデータ
を格納するためのイベントメモリと、そのタイミングデ
ータを読み出すためにイベントメモリにアクセスする為
のアドレスデータを生成するためのアドレスシーケンサ
と、所定の基準点に対する各イベントの総合時間長を生
成するために、スケールファクタに基づいて、タイミン
グデータを加算および変更するためのサミング・スケー
リングロジックであり、そのサミング・スケーリングロ
ジックは、上記加算および変更動作にともなう端数デー
タの合計が基準クロック周期を超過する毎に、1基準ク
ロック周期に相当する追加遅延を供給するための遅延手
段を有し、上記テスト信号またはストローブ信号を形成
するために、上記総合時間長に基づいてそれぞれのイベ
ントを生成するためのイベントジェネレータ回路と、テ
ストプログラムによってイベント型テストシステムの全
体の動作を制御するためのホストコンピュータとを有し
て構成される。
スケールロジックは:スケールファクタに基づいてイベ
ントカウントデータをスケーリングするためのイベント
カウント・スケーリングロジックと、スケールファクタ
に基づいてイベントバーニアメモリからのバーニアデー
タをスケーリングするためのイベントバーニア・スケー
リングロジックと、そのイベントカウント・スケーリン
グロジックからのターミナルカウントパルスに応答して
出力信号を発生するためのイベントカウント・ステート
マシンと、上記イベントカウント・スケーリングロジッ
クからのスケーリングされたデータと、イベントバーニ
ア・スケーリングロジックからのスケーリングされたデ
ータと、イベントカウント・ステートマシンからの出力
信号にそれぞれ基づいて、現在イベントのスケーリング
された総合遅延を計算するためのイベントスケーリング
出力ロジックと、により構成される。
いて、タイミングデータをスケーリングするためのスケ
ールファクタは整数部分と端数部分により構成される。
あるいは、タイミングデータをスケーリングするための
スケールファクタは整数部のみで構成される。スケール
ファクタが整数部分と端数部分の双方を有する本発明の
様態では、イベントカウント・スケーリングロジック
は、スケールファクタの整数部分が与えられ、そのスケ
ールファクタの整数部分により規定される数の回数につ
いて基準クロックをカウントし、所定数の基準クロック
をカウントする毎にターミナルカウントパルスを発生す
るためのスケーリングカウンタと、そのスケールファク
タの端数部分が与えられ、そのスケーリングカウンタか
らのターミナルカウントパルスを受ける毎にスケールフ
ァクタの端数部分を累積するためのアキュムレータとを
有し、アキュムレータにより作成された累積したデータ
が基準クロックの1サイクルを越えるときは、基準クロ
ックの1サイクルの遅延時間を基準クロックをカウント
するスケーリングカウンタに追加するためのキャリー信
号を生成する。
分の両方を含む本発明の態様では、イベントバーニア・
スケーリングロジックは、イベントバーニアメモリから
のバーニアデータが与えられ、整数部分と端数部分の両
方を有するスケールファクタによりバーニアデータを乗
算するためのマルチプライヤを有し、イベントスケーリ
ング出力ロジックは、イベントバーニア・スケーリング
ロジックのマルチプライヤからの乗算データとイベント
カウント・スケーリングロジックのアキュムレータから
の累積されたデータを合計するためのアダーと、イベン
トジェネレータに供給するためのイベントスタート信号
を生成するためのイベントカウント・ステートマシンか
らの出力信号が与えられ、そのイベントスタート信号を
発生するためのステートマシンとにより構成され、アダ
ーにより生成された加算結果が基準クロックの1サイク
ルを越えるときは、そのアダーは基準クロックの1サイ
クルの遅延時間を上記イベントスタート信号を発生する
ステートマシンに追加するためのキャリー信号を生成す
る。
トバーニア・スケーリングロジックは、イベントバーニ
アメモリからバーニアデータが与えられ、そのバーニア
データを整数部分と端数部分の両方を有するスケールフ
ァクタにより乗算するためのマルチプライヤと、上記ス
ケールファクタの整数部分に規定される回数について基
準クロックのタイミングでそのバーニアデータを累積す
るためのバーニアアキュムレータで構成される。マルチ
プライヤはスケールファクタの端数部分のみを取り扱う
ように構成できるので、必要とするロジックのスケール
を減少させることが出来る。
システムは、半導体デバイスを評価するために、イベン
トメモリに蓄えたイベントデータに基づいて様々なタイ
ミングのイベントを生成することができる。それぞれの
イベントのタイミングは、最後(直前)のイベントから
の時間差(デルタ時間)で定義される。さらにイベント
間のデルタ時間は、基準クロック周期の整数倍データと
基準クロック周期の端数データの組み合わせで定義され
る。本発明のイベントテストシステムは、スケールファ
クタ(倍率変更係数)に基づいて、現在イベントの遅延
時間を変更することにより現在イベントを生成するため
の遅延時間(デルタ時間)をスケーリングすることがで
きる。本発明のイベントテストシステムにおけるスケー
リング動作は、整数部と端数部とを有するスケールファ
クタに基づいて行われる。他の様態においては、イベン
トテストシステムのスケーリング動作は、整数部のみを
有するスケールファクタに基づいて行われる。
ストシステムの基本構成例を示す概略ブロック図であ
る。本発明のイベント型テストシステムにおいて、ホス
トコンピュータ12とバスインタフェース13は、双方
ともにシステムバスに接続されている。イベント型テス
トシステムはさらに、内部バス15、アドレスコントロ
ールロジック18、フェイルメモリ17、イベントカウ
ントメモリ20とイベントバーニアメモリ21より成る
イベントメモリ、イベントサミング・スケーリングロジ
ック22、イベントジェネレータ24、およびピンエレ
クトロニクス26とを有して構成されている。イベント
型テストシステムは被試験半導体デバイス(DUT)2
8を評価するシステムである。被試験デバイスは、一般
にメモリICまたはマイクロプロセッサのようなロジッ
クICであり、ピンエレクトロニクス26に接続され
る。
IX(登録商標)オペレーティングシステムを有するワ
ークステーションがある。ホストコンピュータ12は、
テストの開始や終了、テストプログラムや他のテスト・
コンディション(試験条件)のロード、あるいはホスト
コンピュータでのテスト結果分析を、ユーザーが指示で
きるようにするためのユーザーインタフェースとして機
能する。ホストコンピュータ12は、システムバス14
とバスインタフェース13を介してハードウェア・テス
トシステムとインタフェースする。図には示されていな
いが、ホストコンピュータ12は好ましくは、他のテス
トシステムあるいはコンピュータ・ネットワークとテス
ト情報を送信また受信できるように、通信回線に接続し
ている。
ステム内のバスであり、一般に、アドレスコントロール
ロジック18、フェイルメモリ17、イベントサミング
・スケーリングロジック22、イベントジェネレータ2
4のような、ほとんどの機能ブロックに接続している。
アドレスコントロールロジック18の例は、ハードウェ
ア・テストシステムに専用のテスタープロセッサであ
り、ユーザはアクセスすることはできない。アドレスコ
ントロールロジック18は、ホストコンピュータ12か
らのテストプログラムとテストコンディションに基づい
て、テストシステム内の他の機能ブロックにインストラ
クションを供給する。フェイルメモリ17は、アドレス
コントロールロジック18により定義されたアドレス
に、DUT28のフェイル情報のようなテスト結果を格
納する。フェイルメモリ17に蓄えられた情報は、被試
験デバイスのフェイル解析段階において使用される。
1図に示すようにイベントカウントメモリ20とイベン
トバーニアメモリ21にアドレスデータを供給する。実
際のテストシステムでは、イベントカウントメモリとイ
ベントバーニアメモリのセット(組)が複数個用いら
れ、それぞれのメモリのセットは、テストシステムのテ
ストピンに対応して構成される。イベントカウントメモ
リおよびバーニアメモリは、テスト信号およびストロー
ブ信号のそれぞれのイベントのタイミングデータを格納
する。後に詳しく説明するように、イベントカウントメ
モリ20は、基準クロックの整数倍(インテグラル部)
であるタイミングデータを格納している。また、イベン
トバーニアメモリ21は、基準クロックの端数(端数
部)であるタイミングデータを格納している。本発明で
は、これらのメモリに格納されたそれぞれのイベント用
のタイミングデータは、前イベントからの時間差異(遅
延時間またはデルタ時間)で示され、その詳細は後述す
る。
22は、イベントカウントメモリ20とイベントバーニ
アメモリ21からのタイミングデータ(デルタ時間デー
タ)に基づいて、それぞれのイベントの総合タイミング
を示すデータを生成する。基本的に、そのような総合の
タイミングデータは整数倍データと端数データを合計す
ることで生成する。タイミングデータを合計する過程で
は、端数データのキャリーオーバー動作(整数データへ
の繰り上がり)は、イベントサミング・スケーリングロ
ジック22において行われる。総合のタイミングを生成
する過程では、全体としてのタイミングをスケールファ
クタにより倍率を変更するための動作(スケーリング)
を実施することができる。そのようなスケーリングの詳
細は後述する。
ミング・スケーリングロジック22からの総合タイミン
グに基づいて、各イベントを実際に生成するブロックで
ある。このようにして生成されたイベント(テスト信号
とストローブ信号)は、ピンエレクトロニクス26を介
して被試験デバイス28に供給される。ピンエレクトロ
ニクス26は多数の部品で形成しており、そのそれぞれ
の部品は、被試験デバイス28との入力と出力関係を確
立するための、ドライバー、コンパレータおよびスイッ
チで構成される。
ロジック22の例を、第4図ー第15図を参照して説明
する。本発明においてサミング(合計値算出)とは、受
け取ったイベントデータ(デルタ時間)の全てを加算す
ることである。またサミング動作において、端数部デー
タの加算により、その結果が基準クロックの1サイクル
を超過するときは、キャリーオーバー(桁上げあるいは
オーバーフロー)動作を行う。本発明においてスケーリ
ングとは、イベントメモリに蓄えたタイミングデータで
ある各イベント間の遅延データ(デルタ時間)に、スケ
ールファクタ(倍率変更係数)を掛けて総合的なタイミ
ングを変更するプロセスである。スケールファクタを変
えることにより、テストシステムにより生成したイベン
トの総合タイミング(最終遅延値)を自由に修正するこ
とが可能である。この出願における以下の記述の大部分
は、本発明におけるイベントスケーリングの構成と動作
に焦点をおいている。
あり、その1つは端数スケーリングであり、他は整数ス
ケーリングである。端数スケーリングにおいては、スケ
ールファクタは端数部と整数部を有しており、例えば”
xxx.xxx”で表される。整数スケーリングにおい
ては、スケールファクタは端数部を有しておらず、整数
部のみを有しており、例えば”xxx”で表される。本
発明の以下の説明においては、隣接するイベント間のデ
ルタ時間の絶対値は、基準クロックの1サイクルより大
きい必要がある。
グ(合計値算出)動作の前に行う(プリスケーリング)
ことも、サミングの後に行う(ポストスケーリング)こ
とも可能である。第4図は、サミング動作の前にスケー
リング機能を行う方式であるプリスケーリングの基本構
成を示すブロック図である。イベントメモリ30からの
イベントデータ(デルタ時間)は、イベントサミングロ
ジック32に供給される前に、マルチプライヤ35にお
いてスケールファクタで乗算される。
構成は、上述したイベントテストシステムにおいて、第
5図のような構成として用いられる。第5図の例は、整
数プリスケーリングまたは端数プリスケーリングの例を
示すブロック図である。イベントカウントメモリ20か
らのデルタ時間の整数部データ(イベントカウントデー
タ)は、スケールファクタが与えられているマルチプラ
イヤ(乗算器)35によってスケーリングされる。デル
タ時間の端数部データ(バーニアデータ)は、スケール
ファクタが与えられているマルチプライヤ(乗算器)3
6によってスケーリングされる。
イヤ36からのスケーリングされたデルタ時間は、アダ
ー(加算器)37により加算される。これにより総合遅
延時間を形成し、この総合遅延時間を基準クロック周期
(1サイクル時間)の整数倍である整数部遅延データ
と、基準クロック周期より小さい端数部遅延データとに
分離する必要がある。整数部遅延データは、イベントカ
ウント遅延ロジック43に供給され、端数部遅延データ
は、イベントサミングロジック32内のイベントバーニ
ア遅延ロジック45に供給されている。換言すれば、バ
ーニアデータのスケーリングによりその結果が1基準ク
ロックサイクルを超過する場合は、バーニアデータのス
ケーリングの結果の整数部は、整数部遅延データに追加
するために、イベントカウント遅延ロジック43に供給
する必要がある。
イベントカウント遅延ロジック43とイベントバーニア
遅延ロジック45は、イベントデータの読み出し動作の
開始(最初のイベント)から現在イベントまでに累積さ
れた総合の遅延時間を生成するための、相互作用を行
う。端数部遅延データの合計がオーバーフローを生じる
ときには、イベントバーニア遅延ロジック45はイベン
トカウント遅延ロジック43に信号を送り、イベントカ
ウント遅延ロジック43において、1の基準クロック遅
延を追加する。
ストシステムの基本構成は、第5図に示した構成と同様
であるが、その内部動作は異なる。主な違いは、イベン
トカウントメモリ20からのイベントカウント値とスケ
ールファクタは、両方とも基準クロックの整数倍データ
のみであるということである。従って、整数値データを
他の整数値データでスケーリングするので、イベントバ
ーニア加算結果に加えるべき整数部データには端数値を
生じない。一方、イベントバーニアデータは、1の基準
クロックサイクルより小さな値なので、この値を整数ス
ケールファクタでスケーリングすると、端数部のある結
果を生成する可能性がある。さらにその結果としての遅
延データは、1基準クロックサイクルを超過する可能性
がある。従って、端数スケーリングの場合と同様に、バ
ーニアスケーリングの結果により生じた整数値(オーバ
ーフロー)は、イベントサミングロジック32に供給し
て、整数部遅延データに追加する必要がある。そのよう
なバーニアデータ値から整数値を分離する機能は、整数
部遅延データと端数部遅延データをアダー37の出力か
ら分離することにより実行される。
ストスケーリングに比較して、いくつかの難点がある。
第1に、それぞれの遅延データの乗算結果としてのデー
タの端数を所定ビットによるデータとなるように四捨五
入する必要がある。この結果、それぞれの遅延データ
(バーニア遅延)に誤差を発生させる。第2に、スケー
リング動作の結果は、イベントサミングロジックによっ
て合計されるので、スケーリングされたバーニア遅延デ
ータの合計値中に、これら誤差は累積されてしまう。現
在イベントのタイミングは、全ての前イベントの遅延時
間を累積した結果であるから、合計値に新しいイベント
データ(遅延値)が加わる毎に上述の誤差が増大する。
時間誤差を防止するためには、バーニア遅延データ(端
数部)のサミング(合計値算出)の後に、スケーリング
機能を位置づけるべきである。したがって第6図は、本
発明のポストスケーリングの基本構成を示しており、サ
ミング動作がスケーリング動作に先行するように構成さ
れている。スケールファクタ(倍率変更係数)による遅
延データの乗算は、誤差を導入してしまうが、そのよう
な誤差が発生するのは1回だけであり、後のイベントに
ついて累積しない。
期の整数倍データと端数データにより構成される遅延デ
ータ)が、イベントサミングロジック52に供給されて
おり、現在イベント用の遅延データが前イベントの全て
の遅延データに合計される。合計遅延データはマルチプ
ライヤ(乗算器)55に与えられたスケールファクタに
よって乗算される。これにより得られたスケーリングさ
れた遅延データは、イベントジェネレータ24に供給さ
れ、これにより、例えば最終イベントカウント遅延であ
るイベントスタート(イベントエネーブル)信号と、最
終バーニア遅延であるイベントバーニアとに基づいて、
意図したイベントを発生する。第6図のブロック図は、
ポストスケーリングロジックの構成において、イベント
サミングロジック52にデータを戻さなくてはならない
ことも示している。このデータは、スケーリング動作で
発生した基準クロックの追加遅延(オーバフロー)を示
しており、これによりサミングロジックを遅延させるよ
うに機能する。
した、ポストスケーリングの基本構成を示すブロック図
である。この例では、乗算用のスケールファクタ(倍率
変更係数)は、整数部と端数部の両方を含んでいる。イ
ベントカウントメモリ20からのイベントカウントデー
タ(デルタ時間の整数部)は、イベントサミングロジッ
ク52内のイベントカウント遅延ロジック53に供給さ
れている。イベントバーニアメモリ21からのイベント
バーニアデータ(デルタ時間の端数部)は、イベントサ
ミングロジック52内のイベントバーニア遅延ロジック
54に供給されている。イベントサミングロジック52
において、現在イベントのデルタ時間は、全ての以前の
イベントのデルタ時間と加算される。この加算動作(サ
ミング)において、バーニアデータを合計した結果が基
準クロックサイクルを超過した場合は、イベントカウン
ト遅延ロジック53にて1基準クロックサイクルの追加
遅延を含めるために、キャリー信号が生成される
トカウント遅延ロジック53から、サミング結果におけ
るインテグラル(整数)部遅延値を受ける。整数部遅延
値は、マルチプライヤ58によりスケールファクタ(倍
率変更係数)と乗算される。マルチプライヤ(乗算器)
59は、イベントバーニア遅延ロジック54から、サミ
ング結果におけるバーニア遅延値を受け取る。バーニア
遅延値はマルチプライヤ59によりスケールファクタと
乗算される。マルチプライヤ58と59からのスケーリ
ング結果はアダー57によって加算される。スケールフ
ァクタの端数部分は、スケーリングされたイベントカウ
ント遅延データに端数部を生成する可能性がある。その
場合その端数部データは、現在イベント用の最終遅延値
を決定するために、スケーリングされたバーニア遅延デ
ータに加える必要がある。そのような端数部の加算の結
果としての遅延値が、1の基準クロック周期より大きく
なった場合(オーバーフロー)は、アダー57の出力の
整数部には、1基準クロックサイクルに相当する遅延時
間が追加される。
されたポストスケーリングの更にもう一つの基本構成を
示したブロック図である。この例では、倍率変更のため
の乗算動作に用いるスケールファクタ(倍率変更係数)
は整数部分のみを有している。この整数型ポストスケー
リングでは、バーニア遅延スケーリングの結果に加える
ためのイベントカウントスケーリングの結果には端数部
を生じない。これは、イベントカウント遅延ロジック6
3からの遅延データと、スケールファクターは、ともに
基準クロックの整数倍データのみであるからである。そ
れとは異なり、イベントバーニア遅延データは、長さが
1基準クロック周期より小さい値であり端数値を有して
いる。従って、整数スケールファクタでこのバーニア遅
延データをスケーリングすると、その結果には端数値を
生じることになる。またこのようにスケーリングされた
バーニア遅延データは、1基準クロックを超過する場合
がある。従って、第7図の端数スケーリングの場合と同
様に、バーニアスケーリングの結果におけるインテグラ
ル値(整数値)は、アダー67によりイベントカウント
遅延データに整数値の遅延として追加する必要がある。
アダー67の出力におけるインテグラル部遅延と端数部
遅延は、イベントジェネレータ24に供給される。
ケールファクタを使用するポストスケーリングのより具
体的な例を示している。イベントカウント・ステートマ
シン71は、その一部は、第7図のイベントサムロジッ
ク52におけるイベントカウント遅延ロジック53に相
当している。イベントカウント・ステートマシン71
は、後述するように、全ての前イベントについて累積さ
れた遅延データにおけるインテグラル部(整数部)に基
づいて、バリッドデータエネーブルを生成する。レジス
タ72は、この例では整数部と端数部で構成されるるス
ケールファクタ(倍率変更係数)を格納している。
ントカウント・スケーリング部、イベントバーニア・ス
ケーリング部、およびイベント・スケーリング出力部で
構成されている。イベントカウント・スケーリング部
は、ほぼ第7図のマルチプライヤ(乗算器)58に相当
し、イベントバーニア・スケーリング部は、第7図のマ
ルチプライヤ(乗算器)59に相当する。また、イベン
ト・スケーリング出力部は、ほぼ第7図のアダー57に
相当する。累積したイベントカウントデータに基づいて
生成された、イベントカウント・ステートマシン71か
らのバリッドデータエネーブルは、レジスタ79とフリ
ップフロップ81を介してイベント・スケーリング出力
部に送られ、最終遅延データの整数部であるイベントス
タート信号を生成する。イベント・スケーリング出力部
はさらに、最終的(総合的)な遅延データの端数部デー
タであって、イベントスタート信号に追加すべき遅延タ
イミングを現すイベントバーニアデータも生成する。
第9図のイベントカウント・スケーリング部とイベント
バーニア・スケーリング部に供給される。イベントカウ
ント・スケーリング部は、スケーリングカウンタ73、
およびアダー74とレジスタ75で形成するアキュムレ
ータを有している。イベントバーニア・スケーリング部
は、マルチプライヤ77とレジスタ78を有している。
イベント・スケーリング出力部は、アダー82、フリッ
プフロップ83およびステートマシン84を有してい
る。特に図示していないが、基準クロックが第9図のそ
れぞれの回路素子に共通に供給されている。
ング部において、スケールファクタの端数部がアダー7
4に供給されており、スケールファクタの整数部はカウ
ンタ73に供給されている。イベントバーニア・スケー
リング部では、スケールファクタのフルスケール値(整
数部と端数部)が、マルチプライヤ77に供給されてい
る。イベントバーニアメモリからのバーニアデータは、
スケールファクタと乗算するように、マルチプライヤ7
7に供給されている。
ングカウンタ73をプリセットする。これにより、基準
クロックをカウントした値がプリセット値に達したと
き、ターミナルカウント(TC)パルスが、スケーリン
グカウンタ73から発生される。例えば、スケールファ
クタの整数部分の値が”3”を示している場合には、ス
ケーリングカウンタ73は、基準クロックの3パルスを
カウントする毎にターミナルカウントパルスを生成す
る。ターミナルカウントパルスはイベントカウント・ス
テートマシン71に、クロックイネーブル信号として与
えられる。これにより、ターミナルカウントパルスの数
が、イベントカウント・ステートマシン71において規
定された累積したイベントカウント値に達したときに、
バリッドデータエネーブルが生成される。
ルカウントパルスは、レジスタ75と78にも供給され
ている。上述したように、レジスタ75とアダー74は
アキュムレータを形成しているので、レジスタ75がタ
ーミナルカウントパルスをを受け取る毎に、スケールフ
ァクタの端数部が以前の端数部データに加算される。こ
のように累積した端数部が、例えば1基準クロックサイ
クルのような”1”といった整数値を超過する場合に
は、その結果としてのキャリー信号をスケーリングカウ
ンタ73に与えて、次のターミナルカウントパルスの発
生を基準クロックサイクル相当時間だけ遅延させる。
レジスタ78は、バーニアデータをスケールファクタで
掛けた結果のバーニア値を、イベント・スケーリング出
力部のアダー82に送出する。従って、イベント・スケ
ーリング出力部のアダー82は、レジスタ78からのス
ケーリングされたバーニアデータに、レジスタ(アキュ
ムレータ)75からの累積した端数部データを加算す
る。加算の結果がオーバーフロー、すなわち整数値を越
える場合には、そのような整数値を示す最上位ビット
(MSB)をステートマシン84に与えることにより、
その整数値により定義される追加の遅延時間を与える。
追加遅延の定義されたタイミングに基づいて、ステート
マシン84は、イベントジェネレータに供給される第9
図に示されるようなイベントスタート信号またはバリッ
ドデータエネーブルを発生する。スケーリングされたイ
ベントバーニアの端数部は、イベント・スケーリング出
力部から発生され、イベントジェネレータに供給され
る。
部分と端数部分の両方を含む端数ポストスケーリングを
イベントテストシステムに適用した他の実施例を示すブ
ロック図である。上述のように、第9図の実施例ではマ
ルチプライヤ(乗算器)77を有しており、このマルチ
プライヤにはスケールファクタのフルスケール値が供給
されている。従って、そのようなフルスケール値の乗算
動作は、その実施に多大なロジック(ハードウエア等)
を必要とする。それとは異なり、第10図の方法では、
イベントバーニア・スケーリング部において、バーニア
データの乗算を、整数部動作と端数部動作に分離して実
施することにより、ロジックを簡略にしている。
シン71とイベントカウント・スケーリング部は、第9
図のそれと同様であり、全ての前イベントを通じて累積
した遅延データのインテグラル部(整数部)に基づいて
バリッドデータエネーブルを生成する。バリッドデータ
エネーブルは、イベントスタート信号を生成するため
に、フリップフロップ79およびフリップフロップ91
ー93を介して、イベント・スケーリング出力部のステ
ートマシン84に送信される。レジスタ72は、整数部
と端数部で構成するスケールファクタを格納している。
グ部は、スケーリングカウンタ73が、イベント・スケ
ーリング出力部のコンパレータ(比較器)99にカウン
トデータCNTを供給するという点で、第9図の場合と
異なる。イベントカウント・スケーリング部の他の相異
点は、スケーリングカウンタ73がイベントバーニア・
スケーリング部のアキュムレータに、モードコントロー
ル(MODE)信号を供給することである。第9図の例
にあるように、アダー74とレジスタ75がアキュムレ
ータを形成している。イベントカウント・スケーリング
部は、イベントバーニア・スケーリング部で増加した部
品に対応して、そのリタイミングのために、追加のフリ
ップフロップ94ー96を有している。
ルチプライヤ(乗算器)105、フリップフロップ10
7、レジスタ111、アダー(加算器)106とレジス
タ108とで形成したバーニア・アキュムレータ、フリ
ップフロップ112、アダー113、およびフリップフ
ロップ102を有している。アキュムレータは、スケー
リングカウンタ73からモードコントロール信号を受け
取る。イベントメモリからのバーニアデータは、マルチ
プライヤ105とアダー106(バーニアアキュムレー
タ)に供給されている。マルチプライヤ105はまた、
レジスタ72からスケールファクタの端数部を受け取
る。
たコンパレータ99とステートマシン84、そしてアダ
ー82、フリップフロップ83、97、98、101を
有している。コンパレータ99は、スケーリングカウン
タ73からカウンタデータCNTを受け取り、またイベ
ントバーニア・スケーリング部から累積したバーニアデ
ータの最上位ビット(MSB)より得られたオーバーフ
ロー信号を受け取り、それらを比較する。ステートマシ
ン84は、イベントカウント・ステートマシン71から
のバリッドデータエネーブルと、コンパレータ99の出
力(整数遅延エネーブル)を受ける。イベントスタート
信号は、アダー82による加算の結果がキャリー信号
(MSB)を伴う場合には、1基準クロックサイクル時
間だけ追加して遅延される。もしキャリー信号が1以上
の数を示すとき、例えばMSBが複数のビットの場合に
は、その数値に相当する基準クロックサイクル数の遅延
が、イベントスタート信号を生成する前に追加される。
ルファクタは、上述のイベントカウント・スケーリング
部とイベントバーニア・スケーリング部にそれぞれ供給
されている。この例では、イベントカウント・スケーリ
ング部では、スケールファクタの端数部がアダー74
(アキュムレータ)に供給されており、スケールファク
タのインテグラル部(整数部)はスケーリングカウンタ
73に供給されている。イベントバーニア・スケーリン
グ部においては、第9図の例と異なり、スケールファク
タの端数部のみがマルチプライヤ(乗算器)105に供
給されている。イベントバーニアメモリからのバーニア
データは、マルチプライヤ105に供給され、そこでス
ケールファクタの端数部と乗算される。さらにバーニア
データは、バーニアアキュムレータ(アダー106)に
も供給され、スケールファクタの整数部で定義される基
準クロック数だけ累積される。
リングカウンタ73をプリセットすることにより、カウ
ント値がプリセット値に達する度に、ターミナルカウン
ト(TC)パルスが生成される。例えば、スケールファ
クタの整数部が”3”である場合は、スケーリングカウ
ンタ73は、基準クロックパルスを3個数える度にター
ミナルカウントパルスを発生する。ターミナルカウント
パルスはイベントカウント・ステートマシン71にクロ
ックエネーブルとして供給され、ターミナルカウントパ
ルス数がステートマシン71で特定するイベントカウン
ト値に達すると、バリッドデータエネーブルが発生され
る。
ルカウントパルスは、レジスタ75にも供給されてい
る。上述したように、レジスタ75とアダー74はアキ
ュムレータを形成しているので、レジスタ75がターミ
ナルカウントパルスを受ける毎に、スケールファクタの
端数部はその前の端数部に加算される。このようにして
累積した端数部が、例えば”1”(1基準クロックサイ
クル)のような整数を超過する場合は、ターミナルカウ
ントパルスの発生を1基準クロックサイクル時間だけ追
加して遅延させるためにキャリー信号がスケーリングカ
ウンタ73に与えられる。
上述したように、イベントバーニアメモリからのバーニ
アデータが、スケールファクタの端数部と乗算されるよ
うに、マルチプライヤ105に供給されている。マルチ
プライヤ105は、スケールファクタの端数部のみ取り
扱うので、乗算に関わるビット数は第9図のマルチプラ
イヤ77の場合と比較して減少させることが可能であ
る。バーニアデータは又、アダー106とレジスタ10
8により形成されるバーニアアキュムレータにより、基
準クロックサイクル毎に累積される。ベーニアアキュム
レータは、整数乗算とは単にその整数値で現される回数
だけ加算することであるとの事実に基づき、バーニア乗
算の整数部分の計算を、加算を繰り返すことにより実施
する。
ケールカウント動作の開始時点において、スケーリング
カウンタ73からのモードコントロール(MODE)信
号により、バーニアアキュムレータを初期化する。すな
わち、スケーリングカウンタ73へのスケールファクタ
の整数部が”3”である前例では、基準クロックの各3
サイクル毎に、モードコントロール信号がそれぞれ発生
される。このモードコントロール信号は、バーニアアキ
ュムレータをリセットする。バーニアアキュムレータの
オーバーフロー(MSB)値は、コンパレータ(比較
器)99に供給され、そこでスケーリングカウンタ73
からのカウントデータと比較される。比較した結果(整
数遅延エネーブル)は、ステートマシン84に供給さ
れ、それによりバリッドデータエネーブルの遅延時間を
決定する。
ーニアデータは、アダー113によって加算され、その
結果がイベント・スケーリング出力部のアダー82に供
給される。イベント・スケーリング出力部のアダー82
は、レジスタ75からのイベントカウントデータの累積
した端数部と、アダー113からスケーリングされたバ
ーニアデータを加算する。アダー82による加算結果が
オーバーフローを生ずる場合、すなわち整数値を含有す
る場合には、そのような整数値を示す最上位ビット(M
SB)をステートマシン84に供給して、その整数値に
よって定義される追加遅延を付与する。ステートマシン
84は、コンパレータ99の出力によって規定される遅
延時間と、最上位ビットMSBにより規定される追加遅
延とに基づいて、イベントスタート信号を生成してイベ
ントジェネレータに供給する。
部のみで構成されている本発明のポストスケーリングを
イベントテストシステムにおいて適用するための構成例
を示すブロック図である。第11図の実施例はその構成
は、第10図の実施例より単純である。なぜならスケー
ルファクタの端数部についてのスケーリング動作を伴わ
ないからである。第12図(A)ー第12図(G)は、
第11図のスケーリング動作を示すタイミングチャート
である。
数部分しか含まないので、第10図の例におけるイベン
トスケーリングのためのアキュムレータは、この実施例
は有していない。イベントカウント・ステートマシン7
1は、スケーリングカウンタ73からのターミナルカウ
ント(TC)パルスと同期してそのカウント値を増加
し、全ての前イベントについて累積された遅延データの
整数部に基づいて、バリッドデータエネーブルを発生す
る。バリッドデータエネーブルは、フリップフロップ7
9、91、93を介してイベント・スケーリング出力部
内のAND回路90に与えられ、これによりイベントス
タート信号が生成される。
グ部では、スケーリングカウンタ73は、イベント・ス
ケーリング出力部のコンパレータ99にカウントデータ
CNTを与える。第11図のイベントバーニア・スケー
リング部は、アダー106とレジスタ108により形成
するバーニアアキュムレータを有している。スケーリン
グカウンタ73は、このバーニアアキュムレータをリセ
ットするために、バーニアアキュムレータにモードコン
トロール(MODE)信号を供給する。イベントバーニ
アメモリからのバーニアデータは、バーニアアキュムレ
ータに供給されている。
は、スケーリングカウンタ73からカウントデータを受
けるコンパレータ(比較器)99を有しており、カウン
トデータと、イベントバーニア・スケーリング部からの
累積したバーニアデータのキャリー信号(MSB)を比
較する。AND回路90は、イベントカウント・ステー
トマシン71からのバリッドデータエネーブルとコンパ
レータ99の出力(整数遅延エネーブル)とを基にし
て、イベントスタート信号を発生する。イベントスター
ト信号は、アダーによる加算結果がキャリー信号(MS
B)を伴う場合には、1基準クロックサイクルだけ遅延
時間が追加される。上述したように、キャリー信号が1
以上の数を、例えばMSBの複数ビットにより表示して
いる場合は、その数に相当する基準クロックサイクルの
遅延が、イベントスタート信号に追加される。
グ部を再び参照すると、インテグラル部のみで構成する
スケールファクタが、スケーリングカウンタ73に供給
されている。レジスタ72からのスケールファクタは、
スケーリングカウンタ73をプリセットし、これにより
カウント値がプリセットされた整数値に達する毎にター
ミナルカウント(TC)パルスが生成される。例えば、
スケールファクタが”3”のとき、スケーリングカウン
タ73は、基準クロックを3カウントする度に、ターミ
ナルカウントパルスを生成する。ターミナルカウントパ
ルスはイベントカウント・ステートマシン71にクロッ
ク信号として与えられる。イベントカウント・ステート
マシン71は、ターミナルカウントパルス毎に進行し、
その計数値が特定の累積したイベントカウント値に達す
ると、バリッドデータエネーブルを発生する。
ーリング部においては、アダー106とレジスタ108
により形成するアキュムレータは、イベントバーニアメ
モリからバーニアデータを受け取る。バーニアデータ
は、スケールファクタの整数値により定義される回数だ
け、各基準クロックサイクル毎に累積される。これは、
整数乗算が、バーニアデータを整数回加算することであ
るからである。
開始においてアキュムレータを初期化するためのスケー
リングカウンタ73からのモードコントロール(MOD
E)信号により制御されている。スケーリングカウンタ
73をプリセットするスケールファクタの整数部の値
が”3”である前述の例では、モードコントロール信号
はそれぞれ3個の基準クロックパルス毎に生成され、ア
キュムレータをリセットする。その結果アキュムレータ
は、バーニアデータを3回加算、すなわちスケールファ
クタにより規定する整数値の回数だけ加算する。このよ
うに累積されたバーニアデータのオーバーフロー(MS
B)値は、コンパレータ99に供給されており、スケー
リングカウンタ73からのカウントデータと比較され
る。比較結果は、バリッドデータエネーブルの遅延時間
を決定するためにAND回路90に供給される。累積し
たバーニアデータの端数部は、イベント・スケーリイン
グ出力部の出力端から送出される。
図(A)ー第12図(G)のタイミングチャートを参照
して説明する。この例では、スケールファクタが整数
の”3”であること、すなわち現在イベントのデルタ時
間を3倍に拡大する場合を想定している。従って、第1
2図(A)の基準クロックを3個カウントする毎に、ス
ケーリングカウンタ73はターミナルカウント(TC)
パルスを発生する。また、第11図のイベントカウント
・ステートマシン71は、3個のエネーブルパルス、す
なわち3個のターミナルカウントパルスを受け取る毎
に、バリッドデータエネーブルを生成すると想定する。
従って、第12図(F)のバリッドデータエネーブルが
イベントカウント・ステートマシン71により発生され
る。スケーリングカウンタ73はさらに、基準クロック
に同期して第12図(B)のカウントデータ(スケール
サイクルカウント)を送出する。カウントデータは第1
1図のコンパレータ99に供給される。
ニアアキュムレータは、スケールファクタの定義する数
だけ、すなわちこの場合は第12図(C)にあるように
3回だけ、バーニアデータを加算する。スケーリングカ
ウンタ73からのモードコントロール信号は、アキュム
レータによる累積動作を開始する前に、3基準クロック
毎にアキュムレータをリセットする。累積されたバーニ
アデータは、レジスタ112においてスケーリングカウ
ンタ73からのターミナルカウント(TC)パルスによ
ってエネーブルされるので、イベントバーニア・スケー
リング部は、第12図(D)の累積されたバーニアデー
タを発生し、そのバーニアデータはイベントジェネレー
タに供給される。コンパレータ99は、スケーリングカ
ウンタ73からのカウントデータ(スケールサイクルカ
ウント)と、累積されたバーニアデータの最上位ビット
(MSB)を比較して、両データがマッチするときは、
第12図(E)のマッチ信号(整数遅延エネーブル)を
発生する。従って、AND回路90は、第12図(F)
のバリッドデータエネーブルと第12図(E)のマッチ
信号を受け取り、その両者のタイミングと同期したイベ
ントスタート信号を第12図(G)のように発生し、イ
ベントジェネレータに供給する。
ストスケーリングにおけるイベントカウント・スケーリ
ング部の構成例を示したブロック図である。このブロッ
ク図では、イベントカウント・スケーリング部の整数部
はスケーリングカウンタ123とコンパレータ124と
で構成されている。スケーリングカウンタ123は、ス
ケールファクタの整数部の値に基づいて、イベントカウ
ントロジックに整数回の待機状態を挿入するためのアッ
プカウンタである。コンパレータ124は、レジスタ7
2からのスケールファクタの整数部と、カウンタ123
からのカウントデータを比較する。両データがマッチす
ると、コンパレータ124は、マッチ信号すなわちター
ミナルカウント(TC)パルスを発生する。第10図に
示すようなイベントカウント・ステートマシンは、コン
パレータ124がターミナルカウントを出力するまでは
進行しない。スケーリングカウンタ123のカウントデ
ータ(スケールサイクルカウント)は、イベント・スケ
ーリング出力部に供給されており、そこで整数遅延エネ
ーブル(第10図のコンパレータ99からのマッチ信
号)を発生するための適切な遅延を決定するために用い
られる。
部は、演算ユニット128とレジスタ121で構成する
アキュムレータにより構成されている。アキュムレータ
は、スケールファクタの端数部を受け取り、その端数部
をターミナルカウントパルス毎に加算する。この累積の
結果生じるキャリー信号は、追加の基準クロック遅延を
挿入するために、スケーリングカウンタ123に戻され
る。累積データは、最終バーニアデータ計算で使用する
ために、イベント・スケーリング出力部へ供給される。
トスケーリングに使用するイベントカウント・スケーリ
ング部のさらに別の例を示したブロック図である。この
例では、スケールファクタが整数部のみで構成されたイ
ベントカウント用の整数スケーリングを示している。第
14図の構成は、端数イベントカウントスケーリングを
対象とした第13図のものと類似している。基本的な違
いは、遅延動作における端数部を全て取り除いた点にあ
る。例えば、スケールファクタの端数部の累積のための
アキュムレータを有しない。
ストスケーリングにおけるイベントバーニア・スケーリ
ング部の構成例を示したブロック図である。第15図の
構成は、基本的に第10図のイベントバーニア・スケー
リング部と類似している。このブロック図は、端数部と
整数部で構成されている。バーニアスケーリングの端数
部には、マルチプライヤ(乗算器)131を有し、この
マルチプライヤ131はスケールファクタの端数部を受
けて、バーニアデータを乗算する。第10図で述べたよ
うに、スケールファクタの端数部のみがマルチプライヤ
131に使用されているので、これに伴うロジックは、
第9図に示すようなフルスケールの乗算に必要とされる
ロジックよりも減少させることができる。
ニット134で構成するアキュムレータと、レジスタ1
35とを有している。この整数部はさらに、アキュムレ
ータエネーブル信号により制御されるクロック・エネー
ブル・レジスタ136を有している。アキュムレータ
は、スケールファクタの各整数値を、基準クロック毎に
整数値に相当する回数だけ加算する。ALUコントロー
ルは、第10図のターミナルカウントの終了あるいはモ
ードコントロール信号により、アキュムレータをリセッ
トする。アキュムレータ・エネーブルは、クロック・エ
ネーブル・レジスタ136が、各ターミナルカウントの
終了時点で、スケーリングされたバーニア値を格納でき
るようにする。
整数遅延値と端数遅延値の両方を有している。整数遅延
値は基準クロックの整数倍データを現し、端数遅延値は
基準クロック周期の端数を現す。この整数部バーニアス
ケーリングの結果生じた端数遅延値を、演算ユニット1
37により、イベントバーニア・スケーリング部の端数
部の演算結果に加算して、スケーリングされたバーニア
データを生成する。累積したバーニアデータに生じるオ
ーバーフロー値は、第10図のコンパレータ99に送ら
れる。
リングに使用するイベントバーニア・スケーリング部の
さらに別の構成例を示したブロック図である。この例は
スケールファクタが整数値だけで構成される場合のバー
ニア整数スケーリングとして用いる構成を示す。第16
図の構成例は、第15図のイベントカウント・スケーリ
ング部の構成と類似している。基本的な違いは、遅延動
作における端数部を全て取り除いてある点にある。例え
ば、スケールファクタの端数部のためのマルチプライヤ
を有していない。
述した開示に基づき、添付した請求の範囲で、本発明の
精神と範囲を離れることなく、本発明の様々な形態や変
形が可能である。
トシステムは、半導体デバイスを評価するために、イベ
ントメモリに蓄えたイベントデータに基づいて様々なタ
イミングのイベントを生成することができる。それぞれ
のイベントのタイミングは、最後(直前)のイベントか
らの時間差(デルタ時間)で定義される。さらにイベン
ト間のデルタ時間は、基準クロック周期の整数倍データ
と基準クロック周期の端数データの組み合わせで定義さ
れる。本発明のイベントテストシステムは、スケールフ
ァクタ(倍率変更係数)に基づいて、現在イベントの遅
延時間を変更することにより現在イベントを生成するた
めの遅延時間(デルタ時間)をスケーリングすることが
できる。本発明のイベントテストシステムにおけるスケ
ーリング動作は、整数部と端数部とを有するスケールフ
ァクタに基づいて行われる。他の様態においては、イベ
ントテストシステムのスケーリング動作は、整数部のみ
を有するスケールファクタに基づいて行われる。
を示した概念的ブロック図である。
時間)を記述するための、イベントカウントとイベント
バーニアの各データの関係を示したタイミングチャート
である。
とスケーリングの概念を示すために、様々なイベントと
基準クロックとのタイミング関係を示したタイミングチ
ャートである。
た構成である本発明のプリスケーリングの基本構成を示
すブロック図である。
プリスケーリングを行うための回路構成の例を示したブ
ロック図である。
リング機能を設けた構成であるポストスケーリングの基
本構成を示すブロック図である。
と端数部分の両方を含む端数ポストスケーリング機能を
イベントテストシステムに応用する場合の回路構成を示
したブロック図である。
トスケーリング機能をイベントテストシステムに応用す
る場合の回路を構成した例を示したブロック図である。
と端数部分の両方を含む端数ポストスケーリング機能を
イベントテストシステムに応用する場合のより詳細な実
施例を示すブロック図である。
含む端数ポストスケーリングをイベントテストシステム
に応用する場合の他の実施例を示したブロック図であ
る。
ストスケーリング機能をイベントテストシステムに応用
する場合の回路構成の例を示したブロック図である。
した本発明における整数ポストスケーリングのスケーリ
ング動作例を示すタイミングチャートである。
トスケーリングにおいて使用するイベントカウント・ス
ケーリング部の構成とその動作を示すブロック図であ
る。
リングにおいて使用するイベントカウント・スケーリン
グ部の構成とその動作を示すブロック図である。
トスケーリングにおいて使用するイベントバーニア・ス
ケーリング部の構成とその動作を示すブロック図であ
る。
リングにおいて使用するイベントバーニア・スケーリン
グ部の構成とその動作を示すブロック図である。
Claims (17)
- 【請求項1】 被試験電子デバイス(DUT)にテスト
信号を与えて、そのDUTの出力信号をストローブ信号
のタイミングで評価することにより、そのDUTを試験
するイベント型テストシステムにおいて、 イベントのタイミングデータ中の基準クロック周期の整
数倍データ(インテグラル部データ)で形成されたイベ
ントカウントデータを格納するためのイベントカウント
メモリと、 イベントのタイミングデータ中の基準クロック周期の端
数データ(フラクショナル部データ)で形成されたイベ
ントバーニアデータを格納するためのイベントバーニア
メモリと、 上記タイミングデータを読み出すためにそのイベントカ
ウントメモリとイベントバーニアメモリをアクセスする
為のアドレスデータを生成するためのアドレスシーケン
サと、 所定の基準点に対する各イベントの総合時間長を生成す
るために、スケールファクタに基づいて、タイミングデ
ータを加算および変更するためのサミング・スケーリン
グロジックであり、そのサミング・スケーリングロジッ
クは、上記加算および変更動作にともなう端数データの
合計が基準クロック周期を超過する毎に、1基準クロッ
ク周期に相当する追加遅延を供給するための遅延手段を
有し、 上記テスト信号またはストローブ信号を形成するため
に、上記総合時間長に基づいてそれぞれのイベントを生
成するためのイベントジェネレータ回路と、テストプロ
グラムによってイベント型テストシステムの全体の動作
を制御するためのホストコンピュータと、 を有して構成され、上記タイミングデータは2つの隣接
するイベント間の時間差であるイベント型テストシステ
ム。 - 【請求項2】 上記サミング・スケーリングロジック
は、 スケールファクタに基づいてイベントカウントデータを
スケーリングするためのイベントカウント・スケーリン
グロジックと、 そのスケールファクタに基づいてイベントバーニアメモ
リからのバーニアデータをスケーリングするためのイベ
ントバーニア・スケーリングロジックと、 そのイベントカウント・スケーリングロジックからのタ
ーミナルカウントパルスに応答して出力信号を発生する
ためのイベントカウント・ステートマシンと、 上記イベントカウント・スケーリングロジックからのス
ケーリングされたデータと、イベントバーニア・スケー
リングロジックからのスケーリングされたデータと、イ
ベントカウント・ステートマシンからの出力信号にそれ
ぞれ基づいて、現在イベントのスケーリングされた総合
遅延を計算するためのイベントスケーリング出力ロジッ
クと、 により構成される請求項1に記載のイベント型テストシ
ステム。 - 【請求項3】 上記タイミングデータをスケーリングす
るための上記スケールファクタは整数部分と端数部分を
有する請求項1に記載のイベント型テストシステム。 - 【請求項4】 上記タイミングデータをスケーリングす
るための上記スケールファクタは整数部分のみを有する
請求項1に記載のイベント型テストシステム。 - 【請求項5】 上記イベントカウント・スケーリングロ
ジックは、 上記スケールファクタの整数部分が与えられ、そのスケ
ールファクタの整数部分により規定される数の回数につ
いて上記基準クロックをカウントし、所定数の基準クロ
ックをカウントする毎にターミナルカウントパルスを発
生するためのスケーリングカウンタと、 上記スケールファクタの端数部分が与えられ、そのスケ
ーリングカウンタからのターミナルカウントパルスを受
ける毎にそのスケールファクタの端数部分を累積するた
めのアキュムレータと、 を有し、上記アキュムレータにより作成された累積した
データが基準クロックの1サイクルを越えるときは、基
準クロックの1サイクルの遅延時間を、基準クロックを
カウントする上記スケーリングカウンタに追加するため
のキャリー信号を生成する請求項3に記載のイベント型
テストシステム。 - 【請求項6】 上記イベントバーニア・スケーリングロ
ジックは、 上記イベントバーニアメモリからのバーニアデータが与
えられ、上記整数部分と端数部分の両方を有するスケー
ルファクタにより上記バーニアデータを乗算するための
マルチプライヤを有する請求項5に記載のイベント型テ
ストシステム。 - 【請求項7】 上記イベントスケーリング出力ロジック
は、 上記イベントバーニア・スケーリングロジックのマルチ
プライヤからの乗算データとイベントカウント・スケー
リングロジックのアキュムレータからの累積されたデー
タを合計するためのアダーと、 上記イベントジェネレータに供給するためのイベントス
タート信号を生成するための上記イベントカウント・ス
テートマシンからの出力信号が与えられ、そのイベント
スタート信号を発生するためのステートマシンと、 により構成され、上記アダーにより生成された加算結果
が基準クロックの1サイクルを越えるときは、そのアダ
ーは基準クロックの1サイクルの遅延時間を、上記イベ
ントスタート信号を発生するステートマシンに追加する
ためのキャリー信号を生成する請求項6に記載のイベン
ト型テストシステム。 - 【請求項8】 上記イベントカウント・スケーリングロ
ジックにおけるアキュムレータは演算ユニットとレジス
タで構成され、上記イベントカウント・スケーリングロ
ジックにおけるバーニアアキュムレータは演算ユニット
とレジスタで構成される請求項7に記載のイベント型テ
ストシステム。 - 【請求項9】 上記イベントカウント・スケーリングロ
ジックは、 上記スケールファクタの整数部分が与えられ、そのスケ
ールファクタの整数部分により規定される数の回数につ
いて上記基準クロックをカウントし、所定数の基準クロ
ックをカウントする毎にターミナルカウントパルスとモ
ードコントロール信号を発生するためのスケーリングカ
ウンタであり、そのスケーリングカウンタはさらに基準
クロックと同期してカウントデータを生成し、 上記スケールファクタの端数部分が与えられ、そのスケ
ーリングカウンタからのターミナルカウントパルスを受
ける毎にそのスケールファクタの端数部分を累積するた
めのアキュムレータと、 を有し、上記アキュムレータにより作成された累積した
データが基準クロックの1サイクルを越えるときは、基
準クロックの1サイクルの遅延時間を基準クロックをカ
ウントする上記スケーリングカウンタに追加するための
キャリー信号を上記アキュムレータが生成する請求項3
に記載のイベント型テストシステム。 - 【請求項10】 上記イベントバーニア・スケーリング
ロジックは、 イベントバーニアメモリからバーニアデータが与えら
れ、そのバーニアデータを整数部分と端数部分の両方を
有するスケールファクタにより乗算するためのマルチプ
ライヤと、 上記スケールファクタの整数部分に規定される回数につ
いて上記基準クロックのタイミングでそのバーニアデー
タを累積するためのバーニアアキュムレータであり、そ
のバーニアアキュムレータは上記モードコントロール信
号によりリセットされ、 そのバーニアアキュムレータからの累積されたバーニア
データと上記マルチプライヤからの乗算されたデータを
加算するためのアダーにより構成される請求項9に記載
のイベント型テストシステム。 - 【請求項11】 上記イベントスケーリング出力ロジッ
クは、 上記イベントバーニア・スケーリングロジックのアキュ
ムレータからの累積したデータと上記イベントバーニア
・スケーリングロジックのアダーからの加算されたデー
タとを合計するためのアダーと、 上記イベントバーニア・スケーリングロジックの上記ス
ケーリングカウンタからのカウントデータが与えられ、
そのカウントデータと上記バーニアアキュムレータから
のオーバーフローデータを比較し、両者が一致するとき
は一致信号を発生する比較器と、 上記比較器からの一致信号と上記イベントカウント・ス
テートマシンからの出力信号が与えられ、上記イベント
ジェネレータに供給するイベントスタート信号を発生す
るためのステートマシンと、 により構成され、上記アダーにより生成された加算結果
が基準クロックの1サイクルを越えるときは、そのアダ
ーは基準クロックの1サイクルの遅延時間を上記イベン
トスタート信号を発生するステートマシンに追加するた
めのキャリー信号を生成する請求項10に記載のイベン
ト型テストシステム。 - 【請求項12】 上記イベントカウント・スケーリング
ロジックにおけるアキュムレータは演算ユニットとレジ
スタで構成され、上記イベントカウント・スケーリング
ロジックにおけるバーニアアキュムレータは演算ユニッ
トとレジスタで構成される請求項11に記載のイベント
型テストシステム。 - 【請求項13】 上記イベントカウント・スケーリング
ロジックは、上記スケールファクタが与えられ、そのス
ケールファクタにより規定される数の回数について上記
基準クロックをカウントし、所定数の基準クロックをカ
ウントする毎にターミナルカウントパルスとモードコン
トロール信号を発生するためのスケーリングカウンタで
あり、そのスケーリングカウンタはさらに基準クロック
と同期してカウントデータを生成する請求項4に記載の
イベント型テストシステム。 - 【請求項14】 上記イベントバーニア・スケーリング
ロジックは、上記スケールファクタの整数部分に規定さ
れる回数について上記基準クロックのタイミングでその
バーニアデータを累積するためのバーニアアキュムレー
タであり、そのバーニアアキュムレータは上記モードコ
ントロール信号によりリセットされる請求項13に記載
のイベント型テストシステム。 - 【請求項15】 上記イベントスケーリング出力ロジッ
クは、 上記イベントバーニア・スケーリングロジックの上記ス
ケーリングカウンタからのカウントデータが与えられ、
そのカウントデータと上記バーニアアキュムレータから
のオーバーフローデータを比較し、両者が一致するとき
は一致信号を発生する比較器と、 上記比較器からの一致信号と上記イベントカウント・ス
テートマシンからの出力信号が与えられ、上記イベント
ジェネレータに供給するイベントスタート信号を発生す
るためのアンド回路とにより構成される請求項14に記
載のイベント型テストシステム。 - 【請求項16】 上記DUTに与えたテスト信号の結果
としてのそのDUTの出力信号をストローブ信号のタイ
ミングで期待値と比較してその結果の不良情報を格納す
るためのフェイルメモリをさらに有する請求項1に記載
のイベント型テストシステム。 - 【請求項17】 上記DUTと上記イベントジェネレー
タの間にさらにピンエレクトロニクスを有する請求項1
に記載のイベント型テストシステム。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/286226 | 1999-04-05 | ||
US09/286,226 US6557133B1 (en) | 1999-04-05 | 1999-04-05 | Scaling logic for event based test system |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000321340A true JP2000321340A (ja) | 2000-11-24 |
JP4471446B2 JP4471446B2 (ja) | 2010-06-02 |
Family
ID=23097645
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000106728A Expired - Lifetime JP4471446B2 (ja) | 1999-04-05 | 2000-04-04 | イベント型テストシステム |
Country Status (5)
Country | Link |
---|---|
US (1) | US6557133B1 (ja) |
JP (1) | JP4471446B2 (ja) |
KR (1) | KR100493350B1 (ja) |
DE (1) | DE10016611A1 (ja) |
TW (1) | TW454379B (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100506771B1 (ko) * | 1999-09-25 | 2005-08-10 | 가부시키가이샤 어드밴티스트 | 이벤트 기반 반도체 테스트 시스템 |
JP2010519527A (ja) * | 2007-03-30 | 2010-06-03 | ミツビシ・エレクトリック・アールアンドディー・センター・ヨーロッパ・ビーヴィ | 時間遅延測定 |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6678643B1 (en) * | 1999-06-28 | 2004-01-13 | Advantest Corp. | Event based semiconductor test system |
US6377065B1 (en) * | 2000-04-13 | 2002-04-23 | Advantest Corp. | Glitch detection for semiconductor test system |
US6404218B1 (en) * | 2000-04-24 | 2002-06-11 | Advantest Corp. | Multiple end of test signal for event based test system |
US6859902B1 (en) * | 2000-10-02 | 2005-02-22 | Credence Systems Corporation | Method and apparatus for high speed IC test interface |
CN100409175C (zh) * | 2001-03-15 | 2008-08-06 | 罗伯特-博希股份公司 | 在具有至少一个用户的总线***中形成时钟脉冲的方法和装置,总线***和用户 |
US7171602B2 (en) * | 2001-12-31 | 2007-01-30 | Advantest Corp. | Event processing apparatus and method for high speed event based test system |
DE10392497T5 (de) * | 2002-04-11 | 2005-02-17 | Advantest Corp. | Herstellungsverfahren und Herstellungsvorrichtung zum Vermeiden eines Prototypen-Aufschubs bei der ASIC/SOC-Herstellung |
US7089135B2 (en) * | 2002-05-20 | 2006-08-08 | Advantest Corp. | Event based IC test system |
TWI284743B (en) * | 2002-07-13 | 2007-08-01 | Advantest Corp | Event pipeline and summing method and apparatus for event based test system |
US6879927B1 (en) * | 2003-07-21 | 2005-04-12 | Credence Systems Corporation | Communication interface for virtual IC tester |
US7615990B1 (en) | 2007-06-28 | 2009-11-10 | Credence Systems Corporation | Loadboard enhancements for automated test equipment |
GB2560086B (en) * | 2015-09-09 | 2020-02-05 | Imagination Tech Ltd | Synchronising devices |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5282213A (en) * | 1991-01-02 | 1994-01-25 | Compaq Computer Corporation | Computer-based logic analyzer timing and analysis system |
US5740086A (en) * | 1996-01-11 | 1998-04-14 | Advantest Corp. | Semiconductor test system linked to cad data |
US6226765B1 (en) * | 1999-02-26 | 2001-05-01 | Advantest Corp. | Event based test system data memory compression |
-
1999
- 1999-04-05 US US09/286,226 patent/US6557133B1/en not_active Expired - Fee Related
-
2000
- 2000-03-31 TW TW089106018A patent/TW454379B/zh not_active IP Right Cessation
- 2000-04-04 DE DE10016611A patent/DE10016611A1/de not_active Withdrawn
- 2000-04-04 JP JP2000106728A patent/JP4471446B2/ja not_active Expired - Lifetime
- 2000-04-04 KR KR10-2000-0017509A patent/KR100493350B1/ko not_active IP Right Cessation
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100506771B1 (ko) * | 1999-09-25 | 2005-08-10 | 가부시키가이샤 어드밴티스트 | 이벤트 기반 반도체 테스트 시스템 |
JP2010519527A (ja) * | 2007-03-30 | 2010-06-03 | ミツビシ・エレクトリック・アールアンドディー・センター・ヨーロッパ・ビーヴィ | 時間遅延測定 |
Also Published As
Publication number | Publication date |
---|---|
TW454379B (en) | 2001-09-11 |
DE10016611A1 (de) | 2001-02-08 |
JP4471446B2 (ja) | 2010-06-02 |
US6557133B1 (en) | 2003-04-29 |
KR100493350B1 (ko) | 2005-06-07 |
KR20010006949A (ko) | 2001-01-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100506771B1 (ko) | 이벤트 기반 반도체 테스트 시스템 | |
JP3220480B2 (ja) | 自動テスト装置用イベントシーケンサ | |
JP4471446B2 (ja) | イベント型テストシステム | |
JP3212583B2 (ja) | デルタタイムによるイベント型テストシステム | |
US5768159A (en) | Method of simulating AC timing characteristics of integrated circuits | |
US7216271B2 (en) | Testing apparatus and a testing method | |
US5592659A (en) | Timing signal generator | |
JP2001349930A (ja) | イベント型半導体テストシステム | |
US5581699A (en) | System and method for testing a clock signal | |
US5311486A (en) | Timing generation in an automatic electrical test system | |
JP4330284B2 (ja) | テストパターンやストローブ信号の発生装置及びタイミングデータへの遅延時間の挿入方法 | |
US7010452B2 (en) | Event pipeline and summing method and apparatus for event based test system | |
KR940001682B1 (ko) | 타이밍신호 발생기 | |
US7171602B2 (en) | Event processing apparatus and method for high speed event based test system | |
US6829548B2 (en) | DLL static phase error measurement technique | |
JP3693930B2 (ja) | Pll回路のシミュレーション方法およびシミュレーション・プログラム | |
CN1244820C (zh) | 基于事件的半导体测试*** | |
JPH026769A (ja) | テスターのタイミング信号発生回路 | |
JPH07209388A (ja) | タイミング信号発生装置 | |
JPH04265872A (ja) | Icテスターのタイミング発生回路 | |
US20070115734A1 (en) | Method of operating an integrated circuit tester employing a float-to-ratio conversion with denominator limiting | |
JP2000122846A (ja) | 集積回路装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20041214 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061218 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100202 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100302 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130312 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |