JP3039393B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
に関し、特にＣＭＯＳ型の基本セルから成るゲートアレ
イ方式の半導体集積回路装置に関する。
に関し、特にＣＭＯＳ型の基本セルから成るゲートアレ
イ方式の半導体集積回路装置に関する。
【０００２】
【従来の技術】近年、この種のゲートアレイ方式の半導
体集積回路装置は、コンピュータ支援設計・製造（ＣＡ
Ｄ，ＣＡＭ）技術の適用により、短納期かつ低コストで
設計及び製造できるので、パソコン、通信機器、家電製
品等に用いられる多品種少量生産の半導体集積回路装置
として広く使用されるようになってきている。
体集積回路装置は、コンピュータ支援設計・製造（ＣＡ
Ｄ，ＣＡＭ）技術の適用により、短納期かつ低コストで
設計及び製造できるので、パソコン、通信機器、家電製
品等に用いられる多品種少量生産の半導体集積回路装置
として広く使用されるようになってきている。
【０００３】一般的なこの種の従来の第１の半導体集積
回路装置の半導体チップ上の内部領域内に並べて形成さ
れた複数のＣＭＯＳ型の基本セルの１つをレイアウト平
面図で示す図７を参照すると、この従来の第１の半導体
集積回路装置のＣＭＯＳ型基本セルは、Ｎ型拡散領域
（Ｎ型領域）１，４と、Ｐ型拡散領域（Ｐ型領域）２，
３とを含み、Ｐ型拡散領域（Ｐ型領域）２に形成されチ
ャネル幅とチャネル長が同一の２個のＰチャネル型ＭＯ
ＳトランジスタＰ１，Ｐ２と、同様にＮ型拡散領域（Ｎ
型領域）４に形成されチャネル幅とチャネル長が同一の
２個のＮチャネル型ＭＯＳトランジスタＮ１，Ｎ２とに
より構成されている。
回路装置の半導体チップ上の内部領域内に並べて形成さ
れた複数のＣＭＯＳ型の基本セルの１つをレイアウト平
面図で示す図７を参照すると、この従来の第１の半導体
集積回路装置のＣＭＯＳ型基本セルは、Ｎ型拡散領域
（Ｎ型領域）１，４と、Ｐ型拡散領域（Ｐ型領域）２，
３とを含み、Ｐ型拡散領域（Ｐ型領域）２に形成されチ
ャネル幅とチャネル長が同一の２個のＰチャネル型ＭＯ
ＳトランジスタＰ１，Ｐ２と、同様にＮ型拡散領域（Ｎ
型領域）４に形成されチャネル幅とチャネル長が同一の
２個のＮチャネル型ＭＯＳトランジスタＮ１，Ｎ２とに
より構成されている。
【０００４】Ｐ型領域２内にＰチャネル型ＭＯＳトラン
ジスタＰ１，Ｐ２のソ−ス／ドレイン（トランジスタ）
領域５〜７を含み、Ｎ型領域４内にＮチャネル型ＭＯＳ
トランジスタＮ１，Ｎ２のトランジスタ領域８〜１０を
含む。
ジスタＰ１，Ｐ２のソ−ス／ドレイン（トランジスタ）
領域５〜７を含み、Ｎ型領域４内にＮチャネル型ＭＯＳ
トランジスタＮ１，Ｎ２のトランジスタ領域８〜１０を
含む。
【０００５】Ｐ，Ｎ各チャネル型ＭＯＳトランジスタＰ
１，Ｎ１の組及びＰ２，Ｎ２の組はそれぞれポリシリコ
ンで形成した共通のゲ−ト電極（ポリシリゲート）Ｇ
１，Ｇ２を有して構成される。ゲート電極Ｇ１はトラン
ジスタＰ１の上端に配置された上部端子領域Ｕ１とトラ
ンジスタＰ１，Ｎ１の中央部の中央端子領域Ｔ１とトラ
ンジスタＮ１の下端に配置された下部端子領域Ｓ１とか
ら成る。上部端子領域Ｕ１にはゲート端子ＧＴ１を、中
央端子領域Ｔ１にはゲート端子ＧＴ２，ＧＴ５を、下部
端子領域Ｓ１にはゲート端子ＧＴ６をそれぞれ配置す
る。ゲート電極Ｇ２はトランジスタＰ２の上端に配置さ
れた上部端子領域Ｕ２とトランジスタＰ２，Ｎ２の中央
部の中央端子領域Ｔ２とトランジスタＮ２の下端に配置
された下部端子領域Ｓ２とから成る。上部端子領域Ｕ２
にはゲート端子ＧＴ３を、中央端子領域Ｔ２にはゲート
端子ＧＴ４，ＧＴ７を、下部端子領域Ｓ２にはゲート端
子ＧＴ８をそれぞれ配置する。
１，Ｎ１の組及びＰ２，Ｎ２の組はそれぞれポリシリコ
ンで形成した共通のゲ−ト電極（ポリシリゲート）Ｇ
１，Ｇ２を有して構成される。ゲート電極Ｇ１はトラン
ジスタＰ１の上端に配置された上部端子領域Ｕ１とトラ
ンジスタＰ１，Ｎ１の中央部の中央端子領域Ｔ１とトラ
ンジスタＮ１の下端に配置された下部端子領域Ｓ１とか
ら成る。上部端子領域Ｕ１にはゲート端子ＧＴ１を、中
央端子領域Ｔ１にはゲート端子ＧＴ２，ＧＴ５を、下部
端子領域Ｓ１にはゲート端子ＧＴ６をそれぞれ配置す
る。ゲート電極Ｇ２はトランジスタＰ２の上端に配置さ
れた上部端子領域Ｕ２とトランジスタＰ２，Ｎ２の中央
部の中央端子領域Ｔ２とトランジスタＮ２の下端に配置
された下部端子領域Ｓ２とから成る。上部端子領域Ｕ２
にはゲート端子ＧＴ３を、中央端子領域Ｔ２にはゲート
端子ＧＴ４，ＧＴ７を、下部端子領域Ｓ２にはゲート端
子ＧＴ８をそれぞれ配置する。
【０００６】また、このレイアウト平面図には、設計支
援用に基本セルの各部の位置座標を指示する横方向の格
子Ｋ１〜Ｋ１２と縦方向の格子ＫＡ〜ＫＤを示す。公知
のようにこの種の半導体集積回路装置では、全ての配線
をこれらの格子に沿って配設する。
援用に基本セルの各部の位置座標を指示する横方向の格
子Ｋ１〜Ｋ１２と縦方向の格子ＫＡ〜ＫＤを示す。公知
のようにこの種の半導体集積回路装置では、全ての配線
をこれらの格子に沿って配設する。
【０００７】図７を再度参照すると、ゲート端子ＧＴ
２，ＧＴ４は中央部の格子Ｋ６上に、ゲート端子ＧＴ
５，ＧＴ７は格子Ｋ７上に配置されている。しかし、格
子ＫＣと格子Ｋ６，Ｋ７との交点にはゲート端子は配置
されておらず未使用の状態である。
２，ＧＴ４は中央部の格子Ｋ６上に、ゲート端子ＧＴ
５，ＧＴ７は格子Ｋ７上に配置されている。しかし、格
子ＫＣと格子Ｋ６，Ｋ７との交点にはゲート端子は配置
されておらず未使用の状態である。
【０００８】次に、図７の基本セルで構成したバッファ
回路の等価回路とそのレイアウト図をそれぞれ示す図８
（Ａ），（Ｂ）を参照すると、この回路はトランジスタ
ＰＭ１，ＮＭ１及びトランジスタＰＭ２，ＮＭ２からそ
れぞれ成る２段のＣＭＯＳインバータを備える。ここ
で、説明の便宜上、以下、等価回路のトランジスタをＰ
Ｍ１，ＮＭ１等と表し、レイアウト図のトランジスタを
Ｐ１，Ｎ１等と表示することにすると、トランジスタＰ
Ｍ１，ＰＭ２，ＮＭ１，ＮＭ２は、それぞれ、トランジ
スタＰ２，Ｐ１，Ｎ２，Ｎ１に対応する。
回路の等価回路とそのレイアウト図をそれぞれ示す図８
（Ａ），（Ｂ）を参照すると、この回路はトランジスタ
ＰＭ１，ＮＭ１及びトランジスタＰＭ２，ＮＭ２からそ
れぞれ成る２段のＣＭＯＳインバータを備える。ここ
で、説明の便宜上、以下、等価回路のトランジスタをＰ
Ｍ１，ＮＭ１等と表し、レイアウト図のトランジスタを
Ｐ１，Ｎ１等と表示することにすると、トランジスタＰ
Ｍ１，ＰＭ２，ＮＭ１，ＮＭ２は、それぞれ、トランジ
スタＰ２，Ｐ１，Ｎ２，Ｎ１に対応する。
【０００９】図８（Ｂ）を再度参照すると、１段目のイ
ンバータのトランジスタＰＭ１，ＮＭ１対応のトランジ
スタＰ２，Ｎ２から２段目のインバータのトランジスタ
ＰＭ２，ＮＭ２対応のトランジスタＰ１，Ｎ１への出力
信号配線及びこれらトランジスタＰ１，Ｎ１のゲート入
力配線を配設する場合、トランジスタＰ２，Ｎ２のゲ−
ト端子の位置は中央端子領域Ｔ２の２つの端子ＧＴ４か
ＧＴ７のどちらかでなければならない。ここでは、トラ
ンジスタＰ２，Ｎ２のゲ−ト端子の位置をＧＴ４とし、
入力端子Ｈ０１を端子ＧＴ４に接続した例を示す。
ンバータのトランジスタＰＭ１，ＮＭ１対応のトランジ
スタＰ２，Ｎ２から２段目のインバータのトランジスタ
ＰＭ２，ＮＭ２対応のトランジスタＰ１，Ｎ１への出力
信号配線及びこれらトランジスタＰ１，Ｎ１のゲート入
力配線を配設する場合、トランジスタＰ２，Ｎ２のゲ−
ト端子の位置は中央端子領域Ｔ２の２つの端子ＧＴ４か
ＧＴ７のどちらかでなければならない。ここでは、トラ
ンジスタＰ２，Ｎ２のゲ−ト端子の位置をＧＴ４とし、
入力端子Ｈ０１を端子ＧＴ４に接続した例を示す。
【００１０】トランジスタＰＭ１，ＮＭ１対応のトラン
ジスタＰ２，Ｎ２の出力信号配線Ｗ１はＰ型のトランジ
スタ領域６とＮ型のトランジスタ領域９の直線上にある
格子ＫＣ上に配設し、中央端子領域Ｔ２上のトランジス
タＰ２，Ｎ２の入力ゲ−ト端子ＧＴ４を避けて、トラン
ジスタＰ１，Ｎ１の入力ゲ−ト端子位置対応の中央端子
領域Ｔ１上（格子ＫＢ−Ｋ７）のゲート端子ＧＴ５に結
線する。また、トランジスタＰ１，Ｎ１の入力ゲ−ト端
子位置が中央端子領域Ｔ１上のＧＴ５に有るため、トラ
ンジスタＰＭ２，ＮＭ２対応のトランジスタＰ１，Ｎ１
の出力端子Ｎ０１への配線Ｗ２は中央端子領域Ｔ１の外
側格子上を使用した配線になる。
ジスタＰ２，Ｎ２の出力信号配線Ｗ１はＰ型のトランジ
スタ領域６とＮ型のトランジスタ領域９の直線上にある
格子ＫＣ上に配設し、中央端子領域Ｔ２上のトランジス
タＰ２，Ｎ２の入力ゲ−ト端子ＧＴ４を避けて、トラン
ジスタＰ１，Ｎ１の入力ゲ−ト端子位置対応の中央端子
領域Ｔ１上（格子ＫＢ−Ｋ７）のゲート端子ＧＴ５に結
線する。また、トランジスタＰ１，Ｎ１の入力ゲ−ト端
子位置が中央端子領域Ｔ１上のＧＴ５に有るため、トラ
ンジスタＰＭ２，ＮＭ２対応のトランジスタＰ１，Ｎ１
の出力端子Ｎ０１への配線Ｗ２は中央端子領域Ｔ１の外
側格子上を使用した配線になる。
【００１１】次に、図１の基本セル２個を使用して構成
した３入力ＡＮＤ回路の等価回路とそのレイアウト図を
それぞれ示す図９（Ａ），（Ｂ）を参照すると、この回
路は線対称に配列した基本セルＣ１，Ｃ２の２セルの範
囲に形成したトランジスタＰＭ１〜ＰＭ３とトランジス
タＮＭ１〜ＮＭ３とから成るＮＯＲ回路とトランジスタ
ＰＭ４，ＮＭ４から成るＣＭＯＳインバータを備える。
した３入力ＡＮＤ回路の等価回路とそのレイアウト図を
それぞれ示す図９（Ａ），（Ｂ）を参照すると、この回
路は線対称に配列した基本セルＣ１，Ｃ２の２セルの範
囲に形成したトランジスタＰＭ１〜ＰＭ３とトランジス
タＮＭ１〜ＮＭ３とから成るＮＯＲ回路とトランジスタ
ＰＭ４，ＮＭ４から成るＣＭＯＳインバータを備える。
【００１２】図９（Ｂ）を参照すると、基本セルＣ１の
トランジスタ領域１５〜１７，１８〜２０と基本セルＣ
２のトランジスタ領域２５〜２７，２８〜３０を線対称
に配列し、Ｐチャネル型ＭＯＳトランジスタＰ１１，Ｐ
１２，Ｐ２１，Ｐ２２と、Ｎチャネル型ＭＯＳトランジ
スタＮ１１，Ｎ１２，Ｎ２１，Ｎ２２とを形成してい
る。等価回路のトランジスタＰＭ１，ＰＭ２，ＰＭ３，
ＰＭ４，ＮＭ１，ＮＭ２，ＮＭ３，ＮＭ４の各々は、ト
ランジスタＰ１１，Ｐ１２，Ｐ２２，Ｐ２１，Ｎ１１，
Ｎ１２，Ｎ２２，Ｎ２１の各々にそれぞれ対応する。
トランジスタ領域１５〜１７，１８〜２０と基本セルＣ
２のトランジスタ領域２５〜２７，２８〜３０を線対称
に配列し、Ｐチャネル型ＭＯＳトランジスタＰ１１，Ｐ
１２，Ｐ２１，Ｐ２２と、Ｎチャネル型ＭＯＳトランジ
スタＮ１１，Ｎ１２，Ｎ２１，Ｎ２２とを形成してい
る。等価回路のトランジスタＰＭ１，ＰＭ２，ＰＭ３，
ＰＭ４，ＮＭ１，ＮＭ２，ＮＭ３，ＮＭ４の各々は、ト
ランジスタＰ１１，Ｐ１２，Ｐ２２，Ｐ２１，Ｎ１１，
Ｎ１２，Ｎ２２，Ｎ２１の各々にそれぞれ対応する。
【００１３】等価回路のトランジスタＰＭ１，ＰＭ２，
ＰＭ３，ＮＭ１対応のトランジスタＰ１１，Ｐ１２，Ｐ
２２，Ｎ１１の各ドレインの共通接続した出力信号用の
配線Ｗ３をトランジスタＰＭ４，ＮＭ４対応のトランジ
スタＰ２１，Ｎ２１の入力用ゲ−ト端子ＧＴ２２に結線
する。この場合、入力端子Ｈ０１に結線するトランジス
タＰ１１，Ｎ１１のゲ−ト端子が中央端子領域Ｔ１１す
なわち格子ＫＢ１−Ｋ７上のゲート端子ＧＴ１５に配置
されている。そのためトランジスタＰ１１，Ｎ１１の出
力信号配線Ｗ３は中央端子領域Ｔ１１の外側の格子を使
用した配線となる。また、トランジスタＰＭ４，ＮＭ４
対応トランジスタＰ２１，Ｎ２１の入力ゲ−ト端子位置
が格子ＫＢ２−Ｋ６上すなわち中央端子領域Ｔ２１にあ
るため、出力端子Ｎ０１への配線Ｗ４は、中央端子領域
Ｔ２１の外側格子を使用した配線となる。
ＰＭ３，ＮＭ１対応のトランジスタＰ１１，Ｐ１２，Ｐ
２２，Ｎ１１の各ドレインの共通接続した出力信号用の
配線Ｗ３をトランジスタＰＭ４，ＮＭ４対応のトランジ
スタＰ２１，Ｎ２１の入力用ゲ−ト端子ＧＴ２２に結線
する。この場合、入力端子Ｈ０１に結線するトランジス
タＰ１１，Ｎ１１のゲ−ト端子が中央端子領域Ｔ１１す
なわち格子ＫＢ１−Ｋ７上のゲート端子ＧＴ１５に配置
されている。そのためトランジスタＰ１１，Ｎ１１の出
力信号配線Ｗ３は中央端子領域Ｔ１１の外側の格子を使
用した配線となる。また、トランジスタＰＭ４，ＮＭ４
対応トランジスタＰ２１，Ｎ２１の入力ゲ−ト端子位置
が格子ＫＢ２−Ｋ６上すなわち中央端子領域Ｔ２１にあ
るため、出力端子Ｎ０１への配線Ｗ４は、中央端子領域
Ｔ２１の外側格子を使用した配線となる。
【００１４】上述したように、従来の第１の半導体集積
回路装置は、例えば、バッファ回路の１段目のインバー
タのトランジスタＰＭ１，ＮＭ１を形成するのに必要な
入力端子としてコンタクトＣＴの配置可能なゲ−ト端子
位置は中央端子領域Ｔ２上の格子ＫＤ−Ｋ６とＫＤ−Ｋ
７の２カ所のみである。トランジスタＰＭ１，ＮＭ１の
出力用配線Ｗ１は入力端子Ｈ０１を避けて配線するた
め、トランジスタ領域６，９の直線上の格子ＫＣ上に配
線せざるを得ない。また、２段目のインバータのトラン
ジスタＰ２，Ｎ２の入力端子も中央端子領域Ｔ１上の限
定された格子ＫＢ上の端子ＧＴ５またはＧＴ２に配置せ
ざるを得ず、さらに、出力端子Ｎ０１への配線Ｗ２など
も入力端子を避けて配線するため、トランジスタ領域
５，８の外側の格子上で配線しなければならない。この
従来の基本セルの構成では配線自由度が小さく、配線長
も長くなり、配線抵抗、配線負荷容量などから伝達遅延
時間増大などの問題が出てきた。また、トランジスタ領
域外に配線がはみ出すので、チップ面積の利用効率も低
下する。
回路装置は、例えば、バッファ回路の１段目のインバー
タのトランジスタＰＭ１，ＮＭ１を形成するのに必要な
入力端子としてコンタクトＣＴの配置可能なゲ−ト端子
位置は中央端子領域Ｔ２上の格子ＫＤ−Ｋ６とＫＤ−Ｋ
７の２カ所のみである。トランジスタＰＭ１，ＮＭ１の
出力用配線Ｗ１は入力端子Ｈ０１を避けて配線するた
め、トランジスタ領域６，９の直線上の格子ＫＣ上に配
線せざるを得ない。また、２段目のインバータのトラン
ジスタＰ２，Ｎ２の入力端子も中央端子領域Ｔ１上の限
定された格子ＫＢ上の端子ＧＴ５またはＧＴ２に配置せ
ざるを得ず、さらに、出力端子Ｎ０１への配線Ｗ２など
も入力端子を避けて配線するため、トランジスタ領域
５，８の外側の格子上で配線しなければならない。この
従来の基本セルの構成では配線自由度が小さく、配線長
も長くなり、配線抵抗、配線負荷容量などから伝達遅延
時間増大などの問題が出てきた。また、トランジスタ領
域外に配線がはみ出すので、チップ面積の利用効率も低
下する。
【００１５】上記問題点の解決を図った、特開平７―１
３０９７２号公報記載の従来の第２の半導体集積回路装
置は、Ｐ型及びＮ型各トランランジスタ領域の一部を突
出させた構造にし、これらの突出部を電源線へ接続する
ことにより、配線用格子の削減を図っている。
３０９７２号公報記載の従来の第２の半導体集積回路装
置は、Ｐ型及びＮ型各トランランジスタ領域の一部を突
出させた構造にし、これらの突出部を電源線へ接続する
ことにより、配線用格子の削減を図っている。
【００１６】また、特開平３−１２３０７６号公報記載
の従来の第３の半導体集積回路装置は、ファンクション
ブロック間の配線を行うための通常の接続配線層とは独
立した配線層を設けることにより配線効率を上げてい
る。
の従来の第３の半導体集積回路装置は、ファンクション
ブロック間の配線を行うための通常の接続配線層とは独
立した配線層を設けることにより配線効率を上げてい
る。
【００１７】
【発明が解決しようとする課題】上述した従来の第１の
半導体集積回路装置は、入力端子及び出力端子が配置可
能なゲート端子位置がセル中央のＰ，Ｎ各チャネルトラ
ンジスタ領域境界部のゲート端子領域内の２箇所に限定
されているため、これら入力端子及び出力端子にそれぞ
れ接続する入出力配線のいずれか一方はセルのトランジ
スタ領域外を経由せざるを得ないため配線自由度が小さ
く、配線長も長くなり、配線抵抗、配線負荷容量等に起
因して伝達遅延時間増大するという欠点があった。ま
た、トランジスタ領域外に配線がはみ出すので、チップ
面積の利用効率が低下するという欠点があった。
半導体集積回路装置は、入力端子及び出力端子が配置可
能なゲート端子位置がセル中央のＰ，Ｎ各チャネルトラ
ンジスタ領域境界部のゲート端子領域内の２箇所に限定
されているため、これら入力端子及び出力端子にそれぞ
れ接続する入出力配線のいずれか一方はセルのトランジ
スタ領域外を経由せざるを得ないため配線自由度が小さ
く、配線長も長くなり、配線抵抗、配線負荷容量等に起
因して伝達遅延時間増大するという欠点があった。ま
た、トランジスタ領域外に配線がはみ出すので、チップ
面積の利用効率が低下するという欠点があった。
【００１８】また、上記欠点のうちのチップ面積の利用
効率の改善を図った従来の第２の半導体集積回路装置
は、トランジスタ領域の変形による電源及び接地への直
接接続によりトランジスタ領域以外に拡散領域を設ける
ために拡散抵抗や電流等のトランジスタ特性に影響し所
望特性の達成の困難要因となるという欠点があった。
効率の改善を図った従来の第２の半導体集積回路装置
は、トランジスタ領域の変形による電源及び接地への直
接接続によりトランジスタ領域以外に拡散領域を設ける
ために拡散抵抗や電流等のトランジスタ特性に影響し所
望特性の達成の困難要因となるという欠点があった。
【００１９】さらに、ファンクションブロック間の接続
に、通常使用しない独立の接続配線層を設けることによ
り配線領域の効率化を図った従来の第３の半導体集積回
路装置は、新たに配線層を設けることによりこの１層分
の増加コストがかかる上に配線抵抗も増大するという欠
点があった。
に、通常使用しない独立の接続配線層を設けることによ
り配線領域の効率化を図った従来の第３の半導体集積回
路装置は、新たに配線層を設けることによりこの１層分
の増加コストがかかる上に配線抵抗も増大するという欠
点があった。
【００２０】
【課題を解決するための手段】本発明の半導体集積回路
装置は、ＣＭＯＳ型基本セルを複数個配列して構成し予
め定めたピッチでそれぞれ設定した横方向の横格子及び
縦方向の縦格子に基づきこのＣＭＯＳ型基本セル内部の
位置座標を設定したゲートアレイ方式の半導体集積回路
装置において、前記ＣＭＯＳ型基本セルが、少なくとも
前記縦格子を３本分を含む第１の導電型の拡散領域の中
央の第２の縦格子に沿って形成されたソース領域又はド
レイン領域である第１のトランジスタ領域を共有しそれ
ぞれ前記第２の縦格子の左の第１及び右の第３の縦格子
の各々に沿ってそれぞれ形成された第１の導電型の第
１，第２のトランジスタと、前記第１のトランジスタ領
域から縦方向に前記横格子の２本の格子である第１，第
２の横格子を含む幅の中央部を介して配置した第２の導
電型の拡散領域の前記第２の縦格子に沿って形成された
ソース領域又はドレイン領域である第２のトランジスタ
領域を共有しそれぞれ前記第１及び第３の縦格子の各々
に沿ってそれぞれ形成された第２の導電型の第３，第４
のトランジスタと、前記第１の縦格子と第２の縦格子の
間に配置され前記中央部の左側を占有しゲート配線用端
子を配置する第１の中央端子領域を有し前記第１のトラ
ンジスタと前記第３のトランジスタとの共通の第１のゲ
ート電極と、前記第２の縦格子と第３の縦格子の間に配
置され前記中央部の右側を占有しゲート配線用端子を配
置する第２の中央端子領域を有し前記第２のトランジス
タと前記第４のトランジスタとの共通の第２のゲート電
極とを備え、前記第１及び第２の中央端子領域にわたっ
て含まれる前記第１〜第３の縦格子と前記第１，第２の
横格子との交点の各々にのみ配置可能な前記ゲート配線
用端子の配置用の端子配置候補点をこれら第１及び第２
の中央端子領域の両方を合計して少なくとも６つを有し
て構成されている。
装置は、ＣＭＯＳ型基本セルを複数個配列して構成し予
め定めたピッチでそれぞれ設定した横方向の横格子及び
縦方向の縦格子に基づきこのＣＭＯＳ型基本セル内部の
位置座標を設定したゲートアレイ方式の半導体集積回路
装置において、前記ＣＭＯＳ型基本セルが、少なくとも
前記縦格子を３本分を含む第１の導電型の拡散領域の中
央の第２の縦格子に沿って形成されたソース領域又はド
レイン領域である第１のトランジスタ領域を共有しそれ
ぞれ前記第２の縦格子の左の第１及び右の第３の縦格子
の各々に沿ってそれぞれ形成された第１の導電型の第
１，第２のトランジスタと、前記第１のトランジスタ領
域から縦方向に前記横格子の２本の格子である第１，第
２の横格子を含む幅の中央部を介して配置した第２の導
電型の拡散領域の前記第２の縦格子に沿って形成された
ソース領域又はドレイン領域である第２のトランジスタ
領域を共有しそれぞれ前記第１及び第３の縦格子の各々
に沿ってそれぞれ形成された第２の導電型の第３，第４
のトランジスタと、前記第１の縦格子と第２の縦格子の
間に配置され前記中央部の左側を占有しゲート配線用端
子を配置する第１の中央端子領域を有し前記第１のトラ
ンジスタと前記第３のトランジスタとの共通の第１のゲ
ート電極と、前記第２の縦格子と第３の縦格子の間に配
置され前記中央部の右側を占有しゲート配線用端子を配
置する第２の中央端子領域を有し前記第２のトランジス
タと前記第４のトランジスタとの共通の第２のゲート電
極とを備え、前記第１及び第２の中央端子領域にわたっ
て含まれる前記第１〜第３の縦格子と前記第１，第２の
横格子との交点の各々にのみ配置可能な前記ゲート配線
用端子の配置用の端子配置候補点をこれら第１及び第２
の中央端子領域の両方を合計して少なくとも６つを有し
て構成されている。
【００２１】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図７と共通の構成要素には共通の文字／数字を用いて
レイアウト平面図で示す図１を参照すると、この図に示
す本実施の形態の半導体集積回路装置のＣＭＯＳ型基本
セルは、従来と共通のＮ型拡散領域（Ｎ型領域）１，４
と、Ｐ型拡散領域（Ｐ型領域）２，３とを含み、Ｐ型拡
散領域（Ｐ型領域）２に形成されたＰチャネル型ＭＯＳ
トランジスタＰ１， Ｐ２と、同様にＮ型拡散領域（Ｎ
型領域）４に形成されたＮチャネル型ＭＯＳトランジス
タＮ１，Ｎ２とを含む。
を図７と共通の構成要素には共通の文字／数字を用いて
レイアウト平面図で示す図１を参照すると、この図に示
す本実施の形態の半導体集積回路装置のＣＭＯＳ型基本
セルは、従来と共通のＮ型拡散領域（Ｎ型領域）１，４
と、Ｐ型拡散領域（Ｐ型領域）２，３とを含み、Ｐ型拡
散領域（Ｐ型領域）２に形成されたＰチャネル型ＭＯＳ
トランジスタＰ１， Ｐ２と、同様にＮ型拡散領域（Ｎ
型領域）４に形成されたＮチャネル型ＭＯＳトランジス
タＮ１，Ｎ２とを含む。
【００２２】Ｐ，Ｎ各チャネル型ＭＯＳトランジスタＰ
１，Ｎ１の組及びＰ２，Ｎ２の組はそれぞれポリシリコ
ンで形成した共通のゲ−ト電極（ポリシリゲート）Ｇ
１，Ｇ２を有して構成される。
１，Ｎ１の組及びＰ２，Ｎ２の組はそれぞれポリシリコ
ンで形成した共通のゲ−ト電極（ポリシリゲート）Ｇ
１，Ｇ２を有して構成される。
【００２３】ゲート電極Ｇ１は、従来と共通の上部端子
領域Ｕ１と下部端子領域Ｓ１とに加えて、トランジスタ
Ｐ１，Ｎ１の中央部に３個のゲート端子ＧＴ２，ＧＴ
５，ＧＴ１０を有する単位回路ブロックの入出力端子の
配置用の中央端子領域Ｔ１Ａを有する。また、ゲート電
極Ｇ２は、従来と共通の上部端子領域Ｕ２と下部端子領
域Ｓ２とに加えて、トランジスタＰ２，Ｎ２の中央部に
３個のゲート端子ＧＴ４，ＧＴ７，ＧＴ９を有する単位
回路ブロックの入出力端子の配置用の中央端子領域Ｔ２
Ａを有する。これにより、従来未利用のＫＣ−Ｋ６，Ｋ
７の２つの格子を有効に使用できる。
領域Ｕ１と下部端子領域Ｓ１とに加えて、トランジスタ
Ｐ１，Ｎ１の中央部に３個のゲート端子ＧＴ２，ＧＴ
５，ＧＴ１０を有する単位回路ブロックの入出力端子の
配置用の中央端子領域Ｔ１Ａを有する。また、ゲート電
極Ｇ２は、従来と共通の上部端子領域Ｕ２と下部端子領
域Ｓ２とに加えて、トランジスタＰ２，Ｎ２の中央部に
３個のゲート端子ＧＴ４，ＧＴ７，ＧＴ９を有する単位
回路ブロックの入出力端子の配置用の中央端子領域Ｔ２
Ａを有する。これにより、従来未利用のＫＣ−Ｋ６，Ｋ
７の２つの格子を有効に使用できる。
【００２４】次に、図１の基本セルで構成した従来と共
通のバッファ回路のレイアウト図を図８と共通の構成要
素には共通の文字／数字を用いて示す図２を参照する
と、上述のように、従来未使用であった中央端子領域Ｔ
２Ａ，Ｔ１Ａの各々の格子ＫＣ−Ｋ６，ＫＣ−Ｋ７がそ
れぞれゲート端子ＧＴ９，ＧＴ１０として使用可能であ
る。これにより、１段目のインバータのトランジスタＰ
Ｍ１，ＮＭ１対応のトランジスタＰ２，Ｎ２から２段目
のインバータのトランジスタＰＭ２，ＮＭ２対応のトラ
ンジスタＰ１，Ｎ１への出力信号線及びこれらトランジ
スタＰ１，Ｎ１のゲート入力信号線の配線Ｗ１Ａは、ト
ランジスタＰ２の格子ＫＤ−Ｋ４，ＫＤ−Ｋ５の接続端
子ＣＴから中央端子領域Ｔ２Ａを通過して直接トランジ
スタＮ２の格子ＫＤ−Ｋ８，ＫＤ−Ｋ９の接続端子と接
続し、中央端子領域Ｔ２Ａ上の格子ＫＤ−Ｋ７から中央
端子領域Ｔ２Ａ上の端子ＧＴ１０に結線する。これによ
り、従来のバッファ回路と比較して４格子分の配線領域
を削減できる。
通のバッファ回路のレイアウト図を図８と共通の構成要
素には共通の文字／数字を用いて示す図２を参照する
と、上述のように、従来未使用であった中央端子領域Ｔ
２Ａ，Ｔ１Ａの各々の格子ＫＣ−Ｋ６，ＫＣ−Ｋ７がそ
れぞれゲート端子ＧＴ９，ＧＴ１０として使用可能であ
る。これにより、１段目のインバータのトランジスタＰ
Ｍ１，ＮＭ１対応のトランジスタＰ２，Ｎ２から２段目
のインバータのトランジスタＰＭ２，ＮＭ２対応のトラ
ンジスタＰ１，Ｎ１への出力信号線及びこれらトランジ
スタＰ１，Ｎ１のゲート入力信号線の配線Ｗ１Ａは、ト
ランジスタＰ２の格子ＫＤ−Ｋ４，ＫＤ−Ｋ５の接続端
子ＣＴから中央端子領域Ｔ２Ａを通過して直接トランジ
スタＮ２の格子ＫＤ−Ｋ８，ＫＤ−Ｋ９の接続端子と接
続し、中央端子領域Ｔ２Ａ上の格子ＫＤ−Ｋ７から中央
端子領域Ｔ２Ａ上の端子ＧＴ１０に結線する。これによ
り、従来のバッファ回路と比較して４格子分の配線領域
を削減できる。
【００２５】また、出力端子Ｎ０１として中央端子領域
Ｔ１Ａ上の端子ＧＴ２を使用できるので、トランジスタ
Ｐ１，Ｎ１の出力端子Ｎ０１への配線Ｗ２はこの端子Ｇ
Ｔ２を経由した単純な直線状の配線でよく、中央端子領
域Ｔ１Ａを避けるための迂回は不要となる。これによ
り、従来のバッファ回路と比較して３格子分の配線領域
を削減できる。
Ｔ１Ａ上の端子ＧＴ２を使用できるので、トランジスタ
Ｐ１，Ｎ１の出力端子Ｎ０１への配線Ｗ２はこの端子Ｇ
Ｔ２を経由した単純な直線状の配線でよく、中央端子領
域Ｔ１Ａを避けるための迂回は不要となる。これによ
り、従来のバッファ回路と比較して３格子分の配線領域
を削減できる。
【００２６】次に、図１の基本セル２個を使用して構成
した従来と共通の３入力ＡＮＤ回路の回路ブロックＢ１
のレイアウト図を図９と共通の構成要素には共通の文字
／数字を用いて示す図３を参照すると、この図に示す本
実施の形態の３入力ＡＮＤ回路の等価回路のトランジス
タＰＭ１，ＰＭ２，ＰＭ３，ＮＭ１対応の回路ブロック
Ｂ１のトランジスタＰ１１，Ｐ１２，Ｐ２２，Ｎ１１の
各ドレインを共通接続した出力信号用の配線Ｗ３Ａを、
中央端子領域Ｔ２１Ａ上のトランジスタＰＭ４，ＮＭ４
対応のトランジスタＰ２１，Ｎ２１の入力用ゲ−ト端子
ＧＴ３０に結線する。具体的には、この配線Ｗ３Ａはト
ランジスタＮ１１のドレインの接続端子ＣＴ（格子ＫＢ
１−Ｋ９，ＫＢ１−Ｋ８）から中央端子領域Ｔ１１Ａ上
の端子ＧＴ５，Ｇ５２（格子ＫＢ１−Ｋ７，ＫＢ１−Ｋ
６）を経由してトランジスタＰ１１上の格子ＫＢ１−Ｋ
５に直線で進み、この格子ＫＢ１−Ｋ５から直角に右転
して格子ＫＣ１−Ｋ５，ＫＤ１−Ｋ５，ＫＤ２−Ｋ５，
ＫＣ２−Ｋ５に直進し、ここで再度右転して中央端子領
域Ｔ２Ａ２の端子ＧＴ２９及び中央端子領域Ｔ２１Ａの
端子ＧＴ３０に接続する。また、入力端子Ｈ０１のゲー
ト端子を中央端子領域Ｔ１１Ａの端子ＧＴ２０に配置で
きる。これにより、配線Ｗ３Ａは従来の中央端子領域Ｔ
１１Ａの回避のための迂回が不要となり、５格子分の配
線領域を削減できる。
した従来と共通の３入力ＡＮＤ回路の回路ブロックＢ１
のレイアウト図を図９と共通の構成要素には共通の文字
／数字を用いて示す図３を参照すると、この図に示す本
実施の形態の３入力ＡＮＤ回路の等価回路のトランジス
タＰＭ１，ＰＭ２，ＰＭ３，ＮＭ１対応の回路ブロック
Ｂ１のトランジスタＰ１１，Ｐ１２，Ｐ２２，Ｎ１１の
各ドレインを共通接続した出力信号用の配線Ｗ３Ａを、
中央端子領域Ｔ２１Ａ上のトランジスタＰＭ４，ＮＭ４
対応のトランジスタＰ２１，Ｎ２１の入力用ゲ−ト端子
ＧＴ３０に結線する。具体的には、この配線Ｗ３Ａはト
ランジスタＮ１１のドレインの接続端子ＣＴ（格子ＫＢ
１−Ｋ９，ＫＢ１−Ｋ８）から中央端子領域Ｔ１１Ａ上
の端子ＧＴ５，Ｇ５２（格子ＫＢ１−Ｋ７，ＫＢ１−Ｋ
６）を経由してトランジスタＰ１１上の格子ＫＢ１−Ｋ
５に直線で進み、この格子ＫＢ１−Ｋ５から直角に右転
して格子ＫＣ１−Ｋ５，ＫＤ１−Ｋ５，ＫＤ２−Ｋ５，
ＫＣ２−Ｋ５に直進し、ここで再度右転して中央端子領
域Ｔ２Ａ２の端子ＧＴ２９及び中央端子領域Ｔ２１Ａの
端子ＧＴ３０に接続する。また、入力端子Ｈ０１のゲー
ト端子を中央端子領域Ｔ１１Ａの端子ＧＴ２０に配置で
きる。これにより、配線Ｗ３Ａは従来の中央端子領域Ｔ
１１Ａの回避のための迂回が不要となり、５格子分の配
線領域を削減できる。
【００２７】同様に、トランジスタＰ２１，Ｎ２１の入
力ゲ−ト端子位置が中央端子領域Ｔ２１Ａの端子ＧＴ３
０となったことにより、出力端子Ｎ０１への配線Ｗ４Ａ
は、中央端子領域Ｔ２１Ａの端子ＧＴ２２，ＧＴ２５を
経由した直線配線となり、これにより、迂回不要となる
３格子分の配線領域を削減できる。
力ゲ−ト端子位置が中央端子領域Ｔ２１Ａの端子ＧＴ３
０となったことにより、出力端子Ｎ０１への配線Ｗ４Ａ
は、中央端子領域Ｔ２１Ａの端子ＧＴ２２，ＧＴ２５を
経由した直線配線となり、これにより、迂回不要となる
３格子分の配線領域を削減できる。
【００２８】本実施の形態の第１の変形を模式平面図で
示す図４（Ａ）を参照すると、この図は、回路ブロック
Ｂ１をＹ方向に縦積みにした時の２つのブロックＢ１相
互間の領域と最上端，最下端の各領域のＸ方向に延長し
た電源線１０１，１００，１０２を示す。
示す図４（Ａ）を参照すると、この図は、回路ブロック
Ｂ１をＹ方向に縦積みにした時の２つのブロックＢ１相
互間の領域と最上端，最下端の各領域のＸ方向に延長し
た電源線１０１，１００，１０２を示す。
【００２９】また、本実施の形態の第２の変形を模式平
面図で示す図４（Ｂ）を参照すると、この図は、回路ブ
ロックＢ１をＹ方向に縦積みにし、これら回路ブロック
の両側の各領域のＹ方向にそれぞれ延長した電源線１０
３，１０４を示す。
面図で示す図４（Ｂ）を参照すると、この図は、回路ブ
ロックＢ１をＹ方向に縦積みにし、これら回路ブロック
の両側の各領域のＹ方向にそれぞれ延長した電源線１０
３，１０４を示す。
【００３０】さらに、本実施の形態の第３の変形を模式
平面図で示す図４（Ｃ）を参照すると、この図は、Ｙ方
向に縦積みにし回路ブロックＢ１からＰ，Ｎ各型拡散領
域１１，２１，１３，２３を省略した回路ブロックＢ１
Ａを示す。
平面図で示す図４（Ｃ）を参照すると、この図は、Ｙ方
向に縦積みにし回路ブロックＢ１からＰ，Ｎ各型拡散領
域１１，２１，１３，２３を省略した回路ブロックＢ１
Ａを示す。
【００３１】次に、本発明の第２の実施の形態を図１と
共通の構成要素には共通の文字／数字を用いてレイアウ
ト平面図で示す図５を参照すると、この図に示す本実施
の形態の第１の実施の形態との相違点は、中央端子領域
Ｔ１Ａの代りに４つのゲート端子ＧＴ２，ＧＴ５，ＧＴ
９及びＧＴ１０を配置する中央端子領域Ｔ１Ｂを備え、
中央端子領域Ｔ２の代りに従来の２端子の中央端子領域
Ｔ２を備えることである。
共通の構成要素には共通の文字／数字を用いてレイアウ
ト平面図で示す図５を参照すると、この図に示す本実施
の形態の第１の実施の形態との相違点は、中央端子領域
Ｔ１Ａの代りに４つのゲート端子ＧＴ２，ＧＴ５，ＧＴ
９及びＧＴ１０を配置する中央端子領域Ｔ１Ｂを備え、
中央端子領域Ｔ２の代りに従来の２端子の中央端子領域
Ｔ２を備えることである。
【００３２】本実施の形態でも、第１の実施の形態と同
様に、前段の出力配線が中央端子領域を迂回することな
く直線で配設できるので、配線面積を削減できる。
様に、前段の出力配線が中央端子領域を迂回することな
く直線で配設できるので、配線面積を削減できる。
【００３３】次に、本発明の第３の実施の形態を図１と
共通の構成要素には共通の文字／数字を用いてレイアウ
ト平面図で示す図６を参照すると、この図に示す本実施
の形態の第１の実施の形態との相違点は、ゲート電極Ｇ
１Ａ，Ｇ２Ａの代りに上部端子領域Ｕ１Ａ，下部端子領
域Ｓ１の各々及び上部端子領域Ｕ２，下部端子領域Ｓ２
Ａの各々をそれぞれ有するゲート電極Ｇ１Ｂ，Ｇ２Ｂを
備えることである。
共通の構成要素には共通の文字／数字を用いてレイアウ
ト平面図で示す図６を参照すると、この図に示す本実施
の形態の第１の実施の形態との相違点は、ゲート電極Ｇ
１Ａ，Ｇ２Ａの代りに上部端子領域Ｕ１Ａ，下部端子領
域Ｓ１の各々及び上部端子領域Ｕ２，下部端子領域Ｓ２
Ａの各々をそれぞれ有するゲート電極Ｇ１Ｂ，Ｇ２Ｂを
備えることである。
【００３４】上部端子領域Ｕ１Ａは第１の実施の形態と
共通のゲート端子ＧＴ１に加えてゲート端子ＧＴ１１
を、下部端子領域Ｓ２Ａは第１の実施の形態と共通のゲ
ート端子ＧＴ８に加えてゲート端子ＧＴ１２をそれぞれ
有する。これにより、配線自由度が増大する。
共通のゲート端子ＧＴ１に加えてゲート端子ＧＴ１１
を、下部端子領域Ｓ２Ａは第１の実施の形態と共通のゲ
ート端子ＧＴ８に加えてゲート端子ＧＴ１２をそれぞれ
有する。これにより、配線自由度が増大する。
【００３５】
【発明の効果】以上説明したように、本発明の半導体集
積回路装置は、第１，第２のゲート電極の各々の中央端
子領域が、両方を合計して少なくとも６つのゲート配線
用端子の配置用の端子配置候補点を有することにより、
ゲート電極の中央端子領域に配置可能な端子数を実質的
に増加できるので、回路ブロックを構成するトランジス
タの入出力配線の自由度が大きくなり、信号伝達用の配
線を短縮でき最適なレイアウトを容易に実現できるの
で、回路面積を削減できるという効果がある。
積回路装置は、第１，第２のゲート電極の各々の中央端
子領域が、両方を合計して少なくとも６つのゲート配線
用端子の配置用の端子配置候補点を有することにより、
ゲート電極の中央端子領域に配置可能な端子数を実質的
に増加できるので、回路ブロックを構成するトランジス
タの入出力配線の自由度が大きくなり、信号伝達用の配
線を短縮でき最適なレイアウトを容易に実現できるの
で、回路面積を削減できるという効果がある。
【図１】本発明の半導体集積回路装置の第１の実施の形
態の基本セルを模式的に示す模式平面図である。
態の基本セルを模式的に示す模式平面図である。
【図２】本実施の形態の基本セルを用いて構成したバッ
ファ回路のレイアウトを模式的に示す模式平面図であ
る。
ファ回路のレイアウトを模式的に示す模式平面図であ
る。
【図３】本実施の形態の基本セルを用いて構成した３入
力ＡＮＤ回路のレイアウトを模式的に示す模式平面図で
ある。
力ＡＮＤ回路のレイアウトを模式的に示す模式平面図で
ある。
【図４】本実施の形態の第１〜第３の変形をそれぞれ模
式的に示す模式平面図である。
式的に示す模式平面図である。
【図５】本発明の半導体集積回路装置の第２の実施の形
態の基本セルを模式的に示す模式平面図である。
態の基本セルを模式的に示す模式平面図である。
【図６】本発明の半導体集積回路装置の第２の実施の形
態の基本セルを模式的に示す模式平面図である。
態の基本セルを模式的に示す模式平面図である。
【図７】従来の第１の半導体集積回路装置の基本セルを
模式的に示す模式平面図である。
模式的に示す模式平面図である。
【図８】従来の第１の半導体集積回路装置の基本セルを
用いて構成したバッファ回路の等価回路を示す回路図と
そのレイアウトを模式的に示す模式平面図である。
用いて構成したバッファ回路の等価回路を示す回路図と
そのレイアウトを模式的に示す模式平面図である。
【図９】従来の第１の半導体集積回路装置の基本セルを
用いて構成した３入力ＡＮＤ回路の等価回路を示す回路
図とそのレイアウトを模式的に示す模式平面図である。
用いて構成した３入力ＡＮＤ回路の等価回路を示す回路
図とそのレイアウトを模式的に示す模式平面図である。
１，４ Ｎ型拡散領域 ２，３ Ｐ型拡散領域 ５〜７，８〜１０ トランジスタ領域 Ｇ１，Ｇ２，Ｇ１１，Ｇ１２，Ｇ２１，Ｇ２２，Ｇ１
Ａ，Ｇ２Ａ，Ｇ１１Ａ，Ｇ１２Ａ，Ｇ２１Ａ，Ｇ２２
Ａ，Ｇ１Ｂ，Ｇ２Ｂ ゲート電極 ＧＴ１〜ＧＴ１２ ゲート端子 Ｓ１，Ｓ２，Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，Ｓ２Ｂ
下部端子領域 Ｔ１，Ｔ２，Ｔ１Ａ，Ｔ２Ａ，Ｔ１１，Ｔ１２，Ｔ２
１，Ｔ２２，Ｔ１１Ａ，Ｔ１２Ａ，Ｔ２１Ａ，Ｔ２２
Ａ，Ｔ１Ｂ 中央端子領域 Ｕ１，Ｕ２，Ｕ１１，Ｕ１２，Ｕ２１，Ｕ２２，Ｕ１Ｂ
上部端子領域 Ｎ１，Ｎ２，Ｎ１１，Ｎ１２，Ｎ２１，Ｎ２２，ＮＭ
１，ＮＭ２，ＮＭ１１〜ＮＭ１４ Ｎチャネル型ＭＯ
Ｓトランジスタ Ｐ１，Ｐ２，Ｐ１１，Ｐ１２，Ｐ２１，Ｐ２２，ＰＭ
１，ＰＭ２，ＰＭ１１〜ＰＭ１４ Ｐチャネル型ＭＯ
Ｓトランジスタ
Ａ，Ｇ２Ａ，Ｇ１１Ａ，Ｇ１２Ａ，Ｇ２１Ａ，Ｇ２２
Ａ，Ｇ１Ｂ，Ｇ２Ｂ ゲート電極 ＧＴ１〜ＧＴ１２ ゲート端子 Ｓ１，Ｓ２，Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，Ｓ２Ｂ
下部端子領域 Ｔ１，Ｔ２，Ｔ１Ａ，Ｔ２Ａ，Ｔ１１，Ｔ１２，Ｔ２
１，Ｔ２２，Ｔ１１Ａ，Ｔ１２Ａ，Ｔ２１Ａ，Ｔ２２
Ａ，Ｔ１Ｂ 中央端子領域 Ｕ１，Ｕ２，Ｕ１１，Ｕ１２，Ｕ２１，Ｕ２２，Ｕ１Ｂ
上部端子領域 Ｎ１，Ｎ２，Ｎ１１，Ｎ１２，Ｎ２１，Ｎ２２，ＮＭ
１，ＮＭ２，ＮＭ１１〜ＮＭ１４ Ｎチャネル型ＭＯ
Ｓトランジスタ Ｐ１，Ｐ２，Ｐ１１，Ｐ１２，Ｐ２１，Ｐ２２，ＰＭ
１，ＰＭ２，ＰＭ１１〜ＰＭ１４ Ｐチャネル型ＭＯ
Ｓトランジスタ
Claims (4)
- 【請求項１】 ＣＭＯＳ型基本セルを複数個配列して構
成し予め定めたピッチでそれぞれ設定した横方向の横格
子及び縦方向の縦格子に基づきこのＣＭＯＳ型基本セル
内部の位置座標を設定したゲートアレイ方式の半導体集
積回路装置において、 前記ＣＭＯＳ型基本セルが、少なくとも前記縦格子を３
本分を含む第１の導電型の拡散領域の中央の第２の縦格
子に沿って形成されたソース領域又はドレイン領域であ
る第１のトランジスタ領域を共有しそれぞれ前記第２の
縦格子の左の第１及び右の第３の縦格子の各々に沿って
それぞれ形成された第１の導電型の第１，第２のトラン
ジスタと、 前記第１のトランジスタ領域から縦方向に前記横格子の
２本の格子である第１，第２の横格子を含む幅の中央部
を介して配置した第２の導電型の拡散領域の前記第２の
縦格子に沿って形成されたソース領域又はドレイン領域
である第２のトランジスタ領域を共有しそれぞれ前記第
１及び第３の縦格子の各々に沿ってそれぞれ形成された
第２の導電型の第３，第４のトランジスタと、 前記第１の縦格子と第２の縦格子の間に配置され前記中
央部の左側を占有しゲート配線用端子を配置する第１の
中央端子領域を有し前記第１のトランジスタと前記第３
のトランジスタとの共通の第１のゲート電極と、 前記第２の縦格子と第３の縦格子の間に配置され前記中
央部の右側を占有しゲート配線用端子を配置する第２の
中央端子領域を有し前記第２のトランジスタと前記第４
のトランジスタとの共通の第２のゲート電極とを備え、 前記第１及び第２の中央端子領域にわたって含まれる前
記第１〜第３の縦格子と前記第１，第２の横格子との交
点の各々にのみ配置可能な前記ゲート配線用端子の配置
用の端子配置候補点をこれら第１及び第２の中央端子領
域の両方を合計して少なくとも６つを有することを特徴
とする半導体集積回路装置。 - 【請求項２】 前記第１，第２の中央端子領域の各々
が、それぞれ少なくとも３つの前記端子配置候補点を有
することを特徴とする請求項１記載の半導体集積回路装
置。 - 【請求項３】 前記第１の中央端子領域が、少なくとも
４つの前記端子配置候補点を有し前記第２の中央端子領
域が、少なくとも２つの前記前記端子配置候補点を有す
ることを特徴とする請求項１記載の半導体集積回路装
置。 - 【請求項４】 ＣＭＯＳ型基本セルを複数個配列して構
成し予め定めたピッチでそれぞれ設定した横方向の横格
子及び縦方向の縦格子に基づきこのＣＭＯＳ型基本セル
内部の位置座標を設定したゲートアレイ方式の半導体集
積回路装置において、 前記ＣＭＯＳ型基本セルが、少なくとも前記縦格子を３
本分を含む第１の導電型の拡散領域の中央の第２の縦格
子に沿って形成されたソース領域又はドレイン領域であ
る第１のトランジスタ領域を共有しそれぞれ前記第２の
縦格子の左の第１及び右の第３の縦格子の各々に沿って
それぞれ形成された第１の導電型の第１，第２のトラン
ジスタと、 前記第１のトランジスタ領域から縦方向に前記横格子の
２本の格子である第１，第２の横格子を含む幅の中央部
を介して配置した第２の導電型の拡散領域の前記第２の
縦格子に沿って形成されたソース領域又はドレイン領域
である第２のトランジスタ領域を共有しそれぞれ前記第
１及び第３の縦格子の各々に沿ってそれぞれ形成された
第２の導電型の第３，第４のトランジスタと、 前記第１の縦格子と第２の縦格子の間に配置され前記中
央部の左側を占有し前記第２の縦格子上の第１及び前記
第１の縦格子上の第２，第３のゲート配線用端子を配置
する第１の中央端子領域を有し前記第１のトランジスタ
と前記第３のトランジスタとの共通の第１のゲート電極
と、 前記第２の縦格子と第３の縦格子の間に配置され前記中
央部の右側を占有し前記第２の縦格子上の第４及び前記
第３の縦格子上の第５，第６のゲート配線用端子を配置
するゲート配線用端子を配置する第２の中央端子領域を
有し前記第２のトランジスタと前記第４のトランジスタ
との共通の第２のゲート電極とを備え、前記第１，第２
のトランジスタの各々のソースに第１の電源を、前記第
３，第４のトランジスタに第２の電源をそれぞれ接続
し、 前記第１，第３のトランジスタの各々のドレイン同志を
前記第２，第３のゲート配線用端子上を経由する第１の
配線で接続し、 前記第２，第４のトランジスタの各々のドレイン同志を
前記第５，第６のゲート配線用端子上を経由する第２の
配線で接続し、 前記第４のゲート配線用端子を経由して前記第２のゲー
ト電極に入力信号を接続し、 前記第１のゲート配線用端子に前記第２の配線から分岐
した第３の配線を接続して構成されるインバータ２段の
バッファ回路であることを特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8243029A JP3039393B2 (ja) | 1996-09-13 | 1996-09-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8243029A JP3039393B2 (ja) | 1996-09-13 | 1996-09-13 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1093059A JPH1093059A (ja) | 1998-04-10 |
| JP3039393B2 true JP3039393B2 (ja) | 2000-05-08 |
Family
ID=17097814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8243029A Expired - Fee Related JP3039393B2 (ja) | 1996-09-13 | 1996-09-13 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3039393B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4882455B2 (ja) * | 2006-03-31 | 2012-02-22 | 富士通セミコンダクター株式会社 | 半導体集積回路のユニットセルおよびユニットセルを使用した配線方法および配線プログラム |
-
1996
- 1996-09-13 JP JP8243029A patent/JP3039393B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1093059A (ja) | 1998-04-10 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000201 |
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