JP3039393B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Description
【0001】
【発明の属する技術分野】本発明は半導体集積回路装置
に関し、特にCMOS型の基本セルから成るゲートアレ
イ方式の半導体集積回路装置に関する。
に関し、特にCMOS型の基本セルから成るゲートアレ
イ方式の半導体集積回路装置に関する。
【0002】
【従来の技術】近年、この種のゲートアレイ方式の半導
体集積回路装置は、コンピュータ支援設計・製造(CA
D,CAM)技術の適用により、短納期かつ低コストで
設計及び製造できるので、パソコン、通信機器、家電製
品等に用いられる多品種少量生産の半導体集積回路装置
として広く使用されるようになってきている。
体集積回路装置は、コンピュータ支援設計・製造(CA
D,CAM)技術の適用により、短納期かつ低コストで
設計及び製造できるので、パソコン、通信機器、家電製
品等に用いられる多品種少量生産の半導体集積回路装置
として広く使用されるようになってきている。
【0003】一般的なこの種の従来の第1の半導体集積
回路装置の半導体チップ上の内部領域内に並べて形成さ
れた複数のCMOS型の基本セルの1つをレイアウト平
面図で示す図7を参照すると、この従来の第1の半導体
集積回路装置のCMOS型基本セルは、N型拡散領域
(N型領域)1,4と、P型拡散領域(P型領域)2,
3とを含み、P型拡散領域(P型領域)2に形成されチ
ャネル幅とチャネル長が同一の2個のPチャネル型MO
SトランジスタP1,P2と、同様にN型拡散領域(N
型領域)4に形成されチャネル幅とチャネル長が同一の
2個のNチャネル型MOSトランジスタN1,N2とに
より構成されている。
回路装置の半導体チップ上の内部領域内に並べて形成さ
れた複数のCMOS型の基本セルの1つをレイアウト平
面図で示す図7を参照すると、この従来の第1の半導体
集積回路装置のCMOS型基本セルは、N型拡散領域
(N型領域)1,4と、P型拡散領域(P型領域)2,
3とを含み、P型拡散領域(P型領域)2に形成されチ
ャネル幅とチャネル長が同一の2個のPチャネル型MO
SトランジスタP1,P2と、同様にN型拡散領域(N
型領域)4に形成されチャネル幅とチャネル長が同一の
2個のNチャネル型MOSトランジスタN1,N2とに
より構成されている。
【0004】P型領域2内にPチャネル型MOSトラン
ジスタP1,P2のソ−ス/ドレイン(トランジスタ)
領域5〜7を含み、N型領域4内にNチャネル型MOS
トランジスタN1,N2のトランジスタ領域8〜10を
含む。
ジスタP1,P2のソ−ス/ドレイン(トランジスタ)
領域5〜7を含み、N型領域4内にNチャネル型MOS
トランジスタN1,N2のトランジスタ領域8〜10を
含む。
【0005】P,N各チャネル型MOSトランジスタP
1,N1の組及びP2,N2の組はそれぞれポリシリコ
ンで形成した共通のゲ−ト電極(ポリシリゲート)G
1,G2を有して構成される。ゲート電極G1はトラン
ジスタP1の上端に配置された上部端子領域U1とトラ
ンジスタP1,N1の中央部の中央端子領域T1とトラ
ンジスタN1の下端に配置された下部端子領域S1とか
ら成る。上部端子領域U1にはゲート端子GT1を、中
央端子領域T1にはゲート端子GT2,GT5を、下部
端子領域S1にはゲート端子GT6をそれぞれ配置す
る。ゲート電極G2はトランジスタP2の上端に配置さ
れた上部端子領域U2とトランジスタP2,N2の中央
部の中央端子領域T2とトランジスタN2の下端に配置
された下部端子領域S2とから成る。上部端子領域U2
にはゲート端子GT3を、中央端子領域T2にはゲート
端子GT4,GT7を、下部端子領域S2にはゲート端
子GT8をそれぞれ配置する。
1,N1の組及びP2,N2の組はそれぞれポリシリコ
ンで形成した共通のゲ−ト電極(ポリシリゲート)G
1,G2を有して構成される。ゲート電極G1はトラン
ジスタP1の上端に配置された上部端子領域U1とトラ
ンジスタP1,N1の中央部の中央端子領域T1とトラ
ンジスタN1の下端に配置された下部端子領域S1とか
ら成る。上部端子領域U1にはゲート端子GT1を、中
央端子領域T1にはゲート端子GT2,GT5を、下部
端子領域S1にはゲート端子GT6をそれぞれ配置す
る。ゲート電極G2はトランジスタP2の上端に配置さ
れた上部端子領域U2とトランジスタP2,N2の中央
部の中央端子領域T2とトランジスタN2の下端に配置
された下部端子領域S2とから成る。上部端子領域U2
にはゲート端子GT3を、中央端子領域T2にはゲート
端子GT4,GT7を、下部端子領域S2にはゲート端
子GT8をそれぞれ配置する。
【0006】また、このレイアウト平面図には、設計支
援用に基本セルの各部の位置座標を指示する横方向の格
子K1〜K12と縦方向の格子KA〜KDを示す。公知
のようにこの種の半導体集積回路装置では、全ての配線
をこれらの格子に沿って配設する。
援用に基本セルの各部の位置座標を指示する横方向の格
子K1〜K12と縦方向の格子KA〜KDを示す。公知
のようにこの種の半導体集積回路装置では、全ての配線
をこれらの格子に沿って配設する。
【0007】図7を再度参照すると、ゲート端子GT
2,GT4は中央部の格子K6上に、ゲート端子GT
5,GT7は格子K7上に配置されている。しかし、格
子KCと格子K6,K7との交点にはゲート端子は配置
されておらず未使用の状態である。
2,GT4は中央部の格子K6上に、ゲート端子GT
5,GT7は格子K7上に配置されている。しかし、格
子KCと格子K6,K7との交点にはゲート端子は配置
されておらず未使用の状態である。
【0008】次に、図7の基本セルで構成したバッファ
回路の等価回路とそのレイアウト図をそれぞれ示す図8
(A),(B)を参照すると、この回路はトランジスタ
PM1,NM1及びトランジスタPM2,NM2からそ
れぞれ成る2段のCMOSインバータを備える。ここ
で、説明の便宜上、以下、等価回路のトランジスタをP
M1,NM1等と表し、レイアウト図のトランジスタを
P1,N1等と表示することにすると、トランジスタP
M1,PM2,NM1,NM2は、それぞれ、トランジ
スタP2,P1,N2,N1に対応する。
回路の等価回路とそのレイアウト図をそれぞれ示す図8
(A),(B)を参照すると、この回路はトランジスタ
PM1,NM1及びトランジスタPM2,NM2からそ
れぞれ成る2段のCMOSインバータを備える。ここ
で、説明の便宜上、以下、等価回路のトランジスタをP
M1,NM1等と表し、レイアウト図のトランジスタを
P1,N1等と表示することにすると、トランジスタP
M1,PM2,NM1,NM2は、それぞれ、トランジ
スタP2,P1,N2,N1に対応する。
【0009】図8(B)を再度参照すると、1段目のイ
ンバータのトランジスタPM1,NM1対応のトランジ
スタP2,N2から2段目のインバータのトランジスタ
PM2,NM2対応のトランジスタP1,N1への出力
信号配線及びこれらトランジスタP1,N1のゲート入
力配線を配設する場合、トランジスタP2,N2のゲ−
ト端子の位置は中央端子領域T2の2つの端子GT4か
GT7のどちらかでなければならない。ここでは、トラ
ンジスタP2,N2のゲ−ト端子の位置をGT4とし、
入力端子H01を端子GT4に接続した例を示す。
ンバータのトランジスタPM1,NM1対応のトランジ
スタP2,N2から2段目のインバータのトランジスタ
PM2,NM2対応のトランジスタP1,N1への出力
信号配線及びこれらトランジスタP1,N1のゲート入
力配線を配設する場合、トランジスタP2,N2のゲ−
ト端子の位置は中央端子領域T2の2つの端子GT4か
GT7のどちらかでなければならない。ここでは、トラ
ンジスタP2,N2のゲ−ト端子の位置をGT4とし、
入力端子H01を端子GT4に接続した例を示す。
【0010】トランジスタPM1,NM1対応のトラン
ジスタP2,N2の出力信号配線W1はP型のトランジ
スタ領域6とN型のトランジスタ領域9の直線上にある
格子KC上に配設し、中央端子領域T2上のトランジス
タP2,N2の入力ゲ−ト端子GT4を避けて、トラン
ジスタP1,N1の入力ゲ−ト端子位置対応の中央端子
領域T1上(格子KB−K7)のゲート端子GT5に結
線する。また、トランジスタP1,N1の入力ゲ−ト端
子位置が中央端子領域T1上のGT5に有るため、トラ
ンジスタPM2,NM2対応のトランジスタP1,N1
の出力端子N01への配線W2は中央端子領域T1の外
側格子上を使用した配線になる。
ジスタP2,N2の出力信号配線W1はP型のトランジ
スタ領域6とN型のトランジスタ領域9の直線上にある
格子KC上に配設し、中央端子領域T2上のトランジス
タP2,N2の入力ゲ−ト端子GT4を避けて、トラン
ジスタP1,N1の入力ゲ−ト端子位置対応の中央端子
領域T1上(格子KB−K7)のゲート端子GT5に結
線する。また、トランジスタP1,N1の入力ゲ−ト端
子位置が中央端子領域T1上のGT5に有るため、トラ
ンジスタPM2,NM2対応のトランジスタP1,N1
の出力端子N01への配線W2は中央端子領域T1の外
側格子上を使用した配線になる。
【0011】次に、図1の基本セル2個を使用して構成
した3入力AND回路の等価回路とそのレイアウト図を
それぞれ示す図9(A),(B)を参照すると、この回
路は線対称に配列した基本セルC1,C2の2セルの範
囲に形成したトランジスタPM1〜PM3とトランジス
タNM1〜NM3とから成るNOR回路とトランジスタ
PM4,NM4から成るCMOSインバータを備える。
した3入力AND回路の等価回路とそのレイアウト図を
それぞれ示す図9(A),(B)を参照すると、この回
路は線対称に配列した基本セルC1,C2の2セルの範
囲に形成したトランジスタPM1〜PM3とトランジス
タNM1〜NM3とから成るNOR回路とトランジスタ
PM4,NM4から成るCMOSインバータを備える。
【0012】図9(B)を参照すると、基本セルC1の
トランジスタ領域15〜17,18〜20と基本セルC
2のトランジスタ領域25〜27,28〜30を線対称
に配列し、Pチャネル型MOSトランジスタP11,P
12,P21,P22と、Nチャネル型MOSトランジ
スタN11,N12,N21,N22とを形成してい
る。等価回路のトランジスタPM1,PM2,PM3,
PM4,NM1,NM2,NM3,NM4の各々は、ト
ランジスタP11,P12,P22,P21,N11,
N12,N22,N21の各々にそれぞれ対応する。
トランジスタ領域15〜17,18〜20と基本セルC
2のトランジスタ領域25〜27,28〜30を線対称
に配列し、Pチャネル型MOSトランジスタP11,P
12,P21,P22と、Nチャネル型MOSトランジ
スタN11,N12,N21,N22とを形成してい
る。等価回路のトランジスタPM1,PM2,PM3,
PM4,NM1,NM2,NM3,NM4の各々は、ト
ランジスタP11,P12,P22,P21,N11,
N12,N22,N21の各々にそれぞれ対応する。
【0013】等価回路のトランジスタPM1,PM2,
PM3,NM1対応のトランジスタP11,P12,P
22,N11の各ドレインの共通接続した出力信号用の
配線W3をトランジスタPM4,NM4対応のトランジ
スタP21,N21の入力用ゲ−ト端子GT22に結線
する。この場合、入力端子H01に結線するトランジス
タP11,N11のゲ−ト端子が中央端子領域T11す
なわち格子KB1−K7上のゲート端子GT15に配置
されている。そのためトランジスタP11,N11の出
力信号配線W3は中央端子領域T11の外側の格子を使
用した配線となる。また、トランジスタPM4,NM4
対応トランジスタP21,N21の入力ゲ−ト端子位置
が格子KB2−K6上すなわち中央端子領域T21にあ
るため、出力端子N01への配線W4は、中央端子領域
T21の外側格子を使用した配線となる。
PM3,NM1対応のトランジスタP11,P12,P
22,N11の各ドレインの共通接続した出力信号用の
配線W3をトランジスタPM4,NM4対応のトランジ
スタP21,N21の入力用ゲ−ト端子GT22に結線
する。この場合、入力端子H01に結線するトランジス
タP11,N11のゲ−ト端子が中央端子領域T11す
なわち格子KB1−K7上のゲート端子GT15に配置
されている。そのためトランジスタP11,N11の出
力信号配線W3は中央端子領域T11の外側の格子を使
用した配線となる。また、トランジスタPM4,NM4
対応トランジスタP21,N21の入力ゲ−ト端子位置
が格子KB2−K6上すなわち中央端子領域T21にあ
るため、出力端子N01への配線W4は、中央端子領域
T21の外側格子を使用した配線となる。
【0014】上述したように、従来の第1の半導体集積
回路装置は、例えば、バッファ回路の1段目のインバー
タのトランジスタPM1,NM1を形成するのに必要な
入力端子としてコンタクトCTの配置可能なゲ−ト端子
位置は中央端子領域T2上の格子KD−K6とKD−K
7の2カ所のみである。トランジスタPM1,NM1の
出力用配線W1は入力端子H01を避けて配線するた
め、トランジスタ領域6,9の直線上の格子KC上に配
線せざるを得ない。また、2段目のインバータのトラン
ジスタP2,N2の入力端子も中央端子領域T1上の限
定された格子KB上の端子GT5またはGT2に配置せ
ざるを得ず、さらに、出力端子N01への配線W2など
も入力端子を避けて配線するため、トランジスタ領域
5,8の外側の格子上で配線しなければならない。この
従来の基本セルの構成では配線自由度が小さく、配線長
も長くなり、配線抵抗、配線負荷容量などから伝達遅延
時間増大などの問題が出てきた。また、トランジスタ領
域外に配線がはみ出すので、チップ面積の利用効率も低
下する。
回路装置は、例えば、バッファ回路の1段目のインバー
タのトランジスタPM1,NM1を形成するのに必要な
入力端子としてコンタクトCTの配置可能なゲ−ト端子
位置は中央端子領域T2上の格子KD−K6とKD−K
7の2カ所のみである。トランジスタPM1,NM1の
出力用配線W1は入力端子H01を避けて配線するた
め、トランジスタ領域6,9の直線上の格子KC上に配
線せざるを得ない。また、2段目のインバータのトラン
ジスタP2,N2の入力端子も中央端子領域T1上の限
定された格子KB上の端子GT5またはGT2に配置せ
ざるを得ず、さらに、出力端子N01への配線W2など
も入力端子を避けて配線するため、トランジスタ領域
5,8の外側の格子上で配線しなければならない。この
従来の基本セルの構成では配線自由度が小さく、配線長
も長くなり、配線抵抗、配線負荷容量などから伝達遅延
時間増大などの問題が出てきた。また、トランジスタ領
域外に配線がはみ出すので、チップ面積の利用効率も低
下する。
【0015】上記問題点の解決を図った、特開平7―1
30972号公報記載の従来の第2の半導体集積回路装
置は、P型及びN型各トランランジスタ領域の一部を突
出させた構造にし、これらの突出部を電源線へ接続する
ことにより、配線用格子の削減を図っている。
30972号公報記載の従来の第2の半導体集積回路装
置は、P型及びN型各トランランジスタ領域の一部を突
出させた構造にし、これらの突出部を電源線へ接続する
ことにより、配線用格子の削減を図っている。
【0016】また、特開平3−123076号公報記載
の従来の第3の半導体集積回路装置は、ファンクション
ブロック間の配線を行うための通常の接続配線層とは独
立した配線層を設けることにより配線効率を上げてい
る。
の従来の第3の半導体集積回路装置は、ファンクション
ブロック間の配線を行うための通常の接続配線層とは独
立した配線層を設けることにより配線効率を上げてい
る。
【0017】
【発明が解決しようとする課題】上述した従来の第1の
半導体集積回路装置は、入力端子及び出力端子が配置可
能なゲート端子位置がセル中央のP,N各チャネルトラ
ンジスタ領域境界部のゲート端子領域内の2箇所に限定
されているため、これら入力端子及び出力端子にそれぞ
れ接続する入出力配線のいずれか一方はセルのトランジ
スタ領域外を経由せざるを得ないため配線自由度が小さ
く、配線長も長くなり、配線抵抗、配線負荷容量等に起
因して伝達遅延時間増大するという欠点があった。ま
た、トランジスタ領域外に配線がはみ出すので、チップ
面積の利用効率が低下するという欠点があった。
半導体集積回路装置は、入力端子及び出力端子が配置可
能なゲート端子位置がセル中央のP,N各チャネルトラ
ンジスタ領域境界部のゲート端子領域内の2箇所に限定
されているため、これら入力端子及び出力端子にそれぞ
れ接続する入出力配線のいずれか一方はセルのトランジ
スタ領域外を経由せざるを得ないため配線自由度が小さ
く、配線長も長くなり、配線抵抗、配線負荷容量等に起
因して伝達遅延時間増大するという欠点があった。ま
た、トランジスタ領域外に配線がはみ出すので、チップ
面積の利用効率が低下するという欠点があった。
【0018】また、上記欠点のうちのチップ面積の利用
効率の改善を図った従来の第2の半導体集積回路装置
は、トランジスタ領域の変形による電源及び接地への直
接接続によりトランジスタ領域以外に拡散領域を設ける
ために拡散抵抗や電流等のトランジスタ特性に影響し所
望特性の達成の困難要因となるという欠点があった。
効率の改善を図った従来の第2の半導体集積回路装置
は、トランジスタ領域の変形による電源及び接地への直
接接続によりトランジスタ領域以外に拡散領域を設ける
ために拡散抵抗や電流等のトランジスタ特性に影響し所
望特性の達成の困難要因となるという欠点があった。
【0019】さらに、ファンクションブロック間の接続
に、通常使用しない独立の接続配線層を設けることによ
り配線領域の効率化を図った従来の第3の半導体集積回
路装置は、新たに配線層を設けることによりこの1層分
の増加コストがかかる上に配線抵抗も増大するという欠
点があった。
に、通常使用しない独立の接続配線層を設けることによ
り配線領域の効率化を図った従来の第3の半導体集積回
路装置は、新たに配線層を設けることによりこの1層分
の増加コストがかかる上に配線抵抗も増大するという欠
点があった。
【0020】
【課題を解決するための手段】本発明の半導体集積回路
装置は、CMOS型基本セルを複数個配列して構成し予
め定めたピッチでそれぞれ設定した横方向の横格子及び
縦方向の縦格子に基づきこのCMOS型基本セル内部の
位置座標を設定したゲートアレイ方式の半導体集積回路
装置において、前記CMOS型基本セルが、少なくとも
前記縦格子を3本分を含む第1の導電型の拡散領域の中
央の第2の縦格子に沿って形成されたソース領域又はド
レイン領域である第1のトランジスタ領域を共有しそれ
ぞれ前記第2の縦格子の左の第1及び右の第3の縦格子
の各々に沿ってそれぞれ形成された第1の導電型の第
1,第2のトランジスタと、前記第1のトランジスタ領
域から縦方向に前記横格子の2本の格子である第1,第
2の横格子を含む幅の中央部を介して配置した第2の導
電型の拡散領域の前記第2の縦格子に沿って形成された
ソース領域又はドレイン領域である第2のトランジスタ
領域を共有しそれぞれ前記第1及び第3の縦格子の各々
に沿ってそれぞれ形成された第2の導電型の第3,第4
のトランジスタと、前記第1の縦格子と第2の縦格子の
間に配置され前記中央部の左側を占有しゲート配線用端
子を配置する第1の中央端子領域を有し前記第1のトラ
ンジスタと前記第3のトランジスタとの共通の第1のゲ
ート電極と、前記第2の縦格子と第3の縦格子の間に配
置され前記中央部の右側を占有しゲート配線用端子を配
置する第2の中央端子領域を有し前記第2のトランジス
タと前記第4のトランジスタとの共通の第2のゲート電
極とを備え、前記第1及び第2の中央端子領域にわたっ
て含まれる前記第1〜第3の縦格子と前記第1,第2の
横格子との交点の各々にのみ配置可能な前記ゲート配線
用端子の配置用の端子配置候補点をこれら第1及び第2
の中央端子領域の両方を合計して少なくとも6つを有し
て構成されている。
装置は、CMOS型基本セルを複数個配列して構成し予
め定めたピッチでそれぞれ設定した横方向の横格子及び
縦方向の縦格子に基づきこのCMOS型基本セル内部の
位置座標を設定したゲートアレイ方式の半導体集積回路
装置において、前記CMOS型基本セルが、少なくとも
前記縦格子を3本分を含む第1の導電型の拡散領域の中
央の第2の縦格子に沿って形成されたソース領域又はド
レイン領域である第1のトランジスタ領域を共有しそれ
ぞれ前記第2の縦格子の左の第1及び右の第3の縦格子
の各々に沿ってそれぞれ形成された第1の導電型の第
1,第2のトランジスタと、前記第1のトランジスタ領
域から縦方向に前記横格子の2本の格子である第1,第
2の横格子を含む幅の中央部を介して配置した第2の導
電型の拡散領域の前記第2の縦格子に沿って形成された
ソース領域又はドレイン領域である第2のトランジスタ
領域を共有しそれぞれ前記第1及び第3の縦格子の各々
に沿ってそれぞれ形成された第2の導電型の第3,第4
のトランジスタと、前記第1の縦格子と第2の縦格子の
間に配置され前記中央部の左側を占有しゲート配線用端
子を配置する第1の中央端子領域を有し前記第1のトラ
ンジスタと前記第3のトランジスタとの共通の第1のゲ
ート電極と、前記第2の縦格子と第3の縦格子の間に配
置され前記中央部の右側を占有しゲート配線用端子を配
置する第2の中央端子領域を有し前記第2のトランジス
タと前記第4のトランジスタとの共通の第2のゲート電
極とを備え、前記第1及び第2の中央端子領域にわたっ
て含まれる前記第1〜第3の縦格子と前記第1,第2の
横格子との交点の各々にのみ配置可能な前記ゲート配線
用端子の配置用の端子配置候補点をこれら第1及び第2
の中央端子領域の両方を合計して少なくとも6つを有し
て構成されている。
【0021】
【発明の実施の形態】次に、本発明の第1の実施の形態
を図7と共通の構成要素には共通の文字/数字を用いて
レイアウト平面図で示す図1を参照すると、この図に示
す本実施の形態の半導体集積回路装置のCMOS型基本
セルは、従来と共通のN型拡散領域(N型領域)1,4
と、P型拡散領域(P型領域)2,3とを含み、P型拡
散領域(P型領域)2に形成されたPチャネル型MOS
トランジスタP1, P2と、同様にN型拡散領域(N
型領域)4に形成されたNチャネル型MOSトランジス
タN1,N2とを含む。
を図7と共通の構成要素には共通の文字/数字を用いて
レイアウト平面図で示す図1を参照すると、この図に示
す本実施の形態の半導体集積回路装置のCMOS型基本
セルは、従来と共通のN型拡散領域(N型領域)1,4
と、P型拡散領域(P型領域)2,3とを含み、P型拡
散領域(P型領域)2に形成されたPチャネル型MOS
トランジスタP1, P2と、同様にN型拡散領域(N
型領域)4に形成されたNチャネル型MOSトランジス
タN1,N2とを含む。
【0022】P,N各チャネル型MOSトランジスタP
1,N1の組及びP2,N2の組はそれぞれポリシリコ
ンで形成した共通のゲ−ト電極(ポリシリゲート)G
1,G2を有して構成される。
1,N1の組及びP2,N2の組はそれぞれポリシリコ
ンで形成した共通のゲ−ト電極(ポリシリゲート)G
1,G2を有して構成される。
【0023】ゲート電極G1は、従来と共通の上部端子
領域U1と下部端子領域S1とに加えて、トランジスタ
P1,N1の中央部に3個のゲート端子GT2,GT
5,GT10を有する単位回路ブロックの入出力端子の
配置用の中央端子領域T1Aを有する。また、ゲート電
極G2は、従来と共通の上部端子領域U2と下部端子領
域S2とに加えて、トランジスタP2,N2の中央部に
3個のゲート端子GT4,GT7,GT9を有する単位
回路ブロックの入出力端子の配置用の中央端子領域T2
Aを有する。これにより、従来未利用のKC−K6,K
7の2つの格子を有効に使用できる。
領域U1と下部端子領域S1とに加えて、トランジスタ
P1,N1の中央部に3個のゲート端子GT2,GT
5,GT10を有する単位回路ブロックの入出力端子の
配置用の中央端子領域T1Aを有する。また、ゲート電
極G2は、従来と共通の上部端子領域U2と下部端子領
域S2とに加えて、トランジスタP2,N2の中央部に
3個のゲート端子GT4,GT7,GT9を有する単位
回路ブロックの入出力端子の配置用の中央端子領域T2
Aを有する。これにより、従来未利用のKC−K6,K
7の2つの格子を有効に使用できる。
【0024】次に、図1の基本セルで構成した従来と共
通のバッファ回路のレイアウト図を図8と共通の構成要
素には共通の文字/数字を用いて示す図2を参照する
と、上述のように、従来未使用であった中央端子領域T
2A,T1Aの各々の格子KC−K6,KC−K7がそ
れぞれゲート端子GT9,GT10として使用可能であ
る。これにより、1段目のインバータのトランジスタP
M1,NM1対応のトランジスタP2,N2から2段目
のインバータのトランジスタPM2,NM2対応のトラ
ンジスタP1,N1への出力信号線及びこれらトランジ
スタP1,N1のゲート入力信号線の配線W1Aは、ト
ランジスタP2の格子KD−K4,KD−K5の接続端
子CTから中央端子領域T2Aを通過して直接トランジ
スタN2の格子KD−K8,KD−K9の接続端子と接
続し、中央端子領域T2A上の格子KD−K7から中央
端子領域T2A上の端子GT10に結線する。これによ
り、従来のバッファ回路と比較して4格子分の配線領域
を削減できる。
通のバッファ回路のレイアウト図を図8と共通の構成要
素には共通の文字/数字を用いて示す図2を参照する
と、上述のように、従来未使用であった中央端子領域T
2A,T1Aの各々の格子KC−K6,KC−K7がそ
れぞれゲート端子GT9,GT10として使用可能であ
る。これにより、1段目のインバータのトランジスタP
M1,NM1対応のトランジスタP2,N2から2段目
のインバータのトランジスタPM2,NM2対応のトラ
ンジスタP1,N1への出力信号線及びこれらトランジ
スタP1,N1のゲート入力信号線の配線W1Aは、ト
ランジスタP2の格子KD−K4,KD−K5の接続端
子CTから中央端子領域T2Aを通過して直接トランジ
スタN2の格子KD−K8,KD−K9の接続端子と接
続し、中央端子領域T2A上の格子KD−K7から中央
端子領域T2A上の端子GT10に結線する。これによ
り、従来のバッファ回路と比較して4格子分の配線領域
を削減できる。
【0025】また、出力端子N01として中央端子領域
T1A上の端子GT2を使用できるので、トランジスタ
P1,N1の出力端子N01への配線W2はこの端子G
T2を経由した単純な直線状の配線でよく、中央端子領
域T1Aを避けるための迂回は不要となる。これによ
り、従来のバッファ回路と比較して3格子分の配線領域
を削減できる。
T1A上の端子GT2を使用できるので、トランジスタ
P1,N1の出力端子N01への配線W2はこの端子G
T2を経由した単純な直線状の配線でよく、中央端子領
域T1Aを避けるための迂回は不要となる。これによ
り、従来のバッファ回路と比較して3格子分の配線領域
を削減できる。
【0026】次に、図1の基本セル2個を使用して構成
した従来と共通の3入力AND回路の回路ブロックB1
のレイアウト図を図9と共通の構成要素には共通の文字
/数字を用いて示す図3を参照すると、この図に示す本
実施の形態の3入力AND回路の等価回路のトランジス
タPM1,PM2,PM3,NM1対応の回路ブロック
B1のトランジスタP11,P12,P22,N11の
各ドレインを共通接続した出力信号用の配線W3Aを、
中央端子領域T21A上のトランジスタPM4,NM4
対応のトランジスタP21,N21の入力用ゲ−ト端子
GT30に結線する。具体的には、この配線W3Aはト
ランジスタN11のドレインの接続端子CT(格子KB
1−K9,KB1−K8)から中央端子領域T11A上
の端子GT5,G52(格子KB1−K7,KB1−K
6)を経由してトランジスタP11上の格子KB1−K
5に直線で進み、この格子KB1−K5から直角に右転
して格子KC1−K5,KD1−K5,KD2−K5,
KC2−K5に直進し、ここで再度右転して中央端子領
域T2A2の端子GT29及び中央端子領域T21Aの
端子GT30に接続する。また、入力端子H01のゲー
ト端子を中央端子領域T11Aの端子GT20に配置で
きる。これにより、配線W3Aは従来の中央端子領域T
11Aの回避のための迂回が不要となり、5格子分の配
線領域を削減できる。
した従来と共通の3入力AND回路の回路ブロックB1
のレイアウト図を図9と共通の構成要素には共通の文字
/数字を用いて示す図3を参照すると、この図に示す本
実施の形態の3入力AND回路の等価回路のトランジス
タPM1,PM2,PM3,NM1対応の回路ブロック
B1のトランジスタP11,P12,P22,N11の
各ドレインを共通接続した出力信号用の配線W3Aを、
中央端子領域T21A上のトランジスタPM4,NM4
対応のトランジスタP21,N21の入力用ゲ−ト端子
GT30に結線する。具体的には、この配線W3Aはト
ランジスタN11のドレインの接続端子CT(格子KB
1−K9,KB1−K8)から中央端子領域T11A上
の端子GT5,G52(格子KB1−K7,KB1−K
6)を経由してトランジスタP11上の格子KB1−K
5に直線で進み、この格子KB1−K5から直角に右転
して格子KC1−K5,KD1−K5,KD2−K5,
KC2−K5に直進し、ここで再度右転して中央端子領
域T2A2の端子GT29及び中央端子領域T21Aの
端子GT30に接続する。また、入力端子H01のゲー
ト端子を中央端子領域T11Aの端子GT20に配置で
きる。これにより、配線W3Aは従来の中央端子領域T
11Aの回避のための迂回が不要となり、5格子分の配
線領域を削減できる。
【0027】同様に、トランジスタP21,N21の入
力ゲ−ト端子位置が中央端子領域T21Aの端子GT3
0となったことにより、出力端子N01への配線W4A
は、中央端子領域T21Aの端子GT22,GT25を
経由した直線配線となり、これにより、迂回不要となる
3格子分の配線領域を削減できる。
力ゲ−ト端子位置が中央端子領域T21Aの端子GT3
0となったことにより、出力端子N01への配線W4A
は、中央端子領域T21Aの端子GT22,GT25を
経由した直線配線となり、これにより、迂回不要となる
3格子分の配線領域を削減できる。
【0028】本実施の形態の第1の変形を模式平面図で
示す図4(A)を参照すると、この図は、回路ブロック
B1をY方向に縦積みにした時の2つのブロックB1相
互間の領域と最上端,最下端の各領域のX方向に延長し
た電源線101,100,102を示す。
示す図4(A)を参照すると、この図は、回路ブロック
B1をY方向に縦積みにした時の2つのブロックB1相
互間の領域と最上端,最下端の各領域のX方向に延長し
た電源線101,100,102を示す。
【0029】また、本実施の形態の第2の変形を模式平
面図で示す図4(B)を参照すると、この図は、回路ブ
ロックB1をY方向に縦積みにし、これら回路ブロック
の両側の各領域のY方向にそれぞれ延長した電源線10
3,104を示す。
面図で示す図4(B)を参照すると、この図は、回路ブ
ロックB1をY方向に縦積みにし、これら回路ブロック
の両側の各領域のY方向にそれぞれ延長した電源線10
3,104を示す。
【0030】さらに、本実施の形態の第3の変形を模式
平面図で示す図4(C)を参照すると、この図は、Y方
向に縦積みにし回路ブロックB1からP,N各型拡散領
域11,21,13,23を省略した回路ブロックB1
Aを示す。
平面図で示す図4(C)を参照すると、この図は、Y方
向に縦積みにし回路ブロックB1からP,N各型拡散領
域11,21,13,23を省略した回路ブロックB1
Aを示す。
【0031】次に、本発明の第2の実施の形態を図1と
共通の構成要素には共通の文字/数字を用いてレイアウ
ト平面図で示す図5を参照すると、この図に示す本実施
の形態の第1の実施の形態との相違点は、中央端子領域
T1Aの代りに4つのゲート端子GT2,GT5,GT
9及びGT10を配置する中央端子領域T1Bを備え、
中央端子領域T2の代りに従来の2端子の中央端子領域
T2を備えることである。
共通の構成要素には共通の文字/数字を用いてレイアウ
ト平面図で示す図5を参照すると、この図に示す本実施
の形態の第1の実施の形態との相違点は、中央端子領域
T1Aの代りに4つのゲート端子GT2,GT5,GT
9及びGT10を配置する中央端子領域T1Bを備え、
中央端子領域T2の代りに従来の2端子の中央端子領域
T2を備えることである。
【0032】本実施の形態でも、第1の実施の形態と同
様に、前段の出力配線が中央端子領域を迂回することな
く直線で配設できるので、配線面積を削減できる。
様に、前段の出力配線が中央端子領域を迂回することな
く直線で配設できるので、配線面積を削減できる。
【0033】次に、本発明の第3の実施の形態を図1と
共通の構成要素には共通の文字/数字を用いてレイアウ
ト平面図で示す図6を参照すると、この図に示す本実施
の形態の第1の実施の形態との相違点は、ゲート電極G
1A,G2Aの代りに上部端子領域U1A,下部端子領
域S1の各々及び上部端子領域U2,下部端子領域S2
Aの各々をそれぞれ有するゲート電極G1B,G2Bを
備えることである。
共通の構成要素には共通の文字/数字を用いてレイアウ
ト平面図で示す図6を参照すると、この図に示す本実施
の形態の第1の実施の形態との相違点は、ゲート電極G
1A,G2Aの代りに上部端子領域U1A,下部端子領
域S1の各々及び上部端子領域U2,下部端子領域S2
Aの各々をそれぞれ有するゲート電極G1B,G2Bを
備えることである。
【0034】上部端子領域U1Aは第1の実施の形態と
共通のゲート端子GT1に加えてゲート端子GT11
を、下部端子領域S2Aは第1の実施の形態と共通のゲ
ート端子GT8に加えてゲート端子GT12をそれぞれ
有する。これにより、配線自由度が増大する。
共通のゲート端子GT1に加えてゲート端子GT11
を、下部端子領域S2Aは第1の実施の形態と共通のゲ
ート端子GT8に加えてゲート端子GT12をそれぞれ
有する。これにより、配線自由度が増大する。
【0035】
【発明の効果】以上説明したように、本発明の半導体集
積回路装置は、第1,第2のゲート電極の各々の中央端
子領域が、両方を合計して少なくとも6つのゲート配線
用端子の配置用の端子配置候補点を有することにより、
ゲート電極の中央端子領域に配置可能な端子数を実質的
に増加できるので、回路ブロックを構成するトランジス
タの入出力配線の自由度が大きくなり、信号伝達用の配
線を短縮でき最適なレイアウトを容易に実現できるの
で、回路面積を削減できるという効果がある。
積回路装置は、第1,第2のゲート電極の各々の中央端
子領域が、両方を合計して少なくとも6つのゲート配線
用端子の配置用の端子配置候補点を有することにより、
ゲート電極の中央端子領域に配置可能な端子数を実質的
に増加できるので、回路ブロックを構成するトランジス
タの入出力配線の自由度が大きくなり、信号伝達用の配
線を短縮でき最適なレイアウトを容易に実現できるの
で、回路面積を削減できるという効果がある。
【図1】本発明の半導体集積回路装置の第1の実施の形
態の基本セルを模式的に示す模式平面図である。
態の基本セルを模式的に示す模式平面図である。
【図2】本実施の形態の基本セルを用いて構成したバッ
ファ回路のレイアウトを模式的に示す模式平面図であ
る。
ファ回路のレイアウトを模式的に示す模式平面図であ
る。
【図3】本実施の形態の基本セルを用いて構成した3入
力AND回路のレイアウトを模式的に示す模式平面図で
ある。
力AND回路のレイアウトを模式的に示す模式平面図で
ある。
【図4】本実施の形態の第1〜第3の変形をそれぞれ模
式的に示す模式平面図である。
式的に示す模式平面図である。
【図5】本発明の半導体集積回路装置の第2の実施の形
態の基本セルを模式的に示す模式平面図である。
態の基本セルを模式的に示す模式平面図である。
【図6】本発明の半導体集積回路装置の第2の実施の形
態の基本セルを模式的に示す模式平面図である。
態の基本セルを模式的に示す模式平面図である。
【図7】従来の第1の半導体集積回路装置の基本セルを
模式的に示す模式平面図である。
模式的に示す模式平面図である。
【図8】従来の第1の半導体集積回路装置の基本セルを
用いて構成したバッファ回路の等価回路を示す回路図と
そのレイアウトを模式的に示す模式平面図である。
用いて構成したバッファ回路の等価回路を示す回路図と
そのレイアウトを模式的に示す模式平面図である。
【図9】従来の第1の半導体集積回路装置の基本セルを
用いて構成した3入力AND回路の等価回路を示す回路
図とそのレイアウトを模式的に示す模式平面図である。
用いて構成した3入力AND回路の等価回路を示す回路
図とそのレイアウトを模式的に示す模式平面図である。
1,4 N型拡散領域 2,3 P型拡散領域 5〜7,8〜10 トランジスタ領域 G1,G2,G11,G12,G21,G22,G1
A,G2A,G11A,G12A,G21A,G22
A,G1B,G2B ゲート電極 GT1〜GT12 ゲート端子 S1,S2,S11,S12,S21,S22,S2B
下部端子領域 T1,T2,T1A,T2A,T11,T12,T2
1,T22,T11A,T12A,T21A,T22
A,T1B 中央端子領域 U1,U2,U11,U12,U21,U22,U1B
上部端子領域 N1,N2,N11,N12,N21,N22,NM
1,NM2,NM11〜NM14 Nチャネル型MO
Sトランジスタ P1,P2,P11,P12,P21,P22,PM
1,PM2,PM11〜PM14 Pチャネル型MO
Sトランジスタ
A,G2A,G11A,G12A,G21A,G22
A,G1B,G2B ゲート電極 GT1〜GT12 ゲート端子 S1,S2,S11,S12,S21,S22,S2B
下部端子領域 T1,T2,T1A,T2A,T11,T12,T2
1,T22,T11A,T12A,T21A,T22
A,T1B 中央端子領域 U1,U2,U11,U12,U21,U22,U1B
上部端子領域 N1,N2,N11,N12,N21,N22,NM
1,NM2,NM11〜NM14 Nチャネル型MO
Sトランジスタ P1,P2,P11,P12,P21,P22,PM
1,PM2,PM11〜PM14 Pチャネル型MO
Sトランジスタ
Claims (4)
- 【請求項1】 CMOS型基本セルを複数個配列して構
成し予め定めたピッチでそれぞれ設定した横方向の横格
子及び縦方向の縦格子に基づきこのCMOS型基本セル
内部の位置座標を設定したゲートアレイ方式の半導体集
積回路装置において、 前記CMOS型基本セルが、少なくとも前記縦格子を3
本分を含む第1の導電型の拡散領域の中央の第2の縦格
子に沿って形成されたソース領域又はドレイン領域であ
る第1のトランジスタ領域を共有しそれぞれ前記第2の
縦格子の左の第1及び右の第3の縦格子の各々に沿って
それぞれ形成された第1の導電型の第1,第2のトラン
ジスタと、 前記第1のトランジスタ領域から縦方向に前記横格子の
2本の格子である第1,第2の横格子を含む幅の中央部
を介して配置した第2の導電型の拡散領域の前記第2の
縦格子に沿って形成されたソース領域又はドレイン領域
である第2のトランジスタ領域を共有しそれぞれ前記第
1及び第3の縦格子の各々に沿ってそれぞれ形成された
第2の導電型の第3,第4のトランジスタと、 前記第1の縦格子と第2の縦格子の間に配置され前記中
央部の左側を占有しゲート配線用端子を配置する第1の
中央端子領域を有し前記第1のトランジスタと前記第3
のトランジスタとの共通の第1のゲート電極と、 前記第2の縦格子と第3の縦格子の間に配置され前記中
央部の右側を占有しゲート配線用端子を配置する第2の
中央端子領域を有し前記第2のトランジスタと前記第4
のトランジスタとの共通の第2のゲート電極とを備え、 前記第1及び第2の中央端子領域にわたって含まれる前
記第1〜第3の縦格子と前記第1,第2の横格子との交
点の各々にのみ配置可能な前記ゲート配線用端子の配置
用の端子配置候補点をこれら第1及び第2の中央端子領
域の両方を合計して少なくとも6つを有することを特徴
とする半導体集積回路装置。 - 【請求項2】 前記第1,第2の中央端子領域の各々
が、それぞれ少なくとも3つの前記端子配置候補点を有
することを特徴とする請求項1記載の半導体集積回路装
置。 - 【請求項3】 前記第1の中央端子領域が、少なくとも
4つの前記端子配置候補点を有し前記第2の中央端子領
域が、少なくとも2つの前記前記端子配置候補点を有す
ることを特徴とする請求項1記載の半導体集積回路装
置。 - 【請求項4】 CMOS型基本セルを複数個配列して構
成し予め定めたピッチでそれぞれ設定した横方向の横格
子及び縦方向の縦格子に基づきこのCMOS型基本セル
内部の位置座標を設定したゲートアレイ方式の半導体集
積回路装置において、 前記CMOS型基本セルが、少なくとも前記縦格子を3
本分を含む第1の導電型の拡散領域の中央の第2の縦格
子に沿って形成されたソース領域又はドレイン領域であ
る第1のトランジスタ領域を共有しそれぞれ前記第2の
縦格子の左の第1及び右の第3の縦格子の各々に沿って
それぞれ形成された第1の導電型の第1,第2のトラン
ジスタと、 前記第1のトランジスタ領域から縦方向に前記横格子の
2本の格子である第1,第2の横格子を含む幅の中央部
を介して配置した第2の導電型の拡散領域の前記第2の
縦格子に沿って形成されたソース領域又はドレイン領域
である第2のトランジスタ領域を共有しそれぞれ前記第
1及び第3の縦格子の各々に沿ってそれぞれ形成された
第2の導電型の第3,第4のトランジスタと、 前記第1の縦格子と第2の縦格子の間に配置され前記中
央部の左側を占有し前記第2の縦格子上の第1及び前記
第1の縦格子上の第2,第3のゲート配線用端子を配置
する第1の中央端子領域を有し前記第1のトランジスタ
と前記第3のトランジスタとの共通の第1のゲート電極
と、 前記第2の縦格子と第3の縦格子の間に配置され前記中
央部の右側を占有し前記第2の縦格子上の第4及び前記
第3の縦格子上の第5,第6のゲート配線用端子を配置
するゲート配線用端子を配置する第2の中央端子領域を
有し前記第2のトランジスタと前記第4のトランジスタ
との共通の第2のゲート電極とを備え、前記第1,第2
のトランジスタの各々のソースに第1の電源を、前記第
3,第4のトランジスタに第2の電源をそれぞれ接続
し、 前記第1,第3のトランジスタの各々のドレイン同志を
前記第2,第3のゲート配線用端子上を経由する第1の
配線で接続し、 前記第2,第4のトランジスタの各々のドレイン同志を
前記第5,第6のゲート配線用端子上を経由する第2の
配線で接続し、 前記第4のゲート配線用端子を経由して前記第2のゲー
ト電極に入力信号を接続し、 前記第1のゲート配線用端子に前記第2の配線から分岐
した第3の配線を接続して構成されるインバータ2段の
バッファ回路であることを特徴とする半導体集積回路装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8243029A JP3039393B2 (ja) | 1996-09-13 | 1996-09-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8243029A JP3039393B2 (ja) | 1996-09-13 | 1996-09-13 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1093059A JPH1093059A (ja) | 1998-04-10 |
JP3039393B2 true JP3039393B2 (ja) | 2000-05-08 |
Family
ID=17097814
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8243029A Expired - Fee Related JP3039393B2 (ja) | 1996-09-13 | 1996-09-13 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3039393B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4882455B2 (ja) * | 2006-03-31 | 2012-02-22 | 富士通セミコンダクター株式会社 | 半導体集積回路のユニットセルおよびユニットセルを使用した配線方法および配線プログラム |
-
1996
- 1996-09-13 JP JP8243029A patent/JP3039393B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH1093059A (ja) | 1998-04-10 |
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