JP3037582B2 - デジタルデータのバッファリング装置 - Google Patents
デジタルデータのバッファリング装置Info
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/16—Multiplexed systems, i.e. using two or more similar devices which are alternately accessed for enqueue and dequeue operations, e.g. ping-pong buffers
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2205/00—Indexing scheme relating to group G06F5/00; Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F2205/06—Indexing scheme relating to groups G06F5/06 - G06F5/16
- G06F2205/061—Adapt frequency, i.e. clock frequency at one side is adapted to clock frequency, or average clock frequency, at the other side; Not pulse stuffing only
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- G—PHYSICS
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10527—Audio or video recording; Data buffering arrangements
- G11B2020/1062—Data buffering arrangements, e.g. recording or playback buffers
- G11B2020/10629—Data buffering arrangements, e.g. recording or playback buffers the buffer having a specific structure
- G11B2020/10666—Ring buffers, e.g. buffers wherein an iteratively progressing read or write pointer moves back to the beginning of the buffer when reaching the last storage cell
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- G—PHYSICS
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- G11B20/10527—Audio or video recording; Data buffering arrangements
- G11B2020/1062—Data buffering arrangements, e.g. recording or playback buffers
- G11B2020/10675—Data buffering arrangements, e.g. recording or playback buffers aspects of buffer control
- G11B2020/10694—Data buffering arrangements, e.g. recording or playback buffers aspects of buffer control output interface, i.e. the way data leave the buffer, e.g. by adjusting the clock rate
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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Description
【０００１】
【産業上の利用分野】本発明は、例えばデジタルオーデ
ィオ機器のようにデジタルデータのインターフェースを
有する機器に用いられる、デジタルデータのバッファリ
ング装置に関するものである。
ィオ機器のようにデジタルデータのインターフェースを
有する機器に用いられる、デジタルデータのバッファリ
ング装置に関するものである。
【０００２】
【従来の技術】デジタルオーディオインターフェースを
持ち、オーディオ信号をデジタルのまま記録できる機器
として、ＤＡＴ（デジタルオーディオテープ）レコーダ
やＭＤ（ミニディスク）レコーダが存在する。これらの
機器では、デジタルオーディオインターフェースの入力
信号をＤＡ（デジタルアナログ）コンバータにてモニタ
ーしている。
持ち、オーディオ信号をデジタルのまま記録できる機器
として、ＤＡＴ（デジタルオーディオテープ）レコーダ
やＭＤ（ミニディスク）レコーダが存在する。これらの
機器では、デジタルオーディオインターフェースの入力
信号をＤＡ（デジタルアナログ）コンバータにてモニタ
ーしている。
【０００３】上記の機器に設けられる、デジタルオーデ
ィオインターフェースのデータ取り込みのためのＰＬＬ
（フェーズロックドループ）回路は、デジタルインター
フェースデータを取り込むためのＰＬＬクロックを生成
し、それを分周して、ＤＡコンバータへのデータ転送ク
ロック等を生成している。
ィオインターフェースのデータ取り込みのためのＰＬＬ
（フェーズロックドループ）回路は、デジタルインター
フェースデータを取り込むためのＰＬＬクロックを生成
し、それを分周して、ＤＡコンバータへのデータ転送ク
ロック等を生成している。
【０００４】また、以上の回路に、例えば特開平４−５
３３０７号公報や特開平５−３２７４０９号公報に開示
されているような非同期式サンプリングレートコンバー
タを付随させることもできる。この場合、上記非同期式
サンプリングレートコンバータは、内部のクロックを分
周した転送レート（転送速度）でＤＡコンバータへデー
タを転送する。しかしながら、データの算出に直線近似
を行っているため、出力データを高精度で得ることが困
難である。これに対して、以上の回路に、同期式サンプ
リングレートコンバータを付随させることもできる。こ
の場合、サンプリングレートコンバータの出力結果は非
常に精度の高いものが得られる。
３３０７号公報や特開平５−３２７４０９号公報に開示
されているような非同期式サンプリングレートコンバー
タを付随させることもできる。この場合、上記非同期式
サンプリングレートコンバータは、内部のクロックを分
周した転送レート（転送速度）でＤＡコンバータへデー
タを転送する。しかしながら、データの算出に直線近似
を行っているため、出力データを高精度で得ることが困
難である。これに対して、以上の回路に、同期式サンプ
リングレートコンバータを付随させることもできる。こ
の場合、サンプリングレートコンバータの出力結果は非
常に精度の高いものが得られる。
【０００５】
【発明が解決しようとする課題】上記のようにデジタル
オーディオインターフェース等のデジタルデータインタ
ーフェースの入力信号をＤＡコンバータにてモニターす
る際には、クロックのジッタをはじめ、種々の原因によ
って、ＤＡコンバータへ送出するデジタルデータの転送
レートが揺らぐ。
オーディオインターフェース等のデジタルデータインタ
ーフェースの入力信号をＤＡコンバータにてモニターす
る際には、クロックのジッタをはじめ、種々の原因によ
って、ＤＡコンバータへ送出するデジタルデータの転送
レートが揺らぐ。
【０００６】例えば、上記ＰＬＬ回路がデジタル回路で
構成されている場合、ＰＬＬクロックが、マスターとな
る内部クロックの一周期ないし半周期の単位で揺らぐこ
とになる。そのため、データ転送クロック、ひいてはデ
ジタルデータの転送レートが揺らぐ。
構成されている場合、ＰＬＬクロックが、マスターとな
る内部クロックの一周期ないし半周期の単位で揺らぐこ
とになる。そのため、データ転送クロック、ひいてはデ
ジタルデータの転送レートが揺らぐ。
【０００７】また、例えば、上記同期式サンプリングレ
ートコンバータを付随させた場合、このコンバータの出
力データは、サンプリングレート変換演算が終了したタ
イミングによって生成される。このため、変換後のデー
タを一定の転送レートでＤＡコンバータへ転送すること
が困難となる。
ートコンバータを付随させた場合、このコンバータの出
力データは、サンプリングレート変換演算が終了したタ
イミングによって生成される。このため、変換後のデー
タを一定の転送レートでＤＡコンバータへ転送すること
が困難となる。
【０００８】このように、種々の原因によってデータの
転送レートが揺らぐ。そして、例えばオーディオ機器に
おいてはモニター音の音質劣化（歪み、ノイズなど）が
発生するといったように、モニターされるデジタルデー
タの信号出力品質が劣化し、また、同期式サンプリング
レートコンバータを用いた場合には、出力信号を再生す
ることが困難となるという問題がある。
転送レートが揺らぐ。そして、例えばオーディオ機器に
おいてはモニター音の音質劣化（歪み、ノイズなど）が
発生するといったように、モニターされるデジタルデー
タの信号出力品質が劣化し、また、同期式サンプリング
レートコンバータを用いた場合には、出力信号を再生す
ることが困難となるという問題がある。
【０００９】
【課題を解決するための手段】上記の課題を解決するた
め、請求項１記載のデジタルデータのバッファリング装
置は、入力データを一旦格納してその後出力するデジタ
ルデータのバッファリング装置において、格納されるデ
ータの現在の取り込みアドレスカウンタ値と、現在の取
り出しアドレスカウンタ値とを読み取るアドレスカウン
タと、読み取られた取り込みアドレスカウンタ値と取り
出しアドレスカウンタ値との差が常に所定の範囲に収ま
るように、上記取り出しアドレスカウンタからデータを
取り出して出力するための転送クロックの周期を決定す
る転送レート制御部と、ひとつの主クロックを分周した
周波数であって上記主クロックとは位相の異なるクロッ
クを複数生成するクロック生成部を備え、上記転送レー
ト制御部が、上記アドレスカウンタから読み取られた取
り込みアドレスカウンタ値と取り出しアドレスカウンタ
値との差に基づいて、上記アドレスカウンタからデータ
を取り出して出力するための転送クロックを、上記クロ
ック生成部によって生成したクロックの中から選択する
ことを特徴としている。
め、請求項１記載のデジタルデータのバッファリング装
置は、入力データを一旦格納してその後出力するデジタ
ルデータのバッファリング装置において、格納されるデ
ータの現在の取り込みアドレスカウンタ値と、現在の取
り出しアドレスカウンタ値とを読み取るアドレスカウン
タと、読み取られた取り込みアドレスカウンタ値と取り
出しアドレスカウンタ値との差が常に所定の範囲に収ま
るように、上記取り出しアドレスカウンタからデータを
取り出して出力するための転送クロックの周期を決定す
る転送レート制御部と、ひとつの主クロックを分周した
周波数であって上記主クロックとは位相の異なるクロッ
クを複数生成するクロック生成部を備え、上記転送レー
ト制御部が、上記アドレスカウンタから読み取られた取
り込みアドレスカウンタ値と取り出しアドレスカウンタ
値との差に基づいて、上記アドレスカウンタからデータ
を取り出して出力するための転送クロックを、上記クロ
ック生成部によって生成したクロックの中から選択する
ことを特徴としている。
【００１０】請求項２記載のデジタルデータのバッファ
リング装置は、入力データを一旦格納してその後出力す
るデジタルデータのバッファリング装置において、格納
されるデータの現在の取り込みアドレスカウンタ値と、
現在の取り出しアドレスカウンタ値とを読み取るアドレ
スカウンタと、読み取られた取り込みアドレスカウンタ
値と取り出しアドレスカウンタ値との差が常に所定の範
囲に収まるように、上記取り出しアドレスカウンタから
データを取り出して出力するための転送クロックの周期
を決定する転送レート制御部と、ひとつの主クロックを
分周した周波数であって上記主クロックとは位相の異な
るクロックを複数生成するクロック生成部を備え、上記
転送レート制御部が、入力データの転送レートの変動に
基づいて、上記アドレスカウンタからデータを取り出し
て出力するための転送クロックを、上記クロック生成部
によって生成したクロックの中から選択することを特徴
としている。
リング装置は、入力データを一旦格納してその後出力す
るデジタルデータのバッファリング装置において、格納
されるデータの現在の取り込みアドレスカウンタ値と、
現在の取り出しアドレスカウンタ値とを読み取るアドレ
スカウンタと、読み取られた取り込みアドレスカウンタ
値と取り出しアドレスカウンタ値との差が常に所定の範
囲に収まるように、上記取り出しアドレスカウンタから
データを取り出して出力するための転送クロックの周期
を決定する転送レート制御部と、ひとつの主クロックを
分周した周波数であって上記主クロックとは位相の異な
るクロックを複数生成するクロック生成部を備え、上記
転送レート制御部が、入力データの転送レートの変動に
基づいて、上記アドレスカウンタからデータを取り出し
て出力するための転送クロックを、上記クロック生成部
によって生成したクロックの中から選択することを特徴
としている。
【００１１】請求項３記載のデジタルデータのバッファ
リング装置は、請求項１または２記載のデジタルデータ
のバッファリング装置において、入力データが格納され
る転送レートの平均値を定期的に算出する入力レート算
出部を備え、出力データの転送レートの平均値が、入力
レート算出部の算出した入力データの転送レートの平均
値に等しくなるように、上記転送レート制御部が出力デ
ータの転送レートを増減することを特徴としている。
リング装置は、請求項１または２記載のデジタルデータ
のバッファリング装置において、入力データが格納され
る転送レートの平均値を定期的に算出する入力レート算
出部を備え、出力データの転送レートの平均値が、入力
レート算出部の算出した入力データの転送レートの平均
値に等しくなるように、上記転送レート制御部が出力デ
ータの転送レートを増減することを特徴としている。
【００１２】
【作用】上記の請求項１記載のデジタルデータのバッフ
ァリング装置の構成により、入力データが順次格納され
ると、アドレスカウンタが、格納されるデータの現在の
取り込みアドレスカウンタ値と、現在の取り出しアドレ
スカウンタ値とを読み取る。
ァリング装置の構成により、入力データが順次格納され
ると、アドレスカウンタが、格納されるデータの現在の
取り込みアドレスカウンタ値と、現在の取り出しアドレ
スカウンタ値とを読み取る。
【００１３】すると、転送レート制御部が、読み取られ
た取り込みアドレスカウンタ値と取り出しアドレスカウ
ンタ値との差が常に所定の範囲に収まるように、上記取
り出しアドレスカウンタからデータを取り出して出力す
るための転送クロックの周期を決定する。そして、上記
転送レート制御部が決定した転送クロックに従って、格
納されたデータが出力される。また、出力データの転送
クロックの周期を決定する時に、クロック生成部が、ひ
とつの主クロックを分周した周波数であって上記主クロ
ックとは位相の異なるクロックを複数生成する。そし
て、上記転送レート制御部が、上記アドレスカウンタか
ら読み取られた取り込みアドレスカウンタ値と取り出し
アドレスカウンタ値との差に基づいて、上記アドレスカ
ウンタからデータを取り出して出力するための転送クロ
ックを、上記クロック生成部によって生成したクロック
の中から選択する。
た取り込みアドレスカウンタ値と取り出しアドレスカウ
ンタ値との差が常に所定の範囲に収まるように、上記取
り出しアドレスカウンタからデータを取り出して出力す
るための転送クロックの周期を決定する。そして、上記
転送レート制御部が決定した転送クロックに従って、格
納されたデータが出力される。また、出力データの転送
クロックの周期を決定する時に、クロック生成部が、ひ
とつの主クロックを分周した周波数であって上記主クロ
ックとは位相の異なるクロックを複数生成する。そし
て、上記転送レート制御部が、上記アドレスカウンタか
ら読み取られた取り込みアドレスカウンタ値と取り出し
アドレスカウンタ値との差に基づいて、上記アドレスカ
ウンタからデータを取り出して出力するための転送クロ
ックを、上記クロック生成部によって生成したクロック
の中から選択する。
【００１４】そのため、入力データの転送クロックの周
期が所定の標準値から変動すること等によって入力デー
タの転送レートが揺らいでも、一定の転送レートでデー
タを出力することができる。したがって、デジタルデー
タインターフェースの入力信号をＤＡコンバータにてモ
ニターする際に、ＤＡコンバータへ送出するデジタルデ
ータの転送レートの揺らぎを防止できる。それによっ
て、デジタルデータの信号出力品質の劣化を防ぐことが
できる。また、同期式サンプリングレートコンバータを
用いた場合に、出力信号を再生することを可能にするこ
とができる。また、周波数が同じで位相の異なるクロッ
クをそれぞれ独立して生成する機構を設ける場合と比
べ、簡素化された構成とすることができる。それによ
り、データを出力するための転送クロックをより効率的
に決定することができる。
期が所定の標準値から変動すること等によって入力デー
タの転送レートが揺らいでも、一定の転送レートでデー
タを出力することができる。したがって、デジタルデー
タインターフェースの入力信号をＤＡコンバータにてモ
ニターする際に、ＤＡコンバータへ送出するデジタルデ
ータの転送レートの揺らぎを防止できる。それによっ
て、デジタルデータの信号出力品質の劣化を防ぐことが
できる。また、同期式サンプリングレートコンバータを
用いた場合に、出力信号を再生することを可能にするこ
とができる。また、周波数が同じで位相の異なるクロッ
クをそれぞれ独立して生成する機構を設ける場合と比
べ、簡素化された構成とすることができる。それによ
り、データを出力するための転送クロックをより効率的
に決定することができる。
【００１５】請求項２記載のデジタルデータのバッファ
リング装置は、出力データの転送クロックの周期を決定
する時に、クロック生成部が、ひとつの主クロックを分
周した周波数であって上記主クロックとは位相の異なる
クロックを複数生成する。
リング装置は、出力データの転送クロックの周期を決定
する時に、クロック生成部が、ひとつの主クロックを分
周した周波数であって上記主クロックとは位相の異なる
クロックを複数生成する。
【００１６】そして、上記転送レート制御部が、入力デ
ータの転送レートの変動に基づいて、上記アドレスカウ
ンタからデータを取り出して出力するための転送クロッ
クを、上記クロック生成部によって生成したクロックの
中から選択する。
ータの転送レートの変動に基づいて、上記アドレスカウ
ンタからデータを取り出して出力するための転送クロッ
クを、上記クロック生成部によって生成したクロックの
中から選択する。
【００１７】そのため、入力データの転送クロックの周
期が所定の標準値から変動すること等によって入力デー
タの転送レートが揺らいでも、一定の転送レートでデー
タを出力することができる。したがって、デジタルデー
タインターフェースの入力信号をＤＡコンバータにてモ
ニターする際に、ＤＡコンバータへ送出するデジタルデ
ータの転送レートの揺らぎを防止できる。それによっ
て、デジタルデータの信号出力品質の劣化を防ぐことが
できる。また、同期式サンプリングレートコンバータを
用いた場合に、出力信号を再生することを可能にするこ
とができる。また、周波数が同じで位相の異なるクロッ
クをそれぞれ独立して生成する機構を設ける場合と比
べ、簡素化された構成とすることができる。それによ
り、データを出力するための転送クロックをより効率的
に決定することができる。
期が所定の標準値から変動すること等によって入力デー
タの転送レートが揺らいでも、一定の転送レートでデー
タを出力することができる。したがって、デジタルデー
タインターフェースの入力信号をＤＡコンバータにてモ
ニターする際に、ＤＡコンバータへ送出するデジタルデ
ータの転送レートの揺らぎを防止できる。それによっ
て、デジタルデータの信号出力品質の劣化を防ぐことが
できる。また、同期式サンプリングレートコンバータを
用いた場合に、出力信号を再生することを可能にするこ
とができる。また、周波数が同じで位相の異なるクロッ
クをそれぞれ独立して生成する機構を設ける場合と比
べ、簡素化された構成とすることができる。それによ
り、データを出力するための転送クロックをより効率的
に決定することができる。
【００１８】請求項３記載のデジタルデータのバッファ
リング装置は、請求項１または２記載の構成による作用
時に、入力レート算出部が、入力データが格納される転
送レートの平均値を定期的に算出する。そして、出力デ
ータの転送レートの平均値が、入力レート算出部の算出
した入力データの転送レートの平均値に等しくなるよう
に、上記転送レート制御部が出力データの転送レートを
増減する。
リング装置は、請求項１または２記載の構成による作用
時に、入力レート算出部が、入力データが格納される転
送レートの平均値を定期的に算出する。そして、出力デ
ータの転送レートの平均値が、入力レート算出部の算出
した入力データの転送レートの平均値に等しくなるよう
に、上記転送レート制御部が出力データの転送レートを
増減する。
【００１９】そのため、請求項１記載の構成と同様に、
入力データの転送クロックの周期が所定の標準値から変
動すること等によって入力データの転送レートが揺らい
でも、一定の転送レートでデータを出力することができ
る。それにより、請求項１記載の構成と同様の効果が得
られる。
入力データの転送クロックの周期が所定の標準値から変
動すること等によって入力データの転送レートが揺らい
でも、一定の転送レートでデータを出力することができ
る。それにより、請求項１記載の構成と同様の効果が得
られる。
【００２０】
【実施例】本発明の一実施例について図１ないし図９に
基づいて説明すれば、以下の通りである。本実施例で
は、本発明のデジタルデータのバッファリング装置を同
期式のサンプリングレートコンバータに適用している。
サンプリングレートコンバータ１においては、図１に示
すように、入力インターフェース２が第１ディレイ用Ｒ
ＡＭ（ランダムアクセスメモリ）３に接続され、第１デ
ィレイ用ＲＡＭ３および第２ディレイ用ＲＡＭ４がデー
タセレクタ５に接続され、データセレクタ５と係数ＲＯ
Ｍ（リードオンリーメモリ）６とが積和演算器７に接続
され、積和演算器７が出力インターフェース８に接続さ
れている。
基づいて説明すれば、以下の通りである。本実施例で
は、本発明のデジタルデータのバッファリング装置を同
期式のサンプリングレートコンバータに適用している。
サンプリングレートコンバータ１においては、図１に示
すように、入力インターフェース２が第１ディレイ用Ｒ
ＡＭ（ランダムアクセスメモリ）３に接続され、第１デ
ィレイ用ＲＡＭ３および第２ディレイ用ＲＡＭ４がデー
タセレクタ５に接続され、データセレクタ５と係数ＲＯ
Ｍ（リードオンリーメモリ）６とが積和演算器７に接続
され、積和演算器７が出力インターフェース８に接続さ
れている。
【００２１】また、時間位置ＲＯＭ９が接続された制御
信号発生器１０が、上記のすべての素子、すなわち入力
インターフェース２、第１ディレイ用ＲＡＭ３、第２デ
ィレイ用ＲＡＭ４、データセレクタ５、係数ＲＯＭ６、
積和演算器７および出力インターフェース８に接続され
ている。この時間位置ＲＯＭ９は、入力データの１周期
内でポリフェーズフィルタの演算を行う回数である演算
回数と、演算を行う時刻を示す演算時間位置とを記憶し
ておくものである。すなわち、本サンプリングレートコ
ンバータ１においては、上記入力インターフェース２、
第１ディレイ用ＲＡＭ３、第２ディレイ用ＲＡＭ４、デ
ータセレクタ５、係数ＲＯＭ６、積和演算器７、出力イ
ンターフェース８、時間位置ＲＯＭ９および制御信号発
生器１０によって、デジタルフィルタとしての、ＦＩＲ
フィルタ（非巡回型デジタルフィルタ）およびポリフェ
ーズフィルタが構成されている。
信号発生器１０が、上記のすべての素子、すなわち入力
インターフェース２、第１ディレイ用ＲＡＭ３、第２デ
ィレイ用ＲＡＭ４、データセレクタ５、係数ＲＯＭ６、
積和演算器７および出力インターフェース８に接続され
ている。この時間位置ＲＯＭ９は、入力データの１周期
内でポリフェーズフィルタの演算を行う回数である演算
回数と、演算を行う時刻を示す演算時間位置とを記憶し
ておくものである。すなわち、本サンプリングレートコ
ンバータ１においては、上記入力インターフェース２、
第１ディレイ用ＲＡＭ３、第２ディレイ用ＲＡＭ４、デ
ータセレクタ５、係数ＲＯＭ６、積和演算器７、出力イ
ンターフェース８、時間位置ＲＯＭ９および制御信号発
生器１０によって、デジタルフィルタとしての、ＦＩＲ
フィルタ（非巡回型デジタルフィルタ）およびポリフェ
ーズフィルタが構成されている。
【００２２】Ｄ１、Ｄ１’は入力データ、Ｄ２、Ｄ３は
ディレイデータ、Ｄ４は選択されたディレイデータ、Ｄ
５は係数データ、Ｄ６、Ｄ６’は演算結果データ、Ｄ７
は出力データ、Ｄ８は出力データの時間位置が入力デー
タのオーバーサンプリング結果と一致する点を示すデー
タ、そしてＤ１０〜Ｄ１６は各ブロックの制御信号であ
る。
ディレイデータ、Ｄ４は選択されたディレイデータ、Ｄ
５は係数データ、Ｄ６、Ｄ６’は演算結果データ、Ｄ７
は出力データ、Ｄ８は出力データの時間位置が入力デー
タのオーバーサンプリング結果と一致する点を示すデー
タ、そしてＤ１０〜Ｄ１６は各ブロックの制御信号であ
る。
【００２３】次に、本実施例におけるレート変換（サン
プリング周波数変換）の原理について説明する。なお、
本実施例においては、入力データのサンプリング周波数
をｆ１＝４８ｋＨｚおよび３２ｋＨｚ、出力データのサ
ンプリング周波数をｆ２＝４４．１ｋＨｚとする。
プリング周波数変換）の原理について説明する。なお、
本実施例においては、入力データのサンプリング周波数
をｆ１＝４８ｋＨｚおよび３２ｋＨｚ、出力データのサ
ンプリング周波数をｆ２＝４４．１ｋＨｚとする。
【００２４】まず、所定の値としてｋ＝１００（Ｈｚ）
を用い、この数値で上記各サンプリング周波数を割る。
これにより、入力側として４８０、３２０、出力側とし
て４４１という整数値が得られる。
を用い、この数値で上記各サンプリング周波数を割る。
これにより、入力側として４８０、３２０、出力側とし
て４４１という整数値が得られる。
【００２５】そこで、本実施例では、入力データのサン
プリング周波数に関わらず、入力データに対して、上記
出力側の整数値である４４１倍オーバーサンプリングを
行うこととする。
プリング周波数に関わらず、入力データに対して、上記
出力側の整数値である４４１倍オーバーサンプリングを
行うこととする。
【００２６】ここで、４４１は３・３・４９というよう
に整数の積で表せるため、本実施例においては、まず３
倍オーバーサンプリングの演算を２回行い、最後に、上
記整数（３、４９）のうちの最大値である４９を用い、
４９倍オーバーサンプリングの演算を行うこととしてい
る。
に整数の積で表せるため、本実施例においては、まず３
倍オーバーサンプリングの演算を２回行い、最後に、上
記整数（３、４９）のうちの最大値である４９を用い、
４９倍オーバーサンプリングの演算を行うこととしてい
る。
【００２７】さらに、上記４９倍オーバーサンプリング
の演算は、ポリフェーズフィルタを用い、出力データの
時間位置が入力データのオーバーサンプリング結果と一
致する点のみにおいて行うこととしている。その後、上
記オーバーサンプリングの結果を、上記入力側の数値で
ある４８０個ごとまたは３２０個ごとに出力する。
の演算は、ポリフェーズフィルタを用い、出力データの
時間位置が入力データのオーバーサンプリング結果と一
致する点のみにおいて行うこととしている。その後、上
記オーバーサンプリングの結果を、上記入力側の数値で
ある４８０個ごとまたは３２０個ごとに出力する。
【００２８】これにより、変換後のサンプリング周波数
（ここでは４４．１ｋＨｚ）のデータが得られる。すな
わち、補間を行う必要がない。それによって、信号レベ
ルの誤差が大きくならず、出力データを高い精度で得る
ことができる。
（ここでは４４．１ｋＨｚ）のデータが得られる。すな
わち、補間を行う必要がない。それによって、信号レベ
ルの誤差が大きくならず、出力データを高い精度で得る
ことができる。
【００２９】また、上記ｆ１／ｋおよびｆ２／ｋを整数
にするには、上記のようにｆ１が４８ｋＨｚや３２ｋＨ
ｚなどのように様々な値を取る場合であっても、上記ｋ
をあらかじめ例えば１０や上記のように１０2 などの１
０の累乗に設定しておけばよく、このため、ｋはレート
変換前のサンプリング周波数ｆ１によって変動しない。
したがって、レート変換前のサンプリング周波数ｆ１に
応じてオーバーサンプリングの倍数を変更する必要がな
いので、演算方法や演算回数を一定とすることができ
る。それにより、サンプリングレートコンバータの回路
の構成を簡略化することができる。
にするには、上記のようにｆ１が４８ｋＨｚや３２ｋＨ
ｚなどのように様々な値を取る場合であっても、上記ｋ
をあらかじめ例えば１０や上記のように１０2 などの１
０の累乗に設定しておけばよく、このため、ｋはレート
変換前のサンプリング周波数ｆ１によって変動しない。
したがって、レート変換前のサンプリング周波数ｆ１に
応じてオーバーサンプリングの倍数を変更する必要がな
いので、演算方法や演算回数を一定とすることができ
る。それにより、サンプリングレートコンバータの回路
の構成を簡略化することができる。
【００３０】また、上記のように、ＦＩＲフィルタとポ
リフェーズフィルタとを組み合わせ、出力の時間位置が
入力データのオーバーサンプリング結果と一致する点の
みにおいてポリフェーズフィルタでのオーバーサンプリ
ングの演算が行われるので、演算回数を減少させること
ができる。それによって、回路の構成を一層簡略化する
ことができる。
リフェーズフィルタとを組み合わせ、出力の時間位置が
入力データのオーバーサンプリング結果と一致する点の
みにおいてポリフェーズフィルタでのオーバーサンプリ
ングの演算が行われるので、演算回数を減少させること
ができる。それによって、回路の構成を一層簡略化する
ことができる。
【００３１】次に、上記回路におけるレート変換動作に
ついて図２を用いて説明する。まず、入力のサンプリン
グ周波数に従い、入力データＤ１’を第１ディレイＲＡ
Ｍ３に書き込む（Ｓ１）。次に、１段目のＦＩＲ演算を
行い、その結果であるデータＤ６を第２ディレイＲＡＭ
４に書き込む（Ｓ２）。
ついて図２を用いて説明する。まず、入力のサンプリン
グ周波数に従い、入力データＤ１’を第１ディレイＲＡ
Ｍ３に書き込む（Ｓ１）。次に、１段目のＦＩＲ演算を
行い、その結果であるデータＤ６を第２ディレイＲＡＭ
４に書き込む（Ｓ２）。
【００３２】さらに、２段目のＦＩＲ演算を行い（Ｓ
３）、その結果であるデータＤ６’を第１ディレイＲＡ
Ｍ３に書き込む。
３）、その結果であるデータＤ６’を第１ディレイＲＡ
Ｍ３に書き込む。
【００３３】最後に、時間位置ＲＯＭ９のデータＤ５を
参照し、出力データの時間位置が入力データ（Ｄ１、Ｄ
１’等）のオーバーサンプリング結果と一致する点のみ
において演算を行い（Ｓ４）、その結果を出力インター
フェース８に出力する（Ｓ５）。以上の動作を入力デー
タのサンプリング周期で繰り返し行う。
参照し、出力データの時間位置が入力データ（Ｄ１、Ｄ
１’等）のオーバーサンプリング結果と一致する点のみ
において演算を行い（Ｓ４）、その結果を出力インター
フェース８に出力する（Ｓ５）。以上の動作を入力デー
タのサンプリング周期で繰り返し行う。
【００３４】このときのオーバーサンプリングとレート
変換された出力データとの関係を図３および図４に示
す。図３のグラフ（ａ）に示すように、４８ｋＨｚの場
合と４４．１ｋＨｚの場合とでは、サンプリングをそれ
ぞれ１６０回、１４７回行ったときに要する時間が等し
い（１／３００秒）。そして、同図のグラフ（ｂ）に示
すように、オーバーサンプリングによって４８ｋＨｚで
の１回のサンプリング時間（周期）あたりに４４１回の
サンプリングが行われ、それによって得たデータを４８
０個ごとに取り出している。
変換された出力データとの関係を図３および図４に示
す。図３のグラフ（ａ）に示すように、４８ｋＨｚの場
合と４４．１ｋＨｚの場合とでは、サンプリングをそれ
ぞれ１６０回、１４７回行ったときに要する時間が等し
い（１／３００秒）。そして、同図のグラフ（ｂ）に示
すように、オーバーサンプリングによって４８ｋＨｚで
の１回のサンプリング時間（周期）あたりに４４１回の
サンプリングが行われ、それによって得たデータを４８
０個ごとに取り出している。
【００３５】同様に、図４のグラフ（ａ）に示すよう
に、３２ｋＨｚの場合と４４．１ｋＨｚの場合とでは、
サンプリングをそれぞれ３２０回、４４１回行ったとき
に要する時間が等しい（１／１００秒）。そして、同図
のグラフ（ｂ）に示すように、オーバーサンプリングに
よって３２ｋＨｚでの１回のサンプリング時間（周期）
あたりに４４１回のサンプリングが行われ、それによっ
て得たデータを３２０個ごとに取り出している。
に、３２ｋＨｚの場合と４４．１ｋＨｚの場合とでは、
サンプリングをそれぞれ３２０回、４４１回行ったとき
に要する時間が等しい（１／１００秒）。そして、同図
のグラフ（ｂ）に示すように、オーバーサンプリングに
よって３２ｋＨｚでの１回のサンプリング時間（周期）
あたりに４４１回のサンプリングが行われ、それによっ
て得たデータを３２０個ごとに取り出している。
【００３６】また、図５に示すように、入力データのサ
ンプリング周期内で第１段目、第２段目のＦＩＲの演算
を行い、第３段目のポリフェーズフィルタの演算は、出
力データの時間位置が４４１倍のオーバーサンプリング
の時間位置と一致する時のみ行う。すなわち、４８ｋＨ
ｚから４４．１ｋＨｚへのレート変換の場合は図中Ａの
位置（すなわち出力時間位置軸上のＣの位置）におい
て、３２ｋＨｚから４４．１ｋＨｚへのレート変換の場
合は図中Ｂの位置（すなわち出力時間位置軸上のＤの位
置）においてのみ行う。
ンプリング周期内で第１段目、第２段目のＦＩＲの演算
を行い、第３段目のポリフェーズフィルタの演算は、出
力データの時間位置が４４１倍のオーバーサンプリング
の時間位置と一致する時のみ行う。すなわち、４８ｋＨ
ｚから４４．１ｋＨｚへのレート変換の場合は図中Ａの
位置（すなわち出力時間位置軸上のＣの位置）におい
て、３２ｋＨｚから４４．１ｋＨｚへのレート変換の場
合は図中Ｂの位置（すなわち出力時間位置軸上のＤの位
置）においてのみ行う。
【００３７】ただしこのとき、前記図３および４から明
らかなように、４８ｋＨｚから４４．１ｋＨｚにレート
変換する場合には、入力データの１周期内で第３段目の
ポリフェーズフィルタの演算を行う回数は、場合によっ
て０回または１回であり、３２ｋＨｚから４４．１ｋＨ
ｚにレート変換する場合には、入力データの１周期内で
第３段目のポリフェーズフィルタの演算を行う回数は、
場合によって１回または２回である。これらの演算回数
と、演算を行う時刻を示す演算時間位置、すなわち図５
に示す出力時間位置軸上のＣ、Ｄの位置とが、前記した
ように時間位置ＲＯＭ９に記憶されている。このよう
に、上記第３段目のポリフェーズフィルタの演算におけ
る出力の時間位置とオーバーサンプリングの時間位置と
が一致する時間である演算時間位置が時間位置ＲＯＭ９
に記憶されているので、演算やデータの取り出し等に対
する制御内容を簡略化することができる。それによっ
て、回路の構成を一層簡略化することができる。
らかなように、４８ｋＨｚから４４．１ｋＨｚにレート
変換する場合には、入力データの１周期内で第３段目の
ポリフェーズフィルタの演算を行う回数は、場合によっ
て０回または１回であり、３２ｋＨｚから４４．１ｋＨ
ｚにレート変換する場合には、入力データの１周期内で
第３段目のポリフェーズフィルタの演算を行う回数は、
場合によって１回または２回である。これらの演算回数
と、演算を行う時刻を示す演算時間位置、すなわち図５
に示す出力時間位置軸上のＣ、Ｄの位置とが、前記した
ように時間位置ＲＯＭ９に記憶されている。このよう
に、上記第３段目のポリフェーズフィルタの演算におけ
る出力の時間位置とオーバーサンプリングの時間位置と
が一致する時間である演算時間位置が時間位置ＲＯＭ９
に記憶されているので、演算やデータの取り出し等に対
する制御内容を簡略化することができる。それによっ
て、回路の構成を一層簡略化することができる。
【００３８】なお、本実施例では、４８ｋＨｚ、３２ｋ
Ｈｚから４４．１ｋＨｚにレート変換する場合を例に挙
げたが、この数値は任意のものであっても差し支えな
い。
Ｈｚから４４．１ｋＨｚにレート変換する場合を例に挙
げたが、この数値は任意のものであっても差し支えな
い。
【００３９】また、オーバーサンプリングの倍数、ＦＩ
Ｒ等のフィルタの段数もこれに限るものではない。ポリ
フェーズフィルタを用いて最終段のオーバーサンプリン
グを行い、その際、出力データの時間位置が入力データ
のオーバーサンプリング結果と一致する点のみにおいて
演算を行うようにすることによって、最終段のオーバー
サンプリングにおける演算の回数が最小に設定されれば
よい。
Ｒ等のフィルタの段数もこれに限るものではない。ポリ
フェーズフィルタを用いて最終段のオーバーサンプリン
グを行い、その際、出力データの時間位置が入力データ
のオーバーサンプリング結果と一致する点のみにおいて
演算を行うようにすることによって、最終段のオーバー
サンプリングにおける演算の回数が最小に設定されれば
よい。
【００４０】次に、本実施例のデジタルデータのバッフ
ァリング装置の構成について説明する。図６に示すよう
に、本バッファリング装置２００は、図１に示す出力イ
ンターフェース８に適用される。本バッファリング装置
２００においては、サンプリングレート変換が行われた
後のデータを一旦格納するためのリングバッファメモリ
２０１が設けられ、その出力がパラレルシリアル変換回
路２０７に入力されるようになっている。パラレルシリ
アル変換回路２０７からは、後述の各種クロック生成回
路２０６で作られるＬＲクロック、ビットクロック、お
よびＤＡコンバータマスタークロックに同期して、ＤＡ
データが出力されるようになっている。
ァリング装置の構成について説明する。図６に示すよう
に、本バッファリング装置２００は、図１に示す出力イ
ンターフェース８に適用される。本バッファリング装置
２００においては、サンプリングレート変換が行われた
後のデータを一旦格納するためのリングバッファメモリ
２０１が設けられ、その出力がパラレルシリアル変換回
路２０７に入力されるようになっている。パラレルシリ
アル変換回路２０７からは、後述の各種クロック生成回
路２０６で作られるＬＲクロック、ビットクロック、お
よびＤＡコンバータマスタークロックに同期して、ＤＡ
データが出力されるようになっている。
【００４１】また、サンプリングレート変換が行われた
後のデータが入力されるライトアドレス生成回路２０２
（アドレスカウンタ）に、サンプリングレート変換後の
データの入力レートのある時間内の平均値を算出する入
力レート算出回路２０５（入力レート算出部）、各種ク
ロック生成回路２０６（転送レート制御部）、リードア
ドレス生成回路２０４（アドレスカウンタ）、アドレス
選択／リードライトタイミング生成回路２０３が順次接
続されている。
後のデータが入力されるライトアドレス生成回路２０２
（アドレスカウンタ）に、サンプリングレート変換後の
データの入力レートのある時間内の平均値を算出する入
力レート算出回路２０５（入力レート算出部）、各種ク
ロック生成回路２０６（転送レート制御部）、リードア
ドレス生成回路２０４（アドレスカウンタ）、アドレス
選択／リードライトタイミング生成回路２０３が順次接
続されている。
【００４２】次に、上記各種クロック生成回路２０６の
構成について説明する。図７に示すように、上記各種ク
ロック生成回路２０６においては、図６に示す入力レー
ト算出回路２０５から入力レートの基準クロックからの
ずれ量が上記のように入力される補正頻度テーブル３０
１に、速度補正のタイミングおよび速度補正量をそれぞ
れ生成する速度補正タイミング生成回路３０２および速
度補正量算出回路３０３が接続されている。
構成について説明する。図７に示すように、上記各種ク
ロック生成回路２０６においては、図６に示す入力レー
ト算出回路２０５から入力レートの基準クロックからの
ずれ量が上記のように入力される補正頻度テーブル３０
１に、速度補正のタイミングおよび速度補正量をそれぞ
れ生成する速度補正タイミング生成回路３０２および速
度補正量算出回路３０３が接続されている。
【００４３】また、図６に示すライトアドレス生成回路
２０２およびリードアドレス生成回路２０４からリング
バッファメモリ２０１の入力／出力アドレスが供給され
るアドレス比較回路３０５に、位相補正テーブル３０
６、位相補正のタイミングおよび位相補正量をそれぞれ
生成する位相補正タイミング生成回路３０８および位相
補正量算出回路３０７が接続されている。
２０２およびリードアドレス生成回路２０４からリング
バッファメモリ２０１の入力／出力アドレスが供給され
るアドレス比較回路３０５に、位相補正テーブル３０
６、位相補正のタイミングおよび位相補正量をそれぞれ
生成する位相補正タイミング生成回路３０８および位相
補正量算出回路３０７が接続されている。
【００４４】そして、上記速度補正タイミング生成回路
３０２および速度補正量算出回路３０３、位相補正タイ
ミング生成回路３０８および位相補正量算出回路３０７
に、速度／位相補正切り替え回路３０４、ＵＰ／ＤＯＷ
Ｎカウンタ３０９、６→１セレクタ３１０・３１０、お
よび、装置内部あるいは外部の水晶振動子によって生成
されるひとつの主クロック（ＭＣＫ）を分周し、位相の
ずれた複数のクロックを生成する遅延クロック生成部３
１１が接続されている。
３０２および速度補正量算出回路３０３、位相補正タイ
ミング生成回路３０８および位相補正量算出回路３０７
に、速度／位相補正切り替え回路３０４、ＵＰ／ＤＯＷ
Ｎカウンタ３０９、６→１セレクタ３１０・３１０、お
よび、装置内部あるいは外部の水晶振動子によって生成
されるひとつの主クロック（ＭＣＫ）を分周し、位相の
ずれた複数のクロックを生成する遅延クロック生成部３
１１が接続されている。
【００４５】次に、本実施例のデジタルデータのバッフ
ァリング装置の動作について説明する。図６に示すよう
に、まず、サンプリングレート変換が行われた後のデー
タが、上述の方式によって演算が終了したタイミングで
リングバッファメモリ２０１に入力される。
ァリング装置の動作について説明する。図６に示すよう
に、まず、サンプリングレート変換が行われた後のデー
タが、上述の方式によって演算が終了したタイミングで
リングバッファメモリ２０１に入力される。
【００４６】このとき、アドレス選択／リードライトタ
イミング生成回路２０３は、ライトアドレス生成回路２
０２およびリードアドレス生成回路２０４によって生成
されたアドレスを、リングバッファメモリ２０１の入力
／出力アドレスとして選択する。また、リングバッファ
メモリ２０１の入出力のタイミングを生成する。なお、
これらの入力アドレスと出力アドレスとは、位相補正制
御として、リングバッファメモリ２０１の環状のメモリ
上で、最も離れた位置関係になるように、上記各種クロ
ック生成回路２０６によって制御される。すなわち、ア
ドレスが例えば０、１、２、・・・、９、０、１、・・
というように循環していれば、０と５、１と６、・・と
いうような位置に配置される。
イミング生成回路２０３は、ライトアドレス生成回路２
０２およびリードアドレス生成回路２０４によって生成
されたアドレスを、リングバッファメモリ２０１の入力
／出力アドレスとして選択する。また、リングバッファ
メモリ２０１の入出力のタイミングを生成する。なお、
これらの入力アドレスと出力アドレスとは、位相補正制
御として、リングバッファメモリ２０１の環状のメモリ
上で、最も離れた位置関係になるように、上記各種クロ
ック生成回路２０６によって制御される。すなわち、ア
ドレスが例えば０、１、２、・・・、９、０、１、・・
というように循環していれば、０と５、１と６、・・と
いうような位置に配置される。
【００４７】また、入力レート算出回路２０５が、サン
プリングレート変換後のデータの入力レートのある時間
内の平均値を算出する。これによって、図１に示す信号
Ｄ１の入力レートの標準値からのずれの割合が得られ
る。そして、この入力レート算出回路２０５で算出した
ずれ量が、上記各種クロック生成回路２０６へ与えられ
る。
プリングレート変換後のデータの入力レートのある時間
内の平均値を算出する。これによって、図１に示す信号
Ｄ１の入力レートの標準値からのずれの割合が得られ
る。そして、この入力レート算出回路２０５で算出した
ずれ量が、上記各種クロック生成回路２０６へ与えられ
る。
【００４８】すると、この各種クロック生成回路２０６
で、速度補正制御として、出力レートのずれ量が入力レ
ートのずれ量と同じずれ量になるように基準クロックが
以下に示すようにして調整される。
で、速度補正制御として、出力レートのずれ量が入力レ
ートのずれ量と同じずれ量になるように基準クロックが
以下に示すようにして調整される。
【００４９】すなわち、図７に示すように、各種クロッ
ク生成回路２０６において上記入力レートの基準レート
（標準速度）からのずれ量が補正頻度テーブル３０１に
入力される。すると、補正頻度テーブル３０１がテーブ
ル内を参照し、転送クロックの補正量とその補正のタイ
ミングとを生成するためのデータを速度補正タイミング
生成回路３０２および速度補正量算出回路３０３に供給
する。そして、速度補正タイミング生成回路３０２およ
び速度補正量算出回路３０３が速度補正のタイミングお
よび速度補正量をそれぞれ生成する。
ク生成回路２０６において上記入力レートの基準レート
（標準速度）からのずれ量が補正頻度テーブル３０１に
入力される。すると、補正頻度テーブル３０１がテーブ
ル内を参照し、転送クロックの補正量とその補正のタイ
ミングとを生成するためのデータを速度補正タイミング
生成回路３０２および速度補正量算出回路３０３に供給
する。そして、速度補正タイミング生成回路３０２およ
び速度補正量算出回路３０３が速度補正のタイミングお
よび速度補正量をそれぞれ生成する。
【００５０】一方、ライトアドレス生成回路２０２およ
びリードアドレス生成回路２０４が出力したリングバッ
ファメモリ２０１の入力／出力アドレスが、アドレス比
較回路３０５へ入力される。アドレス比較回路３０５は
これらのアドレスを比較し、その差を位相補正テーブル
３０６に入力する。位相補正テーブル３０６はテーブル
内を参照し、この差を基に、位相補正する量と位相補正
のタイミングとを生成するためのデータを位相補正タイ
ミング生成回路３０８および位相補正量算出回路３０７
に供給する。そして、位相補正タイミング生成回路３０
８および位相補正量算出回路３０７が位相補正のタイミ
ングおよび位相補正量をそれぞれ生成する。
びリードアドレス生成回路２０４が出力したリングバッ
ファメモリ２０１の入力／出力アドレスが、アドレス比
較回路３０５へ入力される。アドレス比較回路３０５は
これらのアドレスを比較し、その差を位相補正テーブル
３０６に入力する。位相補正テーブル３０６はテーブル
内を参照し、この差を基に、位相補正する量と位相補正
のタイミングとを生成するためのデータを位相補正タイ
ミング生成回路３０８および位相補正量算出回路３０７
に供給する。そして、位相補正タイミング生成回路３０
８および位相補正量算出回路３０７が位相補正のタイミ
ングおよび位相補正量をそれぞれ生成する。
【００５１】これらにより、基準クロックの何周期に１
回、どれだけ基準クロックの周期を補正するかが決定さ
れる。例えば、入力レートが１％だけ、標準の速度より
速ければ、約１７周期に１回、基準クロックの周期を１
／６だけ短くする。
回、どれだけ基準クロックの周期を補正するかが決定さ
れる。例えば、入力レートが１％だけ、標準の速度より
速ければ、約１７周期に１回、基準クロックの周期を１
／６だけ短くする。
【００５２】上記の速度補正の要求と位相補正の要求と
が同時に起こった場合は、速度／位相補正切り替え回路
３０４がそれらの実行を切り替える。
が同時に起こった場合は、速度／位相補正切り替え回路
３０４がそれらの実行を切り替える。
【００５３】ここで、上記の基準クロックの調整に際し
ては、各種クロック生成回路２０６内部の遅延クロック
生成部３１１が、前記水晶振動子の生成する主クロック
を分周（ここでは１／３分周）して得られるクロックと
周波数が等しく、位相の少しずつずれたないしの６
種類のクロックを生成する。
ては、各種クロック生成回路２０６内部の遅延クロック
生成部３１１が、前記水晶振動子の生成する主クロック
を分周（ここでは１／３分周）して得られるクロックと
周波数が等しく、位相の少しずつずれたないしの６
種類のクロックを生成する。
【００５４】上記のようにして決定した速度補正量や位
相補正量に従って、入力の転送レートと出力の転送レー
トとが等しくなるように、速度／位相補正切り替え回路
３０４がＵＰ／ＤＯＷＮカウンタ３０９を制御する。そ
して、ＵＰ／ＤＯＷＮカウンタ３０９のカウンタ値に応
じ、６→１セレクタ３１０・３１０によって上記複数の
クロックのうちのひとつが基準クロックとして適宜選択
される。選択されたものはＤＡコンバータのマスタクロ
ックとなり、１／２５６分周したのはＬＲクロックとな
り、１／８分周したものはビットクロックとなり、ＤＡ
コンバータへのオーディオデータの送信に用いられるこ
とになる。
相補正量に従って、入力の転送レートと出力の転送レー
トとが等しくなるように、速度／位相補正切り替え回路
３０４がＵＰ／ＤＯＷＮカウンタ３０９を制御する。そ
して、ＵＰ／ＤＯＷＮカウンタ３０９のカウンタ値に応
じ、６→１セレクタ３１０・３１０によって上記複数の
クロックのうちのひとつが基準クロックとして適宜選択
される。選択されたものはＤＡコンバータのマスタクロ
ックとなり、１／２５６分周したのはＬＲクロックとな
り、１／８分周したものはビットクロックとなり、ＤＡ
コンバータへのオーディオデータの送信に用いられるこ
とになる。
【００５５】図８に、図７のないしの６種類のクロ
ック、および、それらから選択を切り替えてＤＡコンバ
ータマスタクロックを生成する様子を示す。図中、Ａは
→→を選択したもので、Ｂは、→→と選択
したものである。
ック、および、それらから選択を切り替えてＤＡコンバ
ータマスタクロックを生成する様子を示す。図中、Ａは
→→を選択したもので、Ｂは、→→と選択
したものである。
【００５６】なお、本発明のデジタルデータのバッファ
リング装置はサンプリングレートコンバータのみに適用
されるものではなく、例えばデジタルＰＰＬ（フェーズ
ロックドループ）回路を用いたデジタルオーディオイン
ターフェース等のように、クロックのジッタが問題にな
る回路にも適用でき、効果を発揮するものである。
リング装置はサンプリングレートコンバータのみに適用
されるものではなく、例えばデジタルＰＰＬ（フェーズ
ロックドループ）回路を用いたデジタルオーディオイン
ターフェース等のように、クロックのジッタが問題にな
る回路にも適用でき、効果を発揮するものである。
【００５７】
【発明の効果】以上のように、本発明の請求項１記載の
デジタルデータのバッファリング装置は、入力データを
一旦格納してその後出力するデジタルデータのバッファ
リング装置において、格納されるデータの現在の取り込
みアドレスカウンタ値と、現在の取り出しアドレスカウ
ンタ値とを読み取るアドレスカウンタと、読み取られた
取り込みアドレスカウンタ値と取り出しアドレスカウン
タ値との差が常に所定の範囲に収まるように、上記取り
出しアドレスカウンタからデータを取り出して出力する
ための転送クロックの周期を決定する転送レート制御部
と、ひとつの主クロックを分周した周波数であって上記
主クロックとは位相の異なるクロックを複数生成するク
ロック生成部を備え、上記転送レート制御部が、上記ア
ドレスカウンタから読み取られた取り込みアドレスカウ
ンタ値と取り出しアドレスカウンタ値との差に基づい
て、上記アドレスカウンタからデータを取り出して出力
するための転送クロックを、上記クロック生成部によっ
て生成したクロックの中から選択する構成である。
デジタルデータのバッファリング装置は、入力データを
一旦格納してその後出力するデジタルデータのバッファ
リング装置において、格納されるデータの現在の取り込
みアドレスカウンタ値と、現在の取り出しアドレスカウ
ンタ値とを読み取るアドレスカウンタと、読み取られた
取り込みアドレスカウンタ値と取り出しアドレスカウン
タ値との差が常に所定の範囲に収まるように、上記取り
出しアドレスカウンタからデータを取り出して出力する
ための転送クロックの周期を決定する転送レート制御部
と、ひとつの主クロックを分周した周波数であって上記
主クロックとは位相の異なるクロックを複数生成するク
ロック生成部を備え、上記転送レート制御部が、上記ア
ドレスカウンタから読み取られた取り込みアドレスカウ
ンタ値と取り出しアドレスカウンタ値との差に基づい
て、上記アドレスカウンタからデータを取り出して出力
するための転送クロックを、上記クロック生成部によっ
て生成したクロックの中から選択する構成である。
【００５８】それゆえ、デジタルデータの信号出力品質
の劣化を防ぐことができるという効果を奏する。また、
同期式サンプリングレートコンバータを用いた場合に、
出力信号を再生することを可能にすることができるとい
う効果を奏する。また、データを出力するための転送ク
ロックをより効率的に決定することができるという効果
を奏する。
の劣化を防ぐことができるという効果を奏する。また、
同期式サンプリングレートコンバータを用いた場合に、
出力信号を再生することを可能にすることができるとい
う効果を奏する。また、データを出力するための転送ク
ロックをより効率的に決定することができるという効果
を奏する。
【００５９】請求項２記載のデジタルデータのバッファ
リング装置は、入力データを一旦格納してその後出力す
るデジタルデータのバッファリング装置において、格納
されるデータの現在の取り込みアドレスカウンタ値と、
現在の取り出しアドレスカウンタ値とを読み取るアドレ
スカウンタと、読み取られた取り込みアドレスカウンタ
値と取り出しアドレスカウンタ値との差が常に所定の範
囲に収まるように、上記取り出しアドレスカウンタから
データを取り出して出力するための転送クロックの周期
を決定する転送レート制御部と、ひとつの主クロックを
分周した周波数であって上記主クロックとは位相の異な
るクロックを複数生成するクロック生成部を備え、上記
転送レート制御部が、入力データの転送レートの変動に
基づいて、上記アドレスカウンタからデータを取り出し
て出力するための転送クロックを、上記クロック生成部
によって生成したクロックの中から選択する構成であ
る。
リング装置は、入力データを一旦格納してその後出力す
るデジタルデータのバッファリング装置において、格納
されるデータの現在の取り込みアドレスカウンタ値と、
現在の取り出しアドレスカウンタ値とを読み取るアドレ
スカウンタと、読み取られた取り込みアドレスカウンタ
値と取り出しアドレスカウンタ値との差が常に所定の範
囲に収まるように、上記取り出しアドレスカウンタから
データを取り出して出力するための転送クロックの周期
を決定する転送レート制御部と、ひとつの主クロックを
分周した周波数であって上記主クロックとは位相の異な
るクロックを複数生成するクロック生成部を備え、上記
転送レート制御部が、入力データの転送レートの変動に
基づいて、上記アドレスカウンタからデータを取り出し
て出力するための転送クロックを、上記クロック生成部
によって生成したクロックの中から選択する構成であ
る。
【００６０】それゆえ、デジタルデータの信号出力品質
の劣化を防ぐことができるという効果を奏する。また、
同期式サンプリングレートコンバータを用いた場合に、
出力信号を再生することを可能にすることができるとい
う効果を奏する。また、データを出力するための転送ク
ロックをより効率的に決定することができるという効果
を奏する。
の劣化を防ぐことができるという効果を奏する。また、
同期式サンプリングレートコンバータを用いた場合に、
出力信号を再生することを可能にすることができるとい
う効果を奏する。また、データを出力するための転送ク
ロックをより効率的に決定することができるという効果
を奏する。
【００６１】請求項３記載のデジタルデータのバッファ
リング装置は、請求項１または２記載のデジタルデータ
のバッファリング装置において、入力データが格納され
る転送レートの平均値を定期的に算出する入力レート算
出部を備え、出力データの転送レートの平均値が、入力
レート算出部の算出した入力データの転送レートの平均
値に等しくなるように、上記転送レート制御部が出力デ
ータの転送レートを増減する構成である。
リング装置は、請求項１または２記載のデジタルデータ
のバッファリング装置において、入力データが格納され
る転送レートの平均値を定期的に算出する入力レート算
出部を備え、出力データの転送レートの平均値が、入力
レート算出部の算出した入力データの転送レートの平均
値に等しくなるように、上記転送レート制御部が出力デ
ータの転送レートを増減する構成である。
【００６２】それゆえ、請求項１記載の構成と同様に、
デジタルデータの信号出力品質の劣化を防ぐことができ
るという効果、および、同期式サンプリングレートコン
バータを用いた場合に、出力信号を再生することを可能
にすることができるという効果を奏する。
デジタルデータの信号出力品質の劣化を防ぐことができ
るという効果、および、同期式サンプリングレートコン
バータを用いた場合に、出力信号を再生することを可能
にすることができるという効果を奏する。
【図１】本発明の一実施例のデジタルデータのバッファ
リング装置が適用されるサンプリングレートコンバータ
の回路の概略の構成を示すブロック図である。
リング装置が適用されるサンプリングレートコンバータ
の回路の概略の構成を示すブロック図である。
【図２】図１のサンプリングレートコンバータのレート
変換動作を示すフローチャートである。
変換動作を示すフローチャートである。
【図３】図１のサンプリングレートコンバータによるオ
ーバーサンプリング動作を示す説明図である。
ーバーサンプリング動作を示す説明図である。
【図４】図１のサンプリングレートコンバータによるオ
ーバーサンプリング動作を示す説明図である。
ーバーサンプリング動作を示す説明図である。
【図５】図１のサンプリングレートコンバータによるオ
ーバーサンプリング動作を示す説明図である。
ーバーサンプリング動作を示す説明図である。
【図６】本発明の一実施例のデジタルデータのバッファ
リング装置の概略の構成を示すブロック図である。
リング装置の概略の構成を示すブロック図である。
【図７】図６のバッファリング装置の各種クロック生成
回路の内部の構成を示すブロック図である。
回路の内部の構成を示すブロック図である。
【図８】図７の各種クロック生成回路によって生成され
たクロックを示す説明図である。
たクロックを示す説明図である。
２００ バッファリング装置 ２０１ リングバッファメモリ ２０２ ライトアドレス生成回路（アドレスカウンタ） ２０３ アドレス選択／リードライトタイミング生成回
路 ２０４ リードアドレス生成回路（アドレスカウンタ） ２０５ 入力レート算出回路（入力レート算出部） ２０６ 各種クロック生成回路（転送レート制御部） ３０９ ＵＰ／ＤＯＷＮカウンタ ３１０ ６→１セレクタ ３１１ 遅延クロック生成部
路 ２０４ リードアドレス生成回路（アドレスカウンタ） ２０５ 入力レート算出回路（入力レート算出部） ２０６ 各種クロック生成回路（転送レート制御部） ３０９ ＵＰ／ＤＯＷＮカウンタ ３１０ ６→１セレクタ ３１１ 遅延クロック生成部
Claims (3)
- 【請求項１】入力データを一旦格納してその後出力する
デジタルデータのバッファリング装置において、 格納されるデータの現在の取り込みアドレスカウンタ値
と、現在の取り出しアドレスカウンタ値とを読み取るア
ドレスカウンタと、 読み取られた取り込みアドレスカウンタ値と取り出しア
ドレスカウンタ値との差が常に所定の範囲に収まるよう
に、上記取り出しアドレスカウンタからデータを取り出
して出力するための転送クロックの周期を決定する転送
レート制御部と、 ひとつの主クロックを分周した周波数であって上記主ク
ロックとは位相の異なるクロックを複数生成するクロッ
ク生成部を備え、 上記転送レート制御部が、上記アドレスカウンタから読
み取られた取り込みアドレスカウンタ値と取り出しアド
レスカウンタ値との差に基づいて、上記アドレスカウン
タからデータを取り出して出力するための転送クロック
を、上記クロック生成部によって生成したクロックの中
から選択する ことを特徴とするデジタルデータのバッフ
ァリング装置。 - 【請求項２】入力データを一旦格納してその後出力する
デジタルデータのバッファリング装置において、 格納されるデータの現在の取り込みアドレスカウンタ値
と、現在の取り出しアドレスカウンタ値とを読み取るア
ドレスカウンタと、 読み取られた取り込みアドレスカウンタ値と取り出しア
ドレスカウンタ値との差が常に所定の範囲に収まるよう
に、上記取り出しアドレスカウンタからデータを取り出
して出力するための転送クロックの周期を決定する転送
レート制御部と、 ひとつの主クロックを分周した周波数であって上記主ク
ロックとは位相の異なるクロックを複数生成するクロッ
ク生成部を備え、 上記転送レート制御部が、入力データの転送レートの変
動に基づいて、上記アドレスカウンタからデータを取り
出して出力するための転送クロックを、上記クロック生
成部によって生成したクロックの中から選択することを
特徴とするデジタルデータのバッファリング装置。 - 【請求項３】入力データが格納される転送レートの平均
値を定期的に算出する入力レート算出部を備え、 出力データの転送レートの平均値が、入力レート算出部
の算出した入力データの転送レートの平均値に等しくな
るように、上記転送レート制御部が出力データの転送レ
ートを増減することを特徴とする請求項１または２記載
のデジタルデータのバッファリング装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7087190A JP3037582B2 (ja) | 1995-04-12 | 1995-04-12 | デジタルデータのバッファリング装置 |
| US08/602,419 US5731770A (en) | 1995-04-12 | 1996-02-16 | Digital data buffering device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7087190A JP3037582B2 (ja) | 1995-04-12 | 1995-04-12 | デジタルデータのバッファリング装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08287600A JPH08287600A (ja) | 1996-11-01 |
| JP3037582B2 true JP3037582B2 (ja) | 2000-04-24 |
Family
ID=13908078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7087190A Expired - Fee Related JP3037582B2 (ja) | 1995-04-12 | 1995-04-12 | デジタルデータのバッファリング装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5731770A (ja) |
| JP (1) | JP3037582B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7366936B2 (en) | 2003-09-02 | 2008-04-29 | Brother Kogyo Kabushiki Kaisha | Memory control device and image forming device equipped with a selection circuit selectively applying a reference clock or a modulated clock to a synchronous memory as an external clock based on a selection signal |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5880980A (en) * | 1996-09-30 | 1999-03-09 | Rockwell International Corporation | Distributed decimation sample rate conversion |
| JPH10257034A (ja) * | 1997-03-12 | 1998-09-25 | Nec Corp | 無瞬断切替装置 |
| US6094726A (en) * | 1998-02-05 | 2000-07-25 | George S. Sheng | Digital signal processor using a reconfigurable array of macrocells |
| JPH11312143A (ja) * | 1998-04-28 | 1999-11-09 | Clarion Co Ltd | 情報処理装置及び方法、カーオーディオシステム及びその制御方法並びに情報処理用プログラムを記録した記録媒体 |
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| DE10232988B4 (de) * | 2002-07-19 | 2007-11-22 | Infineon Technologies Ag | Verfahren und Vorrichtung zur getakteten Ausgabe asynchron empfangener Digitalsignale |
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| JP4368835B2 (ja) * | 2005-08-29 | 2009-11-18 | 富士通マイクロエレクトロニクス株式会社 | 画像処理装置、撮像装置及び画像処理システム |
| JP4778872B2 (ja) * | 2005-10-20 | 2011-09-21 | パナソニック株式会社 | 楽音出力装置 |
| JP4353278B2 (ja) | 2007-05-30 | 2009-10-28 | ソニー株式会社 | デジタル記録装置及び方法、デジタル再生装置及び方法、並びにデジタルデータ変換装置 |
| JP5724475B2 (ja) * | 2011-03-10 | 2015-05-27 | 株式会社リコー | データ受信回路、データ送受信システム及びデータ受信方法 |
| CN113615088B (zh) * | 2019-03-26 | 2023-07-14 | 华为技术有限公司 | 跨时钟域同步电路以及方法 |
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|---|---|---|---|---|
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| US5101369A (en) * | 1988-11-22 | 1992-03-31 | Yamaha Corporation | Digital filter capable of sample rate alteration |
| JPH0453307A (ja) * | 1990-06-21 | 1992-02-20 | Mitsubishi Electric Corp | 標本化周波数変換器 |
| JPH05327409A (ja) * | 1992-05-22 | 1993-12-10 | Sony Corp | レート変換方法及びその変換回路 |
| JPH06164400A (ja) * | 1992-11-16 | 1994-06-10 | Kenwood Corp | サンプリング周波数変換装置 |
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-
1995
- 1995-04-12 JP JP7087190A patent/JP3037582B2/ja not_active Expired - Fee Related
-
1996
- 1996-02-16 US US08/602,419 patent/US5731770A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH08287600A (ja) | 1996-11-01 |
| US5731770A (en) | 1998-03-24 |
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