JPH10126645A - 周波数変換装置 - Google Patents
周波数変換装置Info
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- JPH10126645A JPH10126645A JP9268427A JP26842797A JPH10126645A JP H10126645 A JPH10126645 A JP H10126645A JP 9268427 A JP9268427 A JP 9268427A JP 26842797 A JP26842797 A JP 26842797A JP H10126645 A JPH10126645 A JP H10126645A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
- H04N7/0135—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving interpolation processes
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
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- Multimedia (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Analogue/Digital Conversion (AREA)
- Picture Signal Circuits (AREA)
- Television Signal Processing For Recording (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
(57)【要約】
【課題】相互に異なるサンプリング周波数を有するシス
テム間の信号処理時間を短縮し得る周波数変換装置を提
供しようとするものである。 【解決手段】初期値に係数増分ＤＥＬを累積した第１係
数値αを発生する第１係数発生器３２と、所定値（１２
８）から第１係数値αを減算した第２係数値βを発生す
る第２係数発生器３４と、両係数値α、βに基づいて入
力データを補間する補間フィルター３６と、補間したデ
ータのリード及びライト動作を同時に行う２ポートＲＡ
Ｍ４２を備えて構成する。
テム間の信号処理時間を短縮し得る周波数変換装置を提
供しようとするものである。 【解決手段】初期値に係数増分ＤＥＬを累積した第１係
数値αを発生する第１係数発生器３２と、所定値（１２
８）から第１係数値αを減算した第２係数値βを発生す
る第２係数発生器３４と、両係数値α、βに基づいて入
力データを補間する補間フィルター３６と、補間したデ
ータのリード及びライト動作を同時に行う２ポートＲＡ
Ｍ４２を備えて構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、周波数変換装置に
係るもので、詳しくは、相互に異なる動作周波数を有す
る各システム間で画像情報を転送する場合、信号処理の
所要時間を短縮し得る周波数変換装置に関するものであ
る。
係るもので、詳しくは、相互に異なる動作周波数を有す
る各システム間で画像情報を転送する場合、信号処理の
所要時間を短縮し得る周波数変換装置に関するものであ
る。
【０００２】
【従来の技術】従来、アナログＴＶ信号をデジタルＴＶ
信号に変換するとき、システムに応じて相異なるサンプ
リング（Sampling）周波数を使用している。従って、相
互異なるサンプリング周波数を有するシステム間で画像
情報を転送しようとすると、一方側のサンプリング周波
数を他方側のサンプリング周波数に変換しなければなら
ないため、周波数変換装置が必要になる。
信号に変換するとき、システムに応じて相異なるサンプ
リング（Sampling）周波数を使用している。従って、相
互異なるサンプリング周波数を有するシステム間で画像
情報を転送しようとすると、一方側のサンプリング周波
数を他方側のサンプリング周波数に変換しなければなら
ないため、周波数変換装置が必要になる。
【０００３】例えば、米国特許４，６３０，０３４号で
公開された従来の周波数変換装置は、図４に示したよう
に、サンプリング周波数ｆA を有するサンプリングパル
ス信号ＳA をカウントして、ライト（write)アドレス信
号ＷＡを生成するライトアドレスカウンター１０と、サ
ンプリング周波数ｆB を有するサンプリングパルス信号
ＳB をカウントするマスター（master）カウンター１２
と、該マスターカウンター１２の出力信号及びサンプリ
ングパルス信号ＳB を入力して、リード／ライト制御信
号Ｒ／Ｗを生成し、クリア（CLEAR)信号ＣＬをライトア
ドレスカウンター１０及びマスターカウンター１２に夫
々印加するメモリコントロ−ラー１４と、該メモリコン
トローラー１４から出力されたクリア信号ＣＬによりク
リアされ、メモリコントローラー１４の出力信号をカウ
ントしリードアドレス信号ＲＡを生成するリードアドレ
スカウンター１６と、メモリコントローラー１４から出
力されたリード／ライト制御信号Ｒ／Ｗに基づいて、サ
ンプリング周波数ｆA でサンプリングされた入力データ
ＩＮをライトアドレスカウンター１０から出力されたラ
イトアドレス信号ＷＡに該当するメモリセルに記憶し、
リードアドレスカウンター１６から出力されたリードア
ドレス信号ＲＡに該当するメモリセルから既に記憶され
ているデータを読み出して出力するバッファメモリ１
８、２０と、フィルター係数を予め記憶して、マスター
カウンター１２の出力信号に基づいて補間（Interpolat
ion)を制御する補間コントローラー２２と、該補間コン
トローラー２２の制御によりバッファメモリ１８、２０
から出力されたデータを補間して、サンプリング周波数
ｆB を有した出力データＯＵＴに変換する補間フィルタ
ー２４と、から構成されていた。
公開された従来の周波数変換装置は、図４に示したよう
に、サンプリング周波数ｆA を有するサンプリングパル
ス信号ＳA をカウントして、ライト（write)アドレス信
号ＷＡを生成するライトアドレスカウンター１０と、サ
ンプリング周波数ｆB を有するサンプリングパルス信号
ＳB をカウントするマスター（master）カウンター１２
と、該マスターカウンター１２の出力信号及びサンプリ
ングパルス信号ＳB を入力して、リード／ライト制御信
号Ｒ／Ｗを生成し、クリア（CLEAR)信号ＣＬをライトア
ドレスカウンター１０及びマスターカウンター１２に夫
々印加するメモリコントロ−ラー１４と、該メモリコン
トローラー１４から出力されたクリア信号ＣＬによりク
リアされ、メモリコントローラー１４の出力信号をカウ
ントしリードアドレス信号ＲＡを生成するリードアドレ
スカウンター１６と、メモリコントローラー１４から出
力されたリード／ライト制御信号Ｒ／Ｗに基づいて、サ
ンプリング周波数ｆA でサンプリングされた入力データ
ＩＮをライトアドレスカウンター１０から出力されたラ
イトアドレス信号ＷＡに該当するメモリセルに記憶し、
リードアドレスカウンター１６から出力されたリードア
ドレス信号ＲＡに該当するメモリセルから既に記憶され
ているデータを読み出して出力するバッファメモリ１
８、２０と、フィルター係数を予め記憶して、マスター
カウンター１２の出力信号に基づいて補間（Interpolat
ion)を制御する補間コントローラー２２と、該補間コン
トローラー２２の制御によりバッファメモリ１８、２０
から出力されたデータを補間して、サンプリング周波数
ｆB を有した出力データＯＵＴに変換する補間フィルタ
ー２４と、から構成されていた。
【０００４】このように構成された従来の周波数変換装
置の動作を説明すると次のようであった。ライトアドレ
スカウンター１０は、入力データＩＮのサンプリング比
率に該当するサンプリング周波数ｆA を有したサンプリ
ングパルス信号ＳA をカウントして、ライトアドレス信
号ＷＡをバッファメモリ１８、２０に供給する。且つ、
ライトアドレスカウンター１０は、メモリコントローラ
ー１４から出力されたクリア信号ＣＬによりクリアされ
るが、両サンプリング周波数ｆＡA 、ｆB が所定の比率
Ｍ：Ｎを有するとすると、ライトアドレスカウンター１
０はメモリコントローラ１４から出力されたクリア信号
ＣＬにより、サンプリングパルス信号ＳA のＭクロック
毎にクリアされ、リードアドレスカウンター１６もメモ
リコントローラー１４から出力されたクリア信号ＣＬに
より、サンプリングパルス信号ＳB のＮクロック毎にク
リアされる。即ち、１区間のクリア信号ＣＬは、Ｍクロ
ックのサンプリング周波数ｆA 及びＮクロックのサンプ
リング周波数ｆB を包含する。
置の動作を説明すると次のようであった。ライトアドレ
スカウンター１０は、入力データＩＮのサンプリング比
率に該当するサンプリング周波数ｆA を有したサンプリ
ングパルス信号ＳA をカウントして、ライトアドレス信
号ＷＡをバッファメモリ１８、２０に供給する。且つ、
ライトアドレスカウンター１０は、メモリコントローラ
ー１４から出力されたクリア信号ＣＬによりクリアされ
るが、両サンプリング周波数ｆＡA 、ｆB が所定の比率
Ｍ：Ｎを有するとすると、ライトアドレスカウンター１
０はメモリコントローラ１４から出力されたクリア信号
ＣＬにより、サンプリングパルス信号ＳA のＭクロック
毎にクリアされ、リードアドレスカウンター１６もメモ
リコントローラー１４から出力されたクリア信号ＣＬに
より、サンプリングパルス信号ＳB のＮクロック毎にク
リアされる。即ち、１区間のクリア信号ＣＬは、Ｍクロ
ックのサンプリング周波数ｆA 及びＮクロックのサンプ
リング周波数ｆB を包含する。
【０００５】また、マスターカウンター１２はクリア信
号ＣＬによりクリアされ、サンプリングパルス信号ＳB
をカウントし、該カウントされた値はメモリコントロー
ラー１４及び補間コントローラー２２に印加される。次
いで、ライトアドレスカウンター１０から出力されたラ
イトアドレス信号ＷＡに基づいて、デジタルの入力デー
タＩＮがバッファメモリ１８又はバッファメモリ２０に
交互に記憶され、この記憶されたデータはリードアドレ
スカウンター１６から出力されたリードアドレス信号Ｒ
Ａに基づいて、交互に読み出される。即ち、一方のバッ
ファメモリ１８（又はバッファメモリ２０）が入力デー
タＩＮをサンプリング周波数ｆA に同期して記録してい
る間、他方のバッファメモリ２０（又はバッファメモリ
１８）はリードアドレス信号ＲＡに該当するデータをサ
ンプリング周波数ｆB に同期して読み出す。
号ＣＬによりクリアされ、サンプリングパルス信号ＳB
をカウントし、該カウントされた値はメモリコントロー
ラー１４及び補間コントローラー２２に印加される。次
いで、ライトアドレスカウンター１０から出力されたラ
イトアドレス信号ＷＡに基づいて、デジタルの入力デー
タＩＮがバッファメモリ１８又はバッファメモリ２０に
交互に記憶され、この記憶されたデータはリードアドレ
スカウンター１６から出力されたリードアドレス信号Ｒ
Ａに基づいて、交互に読み出される。即ち、一方のバッ
ファメモリ１８（又はバッファメモリ２０）が入力デー
タＩＮをサンプリング周波数ｆA に同期して記録してい
る間、他方のバッファメモリ２０（又はバッファメモリ
１８）はリードアドレス信号ＲＡに該当するデータをサ
ンプリング周波数ｆB に同期して読み出す。
【０００６】このように、バッファメモリ１８、２０は
サンプリング周波数ｆA に従う書き込み動作及びサンプ
リング周波数ｆB に従う読み出し動作を交互に行う。そ
して、補間フィルター２４は、サンプリング周波数ｆB
により読み出されたデータを入力し、補間コントローラ
ー２２により制御されるフィルター係数を利用してサン
プリング周波数ｆB に該当する新しい出力データＯＵＴ
を発生する。
サンプリング周波数ｆA に従う書き込み動作及びサンプ
リング周波数ｆB に従う読み出し動作を交互に行う。そ
して、補間フィルター２４は、サンプリング周波数ｆB
により読み出されたデータを入力し、補間コントローラ
ー２２により制御されるフィルター係数を利用してサン
プリング周波数ｆB に該当する新しい出力データＯＵＴ
を発生する。
【０００７】
【発明が解決しようとする課題】然るに、このような従
来の周波数変換装置においては、２個のバッファメモリ
１８、２０を１組として使用するようになっているた
め、装置容積が増加されると共にメモリ制御回路が複雑
になるという不都合な点があった。又、１つのバッファ
メモリへのデータ書き込みが終了してから書き込んだデ
ータの読み出しが行われるので、信号処理に時間がかか
る。更には、補間コントローラー２２にフィルター係数
を記憶するためのＲＯＭが付加的に包含されて、ハード
ウエアの費用が上昇するという不都合な点があった。
来の周波数変換装置においては、２個のバッファメモリ
１８、２０を１組として使用するようになっているた
め、装置容積が増加されると共にメモリ制御回路が複雑
になるという不都合な点があった。又、１つのバッファ
メモリへのデータ書き込みが終了してから書き込んだデ
ータの読み出しが行われるので、信号処理に時間がかか
る。更には、補間コントローラー２２にフィルター係数
を記憶するためのＲＯＭが付加的に包含されて、ハード
ウエアの費用が上昇するという不都合な点があった。
【０００８】従って、本発明の目的は、ハードウエアの
費用を節減させ、処理速度の遅延要素を減少させて装置
を小型化し信号処理時間を短縮し、メモリを容易に制御
し得る周波数変換装置を提供しようとするものである。
費用を節減させ、処理速度の遅延要素を減少させて装置
を小型化し信号処理時間を短縮し、メモリを容易に制御
し得る周波数変換装置を提供しようとするものである。
【０００９】
【課題を解決するための手段】このような目的を達成す
るため、請求項１に記載の本発明に係る周波数変換装置
においては、制御装置の制御に従って初期値に所定の係
数増分を累積して第１係数値を発生する第１係数発生器
と、該第１係数発生器から発生した前記第１係数値と所
定の値とに基づいて第２係数値を発生する第２係数発生
器と、該第２係数発生器から発生した前記第２係数値及
び前記第１係数発生器から発生した前記第１係数値に従
って第１サンプリング周波数を有する映像データをサン
プリングして出力する線形補間フィルターと、該線形補
間フィルターから出力されたデータを、第１サンプリン
グ周波数に応じて発生するライトアドレス信号に該当す
るメモリセルに記憶すると同時に第２サンプリング周波
数に応じて発生するリードアドレス信号に該当するメモ
リセルに記憶されているデータを出力する２ポートＲＡ
Ｍとを備える構成とした。
るため、請求項１に記載の本発明に係る周波数変換装置
においては、制御装置の制御に従って初期値に所定の係
数増分を累積して第１係数値を発生する第１係数発生器
と、該第１係数発生器から発生した前記第１係数値と所
定の値とに基づいて第２係数値を発生する第２係数発生
器と、該第２係数発生器から発生した前記第２係数値及
び前記第１係数発生器から発生した前記第１係数値に従
って第１サンプリング周波数を有する映像データをサン
プリングして出力する線形補間フィルターと、該線形補
間フィルターから出力されたデータを、第１サンプリン
グ周波数に応じて発生するライトアドレス信号に該当す
るメモリセルに記憶すると同時に第２サンプリング周波
数に応じて発生するリードアドレス信号に該当するメモ
リセルに記憶されているデータを出力する２ポートＲＡ
Ｍとを備える構成とした。
【００１０】かかる構成では、第１係数発生器から初期
値に係数増分を累積して得られる第１係数値が発生し、
第２係数発生器から第１係数値と所定の値とに基づく第
２係数値が発生する。線形補間フィルターは、第１サン
プリング周波数を有する入力映像データを第１係数値と
第２係数値に基づいて補間処理する。２ポートＲＡＭ
は、第１サンプリング周波数に応じて発生するライトア
ドレス信号の入力により、線形補間フィルターからの出
力データをメモリセルに書き込むと共に、第２サンプリ
ング周波数に応じて発生するリードアドレス信号の入力
により、メモリセルからデータを読み出し、第２サンプ
リング周波数に応じたデータを出力するようになる。
値に係数増分を累積して得られる第１係数値が発生し、
第２係数発生器から第１係数値と所定の値とに基づく第
２係数値が発生する。線形補間フィルターは、第１サン
プリング周波数を有する入力映像データを第１係数値と
第２係数値に基づいて補間処理する。２ポートＲＡＭ
は、第１サンプリング周波数に応じて発生するライトア
ドレス信号の入力により、線形補間フィルターからの出
力データをメモリセルに書き込むと共に、第２サンプリ
ング周波数に応じて発生するリードアドレス信号の入力
により、メモリセルからデータを読み出し、第２サンプ
リング周波数に応じたデータを出力するようになる。
【００１１】前記第１係数発生器は、具体的には、請求
項２に記載のように、前記制御装置から印加された選択
信号に従って初期値又は係数増分を選択して出力するマ
ルチプレクサと、該マルチプレクサの出力値と前記発生
する第１係数値との加算値を出力する加算器と、前記制
御装置から印加されたリセット信号に従って初期化さ
れ、前記加算器の加算出力を前記第１サンプリング周波
数に基づいて記憶した後、第１係数値として出力するレ
ジスタ−とから構成される。
項２に記載のように、前記制御装置から印加された選択
信号に従って初期値又は係数増分を選択して出力するマ
ルチプレクサと、該マルチプレクサの出力値と前記発生
する第１係数値との加算値を出力する加算器と、前記制
御装置から印加されたリセット信号に従って初期化さ
れ、前記加算器の加算出力を前記第１サンプリング周波
数に基づいて記憶した後、第１係数値として出力するレ
ジスタ−とから構成される。
【００１２】請求項３に記載の発明では、前記第１係数
値は、ダミー係数値を包含し、該ダミー係数値に該当す
るライトアドレス信号が重複して発生される構成とし
た。かかる構成によれば、線形補間フィルターの構成が
容易になる。前記線形補間フィルターは、具体的には、
請求項４に記載の発明のように、前記映像データと前記
第１係数発生器から出力された第１係数値とを乗算する
第１乗算器と、前記映像データを第１サンプリング周波
数に従って記憶した後、出力するレジスターと、該レジ
スターから出力されたデータと前記第２係数発生器から
出力された第２係数値とを乗算する第２乗算器と、該第
２乗算器の出力値と前記第１乗算器の出力値との加算出
力を前記２ポートＲＡＭに出力する加算器とから構成さ
れる。
値は、ダミー係数値を包含し、該ダミー係数値に該当す
るライトアドレス信号が重複して発生される構成とし
た。かかる構成によれば、線形補間フィルターの構成が
容易になる。前記線形補間フィルターは、具体的には、
請求項４に記載の発明のように、前記映像データと前記
第１係数発生器から出力された第１係数値とを乗算する
第１乗算器と、前記映像データを第１サンプリング周波
数に従って記憶した後、出力するレジスターと、該レジ
スターから出力されたデータと前記第２係数発生器から
出力された第２係数値とを乗算する第２乗算器と、該第
２乗算器の出力値と前記第１乗算器の出力値との加算出
力を前記２ポートＲＡＭに出力する加算器とから構成さ
れる。
【００１３】請求項５に記載の発明のように、具体的に
は、前記第１サンプリング周波数は、１４．３１８ＭＨ
z であり、前記第２サンプング周波数は、１３．５ＭＨ
z である。請求項６に記載の発明では、前記第２係数発
生器は、第２係数値を発生するため減算器を包含する構
成とした。
は、前記第１サンプリング周波数は、１４．３１８ＭＨ
z であり、前記第２サンプング周波数は、１３．５ＭＨ
z である。請求項６に記載の発明では、前記第２係数発
生器は、第２係数値を発生するため減算器を包含する構
成とした。
【００１４】
【発明の実施の形態】以下、本発明の実施形態に対し、
図面を用いて説明する。本発明に係る周波数変換装置の
一実施形態においては、図１に示したように、第１サン
プリング周波数（１４．３１８ＭＨz)を有するクロック
信号ｆｉを受け、選択信号ＳＬ及びリセット信号ＲＳを
発生する制御装置３０と、前記クロック信号ｆｉにより
同期され、制御装置３０から出力された選択信号ＳＬ及
びリセット信号ＲＳにより初期値と係数増分ＤＥＬとを
加算し、該係数増分ＤＥＬを初期値に累積して第１係数
値である係数値αを発生させる第１係数発生器である係
数発生器３２と、該係数発生器３２から出力された係数
値αと所定の値（例えば１２８）との差（１２８−α）
を計算し、第２係数値である係数値βとして発生する第
２係数発生器である係数発生器３４と、外部から入力さ
れ第１サンプリング周波数（１４．３１８ＭＨz)を有し
た映像データＩＮを、前記係数発生器３４から出力され
た係数値β及び係数発生器３２から出力された係数値α
により新しくサンプルする線形補間フィルター３６と、
クロック信号ｆｉをカウントしてライトアドレス信号Ｗ
Ａを発生するライトアドレス発生部３８と、第２サンプ
リング周波数（１３．５ＭＨz)を有するクロック信号ｆ
ｏをカウントしてリードアドレス信号ＲＡを発生するリ
ードアドレス発生部４０と、ライトアドレス発生部３８
から出力されたライトアドレス信号ＷＡに該当するメモ
リセルに線形補間フィルター３６から出力された映像デ
ータを記憶し、リードアドレス発生部４０から出力され
たリードアドレス信号ＲＡに該当するメモリセルに既に
記憶されているデータを出力する、リード及びライト動
作を同時に行う２ポート（port）ＲＡＭ４２と、から構
成されている。
図面を用いて説明する。本発明に係る周波数変換装置の
一実施形態においては、図１に示したように、第１サン
プリング周波数（１４．３１８ＭＨz)を有するクロック
信号ｆｉを受け、選択信号ＳＬ及びリセット信号ＲＳを
発生する制御装置３０と、前記クロック信号ｆｉにより
同期され、制御装置３０から出力された選択信号ＳＬ及
びリセット信号ＲＳにより初期値と係数増分ＤＥＬとを
加算し、該係数増分ＤＥＬを初期値に累積して第１係数
値である係数値αを発生させる第１係数発生器である係
数発生器３２と、該係数発生器３２から出力された係数
値αと所定の値（例えば１２８）との差（１２８−α）
を計算し、第２係数値である係数値βとして発生する第
２係数発生器である係数発生器３４と、外部から入力さ
れ第１サンプリング周波数（１４．３１８ＭＨz)を有し
た映像データＩＮを、前記係数発生器３４から出力され
た係数値β及び係数発生器３２から出力された係数値α
により新しくサンプルする線形補間フィルター３６と、
クロック信号ｆｉをカウントしてライトアドレス信号Ｗ
Ａを発生するライトアドレス発生部３８と、第２サンプ
リング周波数（１３．５ＭＨz)を有するクロック信号ｆ
ｏをカウントしてリードアドレス信号ＲＡを発生するリ
ードアドレス発生部４０と、ライトアドレス発生部３８
から出力されたライトアドレス信号ＷＡに該当するメモ
リセルに線形補間フィルター３６から出力された映像デ
ータを記憶し、リードアドレス発生部４０から出力され
たリードアドレス信号ＲＡに該当するメモリセルに既に
記憶されているデータを出力する、リード及びライト動
作を同時に行う２ポート（port）ＲＡＭ４２と、から構
成されている。
【００１５】そして、前記係数発生器３２においては、
制御装置３０から印加された選択信号ＳＬにより初期値
又は係数増分ＤＥＬを選択して出力するマルチプレクサ
３２ａと、該マルチプレクサ３２ａの出力値と係数発生
器３２から出力される係数値αとを加算する加算器３２
ｂと、制御装置３０から印加されたリセット信号ＲＳに
より初期化され、加算器３２ｂの出力を前記クロック信
号ｆｉにより一時記憶した後、この記憶値を係数値αと
して加算器３２ｂ、係数発生器３４及び補間フィルター
３６に夫々印加するレジスタ３２ｃと、から構成されて
いる。ここで、加算器３２ｂは減算器に代替可能であ
る。
制御装置３０から印加された選択信号ＳＬにより初期値
又は係数増分ＤＥＬを選択して出力するマルチプレクサ
３２ａと、該マルチプレクサ３２ａの出力値と係数発生
器３２から出力される係数値αとを加算する加算器３２
ｂと、制御装置３０から印加されたリセット信号ＲＳに
より初期化され、加算器３２ｂの出力を前記クロック信
号ｆｉにより一時記憶した後、この記憶値を係数値αと
して加算器３２ｂ、係数発生器３４及び補間フィルター
３６に夫々印加するレジスタ３２ｃと、から構成されて
いる。ここで、加算器３２ｂは減算器に代替可能であ
る。
【００１６】前記係数発生器３４においては、減算器を
備え、係数発生器３２から出力された係数値αが入力す
ると所定値１２８から係数値αの減算を行い、係数値β
（β＝１２８−α）を線形補間フィルター３６に出力す
る。又、前記線形補間フィルター３６においては、外部
から入力された映像データＩＮと係数発生器３２の加算
器３２ｂから出力された係数値αとを乗算する第１乗算
器である乗算器３６ａと、外部から入力された映像デー
タＩＮをクロック信号ｆｉにより一時記憶した後、出力
するレジスタ３６ｂと、該レジスタ３６ｂから出力され
たデータと係数発生器３４から出力された係数値βとを
乗算する第２乗算器である乗算器３６ｃと、該乗算器３
６ｃの出力値及び乗算器３６ａの出力値とを加算して２
ポートＲＡＭ４２に出力する加算器３６ｂと、から構成
されている。
備え、係数発生器３２から出力された係数値αが入力す
ると所定値１２８から係数値αの減算を行い、係数値β
（β＝１２８−α）を線形補間フィルター３６に出力す
る。又、前記線形補間フィルター３６においては、外部
から入力された映像データＩＮと係数発生器３２の加算
器３２ｂから出力された係数値αとを乗算する第１乗算
器である乗算器３６ａと、外部から入力された映像デー
タＩＮをクロック信号ｆｉにより一時記憶した後、出力
するレジスタ３６ｂと、該レジスタ３６ｂから出力され
たデータと係数発生器３４から出力された係数値βとを
乗算する第２乗算器である乗算器３６ｃと、該乗算器３
６ｃの出力値及び乗算器３６ａの出力値とを加算して２
ポートＲＡＭ４２に出力する加算器３６ｂと、から構成
されている。
【００１７】このように構成された本実施形態に係る周
波数変換装置の動作を図面を用いて説明する。先ず、制
御装置３０はリセット信号ＲＳをレジスタ３２ｃに印加
してレジスタ３２ｃを初期化させ、マルチプレクサ３２
ａは制御装置３０から印加された選択信号ＳＬに従い初
期値を選択して加算器３２ｂに出力する。次いで、加算
器３２ｂは、マルチプレクサ３２ａから出力された初期
値とレジスタ３２ｃの初期値とを加算してレジスタ３２
ｃに印加する。
波数変換装置の動作を図面を用いて説明する。先ず、制
御装置３０はリセット信号ＲＳをレジスタ３２ｃに印加
してレジスタ３２ｃを初期化させ、マルチプレクサ３２
ａは制御装置３０から印加された選択信号ＳＬに従い初
期値を選択して加算器３２ｂに出力する。次いで、加算
器３２ｂは、マルチプレクサ３２ａから出力された初期
値とレジスタ３２ｃの初期値とを加算してレジスタ３２
ｃに印加する。
【００１８】即ち、図２に示したように、レジスタ３２
ｃが”０”に初期化され、マルチプレクサ３２ａに印加
する初期値が”８”である場合、レジスタ３２ｃは加算
器３２ｂから出力された”８”をクロック信号ｆｉに同
期して記憶し、該記憶した”８”を１バイトの係数値α
として出力する。その後は、マルチプレクサ３２ａは”
８”程度の値（”７”の場合がある）である係数増分Ｄ
ＥＬを、制御装置３０から印加された選択信号ＳＬに従
い選択して加算器３２ｂに出力する。加算器３２ｂは、
マルチプレクサ３２ａから出力される係数増分ＤＥＬに
レジスタ３２ｃから出力される係数値αを加算してレジ
スタ３２ｃに印加する。即ち、レジスタ３２ｃから出力
される第１係数値αは次の式（１）のように表現され
る。
ｃが”０”に初期化され、マルチプレクサ３２ａに印加
する初期値が”８”である場合、レジスタ３２ｃは加算
器３２ｂから出力された”８”をクロック信号ｆｉに同
期して記憶し、該記憶した”８”を１バイトの係数値α
として出力する。その後は、マルチプレクサ３２ａは”
８”程度の値（”７”の場合がある）である係数増分Ｄ
ＥＬを、制御装置３０から印加された選択信号ＳＬに従
い選択して加算器３２ｂに出力する。加算器３２ｂは、
マルチプレクサ３２ａから出力される係数増分ＤＥＬに
レジスタ３２ｃから出力される係数値αを加算してレジ
スタ３２ｃに印加する。即ち、レジスタ３２ｃから出力
される第１係数値αは次の式（１）のように表現され
る。
【００１９】 α（ｎ＋１）＝α（ｎ）＋ＤＥＬ（ｎ＝０、１、・・、３３） ・・（１） このように、係数の初期値に係数増分ＤＥＬを繰り返し
て加算すると、隣の係数値が求められ、従って図２に示
したような係数値αが係数発生器３２のレジスタ３２ｃ
から出力される。ここで、”０”番目と”１８”番目の
係数値（図中××で示す）はフィルター構成を容易にす
るためのダミー（dummy)係数であって、１バイトの任意
の値である。
て加算すると、隣の係数値が求められ、従って図２に示
したような係数値αが係数発生器３２のレジスタ３２ｃ
から出力される。ここで、”０”番目と”１８”番目の
係数値（図中××で示す）はフィルター構成を容易にす
るためのダミー（dummy)係数であって、１バイトの任意
の値である。
【００２０】一方、係数発生器３４は、係数発生器３２
から印加された係数値αを所定の値”１２８”から減算
して、図２に示した係数値βを計算し、この計算された
係数値βを線形補間フィルター３６の乗算器３６Ｃに印
加する。ここで、前述の係数増分量ＤＥＬ及び所定の値
１２８は、実際の適用するシステムに応じて適宜決定さ
れるもの値である。
から印加された係数値αを所定の値”１２８”から減算
して、図２に示した係数値βを計算し、この計算された
係数値βを線形補間フィルター３６の乗算器３６Ｃに印
加する。ここで、前述の係数増分量ＤＥＬ及び所定の値
１２８は、実際の適用するシステムに応じて適宜決定さ
れるもの値である。
【００２１】線形補間フィルター３６では、乗算器３６
ａは、外部から入力された映像データＩＮと係数発生器
３２から印加された係数値αとを乗算して加算器３６ｄ
に出力する。レジスタ３６ｂは、外部から入力された映
像データＩＮをクロック信号ｆｉに従い同期して一時記
憶した後、乗算器３６ｃに出力する。そして、乗算器３
６ｃは、レジスタ３６ｂから印加されたデータと係数発
生器３４から印加された係数値βとを乗算して加算器３
６ｄに出力する。加算器３６ｄは、乗算器３６ａ及び乗
算器３６ｃから印加されたデータを加算して新しくサン
プルされたデータを２ポートＲＡＭ４２に出力する。
ａは、外部から入力された映像データＩＮと係数発生器
３２から印加された係数値αとを乗算して加算器３６ｄ
に出力する。レジスタ３６ｂは、外部から入力された映
像データＩＮをクロック信号ｆｉに従い同期して一時記
憶した後、乗算器３６ｃに出力する。そして、乗算器３
６ｃは、レジスタ３６ｂから印加されたデータと係数発
生器３４から印加された係数値βとを乗算して加算器３
６ｄに出力する。加算器３６ｄは、乗算器３６ａ及び乗
算器３６ｃから印加されたデータを加算して新しくサン
プルされたデータを２ポートＲＡＭ４２に出力する。
【００２２】一方、ライトアドレス発生部３８は、図３
（Ａ）に示したように、クロック信号ｆｉをカウントし
て、ライトアドレス信号ＷＡを２ポートＲＡＭ４２に印
加し、２ポートＲＡＭ４２は、線形補間フィルター３６
の加算器３６ｄから印加されたデータをライトアドレス
信号ＷＡに該当するメモリセルに記憶する。且つ、リー
ドアドレス発生部４０は、図３（Ｂ）に示したように、
クロック信号ｆｏをカウントしてリードアドレス信号Ｒ
Ａを２ポートＲＡＭ４２に印加し、２ポートＲＡＭ４２
は、線形補間フィルター３６の加算器３６ｄから印加さ
れたデータを記録する間、リードアドレス信号ＲＡに該
当するメモリセルのデータを読み出して外部にデータＯ
ＵＴとして出力する。
（Ａ）に示したように、クロック信号ｆｉをカウントし
て、ライトアドレス信号ＷＡを２ポートＲＡＭ４２に印
加し、２ポートＲＡＭ４２は、線形補間フィルター３６
の加算器３６ｄから印加されたデータをライトアドレス
信号ＷＡに該当するメモリセルに記憶する。且つ、リー
ドアドレス発生部４０は、図３（Ｂ）に示したように、
クロック信号ｆｏをカウントしてリードアドレス信号Ｒ
Ａを２ポートＲＡＭ４２に印加し、２ポートＲＡＭ４２
は、線形補間フィルター３６の加算器３６ｄから印加さ
れたデータを記録する間、リードアドレス信号ＲＡに該
当するメモリセルのデータを読み出して外部にデータＯ
ＵＴとして出力する。
【００２３】ここで、図３（Ａ）に示したように、”
０”番目と”１８”番目のダミー係数と演算されるデー
タを除去するため、各ライトアドレス信号ＷＡ中、所定
のライトアドレス信号”０”、”１７”が２回使用され
る。即ち、第１サンプリング周波数（１４．３１８ＭＨ
ｚ）を有するクロック信号ｆｉと第２サプリング周波数
（１３．５ＭＨｚ）を有するクロック信号ｆｏ間の周波
数比率は３５：３３であるため、２ポートＲＡＭ４２に
入力される３５個のデータ毎に２つのデータは捨てら
れ、３３個のデータのみが２ポートＲＡＭ４２に記録さ
れ、この記録された３３個のデータがリードアドレス信
号ＲＡにより出力されて、第２サンプリング周波数（１
３．５ＭＨｚ）を有するデータが外部に力される。
０”番目と”１８”番目のダミー係数と演算されるデー
タを除去するため、各ライトアドレス信号ＷＡ中、所定
のライトアドレス信号”０”、”１７”が２回使用され
る。即ち、第１サンプリング周波数（１４．３１８ＭＨ
ｚ）を有するクロック信号ｆｉと第２サプリング周波数
（１３．５ＭＨｚ）を有するクロック信号ｆｏ間の周波
数比率は３５：３３であるため、２ポートＲＡＭ４２に
入力される３５個のデータ毎に２つのデータは捨てら
れ、３３個のデータのみが２ポートＲＡＭ４２に記録さ
れ、この記録された３３個のデータがリードアドレス信
号ＲＡにより出力されて、第２サンプリング周波数（１
３．５ＭＨｚ）を有するデータが外部に力される。
【００２４】又、係数発生器３２のマルチプレクサ３２
ａに入力される係数増分ＤＥＬの値が一定でないとき
は、隣りの係数との差異値が所定の記憶装置に貯蔵され
現在の係数値に加算されて、係数値αが求められる。
ａに入力される係数増分ＤＥＬの値が一定でないとき
は、隣りの係数との差異値が所定の記憶装置に貯蔵され
現在の係数値に加算されて、係数値αが求められる。
【００２５】
【発明の効果】以上説明したように、請求項１〜６に記
載の本発明に係る周波数変換装置によれば、初期値及び
係数増分を受けて第１係数値を発生させる第１係数発生
器と、該第１係数発生器の第１係数値を所定の値から減
算し第２係数値を発生させる第２係数発生器を備えてい
るため、係数値を別途に記憶する必要がなくなりハード
ウエアーの費用を節減し得る効果がある。又、リード及
びライト動作を同時に行う１つの２ポートＲＡＭを備え
ているため、遅延要素が減少して信号処理時間が短縮で
きると共に、メモリの制御回路を簡素化できメモリを一
層容易に制御し得る効果がある。
載の本発明に係る周波数変換装置によれば、初期値及び
係数増分を受けて第１係数値を発生させる第１係数発生
器と、該第１係数発生器の第１係数値を所定の値から減
算し第２係数値を発生させる第２係数発生器を備えてい
るため、係数値を別途に記憶する必要がなくなりハード
ウエアーの費用を節減し得る効果がある。又、リード及
びライト動作を同時に行う１つの２ポートＲＡＭを備え
ているため、遅延要素が減少して信号処理時間が短縮で
きると共に、メモリの制御回路を簡素化できメモリを一
層容易に制御し得る効果がある。
【図１】本発明に係る周波数変換装置の一実施形態を示
すブロック図
すブロック図
【図２】同上実施形態の係数発生器から出力する係数値
を整数形態に表したテーブルを示す図
を整数形態に表したテーブルを示す図
【図３】同上実施形態の２ポ−トＲＡＭに印加されるリ
ード／ライトアドレス信号の波形図であって、（Ａ）は
ライトアドレス信号を示した波形図、（Ｂ）はリードア
ドレス信号を示した波形図
ード／ライトアドレス信号の波形図であって、（Ａ）は
ライトアドレス信号を示した波形図、（Ｂ）はリードア
ドレス信号を示した波形図
【図４】従来の周波数変換装置を示したブロック図
３０ 制御装置 ３２ 第１係数発生器 ３２ａ マルチプレクサ ３２ｂ，３６ｄ 加算器 ３２ｃ，３６ｂ レジスター ３４ 第２係数発生器 ３６ 線形補間フィルター ３６ａ 第１乗算器 ３６ｃ 第２乗算器 ３８ ライトアドレス発生部 ４０ リードアドレス発生部 ４２ ２ポートＲＡＭ
Claims (6)
- 【請求項１】制御装置の制御に従って初期値に所定の係
数増分を累積して第１係数値を発生する第１係数発生器
と、 該第１係数発生器から発生した前記第１係数値と所定の
値とに基づいて第２係数値を発生する第２係数発生器
と、 該第２係数発生器から発生した前記第２係数値及び前記
第１係数発生器から発生した前記第１係数値に従って第
１サンプリング周波数を有する映像データをサンプリン
グして出力する線形補間フィルターと、 該線形補間フィルターから出力されたデータを、第１サ
ンプリング周波数に応じて発生するライトアドレス信号
に該当するメモリセルに記憶すると同時に第２サンプリ
ング周波数に応じて発生するリードアドレス信号に該当
するメモリセルに記憶されているデータを出力する２ポ
ートＲＡＭと、 から構成される周波数変換装置。 - 【請求項２】前記第１係数発生器は、前記制御装置から
印加された選択信号に従って初期値又は係数増分を選択
して出力するマルチプレクサと、 該マルチプレクサの出力値と前記発生する第１係数値と
の加算値を出力する加算器と、 前記制御装置から印加されたリセット信号に従って初期
化され、前記加算器の加算出力を前記第１サンプリング
周波数に基づいて記憶した後、第１係数値として出力す
るレジスタ−と、 から構成された請求項１記載の周波数変換装置。 - 【請求項３】前記第１係数値は、ダミー係数値を包含
し、該ダミー係数値に該当するライトアドレス信号が重
複して発生されることを特徴とする請求項１又は２記載
の周波数変換装置。 - 【請求項４】前記線形補間フィルターは、前記映像デー
タと前記第１係数発生器から出力された第１係数値とを
乗算する第１乗算器と、 前記映像データを第１サンプリング周波数に従って記憶
した後、出力するレジスターと、 該レジスターから出力されたデータと前記第２係数発生
器から出力された第２係数値とを乗算する第２乗算器
と、 該第２乗算器の出力値と前記第１乗算器の出力値との加
算出力を前記２ポートＲＡＭに出力する加算器と、 から構成された請求項１〜３のいずれか１つに記載の周
波数変換装置。 - 【請求項５】前記第１サンプリング周波数は、１４．３
１８ＭＨz であり、前記第２サンプング周波数は、１
３．５ＭＨz であることを特徴とする請求項１〜４のい
ずれか１つに記載の周波数変換装置。 - 【請求項６】前記第２係数発生器は、第２係数値を発生
するため減算器を包含することを特徴とする請求項１〜
５のいずれか１つに記載の周波数変換装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960043362A KR100218318B1 (ko) | 1996-10-01 | 1996-10-01 | 주파수 변환장치 |
| KR43362/1996 | 1996-10-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10126645A true JPH10126645A (ja) | 1998-05-15 |
Family
ID=19475872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9268427A Pending JPH10126645A (ja) | 1996-10-01 | 1997-10-01 | 周波数変換装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6323907B1 (ja) |
| JP (1) | JPH10126645A (ja) |
| KR (1) | KR100218318B1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1365385B1 (en) * | 1998-11-09 | 2012-06-13 | Broadcom Corporation | Graphics display system with processing of graphics layers, alpha blending and composition with video data |
| JP3630591B2 (ja) * | 1999-08-30 | 2005-03-16 | 沖電気工業株式会社 | クロック乗せ換え方法及び回路 |
| US6724430B2 (en) * | 2000-03-29 | 2004-04-20 | Matsushita Electric Industrial Co., Ltd. | Sampling frequency converter, sampling frequency conversion method, video signal processor, and video signal processing method |
| US6895375B2 (en) | 2001-10-04 | 2005-05-17 | At&T Corp. | System for bandwidth extension of Narrow-band speech |
| US7519728B1 (en) * | 2002-07-18 | 2009-04-14 | Juniper Networks, Inc. | Merge systems and methods for transmit systems interfaces |
| JP2021512922A (ja) | 2018-02-08 | 2021-05-20 | イッサム リサーチ ディベロップメント カンパニー オブ ザ ヘブリュー ユニバーシティ オブ エルサレム エルティーディー． | ヘテロアリール化合物、それらの医薬組成物、及びそれら治療的使用 |
| JP7089183B2 (ja) * | 2018-11-30 | 2022-06-22 | アイコム株式会社 | 信号処理装置および無線機 |
| AU2020288163A1 (en) | 2019-06-03 | 2022-01-06 | Yissum Research Development Company Of The Hebrew University Of Jerusalem, Ltd. | Non-hygroscopic crystalline salts of a pyrazole compound, and pharmaceutical compositions and use thereof |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5892160A (ja) | 1981-11-27 | 1983-06-01 | Nec Corp | サンプリング周波数変換装置 |
| GB2181923B (en) * | 1985-10-21 | 1989-09-20 | Sony Corp | Signal interpolators |
| DE69427336T2 (de) * | 1993-03-23 | 2001-11-08 | Sony Corp | Abtastfrequenzumwandler und bildwiedergabe einrichtung |
| JPH0730371A (ja) | 1993-07-06 | 1995-01-31 | Matsushita Electric Ind Co Ltd | サンプリング周波数変換回路 |
| US5812210A (en) * | 1994-02-01 | 1998-09-22 | Hitachi, Ltd. | Display apparatus |
| DE4423224C2 (de) * | 1994-07-01 | 1998-02-26 | Harris Corp | Videosignal-Dekoder und Verfahren zur Dekodierung von Videosignalen |
| US5844618A (en) * | 1995-02-15 | 1998-12-01 | Matsushita Electric Industrial Co., Ltd. | Method and apparatus for telecine image conversion |
| JPH09101765A (ja) * | 1995-07-31 | 1997-04-15 | Canon Inc | 画像処理装置 |
-
1996
- 1996-10-01 KR KR1019960043362A patent/KR100218318B1/ko not_active IP Right Cessation
-
1997
- 1997-09-29 US US08/940,030 patent/US6323907B1/en not_active Expired - Lifetime
- 1997-10-01 JP JP9268427A patent/JPH10126645A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980025383A (ko) | 1998-07-15 |
| KR100218318B1 (ko) | 1999-09-01 |
| US6323907B1 (en) | 2001-11-27 |
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