JP3036556B2 - Ｎチャンネル形ｆｅｔの駆動制御回路 - Google Patents
Ｎチャンネル形ｆｅｔの駆動制御回路Info
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- JP3036556B2 JP3036556B2 JP3189131A JP18913191A JP3036556B2 JP 3036556 B2 JP3036556 B2 JP 3036556B2 JP 3189131 A JP3189131 A JP 3189131A JP 18913191 A JP18913191 A JP 18913191A JP 3036556 B2 JP3036556 B2 JP 3036556B2
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Description
【０００１】
【産業上の利用分野】本発明は、Ｎチャンネル形の電界
効果トランジスタ（ＦＥＴ）の駆動制御回路に関し、更
に詳細には、ゲート・ソース間の充放電制御によりオン
オフ状態を駆動制御できるＮチャンネル形ＦＥＴの駆動
制御回路に関するものである。
効果トランジスタ（ＦＥＴ）の駆動制御回路に関し、更
に詳細には、ゲート・ソース間の充放電制御によりオン
オフ状態を駆動制御できるＮチャンネル形ＦＥＴの駆動
制御回路に関するものである。
【０００２】
【従来の技術】従来、Ｎチャンネル形ＦＥＴは入力イン
ピーダンスが高い、バイポーラトランジスタのようなオ
フセット電圧が存在しないから高速スイッチ特性に優れ
る、雑音特性も良い等の理由によりバイポーラトランジ
スタに代えて利用される場合が多い。またＰチャンネル
形よりも安価であるという利点がある。
ピーダンスが高い、バイポーラトランジスタのようなオ
フセット電圧が存在しないから高速スイッチ特性に優れ
る、雑音特性も良い等の理由によりバイポーラトランジ
スタに代えて利用される場合が多い。またＰチャンネル
形よりも安価であるという利点がある。
【０００３】ところでこのＮチャンネル形ＦＥＴをその
ソース側がグランドにアースされていない状態で駆動制
御する回路が、例えば、チャージポンプ回路あるいはブ
ーストラップ回路などの例として知られている。これら
の回路は、例えばチャージポンプ回路は、図３に示すよ
うに、Ｎチャンネル形ＦＥＴ１のゲート側に接続される
制御回路２にオンオフ信号が入力されると、発振器３が
それに応答し、チャージポンプ電圧制御器４が作動して
前記ＦＥＴ１のゲートにＨ又はＬのゲート電圧が印加さ
れる。そのためにこのＦＥＴ１のドレイン・ソース間が
導通したり切られたりして直流電源ＶDDの電圧がこのＦ
ＥＴ１を介して負荷Ｌに印加されたり切られたりすると
いう構成のものである。この回路には更に前記制御回路
２からの指令信号に基づき前記ＦＥＴ１の充放電を切り
換え制御するスイッチとしてのＦＥＴ２や前記ＦＥＴ１
のゲート・ソース間の整流作用を行うダイオードＤ1 な
ども設けられている。
ソース側がグランドにアースされていない状態で駆動制
御する回路が、例えば、チャージポンプ回路あるいはブ
ーストラップ回路などの例として知られている。これら
の回路は、例えばチャージポンプ回路は、図３に示すよ
うに、Ｎチャンネル形ＦＥＴ１のゲート側に接続される
制御回路２にオンオフ信号が入力されると、発振器３が
それに応答し、チャージポンプ電圧制御器４が作動して
前記ＦＥＴ１のゲートにＨ又はＬのゲート電圧が印加さ
れる。そのためにこのＦＥＴ１のドレイン・ソース間が
導通したり切られたりして直流電源ＶDDの電圧がこのＦ
ＥＴ１を介して負荷Ｌに印加されたり切られたりすると
いう構成のものである。この回路には更に前記制御回路
２からの指令信号に基づき前記ＦＥＴ１の充放電を切り
換え制御するスイッチとしてのＦＥＴ２や前記ＦＥＴ１
のゲート・ソース間の整流作用を行うダイオードＤ1 な
ども設けられている。
【０００４】一方、ブーストラップ回路は図４に示すよ
うに、いま入力信号によりトランジスタＴＲがオンから
オフ状態に変わるとＦＥＴ３、ＦＥＴ４が直流電源ＶS
からの電流がダイオードＤ2 、リアクタンスＲおよびＦ
ＥＴ３を介してグランドへ流れると同時にコンデンサＣ
も充電される。その間ＦＥＴ５は遮断状態にあり、抵抗
負荷ＲL には直流電源ＶS の電圧が印加されない。一
方、トランジスタＴＲをオン状態に切り換えるとＦＥＴ
３、ＦＥＴ４はオフされるが、コンデンサＣに蓄えられ
ていた電荷がＦＥＴ５のゲート側に流れ、ＦＥＴ５のゲ
ート・ソース間に放電されてＦＥＴ５のドレイン・ソー
ス間を導通状態とする。これにより直流電源ＶS の電圧
が抵抗負荷ＲL に印加される。
うに、いま入力信号によりトランジスタＴＲがオンから
オフ状態に変わるとＦＥＴ３、ＦＥＴ４が直流電源ＶS
からの電流がダイオードＤ2 、リアクタンスＲおよびＦ
ＥＴ３を介してグランドへ流れると同時にコンデンサＣ
も充電される。その間ＦＥＴ５は遮断状態にあり、抵抗
負荷ＲL には直流電源ＶS の電圧が印加されない。一
方、トランジスタＴＲをオン状態に切り換えるとＦＥＴ
３、ＦＥＴ４はオフされるが、コンデンサＣに蓄えられ
ていた電荷がＦＥＴ５のゲート側に流れ、ＦＥＴ５のゲ
ート・ソース間に放電されてＦＥＴ５のドレイン・ソー
ス間を導通状態とする。これにより直流電源ＶS の電圧
が抵抗負荷ＲL に印加される。
【０００５】
【発明が解決しようとする課題】しかしながら、チャー
ジポンプ回路もブーストラップ回路も複雑で、多くのス
イッチング素子を使うなど部品点数が多く、また各スイ
ッチング素子のオンオフのタイミングを図る上で信頼性
が低く、さらにはコストや製作コストを低く抑えること
も困難であった。
ジポンプ回路もブーストラップ回路も複雑で、多くのス
イッチング素子を使うなど部品点数が多く、また各スイ
ッチング素子のオンオフのタイミングを図る上で信頼性
が低く、さらにはコストや製作コストを低く抑えること
も困難であった。
【０００６】本発明は、上述した問題点を解決するため
になされたものであり、安価でかつ安易な回路構成にて
負荷の大きさに影響されないオンオフの駆動制御が可能
な、信頼性の高いＮチャンネル形ＦＥＴの駆動制御回路
を提供することを目的としている。
になされたものであり、安価でかつ安易な回路構成にて
負荷の大きさに影響されないオンオフの駆動制御が可能
な、信頼性の高いＮチャンネル形ＦＥＴの駆動制御回路
を提供することを目的としている。
【０００７】
【課題を解決するための手段】この目的を達成するため
に本発明のＮチャンネル形ＦＥＴの駆動制御回路は、Ｎ
チャンネル形ＦＥＴのソース側に負荷が付与され、この
ＦＥＴのドレイン・ソース間の導通または遮断によりド
レイン側の電源電圧が前記負荷に印加され、または切ら
れるようにしたＮチャンネル形ＦＥＴの駆動制御回路で
あって、前記ＦＥＴのゲート・ソース間に電荷を供給す
るためのコンデンサと、前記コンデンサの充放電および
前記ゲート・ソース間の電荷の充放電を切り換えるため
のスイッチング素子とを備え、前記コンデンサは、直流
電源に接続されるとともに前記スイッチング素子を介し
てアースに接続されており、前記スイッチング素子が導
通されることにより充電を行うことを特徴とする。
に本発明のＮチャンネル形ＦＥＴの駆動制御回路は、Ｎ
チャンネル形ＦＥＴのソース側に負荷が付与され、この
ＦＥＴのドレイン・ソース間の導通または遮断によりド
レイン側の電源電圧が前記負荷に印加され、または切ら
れるようにしたＮチャンネル形ＦＥＴの駆動制御回路で
あって、前記ＦＥＴのゲート・ソース間に電荷を供給す
るためのコンデンサと、前記コンデンサの充放電および
前記ゲート・ソース間の電荷の充放電を切り換えるため
のスイッチング素子とを備え、前記コンデンサは、直流
電源に接続されるとともに前記スイッチング素子を介し
てアースに接続されており、前記スイッチング素子が導
通されることにより充電を行うことを特徴とする。
【０００８】
【作用】上記の構成を有する本発明のＮチャンネル形Ｆ
ＥＴの駆動制御回路によれば、スイッチング素子がオン
されると、コンデンサに電荷が蓄えられると共に、ＦＥ
Ｔのゲート・ソース間の電荷が放電される。そのために
ＦＥＴのドレイン・ソース間は遮断状態にある。また、
コンデンサを充電するための充電電流は、スイッチング
素子が導通状態であるので、直流電源からコンデンサ、
スイッチング素子を介してアースに向かって流れ、負荷
には流れることはない。一方、そのあとスイッチング素
子がオフされると、前述のコンデンサに蓄えられていた
電荷がＦＥＴのゲートに供給され、ＦＥＴのゲート・ソ
ース間に放電される。それによってＦＥＴのドレイン・
ソース間は導通され、電源電圧がそのＦＥＴを介してロ
ードに印加される。このようにスイッチング素子のオン
オフに応答してＦＥＴ（これもスイッチング素子である
が）が遮断導通制御されると共に、コンデンサの充電
は、負荷を介さずに行われる。
ＥＴの駆動制御回路によれば、スイッチング素子がオン
されると、コンデンサに電荷が蓄えられると共に、ＦＥ
Ｔのゲート・ソース間の電荷が放電される。そのために
ＦＥＴのドレイン・ソース間は遮断状態にある。また、
コンデンサを充電するための充電電流は、スイッチング
素子が導通状態であるので、直流電源からコンデンサ、
スイッチング素子を介してアースに向かって流れ、負荷
には流れることはない。一方、そのあとスイッチング素
子がオフされると、前述のコンデンサに蓄えられていた
電荷がＦＥＴのゲートに供給され、ＦＥＴのゲート・ソ
ース間に放電される。それによってＦＥＴのドレイン・
ソース間は導通され、電源電圧がそのＦＥＴを介してロ
ードに印加される。このようにスイッチング素子のオン
オフに応答してＦＥＴ（これもスイッチング素子である
が）が遮断導通制御されると共に、コンデンサの充電
は、負荷を介さずに行われる。
【０００９】
【実施例】以下、本発明を具体化した一実施例を図面を
参照して説明する。本実施例の回路は、圧電型ドット印
字装置の駆動源である圧電素子に電圧を印加したり切っ
たりするスイッチング素子の駆動制御を行うもので、図
１に示すようにＮチャンネル形ＦＥＴ１０のドレイン側
に直流電源Ｅ1 の陽極側が接続されると共に、前記ＦＥ
Ｔ１０のソース側にはダイオードＤ10を介して前述の圧
電素子のようなロードＬに接続される。前記ダイオード
Ｄ10の向きは、前記ＦＥＴ１０のソース側から前記ロー
ドＬ側に順方向をなす。このダイオードＤ10は、ロード
Ｌがコイルのインダクタンス成分を含む場合等に生じる
逆起電力がダイオードＤ30及び後述のトランジスタＴＲ
1 を介してアースに流れることを防ぐ。一方前記ＦＥＴ
１０のゲート側にはやはりスイッチング素子であるＮＰ
Ｎ形トランジスタＴＲ1 のコレクタ側が接続されると共
に、該トランジスタＴＲ1 のエミッタ側はアースされ
る。そして該トランジスタＴＲ1 のベース側には該ＴＲ
1 をオンオフ制御するトランジスタ駆動制御装置５０が
接続される。
参照して説明する。本実施例の回路は、圧電型ドット印
字装置の駆動源である圧電素子に電圧を印加したり切っ
たりするスイッチング素子の駆動制御を行うもので、図
１に示すようにＮチャンネル形ＦＥＴ１０のドレイン側
に直流電源Ｅ1 の陽極側が接続されると共に、前記ＦＥ
Ｔ１０のソース側にはダイオードＤ10を介して前述の圧
電素子のようなロードＬに接続される。前記ダイオード
Ｄ10の向きは、前記ＦＥＴ１０のソース側から前記ロー
ドＬ側に順方向をなす。このダイオードＤ10は、ロード
Ｌがコイルのインダクタンス成分を含む場合等に生じる
逆起電力がダイオードＤ30及び後述のトランジスタＴＲ
1 を介してアースに流れることを防ぐ。一方前記ＦＥＴ
１０のゲート側にはやはりスイッチング素子であるＮＰ
Ｎ形トランジスタＴＲ1 のコレクタ側が接続されると共
に、該トランジスタＴＲ1 のエミッタ側はアースされ
る。そして該トランジスタＴＲ1 のベース側には該ＴＲ
1 をオンオフ制御するトランジスタ駆動制御装置５０が
接続される。
【００１０】またトランジスタＴＲ1 のコレクタ側には
前記ＦＥＴ１０のゲート電圧印加用の直流電源Ｅ2 の陽
極側がダイオードＤ20および抵抗Ｒ1 を介して接続され
る。前記ダイオードＤ20の向きは直流電源Ｅ2 側からト
ランジスタＴＲ1 のコレクタ側に向けて順方向をなす。
さらに前記抵抗Ｒ1 と並列に、コンデンサＣ1 およびダ
イオードＤ30が設けられる。該ダイオードＤ30の向き
は、やはり前記トランジスタＴＲ1 のコレクタ側に向け
て順方向をなす。一方前記コンデンサＣ1 の前記電源Ｅ
2 側と反対側の端子は、前記ＦＥＴ１０のソース側に接
続される。そしてその接続線にはダイオードＤ40のカソ
ード側が接続され、該ダイオードＤ40のアノード側はア
ースされている。このダイオードＤ40は前記トランジス
タＴＲ1 を介してグランドへ流れる電流の閉回路を形成
するためのものである。
前記ＦＥＴ１０のゲート電圧印加用の直流電源Ｅ2 の陽
極側がダイオードＤ20および抵抗Ｒ1 を介して接続され
る。前記ダイオードＤ20の向きは直流電源Ｅ2 側からト
ランジスタＴＲ1 のコレクタ側に向けて順方向をなす。
さらに前記抵抗Ｒ1 と並列に、コンデンサＣ1 およびダ
イオードＤ30が設けられる。該ダイオードＤ30の向き
は、やはり前記トランジスタＴＲ1 のコレクタ側に向け
て順方向をなす。一方前記コンデンサＣ1 の前記電源Ｅ
2 側と反対側の端子は、前記ＦＥＴ１０のソース側に接
続される。そしてその接続線にはダイオードＤ40のカソ
ード側が接続され、該ダイオードＤ40のアノード側はア
ースされている。このダイオードＤ40は前記トランジス
タＴＲ1 を介してグランドへ流れる電流の閉回路を形成
するためのものである。
【００１１】次にこのＮチャンネル形ＦＥＴの駆動制御
回路の作動について説明する。いまトランジスタＴＲ1
駆動制御装置５０からの入力信号によりトランジスタＴ
Ｒ1 のベースエミッタ間にベース電圧ＶBEが生じ、ＴＲ
1 がオンされたとする。そうすると直流電源Ｅ2 からの
電流がダイオードＤ20、抵抗Ｒ1 を介してトランジスタ
ＴＲ1 に流れ、このときトランジスタＴＲ1 は導通状態
で、そのエミッタはアースされているからＦＥＴ１０の
ゲート・ソース間は放電状態に保たれ、ＦＥＴ１０のド
レイン・ソース間は遮断状態にある。したがって直流電
源Ｅ1 の電圧はロードＬには印加されていない。また前
記直流電源Ｅ2 からの電流はダイオードＤ20を介してコ
ンデンサＣ1 へも流れ、該コンデンサＣ1 は充電され
る。一方この状態でトランジスタＴＲ1 がオフされたと
する。そうすると前記コンデンサＣ1 に蓄えられていた
電荷の一部が抵抗Ｒ1 を介してＦＥＴ１０のゲートに流
れゲート・ソース間に放電される。そのためにＦＥＴ１
０のゲート・ソース間に電荷が充電され電位差が生じる
ことから、ＦＥＴ１０のドレイン・ソース間は導通状態
となる。そのため直流電源Ｅ1 の電圧がＦＥＴ１０およ
びダイオードＤ10を介してロードＬに印加される。この
ようにトランジスタＴＲ1 をオン状態にするとＦＥＴ１
０は遮断状態となり、トランジスタＴＲ1 を遮断状態と
するとＦＥＴ１０は導通状態となる。
回路の作動について説明する。いまトランジスタＴＲ1
駆動制御装置５０からの入力信号によりトランジスタＴ
Ｒ1 のベースエミッタ間にベース電圧ＶBEが生じ、ＴＲ
1 がオンされたとする。そうすると直流電源Ｅ2 からの
電流がダイオードＤ20、抵抗Ｒ1 を介してトランジスタ
ＴＲ1 に流れ、このときトランジスタＴＲ1 は導通状態
で、そのエミッタはアースされているからＦＥＴ１０の
ゲート・ソース間は放電状態に保たれ、ＦＥＴ１０のド
レイン・ソース間は遮断状態にある。したがって直流電
源Ｅ1 の電圧はロードＬには印加されていない。また前
記直流電源Ｅ2 からの電流はダイオードＤ20を介してコ
ンデンサＣ1 へも流れ、該コンデンサＣ1 は充電され
る。一方この状態でトランジスタＴＲ1 がオフされたと
する。そうすると前記コンデンサＣ1 に蓄えられていた
電荷の一部が抵抗Ｒ1 を介してＦＥＴ１０のゲートに流
れゲート・ソース間に放電される。そのためにＦＥＴ１
０のゲート・ソース間に電荷が充電され電位差が生じる
ことから、ＦＥＴ１０のドレイン・ソース間は導通状態
となる。そのため直流電源Ｅ1 の電圧がＦＥＴ１０およ
びダイオードＤ10を介してロードＬに印加される。この
ようにトランジスタＴＲ1 をオン状態にするとＦＥＴ１
０は遮断状態となり、トランジスタＴＲ1 を遮断状態と
するとＦＥＴ１０は導通状態となる。
【００１２】図２は、そのトランジスタＴＲ1 のオンオ
フ駆動制御信号の切り換えによってコンデンサＣ1 の両
端子間の電位差がどのように推移するか、またそのとき
ＦＥＴ１０のゲート・ソース間の電圧がどのように変化
するかを示したものである。図示されるように、トラン
ジスタＴＲ3 をオンするとコンデンサＣ1 は蓄電されて
いき、その間はＦＥＴ１０のゲート・ソース間の電圧は
オフ状態にあり、一方トランジスタＴＲ1 をオフ状態に
切り換えるとコンデンサＣ1 が放電されてＦＥＴ１０が
オン状態にある。したがって直流電源Ｅの電気がＦＥＴ
１０のドレイン・ソース間を通り、ダイオードＤ10を介
してロードＬに流れ、該ロードＬを駆動させる。
フ駆動制御信号の切り換えによってコンデンサＣ1 の両
端子間の電位差がどのように推移するか、またそのとき
ＦＥＴ１０のゲート・ソース間の電圧がどのように変化
するかを示したものである。図示されるように、トラン
ジスタＴＲ3 をオンするとコンデンサＣ1 は蓄電されて
いき、その間はＦＥＴ１０のゲート・ソース間の電圧は
オフ状態にあり、一方トランジスタＴＲ1 をオフ状態に
切り換えるとコンデンサＣ1 が放電されてＦＥＴ１０が
オン状態にある。したがって直流電源Ｅの電気がＦＥＴ
１０のドレイン・ソース間を通り、ダイオードＤ10を介
してロードＬに流れ、該ロードＬを駆動させる。
【００１３】
【発明の効果】以上説明したことから明かなように、本
発明によれば、Ｎチャンネル形ＦＥＴのオンオフの駆動
をゲート・ソース間の放電制御により行い、そのソース
電位、ドレイン電位の状態にとらわれず制御できるもの
である。したがって従来装置に比べ簡易な構成であり、
部品点数の低減、信頼の向上をもたらし、且つ、コスト
を低く抑えることができる。また、ゲート・ソース間に
電荷を供給するためのコンデンサの充電は負荷を介さず
に行われるので、負荷の大きさ等に影響されることなく
充電動作を行うことができる。したがって負荷の大きさ
により、充電時間が影響を受けることはなく、更に、微
少な負荷電流で動作する負荷も誤動作することなく駆動
制御することができる。したがってこの駆動制御回路を
例えば、圧電型ドット印字装置の圧電素子の駆動用に適
用することなどは大変有益である。
発明によれば、Ｎチャンネル形ＦＥＴのオンオフの駆動
をゲート・ソース間の放電制御により行い、そのソース
電位、ドレイン電位の状態にとらわれず制御できるもの
である。したがって従来装置に比べ簡易な構成であり、
部品点数の低減、信頼の向上をもたらし、且つ、コスト
を低く抑えることができる。また、ゲート・ソース間に
電荷を供給するためのコンデンサの充電は負荷を介さず
に行われるので、負荷の大きさ等に影響されることなく
充電動作を行うことができる。したがって負荷の大きさ
により、充電時間が影響を受けることはなく、更に、微
少な負荷電流で動作する負荷も誤動作することなく駆動
制御することができる。したがってこの駆動制御回路を
例えば、圧電型ドット印字装置の圧電素子の駆動用に適
用することなどは大変有益である。
【図１】本発明の一実施例に係る電気回路図である。
【図２】本発明に係る、スイッチング素子のオンオフ駆
動制御信号とコンデンサ両端電位差とＦＥＴ１のＧ−Ｓ
電圧との変化の対応を表す図である。
動制御信号とコンデンサ両端電位差とＦＥＴ１のＧ−Ｓ
電圧との変化の対応を表す図である。
【図３】従来例として示すチャージポンプ式回路図であ
る。
る。
【図４】同じく従来例として示すブーストラップ式回路
図である。
図である。
ＦＥＴ１０ Ｎチャンネル形ＦＥＴ Ｃ１ コンデンサ ＴＲ1 バイポーラトランジスタ Ｅ1 ロード駆動用直流電源 Ｅ2 ゲート電圧印加用電源
Claims (1)
- 【請求項１】 Ｎチャンネル形ＦＥＴのソース側に負荷
が付与され、このＦＥＴのドレイン・ソース間の導通ま
たは遮断によりドレイン側の電源電圧が前記負荷に印加
され、または切られるようにしたＮチャンネル形ＦＥＴ
の駆動制御回路であって、 前記ＦＥＴのゲート・ソース間に電荷を供給するための
コンデンサと、 前記コンデンサの充放電および前記ゲート・ソース間の
電荷の充放電を切り換えるためのスイッチング素子とを
備え、 前記コンデンサは、直流電源に接続されるとともに前記
スイッチング素子を介してアースに接続されており、前
記スイッチング素子が導通されることにより充電を行う
ことを特徴とするＮチャンネル形ＦＥＴの駆動制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3189131A JP3036556B2 (ja) | 1991-07-03 | 1991-07-03 | Ｎチャンネル形ｆｅｔの駆動制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3189131A JP3036556B2 (ja) | 1991-07-03 | 1991-07-03 | Ｎチャンネル形ｆｅｔの駆動制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0514155A JPH0514155A (ja) | 1993-01-22 |
| JP3036556B2 true JP3036556B2 (ja) | 2000-04-24 |
Family
ID=16235926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3189131A Expired - Fee Related JP3036556B2 (ja) | 1991-07-03 | 1991-07-03 | Ｎチャンネル形ｆｅｔの駆動制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3036556B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5806076B2 (ja) * | 2011-10-11 | 2015-11-10 | 古野電気株式会社 | Ｒｆパルス信号生成用スイッチング回路、ｒｆパルス信号生成回路、および物標探知装置 |
-
1991
- 1991-07-03 JP JP3189131A patent/JP3036556B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0514155A (ja) | 1993-01-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080225 Year of fee payment: 8 |
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