JP3036556B2 - Nチャンネル形fetの駆動制御回路 - Google Patents
Nチャンネル形fetの駆動制御回路Info
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Description
効果トランジスタ(FET)の駆動制御回路に関し、更
に詳細には、ゲート・ソース間の充放電制御によりオン
オフ状態を駆動制御できるNチャンネル形FETの駆動
制御回路に関するものである。
ピーダンスが高い、バイポーラトランジスタのようなオ
フセット電圧が存在しないから高速スイッチ特性に優れ
る、雑音特性も良い等の理由によりバイポーラトランジ
スタに代えて利用される場合が多い。またPチャンネル
形よりも安価であるという利点がある。
ソース側がグランドにアースされていない状態で駆動制
御する回路が、例えば、チャージポンプ回路あるいはブ
ーストラップ回路などの例として知られている。これら
の回路は、例えばチャージポンプ回路は、図3に示すよ
うに、Nチャンネル形FET1のゲート側に接続される
制御回路2にオンオフ信号が入力されると、発振器3が
それに応答し、チャージポンプ電圧制御器4が作動して
前記FET1のゲートにH又はLのゲート電圧が印加さ
れる。そのためにこのFET1のドレイン・ソース間が
導通したり切られたりして直流電源VDDの電圧がこのF
ET1を介して負荷Lに印加されたり切られたりすると
いう構成のものである。この回路には更に前記制御回路
2からの指令信号に基づき前記FET1の充放電を切り
換え制御するスイッチとしてのFET2や前記FET1
のゲート・ソース間の整流作用を行うダイオードD1 な
ども設けられている。
うに、いま入力信号によりトランジスタTRがオンから
オフ状態に変わるとFET3、FET4が直流電源VS
からの電流がダイオードD2 、リアクタンスRおよびF
ET3を介してグランドへ流れると同時にコンデンサC
も充電される。その間FET5は遮断状態にあり、抵抗
負荷RL には直流電源VS の電圧が印加されない。一
方、トランジスタTRをオン状態に切り換えるとFET
3、FET4はオフされるが、コンデンサCに蓄えられ
ていた電荷がFET5のゲート側に流れ、FET5のゲ
ート・ソース間に放電されてFET5のドレイン・ソー
ス間を導通状態とする。これにより直流電源VS の電圧
が抵抗負荷RL に印加される。
ジポンプ回路もブーストラップ回路も複雑で、多くのス
イッチング素子を使うなど部品点数が多く、また各スイ
ッチング素子のオンオフのタイミングを図る上で信頼性
が低く、さらにはコストや製作コストを低く抑えること
も困難であった。
になされたものであり、安価でかつ安易な回路構成にて
負荷の大きさに影響されないオンオフの駆動制御が可能
な、信頼性の高いNチャンネル形FETの駆動制御回路
を提供することを目的としている。
に本発明のNチャンネル形FETの駆動制御回路は、N
チャンネル形FETのソース側に負荷が付与され、この
FETのドレイン・ソース間の導通または遮断によりド
レイン側の電源電圧が前記負荷に印加され、または切ら
れるようにしたNチャンネル形FETの駆動制御回路で
あって、前記FETのゲート・ソース間に電荷を供給す
るためのコンデンサと、前記コンデンサの充放電および
前記ゲート・ソース間の電荷の充放電を切り換えるため
のスイッチング素子とを備え、前記コンデンサは、直流
電源に接続されるとともに前記スイッチング素子を介し
てアースに接続されており、前記スイッチング素子が導
通されることにより充電を行うことを特徴とする。
ETの駆動制御回路によれば、スイッチング素子がオン
されると、コンデンサに電荷が蓄えられると共に、FE
Tのゲート・ソース間の電荷が放電される。そのために
FETのドレイン・ソース間は遮断状態にある。また、
コンデンサを充電するための充電電流は、スイッチング
素子が導通状態であるので、直流電源からコンデンサ、
スイッチング素子を介してアースに向かって流れ、負荷
には流れることはない。一方、そのあとスイッチング素
子がオフされると、前述のコンデンサに蓄えられていた
電荷がFETのゲートに供給され、FETのゲート・ソ
ース間に放電される。それによってFETのドレイン・
ソース間は導通され、電源電圧がそのFETを介してロ
ードに印加される。このようにスイッチング素子のオン
オフに応答してFET(これもスイッチング素子である
が)が遮断導通制御されると共に、コンデンサの充電
は、負荷を介さずに行われる。
参照して説明する。本実施例の回路は、圧電型ドット印
字装置の駆動源である圧電素子に電圧を印加したり切っ
たりするスイッチング素子の駆動制御を行うもので、図
1に示すようにNチャンネル形FET10のドレイン側
に直流電源E1 の陽極側が接続されると共に、前記FE
T10のソース側にはダイオードD10を介して前述の圧
電素子のようなロードLに接続される。前記ダイオード
D10の向きは、前記FET10のソース側から前記ロー
ドL側に順方向をなす。このダイオードD10は、ロード
Lがコイルのインダクタンス成分を含む場合等に生じる
逆起電力がダイオードD30及び後述のトランジスタTR
1 を介してアースに流れることを防ぐ。一方前記FET
10のゲート側にはやはりスイッチング素子であるNP
N形トランジスタTR1 のコレクタ側が接続されると共
に、該トランジスタTR1 のエミッタ側はアースされ
る。そして該トランジスタTR1 のベース側には該TR
1 をオンオフ制御するトランジスタ駆動制御装置50が
接続される。
前記FET10のゲート電圧印加用の直流電源E2 の陽
極側がダイオードD20および抵抗R1 を介して接続され
る。前記ダイオードD20の向きは直流電源E2 側からト
ランジスタTR1 のコレクタ側に向けて順方向をなす。
さらに前記抵抗R1 と並列に、コンデンサC1 およびダ
イオードD30が設けられる。該ダイオードD30の向き
は、やはり前記トランジスタTR1 のコレクタ側に向け
て順方向をなす。一方前記コンデンサC1 の前記電源E
2 側と反対側の端子は、前記FET10のソース側に接
続される。そしてその接続線にはダイオードD40のカソ
ード側が接続され、該ダイオードD40のアノード側はア
ースされている。このダイオードD40は前記トランジス
タTR1 を介してグランドへ流れる電流の閉回路を形成
するためのものである。
回路の作動について説明する。いまトランジスタTR1
駆動制御装置50からの入力信号によりトランジスタT
R1 のベースエミッタ間にベース電圧VBEが生じ、TR
1 がオンされたとする。そうすると直流電源E2 からの
電流がダイオードD20、抵抗R1 を介してトランジスタ
TR1 に流れ、このときトランジスタTR1 は導通状態
で、そのエミッタはアースされているからFET10の
ゲート・ソース間は放電状態に保たれ、FET10のド
レイン・ソース間は遮断状態にある。したがって直流電
源E1 の電圧はロードLには印加されていない。また前
記直流電源E2 からの電流はダイオードD20を介してコ
ンデンサC1 へも流れ、該コンデンサC1 は充電され
る。一方この状態でトランジスタTR1 がオフされたと
する。そうすると前記コンデンサC1 に蓄えられていた
電荷の一部が抵抗R1 を介してFET10のゲートに流
れゲート・ソース間に放電される。そのためにFET1
0のゲート・ソース間に電荷が充電され電位差が生じる
ことから、FET10のドレイン・ソース間は導通状態
となる。そのため直流電源E1 の電圧がFET10およ
びダイオードD10を介してロードLに印加される。この
ようにトランジスタTR1 をオン状態にするとFET1
0は遮断状態となり、トランジスタTR1 を遮断状態と
するとFET10は導通状態となる。
フ駆動制御信号の切り換えによってコンデンサC1 の両
端子間の電位差がどのように推移するか、またそのとき
FET10のゲート・ソース間の電圧がどのように変化
するかを示したものである。図示されるように、トラン
ジスタTR3 をオンするとコンデンサC1 は蓄電されて
いき、その間はFET10のゲート・ソース間の電圧は
オフ状態にあり、一方トランジスタTR1 をオフ状態に
切り換えるとコンデンサC1 が放電されてFET10が
オン状態にある。したがって直流電源Eの電気がFET
10のドレイン・ソース間を通り、ダイオードD10を介
してロードLに流れ、該ロードLを駆動させる。
発明によれば、Nチャンネル形FETのオンオフの駆動
をゲート・ソース間の放電制御により行い、そのソース
電位、ドレイン電位の状態にとらわれず制御できるもの
である。したがって従来装置に比べ簡易な構成であり、
部品点数の低減、信頼の向上をもたらし、且つ、コスト
を低く抑えることができる。また、ゲート・ソース間に
電荷を供給するためのコンデンサの充電は負荷を介さず
に行われるので、負荷の大きさ等に影響されることなく
充電動作を行うことができる。したがって負荷の大きさ
により、充電時間が影響を受けることはなく、更に、微
少な負荷電流で動作する負荷も誤動作することなく駆動
制御することができる。したがってこの駆動制御回路を
例えば、圧電型ドット印字装置の圧電素子の駆動用に適
用することなどは大変有益である。
動制御信号とコンデンサ両端電位差とFET1のG−S
電圧との変化の対応を表す図である。
る。
図である。
Claims (1)
- 【請求項1】 Nチャンネル形FETのソース側に負荷
が付与され、このFETのドレイン・ソース間の導通ま
たは遮断によりドレイン側の電源電圧が前記負荷に印加
され、または切られるようにしたNチャンネル形FET
の駆動制御回路であって、 前記FETのゲート・ソース間に電荷を供給するための
コンデンサと、 前記コンデンサの充放電および前記ゲート・ソース間の
電荷の充放電を切り換えるためのスイッチング素子とを
備え、 前記コンデンサは、直流電源に接続されるとともに前記
スイッチング素子を介してアースに接続されており、前
記スイッチング素子が導通されることにより充電を行う
ことを特徴とするNチャンネル形FETの駆動制御回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3189131A JP3036556B2 (ja) | 1991-07-03 | 1991-07-03 | Nチャンネル形fetの駆動制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3189131A JP3036556B2 (ja) | 1991-07-03 | 1991-07-03 | Nチャンネル形fetの駆動制御回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0514155A JPH0514155A (ja) | 1993-01-22 |
JP3036556B2 true JP3036556B2 (ja) | 2000-04-24 |
Family
ID=16235926
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP3189131A Expired - Fee Related JP3036556B2 (ja) | 1991-07-03 | 1991-07-03 | Nチャンネル形fetの駆動制御回路 |
Country Status (1)
Country | Link |
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JP (1) | JP3036556B2 (ja) |
Families Citing this family (1)
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---|---|---|---|---|
JP5806076B2 (ja) * | 2011-10-11 | 2015-11-10 | 古野電気株式会社 | Rfパルス信号生成用スイッチング回路、rfパルス信号生成回路、および物標探知装置 |
-
1991
- 1991-07-03 JP JP3189131A patent/JP3036556B2/ja not_active Expired - Fee Related
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JPH0514155A (ja) | 1993-01-22 |
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