JP3702631B2

JP3702631B2 - 誘導性負荷の駆動装置

Info

Publication number: JP3702631B2
Application number: JP00616098A
Authority: JP
Inventors: 淳一永田; 順二早川; 伴　　博行
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1998-01-14
Filing date: 1998-01-14
Publication date: 2005-10-05
Anticipated expiration: 2018-01-14
Also published as: JPH11205114A

Description

【０００１】
【発明の属する技術分野】
本発明は、電磁弁やモータ等の誘導性負荷を通電制御するのに使用される誘導性負荷の駆動装置に関する。
【０００２】
【従来の技術】
従来より、誘導性負荷を定電流チョッパ駆動する装置として、例えば図６に示すように、一端（端子Ｔａ）が直流電源ＢＴの正極側に接続された誘導性負荷Ｌの他端（端子Ｔｂ）から、直流電源ＢＴの負極側（端子Ｔｃ）に至る、誘導性負荷Ｌへの電源供給経路上に、所謂ローサイドスイッチとしてｎチャンネルＭＯＳＦＥＴからなるスイッチング素子１０を備え、誘導性負荷Ｌの両端（端子Ｔａ，Ｔｂ）に、スイッチング素子１０がターンオフした際に誘導性負荷Ｌのスイッチング素子１０側端子Ｔｂに生じる電圧により誘導性負荷Ｌに電流を流す電流経路Ｂを形成する、ダイオードからなる整流素子２０を並列接続した駆動装置が知られている。
【０００３】
この駆動装置は、外部からスイッチング素子１０の制御端子（ＭＯＳＦＥＴのゲート）Ｔ１に入力される駆動信号Ｓ１によってスイッチング素子１０をオン／オフさせることにより、誘導性負荷Ｌに流れる負荷電流の経路を、直流電源ＢＴの正極側から誘導性負荷Ｌを通って直流電源ＢＴの負極側に至る電流経路Ａと、整流素子２０により形成される電流経路Ｂとに交互に切り換えて、誘導性負荷Ｌを定電流駆動するものである。
【０００４】
【発明が解決しようとする課題】
ところで、上記従来の駆動装置において、整流素子２０には、通常、ダイオードが使用されることから、スイッチング素子１０がオフ状態で、整流素子２０に負荷電流が流れる際には、整流素子２０の両端に、０．６〜１．０Ｖ程度の電圧が発生し、整流素子（ダイオード）２０での発熱量が多くなるという問題があった。また、このようなことから、上記駆動装置を、半導体集積回路（ＩＣ）にて構成する場合には、整流素子２０を構成するダイオードを内蔵することができず、駆動装置の集積化により装置のコストダウンを図ることができないという問題があった。
【０００５】
本発明は、こうした問題に鑑みなされたものであり、直流電源から誘導性負荷への電源供給経路を遮断したときに誘導性負荷に発生する電圧にて誘導性負荷に電流を流すように構成された誘導性負荷の駆動装置において、その電流経路を形成する整流素子の両端に生じる電圧を低減して、整流素子の発熱を抑制することを目的とする。
【０００６】
【課題を解決するための手段】
かかる目的を達成するためになされた請求項１に記載の誘導性負荷の駆動装置においては、図１に例示する如く、直流電源ＢＴから誘導性負荷Ｌへの電源供給経路を第１駆動信号Ｓ１に応じて導通・遮断する第１スイッチング素子１０が設けられ、誘導性負荷Ｌには、第１スイッチング素子１０のオフ時に、誘導性負荷Ｌの通電遮断によって誘導性負荷Ｌの第１スイッチング素子側（端子Ｔｂ）に生じた電圧により誘導性負荷Ｌに電流を流す整流素子２０が、並列に接続される。
【０００７】
このため、本発明の駆動装置は、図６に示した従来の駆動装置と同様、第１駆動信号Ｓ１を第１スイッチング素子１０の制御端子Ｔ１に入力して第１スイッチング素子１０をオン／オフさせることにより、誘導性負荷Ｌに流れる負荷電流の経路を、第１スイッチング素子１０を通る電流経路Ａと、整流素子２０を通り電流経路Ｂとに交互に切り換え、誘導性負荷Ｌを定電流チョッパ駆動することができる。
【０００８】
また、本発明の駆動装置においては、整流素子２０の両端には、ＭＯＳＦＥＴ（図１ではｎチャンネルＭＯＳＦＥＴ）３０の一対の出力端子（ドレイン，ソース）が接続され、誘導性負荷Ｌの第１スイッチング素子１０側端部（端子Ｔｂ）には、電荷を蓄積可能な第１容量素子４０の一端が接続され、更に、第１容量素子４０の他端には、整流手段５０が接続される。
【０００９】
整流手段５０は、第１スイッチング素子１０のオン時に、直流電源ＢＴから電源供給を受けて、第１容量素子４０を充電する方向に電流を流すためのものであり、整流手段５０の第１容量素子４０とは反対側端部は、誘導性負荷Ｌの第１スイッチング素子１０とは反対側端部（換言すれば、直流電源ＢＴと第１スイッチング素子１０との接続点；端子Ｔａ）に接続される。
【００１０】
即ち、第１スイッチング素子１０がオン状態で、誘導性負荷Ｌに直流電源ＢＴから電源供給がなされているときには、誘導性負荷Ｌの第１スイッチング素子１０側端部（端子Ｔｂ）が、第１スイッチング素子１０を介して、直流電源ＢＴに接続されることから、その端子Ｔｂの電位は、スイッチング素子１０を介して接続される直流電源ＢＴの一方の電極（図１では負極）と略同電位となる。そして、この端子Ｔｂには、第１容量素子４０の一端が接続され、第１容量素子４０の他端（端子Ｔｄ）は、整流手段５０を介して、直流電源ＢＴの他方の電極（１図では正極）に接続された端子Ｔａに接続されることから、第１スイッチング素子１０がオン状態であるとき、第１容量素子４０には、整流手段５０を介して、直流電源ＢＴから電流が流れ込み、第１容量素子４０は、直流電源ＢＴの電源電圧ＶBTから整流手段５０で生じる電圧降下分Ｖｆを差し引いた電圧「ＶBT−Ｖｆ」まで充電されることになる。
【００１１】
一方、整流手段５０と第１容量素子４０との接続点（端子Ｔｄ）及びＭＯＳＦＥＴ３０の制御端子（ゲート）には、第２スイッチング素子６０の一対の出力端子が夫々接続される。第２スイッチング素子６０は、第１スイッチング素子１０のオフ時に、第２スイッチング素子６０の制御端子Ｔ２に入力される第２駆動信号Ｓ２によりオン状態となって、ＭＯＳＦＥＴ３０の制御端子（ゲート）に、第１スイッチング素子１０のオン時に第１容量素子４０に充電された電圧によって端子Ｔｄに生じる電圧を印加し、ＭＯＳＦＥＴ３０をオンさせるためのものである。
【００１２】
つまり、第１スイッチング素子１０がオフ状態であるとき、直流電源ＢＴから誘導性負荷Ｌに電流が流れないので、誘導性負荷Ｌの第１スイッチング素子１０との接続点（端子Ｔｂ）の電位は、第１スイッチング素子１０のオン時から変化（図１では上昇）するが、第１容量素子４０の一端は端子Ｔｂに接続されているため、端子Ｔｄの電位も端子Ｔｂの電位と同様に変化する。
【００１３】
例えば、図１に示す装置において、第１スイッチング素子１０がオンからオフへ移行したことによる端子Ｔｂの電位の変化量を△ＶTbとすると、端子Ｔｄの電位ＶTdは、「ＶTd＝ＶBT−Ｖｆ＋△ＶTb」と表すことができる。そして、Ｖｆは、第１容量素子４０の充電時に整流手段５０の両端に生じる電圧（電圧降下分）であり、電源電圧ＶBTに比べて充分小さく、また、△ＶTbは、電源電圧ＶBTと略等しいことから、端子Ｔｄの電位ＶTdは、概ね、「ＶTd＝２ＶBT」と表すことができる。従って、第１スイッチング素子１０がオンからオフに切り換えられると、端子Ｔｄの電位が、直流電源ＢＴの正極側電位の約２倍にまで上昇することになる。
【００１４】
また、図１に示す装置において、ＭＯＳＦＥＴ３０をオンさせるには、ＭＯＳＦＥＴ３０のゲート電位を、端子Ｔｂの電位よりもＭＯＳＦＥＴ３０のしきい値電圧分だけ高くする必要があり、第１スイッチング素子１０がオフ状態で、整流素子２０による電流経路Ｂが形成されている場合に、ＭＯＳＦＥＴ３０をオンさせるには、ＭＯＳＦＥＴ３０の制御端子（ゲート）の電位を、直流電源の正極側電位よりもＭＯＳＦＥＴ３０のしきい値電圧以上高くする必要がある。
【００１５】
そこで、本発明では、上記のように第１スイッチング素子１０のオン時に電源電圧ＶBTを用いて充電しておいた第１容量素子４０の出力電圧が印加される端子Ｔｄから、ＭＯＳＦＥＴ３０の制御端子（ゲート）へと、第２スイッチング素子６０を介して電圧を印加することにより、ＭＯＳＦＥＴ３０をオンさせるのである。この結果、第１スイッチング素子１０がオフされ、負荷電流が、整流素子２０にて形成される電流経路Ｂを流れているときに、整流素子２０の両端に発生する電圧を、図６に示した従来装置に比べて、大幅に減少させることができ、整流素子２０での発熱量を抑制できる。
【００１６】
また次に、本発明の駆動装置には、第２スイッチング素子６０が第２駆動信号Ｓ２の入力遮断によってターンオフした際に、第２スイッチング素子６０のオン時に上記電圧印加によってＭＯＳＦＥＴ３０の制御端子−出力端子間に蓄積された電荷を放電させて、ＭＯＳＦＥＴ３０をオフさせる、放電手段７０が設けられる。
【００１７】
この放電手段７０は、第２駆動信号Ｓ２の入力遮断と同時に、ＭＯＳＦＥＴ３０を速やかにオフさせることで、次に第１駆動信号Ｓ１が入力されて第１スイッチング素子１０がオンした際に、ＭＯＳＦＥＴ３０と第１スイッチング素子１０とが同時にオン状態となり、直流電源ＢＴの正極側から、ＭＯＳＦＥＴ３０及び第１スイッチング素子１０を介して、直流電源ＢＴの負極側へと貫通電流が流れるのを防止するためのものである。
【００１８】
そして、その後第１駆動信号が入力されて、第１スイッチング素子１０がオンすると、直流電源ＢＴから誘導性負荷Ｌへと電流経路Ａにて負荷電流が流れ、第１容量素子４０は、整流手段５０を介して、再び充電されることになる。
以上説明したように、本発明の誘導性負荷の駆動装置においては、第１スイッチング素子１０のオフ時に誘導性負荷Ｌに蓄積された磁気エネルギにて負荷電流を流すための整流素子２０に、ＭＯＳＦＥＴ３０を並列に接続し、第１スイッチング素子１０のオフ時には、第２スイッチング素子６０の制御端子Ｔ２に第２駆動信号を入力することにより、ＭＯＳＦＥＴ３０をオンさせることができるようにされている。
【００１９】
このため、本発明の駆動装置によれば、第１スイッチング素子１０及び第２スイッチング素子６０の制御端子Ｔ１，Ｔ２に、第１駆動信号Ｓ１及び第２駆動信号Ｓ２を交互に入力して、第１スイッチング素子１０及び第２スイッチング素子６０を交互にオンさせれば、第１スイッチング素子１０のオフ時に負荷電流が電流経路Ｂを流れる際に整流素子２０の両端に発生する電圧を、ＭＯＳＦＥＴ３０により大幅に減少させて、整流素子２０での発熱量を抑制することができる。従って、駆動装置をＩＣ化する際には、整流素子２０をＩＣ内に組み込むことが可能になる。
【００２０】
なお、本発明では、整流素子２０に負荷電流が流れる際の両端電圧を低減するためにＭＯＳＦＥＴ３０を使用するが、これは、ＭＯＳＦＥＴ３０の代わりにバイポーラトランジスタを用いると、バイポーラトランジスタに流れる電流を確保するために、そのチップ面積を大きくする必要があるためである。つまり、本発明の駆動装置では、整流素子２０の両端電圧を低減して発熱を防止するためにＭＯＳＦＥＴ３０を使用することにより、駆動装置のＩＣ化を容易に図ることができるようにしているのである。
【００２１】
また、第１スイッチング素子１０のオフ時にＭＯＳＦＥＴ３０をオンさせるために第２スイッチング素子６０からＭＯＳＦＥＴ３０の制御端子（ゲート）に印加する電圧は、第１スイッチング素子１０のオン時に整流手段５０を介して電源電圧ＶBT近傍にまで充電される第１容量素子４０から得るようにしているので、ＭＯＳＦＥＴ３０をオンさせるために、電源電圧ＶBTを昇圧する昇圧回路等を別途設ける必要がなく、装置構成を極めて簡単にすることができる。
【００２２】
ここで、上記説明では、ＭＯＳＦＥＴ３０は整流素子２０に並列に接続されるものとしたが、ＭＯＳＦＥＴ３０の出力端子間（ソース−ドレイン間）には、製造時に寄生ダイオードが形成されることから、請求項２に記載のように、この寄生ダイオードを整流素子２０として機能させれば、整流素子２０を省略することもできる。
【００２３】
また、第２スイッチング素子６０の端子Ｔｄ側制御端子には、第１スイッチング素子１０のオン／オフに応じて大きく変化する電圧が印加されることから、第２スイッチング素子６０がこの電圧変化によって誤動作することも考えられる。このため、より好ましくは、請求項３に記載のように、整流手段５０と第１容量素子４０との接続点（端子Ｔｄ）と、第２スイッチング素子６０の制御端子Ｔ２との間に、電圧変動を吸収する第２容量素子を設け、整流手段５０と第１容量素子４０との接続点電位の変動により第２スイッチング素子６０が誤動作するのを防止するようにするとよい。
【００２４】
一方、放電手段７０は、第２スイッチング素子６０が第２駆動信号Ｓ２の入力遮断によってターンオフした際に、ＭＯＳＦＥＴ３０を速やかにオフさせ、ＭＯＳＦＥＴ３０と第１スイッチング素子１０とが同時にオン状態となるのを防止するためのものであるため、例えば、請求項４に記載のように、ＭＯＳＦＥＴ３０の制御端子からの電荷の放電経路（図１に示す装置であれば、ＭＯＳＦＥＴ３０の制御端子から端子Ｔｃに至る経路）に第３スイッチング素子を設け、第２駆動信号の入力遮断時には、駆動手段によって第３スイッチング素子をオンさせるように構成するとよい。
【００２５】
つまり、このようにすれば、第３スイッチング素子を介して、ＭＯＳＦＥＴ３０に蓄積された電荷を速やかに放電させることが可能になり、ＭＯＳＦＥＴ３０のカットオフスピードを高めて、直流電源ＢＴからＭＯＳＦＥＴ３０及び第１スイッチング素子１０に貫通電流が流れる危険性を少なくすることができる。
【００２６】
また次に、本発明の駆動装置を用いて誘導性負荷Ｌの通電制御を行う際には、第１スイッチング素子１０及び第２スイッチング素子６０の制御端子Ｔ１，Ｔ２に、第１駆動信号Ｓ１及び第２駆動信号Ｓ２を交互に入力する必要があるが、このためには、誘導性負荷Ｌの通電制御を行う制御装置側で、これら各駆動信号Ｓ１，Ｓ２を生成しなければならず、第２駆動信号Ｓ２を必要としない駆動装置を用いて誘導性負荷Ｌの通電制御を行う従来の制御装置をそのまま利用することができない。
【００２７】
そこで、本発明の駆動装置には、更に、請求項５に記載のように、誘導性負荷Ｌへの電源供給経路を導通・遮断するために外部から入力される制御信号に応じて、所定の時間差を持たせて第１駆動信号Ｓ１及び第２駆動信号Ｓ２を交互に生成する駆動信号生成手段を設けるようにしてもよい。つまり、このように構成すれば、制御装置側からは、第１スイッチング素子１０のオン／オフ指令を行う制御信号を出力するだけでよいため、従来の制御装置をそのまま用いることが可能になる。
【００２８】
なお、駆動信号生成手段は、制御信号に応じて、第１スイッチング素子１０をオンさせるための第１駆動信号Ｓ１、及び、第２スイッチング素子６０をオンさせるための第２駆動信号Ｓ２を、所定の時間差を持たせて生成するが、これは、駆動信号Ｓ１，Ｓ２を制御信号に応じて交互に生成するようにすると、第１スイッチング素子１０がオンからオフに完全に切り変わっていない状態で、ＭＯＳＦＥＴ３０がオン状態になってしまうとか、逆に、ＭＯＳＦＥＴ３０がオンからオフに完全に切り変わっていない状態で、第１スイッチング素子１０がオン状態になってしまうといったことを防止するためである。つまり、各駆動信号Ｓ１，Ｓ２を時間差を持たせて交互に生成することにより、ＭＯＳＦＥＴ３０と第１スイッチング素子１０とが同時にオンするのをより確実に防止するのである。
【００２９】
そして、このための駆動信号生成手段としては、例えば、請求項６に記載のように、制御信号に応じて第３容量素子を充放電する充放電回路と、この充放電回路により充放電される第３容量素子の両端電圧を、電圧レベルの異なる第１基準電圧及び第２基準電圧と夫々大小比較する一対の比較回路とを用いて構成することができる。なお、この構成の具体例については、後述する実施例にて詳細に説明する。
【００３０】
また次に、上記説明では整流素子２０に接続するＭＯＳＦＥＴ３０として、ｎチャネルＭＯＳＦＥＴを用いた図１の駆動装置を用いて、本発明の構成・作用・効果を説明したが、これは、図１の駆動装置が、第１スイッチング素子１０が誘導性負荷Ｌと直流電源ＢＴの負極側との間に所謂ローサイドスイッチとして設けられているためであり、第１スイッチング素子１０が直流電源ＢＴの正極側と誘導性負荷Ｌとの間に所謂ハイサイドスイッチとして設けられている装置では、図２に示すように、ＭＯＳＦＥＴ３０として、ｐチャネルＭＯＳＦＥＴを用いるようにすればよい。即ち、本発明は、第１スイッチング素子１０がローサイドスイッチとして設けられた駆動装置であっても、ハイサイドスイッチとして設けられた駆動装置であっても、上記説明した通りに各手段を設けることにより（図２参照）、上述の効果を得ることができる。
【００３１】
なお、第１スイッチング素子１０がハイサイドスイッチとして設けられた図２に示す駆動装置においては、端子Ｔｄの電位が端子Ｔｂの電位よりも低くなる方向に第１容量素子４０が充電され、第１スイッチング素子１０のオフ時には、端子Ｔｄの電位が、直流電源ＢＴの正極側電位（Ｔｃ）よりも電源電圧ＶBTの約２倍の電圧分だけ低くなり、ＭＯＳＦＥＴ３０は、第２スイッチング素子６０を介して制御端子（ゲート）にこの負電位が印加されることにより、オンすることになる。
【００３２】
【発明の実施の形態】
以下に本発明の実施例を図面に基づき説明する。
図３は本発明が適用された第１実施例の誘導性負荷の駆動装置の構成を表す。図３に示す如く、本実施例の駆動装置は、図１に示した駆動装置を具体化したものであり、ローサイドスイッチを構成する第１スイッチング素子として、端子Ｔｂ，Ｔｃを介して、誘導性負荷Ｌと直流電源ＢＴの負極側に接続された端子Ｔｃとの間に接続されたｎチャネルＭＯＳＦＥＴ１２（以下単にＦＥＴ１２という）を備える。また、誘導性負荷Ｌと直流電源ＢＴの正極側との接続点に接続された端子Ｔａと端子Ｔｃとの間には、ＦＥＴ１２のオフ時に電流経路Ｂを形成して、誘導性負荷Ｌへの電源供給経路（つまり電流経路Ａ）の遮断時に誘導性負荷Ｌの端子Ｔｂ側に発生する正の高電圧にて、誘導性負荷Ｌに電流を流すために、ｎチャネルＭＯＳＦＥＴ３２（以下単にＦＥＴ３２という）が設けられている。
【００３３】
なお、このＦＥＴ３２は、本発明にかかわる主要部である前述のＭＯＳＦＥＴ３０に対応するものであり、一方の出力端子であるドレインが端子Ｔａに、他方の出力端子であるソースが端子Ｔｂに夫々接続されている。そして、ＦＥＴ３２のドレイン−ソース間には、ソースからドレイン側への電流の流れを許容する寄生ダイオード（図示せず）が形成されることから、本実施例では、この寄生ダイオードが前述の整流素子２０として利用するようにされている。
【００３４】
また、端子Ｔｄと端子Ｔｂとの間には、第１容量素子としてのコンデンサ４２が接続されており、端子Ｔｄと端子Ｔａとの間には、端子Ｔａ側から端子Ｔｄ側への電流方向が順方向となるように、アノードが端子Ｔａに、カソードが端子Ｔｄに夫々接続された、整流手段としてのダイオード５２が設けられている。
【００３５】
また本実施例の駆動装置には、第２スイッチング素子として、ＰＮＰトランジスタ６２が備えられており、このＰＮＰトランジスタ６２の一方の出力端子であるエミッタは端子Ｔｄに、同じく他方の出力端子であるコレクタは、ダイオード６４を介して、ＦＥＴ３２のゲートに接続されている。なお、ダイオード６４は、アノードがＰＮＰトランジスタ６２のコレクタに接続され、カソードがＦＥＴ３２のゲートに接続されて、ＰＮＰトランジスタ６２からＦＥＴ３２のゲート側への一方向にのみ電流を流す。また、ＰＮＰトランジスタ６２のエミッタ−ベース間には、第２容量素子としてのコンデンサ６６が設けられている。
【００３６】
また次に、ＦＥＴ３２のドレインには、エミッタが端子Ｔｃに接続されたＮＰＮトランジスタ７２のコレクタが接続されている。このＮＰＮトランジスタ７２は、ＦＥＴ３２のオン時にＦＥＴ３２のゲート−ドレイン間の容量に蓄積された電荷を放電させて、ＦＥＴ３２を速やかにオフさせるためのものであり、前述の放電手段として機能する。
【００３７】
そして、本実施例の駆動装置には、このＮＰＮトランジスタ７２とＰＮＰトランジスタ６２とを端子Ｔ２を介して外部から入力される駆動信号（第２駆動信号）Ｓ２に応じてオン／オフさせる、前述の駆動手段としての駆動回路ＤＲが設けられている。
【００３８】
駆動回路ＤＲは、ベースが端子Ｔ２に接続され、コレクタがインピーダンス素子Ｚ2 を介して端子Ｔａに接続され、エミッタが端子Ｔｃに接続されたＮＰＮトランジスタ７４と、ＮＰＮトランジスタ７４のコレクタとＮＰＮトランジスタ７２のベースに接続するインピーダンス素子Ｚ4 と、ベースがインピーダンス素子Ｚ6 を介してＮＰＮトランジスタ７４のコレクタに接続され、エミッタが端子Ｔｃに接続され、コレクタがインピーダンス素子Ｚ8 を介して端子Ｔａに接続されたＮＰＮトランジスタ７６と、ベースがＮＰＮトランジスタ７６のコレクタに接続され、エミッタが端子Ｔｃに接続され、コレクタがインピーダンス素子Ｚ10を介してＰＮＰトランジスタ６２のベースに接続されたＮＰＮトランジスタ７８とから構成される。なお、上記各インピーダンス素子Ｚは、定電流源又は抵抗等から構成されて、各トランジスタに流れる電流を制限するためのものである。
【００３９】
そして、このように構成された駆動回路ＤＲにおいては、端子Ｔａには直流電源ＢＴの正極側が接続され、端子Ｔｃには直流電源ＢＴの負極側が接続されていることから、端子Ｔ２に、直流電源ＢＴの負極側電位（以下、グランド電位という）よりも高いハイレベルの信号（第２駆動信号Ｓ２）が入力されると、ＮＰＮトランジスタ７４がオン状態となって、ＮＰＮトランジスタ７２のベース電位をグランド電位にし、ＮＰＮトランジスタ７２をオフさせる。また、この状態では、ＮＰＮトランジスタ７６がオフし、ＮＰＮトランジスタ７８がオンする。この結果、第２スイッチング素子としてのＰＮＰトランジスタ６２には、ＮＰＮトランジスタ７８を介してベース電流が流れ、ＰＮＰトランジスタ６２がオン状態となる。
【００４０】
一方、端子Ｔ２への第２駆動信号Ｓ２の入力が遮断されると（詳しくは、端子Ｔ２がローレベルとなると）、ＮＰＮトランジスタ７４がオフするため、ＮＰＮトランジスタ７６がオン、ＮＰＮトランジスタ７８がオフ状態となって、ＰＮＰトランジスタ６２のベース電流が遮断され、ＰＮＰトランジスタ６２がオフ状態になる。そして、この状態では、ＮＰＮトランジスタ７４のコレクタがハイレベルとなるので、ＮＰＮトランジスタ７２がオンする。
【００４１】
また次に、第１スイッチング素子であるＦＥＴ１２のゲートは、端子Ｔ１に接続されている。このため、端子Ｔ１にグランド電位よりもＦＥＴ１２のしきい値電圧以上高いハイレベルの駆動信号（第１駆動信号）Ｓ１を入力すれば、ＦＥＴ１２はオンし、端子Ｔ１にローレベルの第１駆動信号Ｓ１信号を入力すれば、ＦＥＴ１２はオフする。
【００４２】
従って、図３に示すように、各端子Ｔ１，Ｔ２に、同時にハイレベルとならないように所定の時間差を設けて極性の異なる駆動信号Ｓ１，Ｓ２を交互に入力すれば、ＦＥＴ１２とＰＮＰトランジスタ６２とが所定時間差を保ちながら交互にオンし、しかもＮＰＮトランジスタ７２は、ＰＮＰトランジスタ６２と同期して、ＰＮＰトランジスタ６２とは逆にオン／オフ状態が切り変わる。
【００４３】
そして、本実施例の駆動装置には、図１に示した各構成要素が備えられていることから、上記駆動信号Ｓ１，Ｓ２の入力により、ＦＥＴ１２がオンして、誘導性負荷Ｌに直流電源ＢＴから電流経路Ａを通って電流が流れているときには、コンデンサ４２が電源電圧ＶBTにて充電され、ＦＥＴ１２がオフして、誘導性負荷Ｌに電流経路Ｂを通って電流が流れているときには、端子Ｔｄの電位によって、ＦＥＴ３２がオンし、ＦＥＴ３２の寄生ダイオードにて構成される整流素子２０の両端電圧が、従来装置に比べて大幅に低減される。よって本実施例の駆動装置によれば、電流経路Ｂでの発熱量を抑制することができる。
【００４４】
また、第２スイッチング素子であるＰＮＰトランジスタ６２のベース−エミッタ間にはコンデンサ６６が設けられているので、ＦＥＴ１２のオン／オフに伴い端子Ｔｄの電位が大きく変化しても、その変化によって、ＰＮＰトランジスタ６２が誤動作するのを防止でき、駆動装置の信頼性を向上できる。
【００４５】
また特に、本実施例では、ＰＮＰトランジスタ６２とＦＥＴ３２のゲートとの間に、ダイオード６４を設けているので、ＦＥＴ６４をオンする時間が長くなっても、ＰＮＰトランジスタ６２のベース電流によって、ＦＥＴ３２のゲートからＰＮＰトランジスタ６２側に電流が流れて、ＦＥＴ３２がオフしてしまうのを防止できる。よって、本実施例によれば、第２スイッチング素子をバイポーラトランジスタにて構成した場合に生じるこうした問題をも解決することができ、装置の信頼性をより向上することができるようになる。
【００４６】
以上説明したように、本実施例の駆動装置によれば、図１に示した駆動装置と同様に動作し、同様の効果を得ることができるが、駆動装置を上記のように動作させるには、第１駆動信号Ｓ１及び第２駆動信号Ｓ２が必要であり、こうした駆動信号Ｓ１，Ｓ２を出力できない従来の制御装置を利用することができない。
【００４７】
そこで、本実施例の駆動装置には、前述の駆動信号生成手段として、図４（ａ）に示すような駆動信号生成回路を設け、駆動装置側で、制御装置から出力されたＦＥＴ１２をオン／オフさせるための制御信号Ｓ０から、各駆動信号Ｓ１，Ｓ２を生成するようにするとよい。以下、この駆動信号生成回路について説明する。
【００４８】
図４（ａ）に示す如く、駆動信号生成回路は、図示しない電源回路から定電圧Ｖccを受けて定電流ｉ１，ｉ２を流す一対の定電流源８０，８２を備える。なお、定電流源８０は定電流源８２よりも大きな電流（ｉ１＞ｉ２）を流すようにされている。
【００４９】
そして、一方の定電流源８０からの電流経路上には、コレクタが定電流源８０側に接続され、エミッタが端子Ｔｇを介して駆動装置のグランド電位に接地された一対のＮＰＮトランジスタ８４，８６が設けられ、他方の定電流源８２からの電流経路上には、コレクタが定電流源８２側に接続され、エミッタが端子Ｔｇを介して駆動装置のグランド電位に接地されたＮＰＮトランジスタ８６が設けられると共に、このＮＰＮトランジスタ８６のコレクタ−エミッタ間に並列に接続された第３容量素子としてのコンデンサ９０が設けられている。
【００５０】
また、ＮＰＮトランジスタ８４のベースは、制御装置からの制御信号Ｓ０を受ける入力端子Ｔｉに接続されており、ＮＰＮトランジスタ８６のベースは、自己のコレクタに接続されると共に、ＮＰＮトランジスタ８８のベースに接続されている。つまり、ＮＰＮトランジスタ８６，８８はカレントミラー回路を構成している。
【００５１】
従って、駆動信号生成回路においては、図４（ｂ）に示すように、入力端子Ｔｉに入力される制御信号Ｓ０がハイレベルであれば、ＮＰＮトランジスタ８４がオン状態となって、定電流ｉ１がＮＰＮトランジスタ８４を流れることから、ＮＰＮトランジスタ８６，８８が共にオフ状態となり、コンデンサ９０が定電流ｉ２にて充電され、コンデンサ９０の両端電圧Ｖ90が一定の傾きで、電源回路から供給される定電圧Ｖccまで上昇する。
【００５２】
一方、制御信号Ｓ０がローレベルであれば、ＮＰＮトランジスタ８４がオフ状態となって、定電流ｉ１がＮＰＮトランジスタ８６を流れる。すると、ＮＰＮトランジスタ８８にも、これと同じ定電流ｉ１が流れるが、ＮＰＮトランジスタ８８側の定電流源８２は、定電流源８０よりも小さい定電流ｉ２を流すため、ＮＰＮトランジスタ８８には、定電流源８２だけで定電流ｉ１を供給できず、電流不足分（ｉ１−ｉ２）だけ、コンデンサ９０から引き出される。この結果、コンデンサ９０は、一定電流「ｉ１−ｉ２」で放電されることになり、その両端電圧Ｖ90はグランド電位となるまで一定の傾きで減少する。
【００５３】
また次に、駆動信号生成回路には、このように変化するコンデンサ９０の両端電圧と、定電圧Ｖccを抵抗分圧にて生成された第１基準電圧Ｖref1及び第２基準電圧Ｖref2（但し、Ｖref1＜Ｖref2）とを夫々比較する一対の比較回路（コンパレータ）９２，９４が設けられている。そして、コンパレータ９２は、コンデンサ９０の両端電圧Ｖ90が第１基準電圧Ｖref1よりも大きいときにローレベルの信号を出力し、コンデンサ９０の両端電圧Ｖ90が第１基準電圧Ｖref1以下であるときにハイレベルの信号を出力するよう構成され、コンパレータ９４は、コンデンサ９０の両端電圧Ｖ90が第２基準電圧Ｖref2よりも大きいときにハイレベルの信号を出力し、コンデンサ９０の両端電圧Ｖ90が第２基準電圧Ｖref2以下であるときにローレベルの信号を出力するよう構成されている。
【００５４】
この結果、各コンパレータ９２，９４からは、制御信号Ｓ０の電圧レベルに応じて交互にハイレベルとなり、しかも、一方の信号レベルがハイレベルからローレベルに反転した後、Ｖ90の傾きで決定される一定時間だけ遅れて、他方の信号レベルがローレベルからハイレベルへと変化する、２種類の信号が出力されることになる。このため、各コンパレータ９２，９４からの出力信号を、夫々、第１駆動信号Ｓ１及び第２駆動信号Ｓ２として、上記各端子Ｔ１，Ｔ２に入力することにより、図３に示した駆動装置を、ＦＥＴ１２，３２が同時にオンしないように、正常に動作させることが可能になる。
【００５５】
以上、本発明の一実施例について説明したが、本発明は上記実施例に限定されるものではなく、種々の態様を採ることができる。
例えば、上記実施例では、ＦＥＴ３２をオン／オフさせるための第２スイッチング素子及び放電用のスイッチング素子に、バイポーラトランジスタを用いるものとして説明したが、図６に示す如く、第２スイッチング素子にｐチャネルＭＯＳＦＥＴ６３（以下単にＦＥＴ６３という）を使用し、放電用のスイッチング素子にｎチャネルＭＯＳＦＥＴ７３（以下単にＦＥＴ７３という）を使用することもできる。そして、この場合には、図６に示すように、駆動回路ＤＲもＭＯＳＦＥＴにて構成すれば、駆動装置をＭＯＳＦＥＴのみにて構成でき、駆動装置をＩＣ化する際には、ＭＯＳの単一工程で製造できることになる。
【００５６】
なお、図６において、第２スイッチング素子を構成するＦＥＴ６３は、ソースが端子Ｔｄに、ドレインがＦＥＴ３２のゲートに、夫々接続され、放電用のスイッチング素子を構成するＦＥＴ７３は、ドレインがＦＥＴのゲートに、ソースが端子Ｔｃに接続されている。また、駆動回路ＤＲは、３つのｎチャネルＭＯＳＦＥＴ７５，７７，７９（以下これら各ＭＯＳＦＥＴを、単にＦＥＴ７５，ＦＥＴ７７，ＦＥＴ７９という）と、３つのインピーダンス素子Ｚ1 ，Ｚ3 ，Ｚ5 とから構成されている。そして、ＦＥＴ７５は、ゲートが端子Ｔ２に接続され、ソースが端子Ｔａに接続され、ドレインがインピーダンス素子Ｚ1 を介して端子Ｔａに接続されると共に、ＦＥＴ７３のゲートに接続されている。また、ＦＥＴ７７は、ゲートがＦＥＴ７５のドレインに接続され、ソースが端子Ｔｃに接続され、ドレインがインピーダンス素子Ｚ3 を介して端子Ｔａに接続されており、更に、ＦＥＴ７９は、ゲートがＦＥＴ７７のドレインに接続され、ソースが端子Ｔｃに接続され、ドレインがインピーダンス素子Ｚ5 を介してＦＥＴ６３のゲートに接続されている。
【００５７】
そして、このように構成された駆動回路ＤＲにおいては、端子Ｔ２にハイレベルの第２駆動信号Ｓ２が入力されると、ＦＥＴ７５がオンし、ＦＥＴ７７がオフし、ＦＥＴ７９がオンするため、ＦＥＴ６３がオン状態、ＦＥＴ７３がオフ状態となり、逆に、端子Ｔ２への第２駆動信号Ｓ２の入力が遮断されて、端子Ｔ２の電位がローレベルとなると、ＦＥＴ７５がオフし、ＦＥＴ７７がオンし、ＦＥＴ７９がオフするため、ＦＥＴ６３がオフ状態、ＦＥＴ７３がオン状態となる。よって、図５に示した駆動装置においても、図３に示した駆動装置と同様に動作させることができる。
【００５８】
なお、コンデンサ４２の容量値は、次のように設定すればよい。コンデンサ４２の容量値をＣｆ、ＦＥＴ３２のゲート容量をＣox、直流電源ＢＴの電圧をＶBT、ＦＥＴ３２のしきい値電圧をＶTHとした場合に、
（Ｃｆ・ＶBT）／（Ｃｆ＋Ｃox）≧ＶTH
となるようにＣｆの値を設定すればよい。さらに、ＦＥＴ３２のオン動作をより確実なものとするためには、Ｃｆ≧Ｃoxとすることが好ましい。
【図面の簡単な説明】
【図１】第１スイッチング素子がローサイドスイッチとして設けられた駆動装置における本発明の構成を例示するブロック図である。
【図２】第１スイッチング素子がハイサイドスイッチとして設けられた駆動装置における本発明の構成を例示するブロック図である。
【図３】実施例の誘導性負荷の駆動装置の構成を表す電気回路図である。
【図４】駆動装置を動作させるための第１及び第２駆動信号を生成する駆動信号生成回路の構成及びその動作を説明する説明図である。
【図５】駆動装置をＭＯＳＦＥＴのみで構成した実施例の構成を表す電気回路図である。
【図６】従来の誘導性負荷の駆動装置の構成を表す電気回路図である。
【符号の説明】
１０…第１スイッチング素子、１２…ｎチャネルＭＯＳＦＥＴ、２０…整流素子、４０…第１容量素子、４２…コンデンサ、５０…整流手段、５２…ダイオード、６０…第２スイッチング素子、６２…ＰＮＰトランジスタ、６３…ｐチャネルＭＯＳＦＥＴ、６６…コンデンサ（第２容量素子）、７０…放電手段、７２…ＮＰＮトランジスタ、７３…ｎチャネルＭＯＳＦＥＴ、ＤＲ…駆動回路、８０，８２…定電流源、９０…コンデンサ（第３容量素子）、９２，９４…コンパレータ、ＢＴ…直流電源、Ｌ…誘導性負荷。

Claims

直流電源から誘導性負荷への電源供給経路に設けられ、該電源供給経路を第１駆動信号に応じて導通・遮断する第１スイッチング素子と、
前記誘導性負荷に並列に接続され、前記第１スイッチング素子のオフ時に、前記誘導性負荷の通電遮断によって前記誘導性負荷の第１スイッチング素子側に生じた電圧により前記誘導性負荷に電流を流す整流素子と、
を備えた誘導性負荷の駆動装置において、
前記整流素子の両端に一対の出力端子が夫々接続されたＭＯＳＦＥＴと、
一端が前記誘導性負荷の第１スイッチング素子側端部に接続された、電荷を蓄積可能な第１容量素子と、
一端が前記第１容量素子の他端に接続されると共に、他端が前記誘導性負荷の前記第１スイッチング素子とは反対側端部に接続され、前記第１スイッチング素子のオン時に、前記直流電源からの供給電圧によって、前記第１容量素子を充電する方向に電流を流す整流手段と、
一対の出力端子が、前記整流手段と前記第１容量素子との接続点及び前記ＭＯＳＦＥＴの制御端子に夫々接続され、前記第１スイッチング素子のオフ時に制御端子に入力される第２駆動信号によりオン状態となって、前記第１容量素子と前記整流手段との接続点から前記ＭＯＳＦＥＴの制御端子に電圧を印加し、前記ＭＯＳＦＥＴをオンさせる第２スイッチング素子と、
前記第２スイッチング素子が前記第２駆動信号の入力遮断によってターンオフした際に、前記第２スイッチング素子のオン時に前記電圧印加によって前記ＭＯＳＦＥＴの制御端子−出力端子間に蓄積された電荷を放電させて、前記ＭＯＳＦＥＴをオフさせる放電手段と、
を備えたことを特徴とする誘導性負荷の駆動装置。
前記整流素子は、前記ＭＯＳＦＥＴの製造時に前記ＭＯＳＦＥＴの出力端子間に形成される寄生ダイオードからなることを特徴とする請求項１に記載の誘導性負荷の駆動装置。
前記整流手段と前記第１容量素子との接続点と、前記第２スイッチング素子の制御端子との間に、第２容量素子を設け、前記整流手段と前記第１容量素子との接続点電位の変動により前記第２スイッチング素子が誤動作するのを防止するようにしたことを特徴とする請求項１又は請求項２に記載の誘導性負荷の駆動装置。
前記放電手段は、前記電荷の放電経路に設けられた第３スイッチング素子と、前記第２駆動信号の入力遮断時に、該第３スイッチング素子をオンして前記電荷を放電させる駆動手段と、からなることを特徴とする請求項１〜請求項３いずれか記載の誘導性負荷の駆動装置。
請求項１〜請求項４いずれか記載の誘導性負荷の駆動装置において、更に、前記誘導性負荷への電源供給経路を導通・遮断するために外部から入力される制御信号に応じて、所定の時間差を持たせて前記第１駆動信号及び第２駆動信号を交互に生成する駆動信号生成手段を設けたことを特徴とする誘導性負荷の駆動装置。
前記駆動信号生成手段は、前記制御信号に応じて第３容量素子を充放電する充放電回路と、該充放電回路により充放電される第３容量素子の両端電圧を、電圧レベルの異なる第１基準電圧及び第２基準電圧と夫々大小比較する一対の比較回路を備え、該各比較回路を用いて、前記制御信号に対応した前記第１駆動信号及び第２駆動信号を交互に生成することを特徴とする請求項５に記載の誘導性負荷の駆動装置。