JP3036146B2 - 静電誘導半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は絶縁ゲート型静電誘導半
導体装置に関する。

【０００２】

【従来の技術】従来から供用されている静電誘導トラン
ジスタ（ＳＩＴ）等の静電誘導半導体装置の多くは、そ
のゲートが接合ゲートであった。しかしながら、接合ゲ
ートを用いた静電誘導半導体装置はターンオフ時の消費
電流が大きいという問題があり、ゲート駆動電力低減の
目的で、絶縁ゲートを用いた形式の静電誘導半導体装置
が提案されている（特開昭５５−９９７７４号公報）。

【０００３】図１３は、特開昭５５−９９７７４号公報
に開示された絶縁ゲート型の静電誘導半導体装置の一例
を示す図であって、バイポーラ動作する静電誘導サイリ
スタを示す断面図である。図１３において、１はｎ^-型
ドレイン領域、２はｐ⁺型ドレイン領域であり、これら
ｎ^-型ドレイン領域１とｐ⁺型ドレイン領域２との間には
ｎ⁺型ドレイン領域３が介在されている。４は半導体装
置裏面のｐ⁺型ドレイン領域２に接して形成されたドレ
イン電極である。５はゲート絶縁膜、６はこのゲート絶
縁膜５上に形成されたゲート電極である。７はｎ⁺型ソ
ース領域、８はｎ⁺型ソース領域７上に形成されたソー
ス電極であり、このｎ⁺型ソース領域７はｎ^-型ドレイン
領域１の表面に形成されている。図１３に示す例では、
それぞれのｎ⁺型ソース領域７間のｎ^-型ドレイン領域１
に溝が形成され、ゲート絶縁膜５はこの溝の内面に形成
されている。

【０００４】次にこの装置の動作について説明する。図
１３において、ソース電極８は接地、ドレイン電極４は
正の電圧を印加される。ゲート電極６に所定の負の電圧
を印加すると、ｎ⁺型ソース領域７周辺のｎ^-型ドレイン
領域１に空乏層が形成され、ｎ⁺型ソース領域７とｐ⁺型
ドレイン領域２との間の電流路が遮断され、サイリスタ
はオフ状態になる。一方、ゲート電極６に電圧を印加し
ない、または正の電圧を印加すると、ｎ⁺型ソース領域
７の周辺に展開していた空乏層はなくなり、サイリスタ
はオン状態になる。

【０００５】なお、図１３に示す例において、ｎ⁺型ド
レイン領域３は、不純物濃度の低いｎ^-型ドレイン領域
１において空乏層がｐ⁺型ドレイン領域２まで伸長して
パンチスルー現象を生ずるのを防止し、かつ、ｐ⁺型ド
レイン領域２からｎ^-型ドレイン領域１への少数キャリ
アの注入を制御する機能を有している。

【０００６】

【発明が解決しようとする課題】しかしながら、上述し
た従来の絶縁ゲート型の静電誘導半導体装置において
は、装置がオン状態においてゲート絶縁膜５周辺のｎ^-
型ドレイン領域１にｐ⁺型ドレイン領域２から多量の少
数キャリアが注入されており、このゲート絶縁膜５周辺
のｎ^-型ドレイン領域１は高水準注入状態にある。

【０００７】接合ゲート型の静電誘導半導体装置におい
ては、ゲート周辺に存在する多量の少数キャリアをゲー
ト電極から直接引き抜くことによりドレイン領域内のキ
ャリア密度を短時間に低下させることができ、ターンオ
フまでの時間を短くすることが可能であるが、絶縁ゲー
ト型の静電誘導半導体装置においては、ゲート絶縁膜５
を介してはこのゲート絶縁膜５の周辺に存在する多量の
少数キャリアを逃すことができないので、このため、こ
れら少数キャリアの行き場がないために少数キャリアが
ｎ^-型ドレイン領域１内で自然消滅するのを待つしかな
い。従って、絶縁ゲート型の静電誘導半導体装置では、
ターンオフまでの時間が長くかかり、消費電力のロスに
つながるという問題があった。

【０００８】また、静的なオフ状態においても、ドレイ
ン電極に高電圧が印加された場合ゲート絶縁膜５周辺の
空乏層内で発生した少数キャリアによりこのゲート絶縁
膜５の周辺に反転層が形成され、空乏層が伸びずにドレ
イン電圧がゲート絶縁膜５にかかりゲート絶縁膜５が破
壊されるおそれがある、という問題もあった。この現象
は、ドレイン領域２がｎ⁺型領域からなるユニポーラ動
作の静電誘導トランジスタにおいても同様に発生しう
る。

【０００９】本発明の目的は、上記のような従来技術の
問題点を解決するためになされたものであり、素速いタ
ーンオフが可能で、しかも遮断時において過大なドレイ
ン電圧からゲート絶縁膜を保護することの可能な静電誘
導半導体装置を提供することにある。

【００１０】

【課題を解決するための手段】一実施例を示す図１およ
び図１１に対応付けて説明すると、本発明は、第一導電
型の半導体からなるドレイン領域１１と、このドレイン
領域１１の表面にＵ字形に掘り込まれた溝に埋設された
絶縁ゲート（１４，１５）と、前記ドレイン領域１１の
表面に形成されソース電極１９とオーミック接続された
第一導電型のソース領域１７とを備えた静電誘導半導体
装置に適用される。そして、請求項１の発明は、前記ド
レイン領域１１の表面に、前記絶縁ゲート（１４，１
５）に接し、前記ソース電極１９とオーミック接続さ
れ、他の領域との間でトランジスタ構造を形成しない様
に第二導電型のコンタクト領域１８を形成することによ
り、上述の目的を達成している。また、請求項２の発明
は、前記ドレイン領域１１の少なくとも一部を前記ソー
ス電極１９に直接接触させてこれらの接触面にショット
キー接合２５を形成することにより、上述の目的を達成
している。

【００１１】

【作用】静電誘導半導体装置の遮断状態においてゲート
絶縁膜１４近傍のドレイン領域１１に形成される反転層
は、このドレイン領域１１の表面に形成されたコンタク
ト領域１８あるいはショットキー接合２５を介してソー
ス電極１９に接続されている。従って、この反転層の電
位は常にソース電極１９と同一の電位に固定されてい
る。また、バイポーラ動作をさせるべくドレイン領域１
１とドレイン電極１３との間に第二導電型の領域１２を
挟んだ場合、伝導度変調状態から遮断状態へと移行する
ターンオフ時にソース領域１７近傍のドレイン領域１１
内に存在する大量の少数キャリアは、遮断状態にすべく
ゲート電極１５に印加された負電圧により生起されるゲ
ート絶縁膜１４近傍の反転層を経て、ドレイン領域１１
表面のコンタクト領域１８あるいはショットキー接合２
５を介してソース電極１９へと流れ込む。このため、ソ
ース領域１７近傍のドレイン領域１１が速やかに空乏化
され、素速いターンオフが実現される。

【００１２】なお、本発明の構成を説明する上記課題を
解決するための手段と作用の項では、本発明を分かり易
くするために実施例の図を用いたが、これにより本発明
が実施例に限定されるものではない。

【００１３】

【実施例】−第１実施例− 図１は、本発明による静電誘導半導体装置の第１実施例
である静電誘導サイリスタを示す断面図である。図１に
おいて、１１はｎ^-型ドレイン領域、１２はｐ⁺型ドレイ
ン領域であり、このｐ⁺型ドレイン領域１２の裏面には
ドレイン電極１３が形成されている。

【００１４】ｎ^-型ドレイン領域１１の表面には、この
ｎ^-型ドレイン領域１１の深さ方向に沿って垂直な面を
有する複数の溝が形成され、これら溝の内面にゲート絶
縁膜１４が形成されている。また、１５はこのゲート絶
縁膜１４内に形成されたゲート電極、１６はゲート電極
１５の表面に形成された層間絶縁膜である。従って、本
実施例のサイリスタの絶縁ゲートは、ｎ^-型ドレイン領
域１１の表面に埋設された構成になっている。ゲート電
極１５とゲート絶縁膜１４により絶縁ゲートが構成され
る。

【００１５】１７は相隣り合うゲート絶縁膜１４の間に
相当するｎ^-型ドレイン領域１１の表面に形成されたｎ⁺
型ソース領域である。１８は、これらｎ⁺型ソース領域
１７とゲート絶縁膜１４との間に相当するｎ^-型ドレイ
ン領域１１の表面に形成されたｐ⁺型コンタクト領域で
ある。本実施例では、このｎ⁺型ソース領域１７とゲー
ト絶縁膜１４とは直接に接することはなく、ｐ⁺型コン
タクト領域１８を介して接するように構成されている。

【００１６】１９はソース電極であり、このソース電極
１９は、全てのｎ⁺型ソース領域１７およびｐ⁺型コンタ
クト領域１８の表面に接するように形成されている。

【００１７】ｎ⁺形ソース領域１７の不純物濃度は例え
ば5×10¹⁹cm^-3以上の値に設定され、ソース電極１９と
オーミック接続されている。またｐ⁺型コンタクト領域
１８もソース電極１９とオーミック接続されている。な
お、以下の説明において、相隣り合うゲート絶縁膜１４
間に挟まれたｎ^-型ドレイン領域１１を本実施例の半導
体装置の「チャネル領域」２０と称し、相隣り合うゲー
ト絶縁膜１４間の距離をＨ、ｎ⁺型ソース領域１７底部
からゲート電極１５底部までの深さをＬとし、この距離
Ｌを本実施例の半導体装置の「チャネル長」と称する。

【００１８】次に、本実施例の静電誘導サイリスタの動
作について説明する。まずソース電極１９を接地し、ド
レイン電極１３に正の電圧を印加する。そしてサイリス
タをオフ状態にするには、ゲート電極１５に負の低電圧
を印加する。ゲート電極１５が低い負電位に設定される
ことにより、ゲート絶縁膜１４周辺のｎ^-型ドレイン領
域１１に空乏層が形成され、この空乏層が上述のチャネ
ル領域２０を空乏化してｎ⁺型ソース領域１７とｐ⁺型ド
レイン領域１２との間の電流路が遮断され、サイリスタ
はオフ状態になる。

【００１９】この際、空乏層の存在するゲート絶縁膜１
４の表面には正孔による反転層が形成されるが、この反
転層は、ｎ^-型ドレイン領域１１の表面においてｐ⁺型コ
ンタクト領域１８に接しているので、反転層の電位はこ
のｐ⁺型コンタクト領域１８、ひいてはソース電極１９
と同電位であって一定に保持される。よって、前述した
ゲート電極１５に印加すべき電圧は、電位が一定に保持
された反転層を形成するために必要な負の電圧であれば
よく、それ以上の過大な負電圧を印加する必要はない。

【００２０】次に、サイリスタをターンオンするには、
ゲート電極１５に正の電圧を印加し、ゲート絶縁膜１４
周辺に正孔による反転層に代えて電子による蓄積層を形
成する。これにより、ｎ⁺型ソース領域１７からの伝導
電子は、ゲート絶縁膜１４周辺の蓄積層を通ってこのゲ
ート絶縁膜１４の底部からｎ^-型ドレイン領域１１へと
流れてサイリスタはオン状態になる。このため、オン状
態におけるチャネル領域２０のドリフト抵抗は殆ど無視
しうる程度に小さくなる。

【００２１】このように、サイリスタがオン状態とな
り、ｎ⁺型ソース領域１７からｎ^-型ドレイン領域１１に
伝導電子が放出されると、ｐ⁺型ドレイン領域１２から
もｎ^-型ドレイン領域１１に正孔が放出され、このｎ^-型
ドレイン領域１１は高水準注入状態となって伝導度変調
され、抵抗率が格段に低下する。

【００２２】さらに、サイリスタをターンオフするに
は、ゲート電極に再度負の低電圧を印加し、ゲート絶縁
膜１４周辺に電子による蓄積層に代えて正孔による反転
層を形成する。負の電圧を印加した直後においては、ｎ
^-型ドレイン領域１１は高水準注入状態にあり、ｎ⁺型ソ
ース領域１７周辺のｎ^-型ドレイン領域１１には多数の
正孔が存在する。しかし、この領域はｐ⁺型コンタクト
領域１８とも接しており、ゲート絶縁膜１４近傍の反転
層およびｐ⁺型コンタクト領域１８を通して正孔はソー
ス電極１９へと速やかに流れるので、ｎ⁺型ソース領域
１７周辺のｎ^-型ドレイン領域１１における高水準注入
状態は速やかに解消される。これにより、チャネル領域
２０に空乏層が形成されてｐ⁺型ドレイン領域１２とｎ⁺
型ソース領域１７との間の電流路が遮断され、サイリス
タはオフ状態になる。

【００２３】次に、ゲート絶縁膜１４間の距離Ｈの条件
について説明する。本実施例のサイリスタがオフ状態で
あるときにこのサイリスタ内の電流路を遮断するために
は、一定の条件が必要である。図２は、チャネル長Ｌに
直交する方向に沿った、図１におけるＢ−Ｂ´間の領域
におけるエネルギー・バンドを示す図である。図２にお
いて、右側に離れて示されたバンドはソース電極１９と
同電位に固定されたｐ⁺型コンタクト領域１８のもので
あり、ゲート絶縁膜１４のポテンシャルはこのバンドと
一致している。また、各バンドの中央の破線はミッドギ
ャップの位置を示し、Ｅ_gはバンドギャップ・エネルギ
ーである。

【００２４】電流路を遮断するためには、チャネル領域
２０が完全に空乏化されていなければならない。すなわ
ち、図２(ａ)に示すように、チャネル領域２０の中心部
において、導電帯下端のポテンシャルがｎ⁺型ソース領
域１７のフェルミ準位Ｅ_Fから少なくともＥ_g／２だけ上
になければならない。もし、図２(ｂ)に示すように、チ
ャネル領域２０での導電帯下端のポテンシャルにＥ_g／
２より低い部分があると、この領域は完全に空乏化する
ことができないので、かなりの漏れ電流がチャネル領域
２０を流れてしまい、電流路の遮断が十分に達成されな
い。

【００２５】図２(ａ)に示す遮断条件を満足するための
ゲート絶縁膜１４間の距離Ｈは、次式の条件で表され
る。

【数１】 ここに、ｑは素電荷、Ｎ_pはチャネル領域２０のドナー
濃度、ε_Siはシリコンの誘電率、φ_p+はｐ⁺型コンタク
ト領域１８におけるフェルミ準位から測ったミッドギャ
ップのポテンシャルである。一例として、Ｎ_p＝5×10¹⁴
cm^-3、φ_p+＝0.56ｅＶとすると、Ｈ＝(約)2.47μｍとな
る。このＨの数値は、現在のフォト・エッチング技術か
らすればさして高度な技術ではないといえる。

【００２６】さらに、チャネル長Ｌの条件について説明
する。もし、本実施例の静電誘導サイリスタをいわゆる
五極管特性の素子にする場合は、チャネル領域２０を挟
む絶縁ゲートの側面は素子の表面に対して可能な限り垂
直であることが望ましく、さらにチャネル長Ｌについて
も一定の条件を満足しなければならない。

【００２７】チャネル領域２０が絶縁ゲートによる電界
によって空乏化されていても、ｎ⁺型ソース領域１８近
傍のチャネル領域２０ではこのｎ⁺型ソース領域１８の
影響によりポテンシャルが曲げられている。この効果
は、チャネル長Ｌの方向（つまり垂直方向）におよそ距
離Ｈ位まで及ぶことが数値計算（シミュレーション）に
より明らかになっている。このような現象は、ｐ⁺型ド
レイン領域１２に近い部分（つまりゲート絶縁膜１４底
部付近）のチャネル領域２０についても同様に起こる。

【００２８】すなわち、チャネル領域２０を挟む絶縁ゲ
ートの側壁が垂直面に形成され、このチャネル領域２０
の至るところにおいてゲート絶縁膜１４間の距離Ｈが一
定である場合、Ｌ／Ｈが２以下ではドレイン電圧が高く
なるとドレイン電界の影響の及ぶ範囲とｎ⁺型ソース領
域１８による影響の及ぶ範囲とがつながり、素子の電流
−電圧特性は三極管特性になる。逆に、Ｌ／Ｈがおおよ
そ２以上であれば、ドレイン電圧がいくら高くなっても
ドレイン電界の影響が及ぶ範囲がｎ⁺型ソース領域１８
による影響の及ぶ範囲とつながることがなく、素子の電
流−電圧特性は五極管特性になる。これら三極管特性、
五極管特性の臨界値はチャネル領域２０の不純物濃度や
幾何学的構造によって定まるが、五極管特性の素子を実
現するには現実的な値としてＬ／Ｈが３以上であること
を要する。

【００２９】もし、図３に示すように、絶縁ゲートの側
壁が垂直面に形成されておらず、絶縁ゲートの底部に向
うに連れてゲート絶縁膜１４間の距離Ｈが大きくなる、
すなわち末広がりに形成されていると、絶縁ゲートの側
壁が垂直面に形成されている場合に比較してドレイン電
界による影響の及ぶ範囲はさらにチャネル領域２０内部
にまで広がる。図３に示すように、チャネル領域２０の
ソース領域１８側の端部におけるゲート絶縁膜１４間の
距離をＨ₀、ドレイン領域１２側の端部におけるゲート
絶縁膜１４間の距離をＨ₁とすれば、五極管特性の素子
を実現するためにはＬ＞Ｈ₀＋Ｈ₁の条件を満足しなけれ
ばならない。

【００３０】このように、五極管特性の素子を実現する
ためには、チャネル領域２０を挟む絶縁ゲートの側壁は
素子の表面に対して可能な限り垂直であることが望まし
く、さらにチャネル長Ｌについても一定の条件（現実的
な値としてＬ／Ｈ＞３）を満足しなければならないこと
が理解できる。

【００３１】以上のような構成の静電誘導サイリスタ
は、一例として図４〜図８に示す工程により製造され
る。まず、図４に示すように、ｐ⁺型基板（ドレイン領
域）１２上に所定厚および所定の不純物濃度を有するｎ
^-型エピタキシャル層（ドレイン領域）１１を成長さ
せ、このｎ^-型エピタキシャル層１１の表面に、側壁が
ｎ^-型エピタキシャル層１１の表面にほぼ垂直な溝領域
を形成し、この溝領域の内面にゲート絶縁膜１４を形成
するとともに、このゲート絶縁膜１４内にゲート電極１
５を形成してその表面に層間絶縁膜１６を形成すること
によって、溝領域内に絶縁ゲートを埋設する。

【００３２】次に、図５に示すように、絶縁ゲート以外
のｎ^-型エピタキシャル層１１の表面を数千Åの深さだ
けエッチングにより除去し、エッチングされた表面にｐ
⁺型コンタクト領域１８形成用の不純物をイオン注入す
る。

【００３３】次に、図６に示すように、エッチングによ
り露出されたゲート絶縁膜１４および層間絶縁膜１６の
側壁部にＳｉ₃Ｎ₄からなるサイドウォール部２１を形成
する。このサイドウォール部２１は、エッチングされた
ｎ^-型エピタキシャル層１１の表面全体に、その膜厚が
いたるところで均一な５０００Å程度のＳｉ₃Ｎ₄膜を堆
積し、異方性エッチングにより除去することにより形成
される。

【００３４】さらに、図７に示すように、サイドウォー
ル部２１をマスクとしてｎ^-型ドレイン領域１１の表面
を２０００Å程度の深さだけエッチングにより除去した
後、ｎ⁺型ソース領域１７形成用の不純物をイオン注入
する。

【００３５】そして、図８に示すように、表面にＳｉ₃
Ｎ₄膜２２を２０００Å程度堆積し、窒素雰囲気中にお
いて１０００℃、２０分程度のアニーリングを行い、イ
オン注入した不純物を活性化させてｎ⁺型ソース領域１
７およびｐ⁺型コンタクト領域１８を形成する。この
後、熱リン酸により表面のＳｉ₃Ｎ₄膜２２を除去し、表
面にソース電極１９を形成すれば、図１に示すような構
造の静電誘導サイリスタを得ることができる。

【００３６】以上説明したように、本実施例の静電誘導
サイリスタには、ゲート絶縁膜１４およびソース電極１
９の双方に接するｐ⁺型コンタクト領域１８が設けられ
ているので、ターンオフ時においてｎ⁺型ソース領域１
７近傍のｎ^-型ドレイン領域１１に存在する多数の正孔
を、ゲート絶縁膜１４近傍の反転層およびｐ⁺型コンタ
クト領域１８を介してソース電極１９に流すことがで
き、素速いターンオフが実現できて消費電力の低減を図
ることができる。また、静的なオフ状態においてゲート
絶縁膜１４近傍に形成される反転層もこのｐ⁺型コンタ
クト領域１８に接しているので、反転層の電位がｐ⁺型
コンタクト領域１８、ひいてはソース電極１９の電位と
同一の電位に固定される。これにより、ドレイン電極に
高電圧が印加された場合でもゲート絶縁膜１４にかかる
電圧が一定に保持されて従来のような絶縁膜１４の静電
破壊といった事態を避けることができる。

【００３７】−第１実施例の変形例− 上述の第１実施例においては、ｎ⁺型ソース領域１７と
ゲート絶縁膜１４の側面とが直接接触していないが、そ
の一部で接触していてもよい。すなわち、図９に示すよ
うに、ｎ⁺型ソース領域１７とゲート絶縁膜１４との境
界部に所定間隔をおいてｐ⁺型コンタクト領域１８を形
成し、ゲート絶縁膜１４がｐ⁺型コンタクト領域１８と
ｎ⁺型ソース領域１７と交互に接するようにしてもよ
い。このようにして、ｎ⁺型ソース領域１７の一部をゲ
ート絶縁膜１４の側面に接触させることにより、オン抵
抗の低下を図ることができる。

【００３８】−第２実施例− 図１０は、本発明による静電誘導半導体装置の第２実施
例である静電誘導サイリスタを示す断面図である。な
お、以下の説明において、上述の第１実施例と同様の構
成要素については同一の符号を付してその説明を簡略化
する。

【００３９】本実施例では、ｐ⁺型ドレイン領域１２お
よびドレイン電極１３がソース電極１９と同一の側の表
面に形成されており、ｎ^-型ドレイン領域１１の裏側に
はｎ⁺型ドレイン領域２３およびドレイン電極２４が形
成されている。

【００４０】従って、本実施例によっても、上述の第１
実施例と同様の動作を行う静電誘導サイリスタを実現す
ることができ、同様の効果を得ることができる。特に、
本実施例では、ドレイン電圧がｎ^-型ドレイン領域１１
とｐ⁺型ドレイン領域１２との間におけるビルドイン
（内部）電圧（約0.6Ｖ）以下であるときに、ｎ⁺型ドレ
イン領域２３→ｎ^-型ドレイン領域１１→ｎ⁺型ソース領
域１８という電流路を確保して、ユニポーラ動作を行う
ことによりオン抵抗の上昇を抑制することができる、と
いう利点がある。

【００４１】−第３実施例− 図１１は、本発明による静電誘導半導体装置の第３実施
例である静電誘導サイリスタを示す断面図である。本実
施例では、上述の第１実施例におけるｐ⁺型コンタクト
領域２０に代えて、ｎ^-型ドレイン領域１１とソース電
極１９とを直接接触させ、これらの間にショットキー接
合２５を形成している。従って、本実施例によっても、
上述の第１実施例と同様の作用効果を得ることができ
る。

【００４２】−第４実施例− 図１２は、本発明による静電誘導半導体装置の第４実施
例である静電誘導トランジスタを示す断面図である。本
実施例では、上述の第１実施例におけるｐ⁺型ドレイン
領域１２に代えて、ｎ^-型ドレイン領域１１の裏側にｎ⁺
型ドレイン領域２６を形成している。従って、本実施例
によっても、上述の第１実施例と同様の作用効果を得る
ことができる。特に、本実施例の静電誘導トランジスタ
はユニポーラ動作を行うので、オン状態においてｎ^-型
ドレイン領域１１が伝導度変調されず、ターンオフまで
の時間が速い、という利点がある。

【００４３】なお、本発明の静電誘導半導体装置は、そ
の細部が上述の各実施例に限定されず、種々の変形例が
可能である。

【００４４】

【発明の効果】以上詳細に説明したように、請求項１の
発明によれば、ゲート絶縁膜およびソース電極の双方に
接する、ソース領域とは逆の導電形のコンタクト領域を
設けた。また請求項２の発明によればドレイン領域の少
なくとも一部が、ソース電極に直接接してショットキー
接合を形成している。これによりターンオフ時において
ソース領域近傍のドレイン領域に存在する多量の少数キ
ャリアを、ゲート絶縁膜近傍の反転層を経てコンタクト
領域、あるいはショットキー接合を介してソース電極に
流すことができ、素速いターンオフが実現できて消費電
力の低減を図ることができる。また、静的なオフ状態に
おいてゲート絶縁膜近傍に形成される反転層もこのコン
タクト領域あるいはショットキー接合に接しているの
で、反転層の電位がソース電極と同一の電位に固定され
る。これにより、ゲート絶縁膜にかかる電圧が一定に保
持されて従来のような絶縁膜の静電破壊といった事態を
避けることができる。さらにまた、ドレイン電極の電位
がソース電極の電位に対して急速に高まるような電圧変
化が生じても、誤ってターンオンすることを避ける効果
も奏する。

【図面の簡単な説明】

【図１】本発明による静電誘導半導体装置の第１実施例
である静電誘導サイリスタを示す断面図である。

【図２】ゲート絶縁膜間の距離の条件を説明するための
図である。

【図３】チャネル長の条件を説明するための図である。

【図４】第１実施例の静電誘導サイリスタの製造方法を
説明するための製造工程途中の断面図である。

【図５】図４に続く、第１実施例の静電誘導サイリスタ
の製造工程途中の断面図である。

【図６】図５に続く、第１実施例の静電誘導サイリスタ
の製造工程途中の断面図である。

【図７】図６に続く、第１実施例の静電誘導サイリスタ
の製造工程途中の断面図である。

【図８】図７に続く、第１実施例の静電誘導サイリスタ
の製造工程途中の断面図である。

【図９】第１実施例の変形例を示す図であって、図１の
Ａ−Ａ´線に沿う矢視断面図である。

【図１０】本発明による静電誘導半導体装置の第２実施
例である静電誘導サイリスタを示す断面図である。

【図１１】本発明による静電誘導半導体装置の第３実施
例である静電誘導サイリスタを示す断面図である。

【図１２】本発明による静電誘導半導体装置の第４実施
例である静電誘導トランジスタを示す断面図である。

【図１３】従来の静電誘導サイリスタの一例を示す断面
図である。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/74 - 29/749 H01L 29/78 H01L 29/80 - 29/812 H01L 21/332 H01L 21/335 - 21/338

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 第一導電型の半導体からなるドレイン領
   域と、 このドレイン領域の表面にＵ字形に掘り込まれた溝に埋
   設された絶縁ゲートと、 前記ドレイン領域の表面に形成されソース電極とオーミ
   ック接続された第一導電型のソース領域とを備えた静電
   誘導半導体装置において、 前記ドレイン領域の表面に形成され、前記絶縁ゲートの
   絶縁膜に接し、前記ソース電極とオーミック接続され、
   他の領域との間でトランジスタ構造を形成しない様に第
   二導電型のコンタクト領域を備えたことを特徴とする静
   電誘導半導体装置。
2. 【請求項２】 第一導電型の半導体からなるドレイン領
   域と、 このドレイン領域の表面にＵ字形に掘り込まれた溝に埋
   設された絶縁ゲートと、 前記ドレイン領域に接して形成されソース電極とオーミ
   ック接続された第一導電型のソース領域とを備えた静電
   誘導半導体装置において、 前記ドレイン領域の少なくとも一部が前記ソース電極に
   直接接触してこれらの接触面にショットキー接合が形成
   されていることを特徴とする静電誘導半導体装置。