JP3036146B2 - 静電誘導半導体装置 - Google Patents
静電誘導半導体装置Info
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- JP3036146B2 JP3036146B2 JP3231007A JP23100791A JP3036146B2 JP 3036146 B2 JP3036146 B2 JP 3036146B2 JP 3231007 A JP3231007 A JP 3231007A JP 23100791 A JP23100791 A JP 23100791A JP 3036146 B2 JP3036146 B2 JP 3036146B2
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Description
【0001】
【産業上の利用分野】本発明は絶縁ゲート型静電誘導半
導体装置に関する。
導体装置に関する。
【0002】
【従来の技術】従来から供用されている静電誘導トラン
ジスタ(SIT)等の静電誘導半導体装置の多くは、そ
のゲートが接合ゲートであった。しかしながら、接合ゲ
ートを用いた静電誘導半導体装置はターンオフ時の消費
電流が大きいという問題があり、ゲート駆動電力低減の
目的で、絶縁ゲートを用いた形式の静電誘導半導体装置
が提案されている(特開昭55−99774号公報)。
ジスタ(SIT)等の静電誘導半導体装置の多くは、そ
のゲートが接合ゲートであった。しかしながら、接合ゲ
ートを用いた静電誘導半導体装置はターンオフ時の消費
電流が大きいという問題があり、ゲート駆動電力低減の
目的で、絶縁ゲートを用いた形式の静電誘導半導体装置
が提案されている(特開昭55−99774号公報)。
【0003】図13は、特開昭55−99774号公報
に開示された絶縁ゲート型の静電誘導半導体装置の一例
を示す図であって、バイポーラ動作する静電誘導サイリ
スタを示す断面図である。図13において、1はn-型
ドレイン領域、2はp+型ドレイン領域であり、これら
n-型ドレイン領域1とp+型ドレイン領域2との間には
n+型ドレイン領域3が介在されている。4は半導体装
置裏面のp+型ドレイン領域2に接して形成されたドレ
イン電極である。5はゲート絶縁膜、6はこのゲート絶
縁膜5上に形成されたゲート電極である。7はn+型ソ
ース領域、8はn+型ソース領域7上に形成されたソー
ス電極であり、このn+型ソース領域7はn-型ドレイン
領域1の表面に形成されている。図13に示す例では、
それぞれのn+型ソース領域7間のn-型ドレイン領域1
に溝が形成され、ゲート絶縁膜5はこの溝の内面に形成
されている。
に開示された絶縁ゲート型の静電誘導半導体装置の一例
を示す図であって、バイポーラ動作する静電誘導サイリ
スタを示す断面図である。図13において、1はn-型
ドレイン領域、2はp+型ドレイン領域であり、これら
n-型ドレイン領域1とp+型ドレイン領域2との間には
n+型ドレイン領域3が介在されている。4は半導体装
置裏面のp+型ドレイン領域2に接して形成されたドレ
イン電極である。5はゲート絶縁膜、6はこのゲート絶
縁膜5上に形成されたゲート電極である。7はn+型ソ
ース領域、8はn+型ソース領域7上に形成されたソー
ス電極であり、このn+型ソース領域7はn-型ドレイン
領域1の表面に形成されている。図13に示す例では、
それぞれのn+型ソース領域7間のn-型ドレイン領域1
に溝が形成され、ゲート絶縁膜5はこの溝の内面に形成
されている。
【0004】次にこの装置の動作について説明する。図
13において、ソース電極8は接地、ドレイン電極4は
正の電圧を印加される。ゲート電極6に所定の負の電圧
を印加すると、n+型ソース領域7周辺のn-型ドレイン
領域1に空乏層が形成され、n+型ソース領域7とp+型
ドレイン領域2との間の電流路が遮断され、サイリスタ
はオフ状態になる。一方、ゲート電極6に電圧を印加し
ない、または正の電圧を印加すると、n+型ソース領域
7の周辺に展開していた空乏層はなくなり、サイリスタ
はオン状態になる。
13において、ソース電極8は接地、ドレイン電極4は
正の電圧を印加される。ゲート電極6に所定の負の電圧
を印加すると、n+型ソース領域7周辺のn-型ドレイン
領域1に空乏層が形成され、n+型ソース領域7とp+型
ドレイン領域2との間の電流路が遮断され、サイリスタ
はオフ状態になる。一方、ゲート電極6に電圧を印加し
ない、または正の電圧を印加すると、n+型ソース領域
7の周辺に展開していた空乏層はなくなり、サイリスタ
はオン状態になる。
【0005】なお、図13に示す例において、n+型ド
レイン領域3は、不純物濃度の低いn-型ドレイン領域
1において空乏層がp+型ドレイン領域2まで伸長して
パンチスルー現象を生ずるのを防止し、かつ、p+型ド
レイン領域2からn-型ドレイン領域1への少数キャリ
アの注入を制御する機能を有している。
レイン領域3は、不純物濃度の低いn-型ドレイン領域
1において空乏層がp+型ドレイン領域2まで伸長して
パンチスルー現象を生ずるのを防止し、かつ、p+型ド
レイン領域2からn-型ドレイン領域1への少数キャリ
アの注入を制御する機能を有している。
【0006】
【発明が解決しようとする課題】しかしながら、上述し
た従来の絶縁ゲート型の静電誘導半導体装置において
は、装置がオン状態においてゲート絶縁膜5周辺のn-
型ドレイン領域1にp+型ドレイン領域2から多量の少
数キャリアが注入されており、このゲート絶縁膜5周辺
のn-型ドレイン領域1は高水準注入状態にある。
た従来の絶縁ゲート型の静電誘導半導体装置において
は、装置がオン状態においてゲート絶縁膜5周辺のn-
型ドレイン領域1にp+型ドレイン領域2から多量の少
数キャリアが注入されており、このゲート絶縁膜5周辺
のn-型ドレイン領域1は高水準注入状態にある。
【0007】接合ゲート型の静電誘導半導体装置におい
ては、ゲート周辺に存在する多量の少数キャリアをゲー
ト電極から直接引き抜くことによりドレイン領域内のキ
ャリア密度を短時間に低下させることができ、ターンオ
フまでの時間を短くすることが可能であるが、絶縁ゲー
ト型の静電誘導半導体装置においては、ゲート絶縁膜5
を介してはこのゲート絶縁膜5の周辺に存在する多量の
少数キャリアを逃すことができないので、このため、こ
れら少数キャリアの行き場がないために少数キャリアが
n-型ドレイン領域1内で自然消滅するのを待つしかな
い。従って、絶縁ゲート型の静電誘導半導体装置では、
ターンオフまでの時間が長くかかり、消費電力のロスに
つながるという問題があった。
ては、ゲート周辺に存在する多量の少数キャリアをゲー
ト電極から直接引き抜くことによりドレイン領域内のキ
ャリア密度を短時間に低下させることができ、ターンオ
フまでの時間を短くすることが可能であるが、絶縁ゲー
ト型の静電誘導半導体装置においては、ゲート絶縁膜5
を介してはこのゲート絶縁膜5の周辺に存在する多量の
少数キャリアを逃すことができないので、このため、こ
れら少数キャリアの行き場がないために少数キャリアが
n-型ドレイン領域1内で自然消滅するのを待つしかな
い。従って、絶縁ゲート型の静電誘導半導体装置では、
ターンオフまでの時間が長くかかり、消費電力のロスに
つながるという問題があった。
【0008】また、静的なオフ状態においても、ドレイ
ン電極に高電圧が印加された場合ゲート絶縁膜5周辺の
空乏層内で発生した少数キャリアによりこのゲート絶縁
膜5の周辺に反転層が形成され、空乏層が伸びずにドレ
イン電圧がゲート絶縁膜5にかかりゲート絶縁膜5が破
壊されるおそれがある、という問題もあった。この現象
は、ドレイン領域2がn+型領域からなるユニポーラ動
作の静電誘導トランジスタにおいても同様に発生しう
る。
ン電極に高電圧が印加された場合ゲート絶縁膜5周辺の
空乏層内で発生した少数キャリアによりこのゲート絶縁
膜5の周辺に反転層が形成され、空乏層が伸びずにドレ
イン電圧がゲート絶縁膜5にかかりゲート絶縁膜5が破
壊されるおそれがある、という問題もあった。この現象
は、ドレイン領域2がn+型領域からなるユニポーラ動
作の静電誘導トランジスタにおいても同様に発生しう
る。
【0009】本発明の目的は、上記のような従来技術の
問題点を解決するためになされたものであり、素速いタ
ーンオフが可能で、しかも遮断時において過大なドレイ
ン電圧からゲート絶縁膜を保護することの可能な静電誘
導半導体装置を提供することにある。
問題点を解決するためになされたものであり、素速いタ
ーンオフが可能で、しかも遮断時において過大なドレイ
ン電圧からゲート絶縁膜を保護することの可能な静電誘
導半導体装置を提供することにある。
【0010】
【課題を解決するための手段】一実施例を示す図1およ
び図11に対応付けて説明すると、本発明は、第一導電
型の半導体からなるドレイン領域11と、このドレイン
領域11の表面にU字形に掘り込まれた溝に埋設された
絶縁ゲート(14,15)と、前記ドレイン領域11の
表面に形成されソース電極19とオーミック接続された
第一導電型のソース領域17とを備えた静電誘導半導体
装置に適用される。そして、請求項1の発明は、前記ド
レイン領域11の表面に、前記絶縁ゲート(14,1
5)に接し、前記ソース電極19とオーミック接続さ
れ、他の領域との間でトランジスタ構造を形成しない様
に第二導電型のコンタクト領域18を形成することによ
り、上述の目的を達成している。また、請求項2の発明
は、前記ドレイン領域11の少なくとも一部を前記ソー
ス電極19に直接接触させてこれらの接触面にショット
キー接合25を形成することにより、上述の目的を達成
している。
び図11に対応付けて説明すると、本発明は、第一導電
型の半導体からなるドレイン領域11と、このドレイン
領域11の表面にU字形に掘り込まれた溝に埋設された
絶縁ゲート(14,15)と、前記ドレイン領域11の
表面に形成されソース電極19とオーミック接続された
第一導電型のソース領域17とを備えた静電誘導半導体
装置に適用される。そして、請求項1の発明は、前記ド
レイン領域11の表面に、前記絶縁ゲート(14,1
5)に接し、前記ソース電極19とオーミック接続さ
れ、他の領域との間でトランジスタ構造を形成しない様
に第二導電型のコンタクト領域18を形成することによ
り、上述の目的を達成している。また、請求項2の発明
は、前記ドレイン領域11の少なくとも一部を前記ソー
ス電極19に直接接触させてこれらの接触面にショット
キー接合25を形成することにより、上述の目的を達成
している。
【0011】
【作用】静電誘導半導体装置の遮断状態においてゲート
絶縁膜14近傍のドレイン領域11に形成される反転層
は、このドレイン領域11の表面に形成されたコンタク
ト領域18あるいはショットキー接合25を介してソー
ス電極19に接続されている。従って、この反転層の電
位は常にソース電極19と同一の電位に固定されてい
る。また、バイポーラ動作をさせるべくドレイン領域1
1とドレイン電極13との間に第二導電型の領域12を
挟んだ場合、伝導度変調状態から遮断状態へと移行する
ターンオフ時にソース領域17近傍のドレイン領域11
内に存在する大量の少数キャリアは、遮断状態にすべく
ゲート電極15に印加された負電圧により生起されるゲ
ート絶縁膜14近傍の反転層を経て、ドレイン領域11
表面のコンタクト領域18あるいはショットキー接合2
5を介してソース電極19へと流れ込む。このため、ソ
ース領域17近傍のドレイン領域11が速やかに空乏化
され、素速いターンオフが実現される。
絶縁膜14近傍のドレイン領域11に形成される反転層
は、このドレイン領域11の表面に形成されたコンタク
ト領域18あるいはショットキー接合25を介してソー
ス電極19に接続されている。従って、この反転層の電
位は常にソース電極19と同一の電位に固定されてい
る。また、バイポーラ動作をさせるべくドレイン領域1
1とドレイン電極13との間に第二導電型の領域12を
挟んだ場合、伝導度変調状態から遮断状態へと移行する
ターンオフ時にソース領域17近傍のドレイン領域11
内に存在する大量の少数キャリアは、遮断状態にすべく
ゲート電極15に印加された負電圧により生起されるゲ
ート絶縁膜14近傍の反転層を経て、ドレイン領域11
表面のコンタクト領域18あるいはショットキー接合2
5を介してソース電極19へと流れ込む。このため、ソ
ース領域17近傍のドレイン領域11が速やかに空乏化
され、素速いターンオフが実現される。
【0012】なお、本発明の構成を説明する上記課題を
解決するための手段と作用の項では、本発明を分かり易
くするために実施例の図を用いたが、これにより本発明
が実施例に限定されるものではない。
解決するための手段と作用の項では、本発明を分かり易
くするために実施例の図を用いたが、これにより本発明
が実施例に限定されるものではない。
【0013】
【実施例】−第1実施例− 図1は、本発明による静電誘導半導体装置の第1実施例
である静電誘導サイリスタを示す断面図である。図1に
おいて、11はn-型ドレイン領域、12はp+型ドレイ
ン領域であり、このp+型ドレイン領域12の裏面には
ドレイン電極13が形成されている。
である静電誘導サイリスタを示す断面図である。図1に
おいて、11はn-型ドレイン領域、12はp+型ドレイ
ン領域であり、このp+型ドレイン領域12の裏面には
ドレイン電極13が形成されている。
【0014】n-型ドレイン領域11の表面には、この
n-型ドレイン領域11の深さ方向に沿って垂直な面を
有する複数の溝が形成され、これら溝の内面にゲート絶
縁膜14が形成されている。また、15はこのゲート絶
縁膜14内に形成されたゲート電極、16はゲート電極
15の表面に形成された層間絶縁膜である。従って、本
実施例のサイリスタの絶縁ゲートは、n-型ドレイン領
域11の表面に埋設された構成になっている。ゲート電
極15とゲート絶縁膜14により絶縁ゲートが構成され
る。
n-型ドレイン領域11の深さ方向に沿って垂直な面を
有する複数の溝が形成され、これら溝の内面にゲート絶
縁膜14が形成されている。また、15はこのゲート絶
縁膜14内に形成されたゲート電極、16はゲート電極
15の表面に形成された層間絶縁膜である。従って、本
実施例のサイリスタの絶縁ゲートは、n-型ドレイン領
域11の表面に埋設された構成になっている。ゲート電
極15とゲート絶縁膜14により絶縁ゲートが構成され
る。
【0015】17は相隣り合うゲート絶縁膜14の間に
相当するn-型ドレイン領域11の表面に形成されたn+
型ソース領域である。18は、これらn+型ソース領域
17とゲート絶縁膜14との間に相当するn-型ドレイ
ン領域11の表面に形成されたp+型コンタクト領域で
ある。本実施例では、このn+型ソース領域17とゲー
ト絶縁膜14とは直接に接することはなく、p+型コン
タクト領域18を介して接するように構成されている。
相当するn-型ドレイン領域11の表面に形成されたn+
型ソース領域である。18は、これらn+型ソース領域
17とゲート絶縁膜14との間に相当するn-型ドレイ
ン領域11の表面に形成されたp+型コンタクト領域で
ある。本実施例では、このn+型ソース領域17とゲー
ト絶縁膜14とは直接に接することはなく、p+型コン
タクト領域18を介して接するように構成されている。
【0016】19はソース電極であり、このソース電極
19は、全てのn+型ソース領域17およびp+型コンタ
クト領域18の表面に接するように形成されている。
19は、全てのn+型ソース領域17およびp+型コンタ
クト領域18の表面に接するように形成されている。
【0017】n+形ソース領域17の不純物濃度は例え
ば5×1019cm-3以上の値に設定され、ソース電極19と
オーミック接続されている。またp+型コンタクト領域
18もソース電極19とオーミック接続されている。な
お、以下の説明において、相隣り合うゲート絶縁膜14
間に挟まれたn-型ドレイン領域11を本実施例の半導
体装置の「チャネル領域」20と称し、相隣り合うゲー
ト絶縁膜14間の距離をH、n+型ソース領域17底部
からゲート電極15底部までの深さをLとし、この距離
Lを本実施例の半導体装置の「チャネル長」と称する。
ば5×1019cm-3以上の値に設定され、ソース電極19と
オーミック接続されている。またp+型コンタクト領域
18もソース電極19とオーミック接続されている。な
お、以下の説明において、相隣り合うゲート絶縁膜14
間に挟まれたn-型ドレイン領域11を本実施例の半導
体装置の「チャネル領域」20と称し、相隣り合うゲー
ト絶縁膜14間の距離をH、n+型ソース領域17底部
からゲート電極15底部までの深さをLとし、この距離
Lを本実施例の半導体装置の「チャネル長」と称する。
【0018】次に、本実施例の静電誘導サイリスタの動
作について説明する。まずソース電極19を接地し、ド
レイン電極13に正の電圧を印加する。そしてサイリス
タをオフ状態にするには、ゲート電極15に負の低電圧
を印加する。ゲート電極15が低い負電位に設定される
ことにより、ゲート絶縁膜14周辺のn-型ドレイン領
域11に空乏層が形成され、この空乏層が上述のチャネ
ル領域20を空乏化してn+型ソース領域17とp+型ド
レイン領域12との間の電流路が遮断され、サイリスタ
はオフ状態になる。
作について説明する。まずソース電極19を接地し、ド
レイン電極13に正の電圧を印加する。そしてサイリス
タをオフ状態にするには、ゲート電極15に負の低電圧
を印加する。ゲート電極15が低い負電位に設定される
ことにより、ゲート絶縁膜14周辺のn-型ドレイン領
域11に空乏層が形成され、この空乏層が上述のチャネ
ル領域20を空乏化してn+型ソース領域17とp+型ド
レイン領域12との間の電流路が遮断され、サイリスタ
はオフ状態になる。
【0019】この際、空乏層の存在するゲート絶縁膜1
4の表面には正孔による反転層が形成されるが、この反
転層は、n-型ドレイン領域11の表面においてp+型コ
ンタクト領域18に接しているので、反転層の電位はこ
のp+型コンタクト領域18、ひいてはソース電極19
と同電位であって一定に保持される。よって、前述した
ゲート電極15に印加すべき電圧は、電位が一定に保持
された反転層を形成するために必要な負の電圧であれば
よく、それ以上の過大な負電圧を印加する必要はない。
4の表面には正孔による反転層が形成されるが、この反
転層は、n-型ドレイン領域11の表面においてp+型コ
ンタクト領域18に接しているので、反転層の電位はこ
のp+型コンタクト領域18、ひいてはソース電極19
と同電位であって一定に保持される。よって、前述した
ゲート電極15に印加すべき電圧は、電位が一定に保持
された反転層を形成するために必要な負の電圧であれば
よく、それ以上の過大な負電圧を印加する必要はない。
【0020】次に、サイリスタをターンオンするには、
ゲート電極15に正の電圧を印加し、ゲート絶縁膜14
周辺に正孔による反転層に代えて電子による蓄積層を形
成する。これにより、n+型ソース領域17からの伝導
電子は、ゲート絶縁膜14周辺の蓄積層を通ってこのゲ
ート絶縁膜14の底部からn-型ドレイン領域11へと
流れてサイリスタはオン状態になる。このため、オン状
態におけるチャネル領域20のドリフト抵抗は殆ど無視
しうる程度に小さくなる。
ゲート電極15に正の電圧を印加し、ゲート絶縁膜14
周辺に正孔による反転層に代えて電子による蓄積層を形
成する。これにより、n+型ソース領域17からの伝導
電子は、ゲート絶縁膜14周辺の蓄積層を通ってこのゲ
ート絶縁膜14の底部からn-型ドレイン領域11へと
流れてサイリスタはオン状態になる。このため、オン状
態におけるチャネル領域20のドリフト抵抗は殆ど無視
しうる程度に小さくなる。
【0021】このように、サイリスタがオン状態とな
り、n+型ソース領域17からn-型ドレイン領域11に
伝導電子が放出されると、p+型ドレイン領域12から
もn-型ドレイン領域11に正孔が放出され、このn-型
ドレイン領域11は高水準注入状態となって伝導度変調
され、抵抗率が格段に低下する。
り、n+型ソース領域17からn-型ドレイン領域11に
伝導電子が放出されると、p+型ドレイン領域12から
もn-型ドレイン領域11に正孔が放出され、このn-型
ドレイン領域11は高水準注入状態となって伝導度変調
され、抵抗率が格段に低下する。
【0022】さらに、サイリスタをターンオフするに
は、ゲート電極に再度負の低電圧を印加し、ゲート絶縁
膜14周辺に電子による蓄積層に代えて正孔による反転
層を形成する。負の電圧を印加した直後においては、n
-型ドレイン領域11は高水準注入状態にあり、n+型ソ
ース領域17周辺のn-型ドレイン領域11には多数の
正孔が存在する。しかし、この領域はp+型コンタクト
領域18とも接しており、ゲート絶縁膜14近傍の反転
層およびp+型コンタクト領域18を通して正孔はソー
ス電極19へと速やかに流れるので、n+型ソース領域
17周辺のn-型ドレイン領域11における高水準注入
状態は速やかに解消される。これにより、チャネル領域
20に空乏層が形成されてp+型ドレイン領域12とn+
型ソース領域17との間の電流路が遮断され、サイリス
タはオフ状態になる。
は、ゲート電極に再度負の低電圧を印加し、ゲート絶縁
膜14周辺に電子による蓄積層に代えて正孔による反転
層を形成する。負の電圧を印加した直後においては、n
-型ドレイン領域11は高水準注入状態にあり、n+型ソ
ース領域17周辺のn-型ドレイン領域11には多数の
正孔が存在する。しかし、この領域はp+型コンタクト
領域18とも接しており、ゲート絶縁膜14近傍の反転
層およびp+型コンタクト領域18を通して正孔はソー
ス電極19へと速やかに流れるので、n+型ソース領域
17周辺のn-型ドレイン領域11における高水準注入
状態は速やかに解消される。これにより、チャネル領域
20に空乏層が形成されてp+型ドレイン領域12とn+
型ソース領域17との間の電流路が遮断され、サイリス
タはオフ状態になる。
【0023】次に、ゲート絶縁膜14間の距離Hの条件
について説明する。本実施例のサイリスタがオフ状態で
あるときにこのサイリスタ内の電流路を遮断するために
は、一定の条件が必要である。図2は、チャネル長Lに
直交する方向に沿った、図1におけるB−B´間の領域
におけるエネルギー・バンドを示す図である。図2にお
いて、右側に離れて示されたバンドはソース電極19と
同電位に固定されたp+型コンタクト領域18のもので
あり、ゲート絶縁膜14のポテンシャルはこのバンドと
一致している。また、各バンドの中央の破線はミッドギ
ャップの位置を示し、Egはバンドギャップ・エネルギ
ーである。
について説明する。本実施例のサイリスタがオフ状態で
あるときにこのサイリスタ内の電流路を遮断するために
は、一定の条件が必要である。図2は、チャネル長Lに
直交する方向に沿った、図1におけるB−B´間の領域
におけるエネルギー・バンドを示す図である。図2にお
いて、右側に離れて示されたバンドはソース電極19と
同電位に固定されたp+型コンタクト領域18のもので
あり、ゲート絶縁膜14のポテンシャルはこのバンドと
一致している。また、各バンドの中央の破線はミッドギ
ャップの位置を示し、Egはバンドギャップ・エネルギ
ーである。
【0024】電流路を遮断するためには、チャネル領域
20が完全に空乏化されていなければならない。すなわ
ち、図2(a)に示すように、チャネル領域20の中心部
において、導電帯下端のポテンシャルがn+型ソース領
域17のフェルミ準位EFから少なくともEg/2だけ上
になければならない。もし、図2(b)に示すように、チ
ャネル領域20での導電帯下端のポテンシャルにEg/
2より低い部分があると、この領域は完全に空乏化する
ことができないので、かなりの漏れ電流がチャネル領域
20を流れてしまい、電流路の遮断が十分に達成されな
い。
20が完全に空乏化されていなければならない。すなわ
ち、図2(a)に示すように、チャネル領域20の中心部
において、導電帯下端のポテンシャルがn+型ソース領
域17のフェルミ準位EFから少なくともEg/2だけ上
になければならない。もし、図2(b)に示すように、チ
ャネル領域20での導電帯下端のポテンシャルにEg/
2より低い部分があると、この領域は完全に空乏化する
ことができないので、かなりの漏れ電流がチャネル領域
20を流れてしまい、電流路の遮断が十分に達成されな
い。
【0025】図2(a)に示す遮断条件を満足するための
ゲート絶縁膜14間の距離Hは、次式の条件で表され
る。
ゲート絶縁膜14間の距離Hは、次式の条件で表され
る。
【数1】 ここに、qは素電荷、Npはチャネル領域20のドナー
濃度、εSiはシリコンの誘電率、φp+はp+型コンタク
ト領域18におけるフェルミ準位から測ったミッドギャ
ップのポテンシャルである。一例として、Np=5×1014
cm-3、φp+=0.56eVとすると、H=(約)2.47μmとな
る。このHの数値は、現在のフォト・エッチング技術か
らすればさして高度な技術ではないといえる。
濃度、εSiはシリコンの誘電率、φp+はp+型コンタク
ト領域18におけるフェルミ準位から測ったミッドギャ
ップのポテンシャルである。一例として、Np=5×1014
cm-3、φp+=0.56eVとすると、H=(約)2.47μmとな
る。このHの数値は、現在のフォト・エッチング技術か
らすればさして高度な技術ではないといえる。
【0026】さらに、チャネル長Lの条件について説明
する。もし、本実施例の静電誘導サイリスタをいわゆる
五極管特性の素子にする場合は、チャネル領域20を挟
む絶縁ゲートの側面は素子の表面に対して可能な限り垂
直であることが望ましく、さらにチャネル長Lについて
も一定の条件を満足しなければならない。
する。もし、本実施例の静電誘導サイリスタをいわゆる
五極管特性の素子にする場合は、チャネル領域20を挟
む絶縁ゲートの側面は素子の表面に対して可能な限り垂
直であることが望ましく、さらにチャネル長Lについて
も一定の条件を満足しなければならない。
【0027】チャネル領域20が絶縁ゲートによる電界
によって空乏化されていても、n+型ソース領域18近
傍のチャネル領域20ではこのn+型ソース領域18の
影響によりポテンシャルが曲げられている。この効果
は、チャネル長Lの方向(つまり垂直方向)におよそ距
離H位まで及ぶことが数値計算(シミュレーション)に
より明らかになっている。このような現象は、p+型ド
レイン領域12に近い部分(つまりゲート絶縁膜14底
部付近)のチャネル領域20についても同様に起こる。
によって空乏化されていても、n+型ソース領域18近
傍のチャネル領域20ではこのn+型ソース領域18の
影響によりポテンシャルが曲げられている。この効果
は、チャネル長Lの方向(つまり垂直方向)におよそ距
離H位まで及ぶことが数値計算(シミュレーション)に
より明らかになっている。このような現象は、p+型ド
レイン領域12に近い部分(つまりゲート絶縁膜14底
部付近)のチャネル領域20についても同様に起こる。
【0028】すなわち、チャネル領域20を挟む絶縁ゲ
ートの側壁が垂直面に形成され、このチャネル領域20
の至るところにおいてゲート絶縁膜14間の距離Hが一
定である場合、L/Hが2以下ではドレイン電圧が高く
なるとドレイン電界の影響の及ぶ範囲とn+型ソース領
域18による影響の及ぶ範囲とがつながり、素子の電流
−電圧特性は三極管特性になる。逆に、L/Hがおおよ
そ2以上であれば、ドレイン電圧がいくら高くなっても
ドレイン電界の影響が及ぶ範囲がn+型ソース領域18
による影響の及ぶ範囲とつながることがなく、素子の電
流−電圧特性は五極管特性になる。これら三極管特性、
五極管特性の臨界値はチャネル領域20の不純物濃度や
幾何学的構造によって定まるが、五極管特性の素子を実
現するには現実的な値としてL/Hが3以上であること
を要する。
ートの側壁が垂直面に形成され、このチャネル領域20
の至るところにおいてゲート絶縁膜14間の距離Hが一
定である場合、L/Hが2以下ではドレイン電圧が高く
なるとドレイン電界の影響の及ぶ範囲とn+型ソース領
域18による影響の及ぶ範囲とがつながり、素子の電流
−電圧特性は三極管特性になる。逆に、L/Hがおおよ
そ2以上であれば、ドレイン電圧がいくら高くなっても
ドレイン電界の影響が及ぶ範囲がn+型ソース領域18
による影響の及ぶ範囲とつながることがなく、素子の電
流−電圧特性は五極管特性になる。これら三極管特性、
五極管特性の臨界値はチャネル領域20の不純物濃度や
幾何学的構造によって定まるが、五極管特性の素子を実
現するには現実的な値としてL/Hが3以上であること
を要する。
【0029】もし、図3に示すように、絶縁ゲートの側
壁が垂直面に形成されておらず、絶縁ゲートの底部に向
うに連れてゲート絶縁膜14間の距離Hが大きくなる、
すなわち末広がりに形成されていると、絶縁ゲートの側
壁が垂直面に形成されている場合に比較してドレイン電
界による影響の及ぶ範囲はさらにチャネル領域20内部
にまで広がる。図3に示すように、チャネル領域20の
ソース領域18側の端部におけるゲート絶縁膜14間の
距離をH0、ドレイン領域12側の端部におけるゲート
絶縁膜14間の距離をH1とすれば、五極管特性の素子
を実現するためにはL>H0+H1の条件を満足しなけれ
ばならない。
壁が垂直面に形成されておらず、絶縁ゲートの底部に向
うに連れてゲート絶縁膜14間の距離Hが大きくなる、
すなわち末広がりに形成されていると、絶縁ゲートの側
壁が垂直面に形成されている場合に比較してドレイン電
界による影響の及ぶ範囲はさらにチャネル領域20内部
にまで広がる。図3に示すように、チャネル領域20の
ソース領域18側の端部におけるゲート絶縁膜14間の
距離をH0、ドレイン領域12側の端部におけるゲート
絶縁膜14間の距離をH1とすれば、五極管特性の素子
を実現するためにはL>H0+H1の条件を満足しなけれ
ばならない。
【0030】このように、五極管特性の素子を実現する
ためには、チャネル領域20を挟む絶縁ゲートの側壁は
素子の表面に対して可能な限り垂直であることが望まし
く、さらにチャネル長Lについても一定の条件(現実的
な値としてL/H>3)を満足しなければならないこと
が理解できる。
ためには、チャネル領域20を挟む絶縁ゲートの側壁は
素子の表面に対して可能な限り垂直であることが望まし
く、さらにチャネル長Lについても一定の条件(現実的
な値としてL/H>3)を満足しなければならないこと
が理解できる。
【0031】以上のような構成の静電誘導サイリスタ
は、一例として図4〜図8に示す工程により製造され
る。まず、図4に示すように、p+型基板(ドレイン領
域)12上に所定厚および所定の不純物濃度を有するn
-型エピタキシャル層(ドレイン領域)11を成長さ
せ、このn-型エピタキシャル層11の表面に、側壁が
n-型エピタキシャル層11の表面にほぼ垂直な溝領域
を形成し、この溝領域の内面にゲート絶縁膜14を形成
するとともに、このゲート絶縁膜14内にゲート電極1
5を形成してその表面に層間絶縁膜16を形成すること
によって、溝領域内に絶縁ゲートを埋設する。
は、一例として図4〜図8に示す工程により製造され
る。まず、図4に示すように、p+型基板(ドレイン領
域)12上に所定厚および所定の不純物濃度を有するn
-型エピタキシャル層(ドレイン領域)11を成長さ
せ、このn-型エピタキシャル層11の表面に、側壁が
n-型エピタキシャル層11の表面にほぼ垂直な溝領域
を形成し、この溝領域の内面にゲート絶縁膜14を形成
するとともに、このゲート絶縁膜14内にゲート電極1
5を形成してその表面に層間絶縁膜16を形成すること
によって、溝領域内に絶縁ゲートを埋設する。
【0032】次に、図5に示すように、絶縁ゲート以外
のn-型エピタキシャル層11の表面を数千Åの深さだ
けエッチングにより除去し、エッチングされた表面にp
+型コンタクト領域18形成用の不純物をイオン注入す
る。
のn-型エピタキシャル層11の表面を数千Åの深さだ
けエッチングにより除去し、エッチングされた表面にp
+型コンタクト領域18形成用の不純物をイオン注入す
る。
【0033】次に、図6に示すように、エッチングによ
り露出されたゲート絶縁膜14および層間絶縁膜16の
側壁部にSi3N4からなるサイドウォール部21を形成
する。このサイドウォール部21は、エッチングされた
n-型エピタキシャル層11の表面全体に、その膜厚が
いたるところで均一な5000Å程度のSi3N4膜を堆
積し、異方性エッチングにより除去することにより形成
される。
り露出されたゲート絶縁膜14および層間絶縁膜16の
側壁部にSi3N4からなるサイドウォール部21を形成
する。このサイドウォール部21は、エッチングされた
n-型エピタキシャル層11の表面全体に、その膜厚が
いたるところで均一な5000Å程度のSi3N4膜を堆
積し、異方性エッチングにより除去することにより形成
される。
【0034】さらに、図7に示すように、サイドウォー
ル部21をマスクとしてn-型ドレイン領域11の表面
を2000Å程度の深さだけエッチングにより除去した
後、n+型ソース領域17形成用の不純物をイオン注入
する。
ル部21をマスクとしてn-型ドレイン領域11の表面
を2000Å程度の深さだけエッチングにより除去した
後、n+型ソース領域17形成用の不純物をイオン注入
する。
【0035】そして、図8に示すように、表面にSi3
N4膜22を2000Å程度堆積し、窒素雰囲気中にお
いて1000℃、20分程度のアニーリングを行い、イ
オン注入した不純物を活性化させてn+型ソース領域1
7およびp+型コンタクト領域18を形成する。この
後、熱リン酸により表面のSi3N4膜22を除去し、表
面にソース電極19を形成すれば、図1に示すような構
造の静電誘導サイリスタを得ることができる。
N4膜22を2000Å程度堆積し、窒素雰囲気中にお
いて1000℃、20分程度のアニーリングを行い、イ
オン注入した不純物を活性化させてn+型ソース領域1
7およびp+型コンタクト領域18を形成する。この
後、熱リン酸により表面のSi3N4膜22を除去し、表
面にソース電極19を形成すれば、図1に示すような構
造の静電誘導サイリスタを得ることができる。
【0036】以上説明したように、本実施例の静電誘導
サイリスタには、ゲート絶縁膜14およびソース電極1
9の双方に接するp+型コンタクト領域18が設けられ
ているので、ターンオフ時においてn+型ソース領域1
7近傍のn-型ドレイン領域11に存在する多数の正孔
を、ゲート絶縁膜14近傍の反転層およびp+型コンタ
クト領域18を介してソース電極19に流すことがで
き、素速いターンオフが実現できて消費電力の低減を図
ることができる。また、静的なオフ状態においてゲート
絶縁膜14近傍に形成される反転層もこのp+型コンタ
クト領域18に接しているので、反転層の電位がp+型
コンタクト領域18、ひいてはソース電極19の電位と
同一の電位に固定される。これにより、ドレイン電極に
高電圧が印加された場合でもゲート絶縁膜14にかかる
電圧が一定に保持されて従来のような絶縁膜14の静電
破壊といった事態を避けることができる。
サイリスタには、ゲート絶縁膜14およびソース電極1
9の双方に接するp+型コンタクト領域18が設けられ
ているので、ターンオフ時においてn+型ソース領域1
7近傍のn-型ドレイン領域11に存在する多数の正孔
を、ゲート絶縁膜14近傍の反転層およびp+型コンタ
クト領域18を介してソース電極19に流すことがで
き、素速いターンオフが実現できて消費電力の低減を図
ることができる。また、静的なオフ状態においてゲート
絶縁膜14近傍に形成される反転層もこのp+型コンタ
クト領域18に接しているので、反転層の電位がp+型
コンタクト領域18、ひいてはソース電極19の電位と
同一の電位に固定される。これにより、ドレイン電極に
高電圧が印加された場合でもゲート絶縁膜14にかかる
電圧が一定に保持されて従来のような絶縁膜14の静電
破壊といった事態を避けることができる。
【0037】−第1実施例の変形例− 上述の第1実施例においては、n+型ソース領域17と
ゲート絶縁膜14の側面とが直接接触していないが、そ
の一部で接触していてもよい。すなわち、図9に示すよ
うに、n+型ソース領域17とゲート絶縁膜14との境
界部に所定間隔をおいてp+型コンタクト領域18を形
成し、ゲート絶縁膜14がp+型コンタクト領域18と
n+型ソース領域17と交互に接するようにしてもよ
い。このようにして、n+型ソース領域17の一部をゲ
ート絶縁膜14の側面に接触させることにより、オン抵
抗の低下を図ることができる。
ゲート絶縁膜14の側面とが直接接触していないが、そ
の一部で接触していてもよい。すなわち、図9に示すよ
うに、n+型ソース領域17とゲート絶縁膜14との境
界部に所定間隔をおいてp+型コンタクト領域18を形
成し、ゲート絶縁膜14がp+型コンタクト領域18と
n+型ソース領域17と交互に接するようにしてもよ
い。このようにして、n+型ソース領域17の一部をゲ
ート絶縁膜14の側面に接触させることにより、オン抵
抗の低下を図ることができる。
【0038】−第2実施例− 図10は、本発明による静電誘導半導体装置の第2実施
例である静電誘導サイリスタを示す断面図である。な
お、以下の説明において、上述の第1実施例と同様の構
成要素については同一の符号を付してその説明を簡略化
する。
例である静電誘導サイリスタを示す断面図である。な
お、以下の説明において、上述の第1実施例と同様の構
成要素については同一の符号を付してその説明を簡略化
する。
【0039】本実施例では、p+型ドレイン領域12お
よびドレイン電極13がソース電極19と同一の側の表
面に形成されており、n-型ドレイン領域11の裏側に
はn+型ドレイン領域23およびドレイン電極24が形
成されている。
よびドレイン電極13がソース電極19と同一の側の表
面に形成されており、n-型ドレイン領域11の裏側に
はn+型ドレイン領域23およびドレイン電極24が形
成されている。
【0040】従って、本実施例によっても、上述の第1
実施例と同様の動作を行う静電誘導サイリスタを実現す
ることができ、同様の効果を得ることができる。特に、
本実施例では、ドレイン電圧がn-型ドレイン領域11
とp+型ドレイン領域12との間におけるビルドイン
(内部)電圧(約0.6V)以下であるときに、n+型ドレ
イン領域23→n-型ドレイン領域11→n+型ソース領
域18という電流路を確保して、ユニポーラ動作を行う
ことによりオン抵抗の上昇を抑制することができる、と
いう利点がある。
実施例と同様の動作を行う静電誘導サイリスタを実現す
ることができ、同様の効果を得ることができる。特に、
本実施例では、ドレイン電圧がn-型ドレイン領域11
とp+型ドレイン領域12との間におけるビルドイン
(内部)電圧(約0.6V)以下であるときに、n+型ドレ
イン領域23→n-型ドレイン領域11→n+型ソース領
域18という電流路を確保して、ユニポーラ動作を行う
ことによりオン抵抗の上昇を抑制することができる、と
いう利点がある。
【0041】−第3実施例− 図11は、本発明による静電誘導半導体装置の第3実施
例である静電誘導サイリスタを示す断面図である。本実
施例では、上述の第1実施例におけるp+型コンタクト
領域20に代えて、n-型ドレイン領域11とソース電
極19とを直接接触させ、これらの間にショットキー接
合25を形成している。従って、本実施例によっても、
上述の第1実施例と同様の作用効果を得ることができ
る。
例である静電誘導サイリスタを示す断面図である。本実
施例では、上述の第1実施例におけるp+型コンタクト
領域20に代えて、n-型ドレイン領域11とソース電
極19とを直接接触させ、これらの間にショットキー接
合25を形成している。従って、本実施例によっても、
上述の第1実施例と同様の作用効果を得ることができ
る。
【0042】−第4実施例− 図12は、本発明による静電誘導半導体装置の第4実施
例である静電誘導トランジスタを示す断面図である。本
実施例では、上述の第1実施例におけるp+型ドレイン
領域12に代えて、n-型ドレイン領域11の裏側にn+
型ドレイン領域26を形成している。従って、本実施例
によっても、上述の第1実施例と同様の作用効果を得る
ことができる。特に、本実施例の静電誘導トランジスタ
はユニポーラ動作を行うので、オン状態においてn-型
ドレイン領域11が伝導度変調されず、ターンオフまで
の時間が速い、という利点がある。
例である静電誘導トランジスタを示す断面図である。本
実施例では、上述の第1実施例におけるp+型ドレイン
領域12に代えて、n-型ドレイン領域11の裏側にn+
型ドレイン領域26を形成している。従って、本実施例
によっても、上述の第1実施例と同様の作用効果を得る
ことができる。特に、本実施例の静電誘導トランジスタ
はユニポーラ動作を行うので、オン状態においてn-型
ドレイン領域11が伝導度変調されず、ターンオフまで
の時間が速い、という利点がある。
【0043】なお、本発明の静電誘導半導体装置は、そ
の細部が上述の各実施例に限定されず、種々の変形例が
可能である。
の細部が上述の各実施例に限定されず、種々の変形例が
可能である。
【0044】
【発明の効果】以上詳細に説明したように、請求項1の
発明によれば、ゲート絶縁膜およびソース電極の双方に
接する、ソース領域とは逆の導電形のコンタクト領域を
設けた。また請求項2の発明によればドレイン領域の少
なくとも一部が、ソース電極に直接接してショットキー
接合を形成している。これによりターンオフ時において
ソース領域近傍のドレイン領域に存在する多量の少数キ
ャリアを、ゲート絶縁膜近傍の反転層を経てコンタクト
領域、あるいはショットキー接合を介してソース電極に
流すことができ、素速いターンオフが実現できて消費電
力の低減を図ることができる。また、静的なオフ状態に
おいてゲート絶縁膜近傍に形成される反転層もこのコン
タクト領域あるいはショットキー接合に接しているの
で、反転層の電位がソース電極と同一の電位に固定され
る。これにより、ゲート絶縁膜にかかる電圧が一定に保
持されて従来のような絶縁膜の静電破壊といった事態を
避けることができる。さらにまた、ドレイン電極の電位
がソース電極の電位に対して急速に高まるような電圧変
化が生じても、誤ってターンオンすることを避ける効果
も奏する。
発明によれば、ゲート絶縁膜およびソース電極の双方に
接する、ソース領域とは逆の導電形のコンタクト領域を
設けた。また請求項2の発明によればドレイン領域の少
なくとも一部が、ソース電極に直接接してショットキー
接合を形成している。これによりターンオフ時において
ソース領域近傍のドレイン領域に存在する多量の少数キ
ャリアを、ゲート絶縁膜近傍の反転層を経てコンタクト
領域、あるいはショットキー接合を介してソース電極に
流すことができ、素速いターンオフが実現できて消費電
力の低減を図ることができる。また、静的なオフ状態に
おいてゲート絶縁膜近傍に形成される反転層もこのコン
タクト領域あるいはショットキー接合に接しているの
で、反転層の電位がソース電極と同一の電位に固定され
る。これにより、ゲート絶縁膜にかかる電圧が一定に保
持されて従来のような絶縁膜の静電破壊といった事態を
避けることができる。さらにまた、ドレイン電極の電位
がソース電極の電位に対して急速に高まるような電圧変
化が生じても、誤ってターンオンすることを避ける効果
も奏する。
【図1】本発明による静電誘導半導体装置の第1実施例
である静電誘導サイリスタを示す断面図である。
である静電誘導サイリスタを示す断面図である。
【図2】ゲート絶縁膜間の距離の条件を説明するための
図である。
図である。
【図3】チャネル長の条件を説明するための図である。
【図4】第1実施例の静電誘導サイリスタの製造方法を
説明するための製造工程途中の断面図である。
説明するための製造工程途中の断面図である。
【図5】図4に続く、第1実施例の静電誘導サイリスタ
の製造工程途中の断面図である。
の製造工程途中の断面図である。
【図6】図5に続く、第1実施例の静電誘導サイリスタ
の製造工程途中の断面図である。
の製造工程途中の断面図である。
【図7】図6に続く、第1実施例の静電誘導サイリスタ
の製造工程途中の断面図である。
の製造工程途中の断面図である。
【図8】図7に続く、第1実施例の静電誘導サイリスタ
の製造工程途中の断面図である。
の製造工程途中の断面図である。
【図9】第1実施例の変形例を示す図であって、図1の
A−A´線に沿う矢視断面図である。
A−A´線に沿う矢視断面図である。
【図10】本発明による静電誘導半導体装置の第2実施
例である静電誘導サイリスタを示す断面図である。
例である静電誘導サイリスタを示す断面図である。
【図11】本発明による静電誘導半導体装置の第3実施
例である静電誘導サイリスタを示す断面図である。
例である静電誘導サイリスタを示す断面図である。
【図12】本発明による静電誘導半導体装置の第4実施
例である静電誘導トランジスタを示す断面図である。
例である静電誘導トランジスタを示す断面図である。
【図13】従来の静電誘導サイリスタの一例を示す断面
図である。
図である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 29/74 - 29/749 H01L 29/78 H01L 29/80 - 29/812 H01L 21/332 H01L 21/335 - 21/338
Claims (2)
- 【請求項1】 第一導電型の半導体からなるドレイン領
域と、 このドレイン領域の表面にU字形に掘り込まれた溝に埋
設された絶縁ゲートと、 前記ドレイン領域の表面に形成されソース電極とオーミ
ック接続された第一導電型のソース領域とを備えた静電
誘導半導体装置において、 前記ドレイン領域の表面に形成され、前記絶縁ゲートの
絶縁膜に接し、前記ソース電極とオーミック接続され、
他の領域との間でトランジスタ構造を形成しない様に第
二導電型のコンタクト領域を備えたことを特徴とする静
電誘導半導体装置。 - 【請求項2】 第一導電型の半導体からなるドレイン領
域と、 このドレイン領域の表面にU字形に掘り込まれた溝に埋
設された絶縁ゲートと、 前記ドレイン領域に接して形成されソース電極とオーミ
ック接続された第一導電型のソース領域とを備えた静電
誘導半導体装置において、 前記ドレイン領域の少なくとも一部が前記ソース電極に
直接接触してこれらの接触面にショットキー接合が形成
されていることを特徴とする静電誘導半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3231007A JP3036146B2 (ja) | 1991-08-19 | 1991-08-19 | 静電誘導半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3231007A JP3036146B2 (ja) | 1991-08-19 | 1991-08-19 | 静電誘導半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0548117A JPH0548117A (ja) | 1993-02-26 |
JP3036146B2 true JP3036146B2 (ja) | 2000-04-24 |
Family
ID=16916784
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3231007A Expired - Fee Related JP3036146B2 (ja) | 1991-08-19 | 1991-08-19 | 静電誘導半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3036146B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2725131B2 (ja) * | 1993-03-12 | 1998-03-09 | 東洋電機製造株式会社 | 静電誘導主電極短絡構造を有する静電誘導型半導体素子 |
JP2777994B2 (ja) * | 1993-03-02 | 1998-07-23 | 東洋電機製造株式会社 | 分布型主電極構造を有する静電誘導型半導体素子 |
JP2811526B2 (ja) * | 1993-04-19 | 1998-10-15 | 東洋電機製造株式会社 | 静電誘導ショットキー短絡構造を有する静電誘導型半導体素子 |
US6855983B1 (en) | 1998-11-10 | 2005-02-15 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device having reduced on resistance |
WO2008156070A1 (ja) * | 2007-06-18 | 2008-12-24 | Rohm Co., Ltd. | 半導体装置 |
JP2009044035A (ja) * | 2007-08-10 | 2009-02-26 | Sanken Electric Co Ltd | 電界効果半導体装置 |
JP5543786B2 (ja) | 2008-01-09 | 2014-07-09 | ローム株式会社 | 半導体装置及びその製造方法 |
JP2013042117A (ja) * | 2011-07-15 | 2013-02-28 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1991
- 1991-08-19 JP JP3231007A patent/JP3036146B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH0548117A (ja) | 1993-02-26 |
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