KR100290913B1 - 고전압 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 고전압 소자가 형성되는 실리콘과 매몰 산화막 사이에 다이오드를 형성하여 고전압 소자의 전계 방향을 바꾸어 보다 얇은 상부 실리콘에서 고전압 소자를 형성할 수 있는 고전압 소자 및 그 제조방법에 관한 것으로, 본 발명의 고전압 소자는 제 1 도전형의 기판내에서 그 하부와 상부에 제 1 절연층과 제 2 절연층이 각각 개재되어 형성된 제 2 도전형의 제 1 반도체층, 상기 제 2 절연층상의 상기 기판에 분리형성된 제 1 도전형의 드리프트 영역 및 제 2 도전형의 드리프트 영역, 상기 제 1 도전형의 드리프트 영역내에 형성된 에미터 불순물 영역, 상기 제 2 도전형의 드리프트 영역내에 형성된 콜렉터 불순물 영역, 상기 에미터 불순물 영역의 일측에서 소자격리막을 사이에 두고 형성되며 상기 제 2 도전형의 제 1 반도체층과 연결되는 제 1 도전형의 제 1 반도체층, 상기 콜렉터 불순물 영역의 일측에서 소자격리막을 사이에 두고 형성되며 상기 제 1 도전형의 제 1 반도체층과 연결되는 제 2 도전형의 제 2 반도체층, 상기 제 1 드리프트 영역상에 형성된 게이트 전극, 상기 에미터 불순물 영역 및 상기 제 1 도전형의 제 1 반도체층과 연결되는 에미터 전극, 상기 콜렉터 불순물 영역 및 상기 제 2 도전형의 제 2 반도체층과 전기적으로 연결되는 콜렉터 전극, 상기 콜렉터 전극과 에미터 전극 사이에 형성되며 상기 게이트 전극과 절연되는 필드 플레이트 전극을 포함하여 구성된다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 다이오드를 이용하여 실리콘에 미치는 전계의 영향을 감소시키는 것에 의해 상부 실리콘의 두께를 증가시키지 않고 동작전압을 높일 수 있는 고전압 소자 및 그 제조방법에 관한 것이다.
일반적으로 전력(Power) MOSFET는 다른 반도체 소자에 비해 우수한 스위칭 속도를 가지고 있으며, 비교적 내압이 낮은 300V이하의 소자에서는 온(On)저항이 낮은 특성을 가지고 있으므로 고전압 수평형(Lateral) 전력 MOSFET는 고집적용 전력 소자로 주목받고 있다.
고전압 전력 소자들로는 DMOSFET(Double-diffused MOSFET), 절연 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor:IGBT), EDMOSFET(Extended Drain MOSFET), LDMOSFET(Lateral Double-diffused MOSFET)등이 있다.
여기서, LDMOSFET는 칩내에서 HSD(High Side Driver), LSD(Low Side Driver) 또는 H-브릿지 회로 등에 다양하게 사용할 수 있고, 제조공정 역시 용이하지만, LDMOSFET 자체의 구조인 채널 영역의 도핑 농도가 불균일하여 문턱 전압이 높고 항복 현상이 채널에 가까운 드리프트 영역의 실리콘 기판 표면에서 일어난다는 단점이 있다.
이러한 문제를 보완하기 위해 최근에 개발된 고전압 트랜지스터가 EDMOSFET이다.
통상, 고전압 소자는 동작 전압이 높아지면서 최대 전계 세기가 증가하여 소자의 동작 특성을 제한하므로 고전압 소자일수록 전계를 줄이기 위해서 실리콘이 두꺼워야 했고, 그에 따라 소자간 유전 격리(dielectric isolation)기술의 사용이 어렵게 되었다.
현재, 고전압 소자와 저전압 소자를 하나의 반도체 칩에 집적하는 기술이 광범위하게 응용되고 있으며, 이에 따라 소자간의 격리에 SOI(Silicon On Insulator) 웨이퍼를 이용한 유전 격리 기술이 각광을 받고 있다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 고전압 소자를 설명하기로 한다.
도 1은 종래 기술에 따른 고전압 소자의 구조 단면도이다.
도 1에 도시된 바와 같이, 종래의 고전압 소자는 제 1 도전형의 기판(11)과, 기판(11)내에 형성된 매몰 산화막(12)과, 상기 매몰 산화막(12)상에 형성되는 제 1 도전형의 반도체층(13)과, 상기 반도체층(13)내에 형성되는 제 2 도전형의 드리프트 영역(14)과, 상기 제 2 도전형의 드리프트 영역(14)내에 형성되는 제 2 도전형의 웰 영역(15)과, 상기 제 2 도전형의 웰(15)영역내에 형성되는 콜렉터 불순물 영역(16)과, 상기 제 2 도전형의 드리프트 영역(14)과 이격되어 상기 반도체층(13)내에 형성되는 제 1 도전형의 드리프트 영역(17)과, 상기 제 1 도전형의 드리프트 영역(17)내에 형성되는 제 1 도전형의 웰 영역(18)과, 상기 제 1 도전형의 웰 영역(18)내에 형성되는 에미터 불순물 영역(19)과, 상기 제 2 도전형의 드리프트 영역(17)상에 형성되며 상기 에미터 불순물 영역(19)의 일측까지 형성되는 제 1 절연층(20)과, 상기 콜렉터 불순물 영역(16)과 상기 제 2 도전형의 드리프트 영역(17)사이의 제 1 도전형의 드리프트 영역(14)상에 형성되는 제 2 절연층(21)과, 상기 제 1 절연층(20)상에 형성되며 상기 제 2 절연층(21)의 소정부위까지 오버랩되는 게이트 전극(22)과, 상기 게이트 전극(22)을 포함한 상기 제 2 절연층(21)상에 형성되는 제 3 절연층(23)과, 상기 제 3 절연층(23)에 의해 상기 게이트 전극(22)과 절연되고 상기 에미터 불순물 영역(19)과 전기적으로 연결되는 에미터 전극(19a)과, 상기 콜렉터 불순물 영역(16)과 전기적으로 연결되는 콜렉터 전극(16a)과, 상기 제 3 절연층(23)을 사이에 두고 상기 게이트 전극(22)의 일측 모서리와 오버랩되도록 형성된 필드 플레이트 전극(24)으로 구성된다.
여기서, 상기 필드 플레이트 전극(24)은 제 2 도전형의 드리프트 영역(17) 내에서 동작시 발생하는 전계를 분산시켜 높은 브랙다운(breakdown) 전압을 얻기 위해 형성한다.
상기 콜렉터 전극(16a)에 동작 전압이 인가되면 제 1 도전형의 드리프트 영역(14)이 포화 공핍 상태가되고 이후 전자(electron)들이 콜렉터 불순물 영역(16)을 통해 이동하게 된다.
이와 같이, 전력 소자로 동작하는 과정에서 게이트 전극(22)과 필드 플레이트 전극(24)에는 등전위의 전압이 걸린 상태가 되어 제 2 도전형의 드리프트 영역(17)내의 공핍 영역에서 게이트 전극(22)의 엣지 부분에 집중되는 전계를 분산시키게 된다.
이는 게이트 전극(22)의 엣지부분에서 브랙다운 현상이 일어나는 것을 방지하게 된다.
이와 같은 SOI웨이퍼에서 고전압 소자가 형성되는 실리콘층은 고전압의 범위에 따라서 두께가 정해지는데 이때 필요한 실리콘의 두께는 아래 수학식 1에 의해 구해진다.
수학식 1에서 V는 항복 전압이고, ts는 실리콘의 두께, tox는 매몰 산화막의 두께, 그리고 Ey는 실리콘의 수직 방향 임계 전계를 나타낸다.
한편, 도 2는 종래 기술에 따른 고전압 소자의 전압분포를 나타낸 것이다.
도 2에서와 나타난 바와 같이, 등전위 면을 보면, 상부실리콘층내에 수직방향과 수평방향이 모두 존재하는 것을 알 수 있다.
그리고 콜렉터 전극의 하부에서는 수평방향의 등전위 면이 존재하고 따라서 수직방향의 전계가 존재하는 것을 볼 수 있다.
도 3은 종래 기술에 따른 콜렉터 전극 하부에서의 전계를 나타낸 것으로써, 콜렉터 전극 하부에서의 등전위 면이 수평이므로 수평방향의 전계는 없고 수직방향의 전계가 존재한다.
이 수직방향의 전계는 P도전형의 상부실리콘층과 N도전형의 드리프트 영역의 접합면 근처에서 최대 전계를 보인다.
이는 콜렉터 전극에 전압이 인가되기 시작하였을 때, 이 접합면을 중심으로 공핍층이 형성되고 전계가 존재한다는 것을 의미한다.
따라서 콜렉터 전압이 증가할수록 공핍층은 넓어지고 전계는 더 커지게 되지만 최대 전계의 위치는 변함이 없다.
한편, 도 4는 종래 기술에 따른 고전압 소자의 게이트 전극에 전압을 인가하였을 경우, 콜렉터 전압과 전류의 관계를 나타내었다.
도 4에서는 게이트 전극에 전압을 인가한 후, 콜렉터 전압을 증가시키면서 콜렉터 전류를 관찰한 결과이다.
그러나 종래 기술에 따른 고전압 소자는 다음과 같은 문제점이 있었다.
수학식 1에서 알 수 있듯이 항복 전압이 증가할수록 웨이퍼의 실리콘층의 두께가 증가하게 된다.
실리콘의 두께가 증가하면 유전 격리 기술을 수행하는데 필요한 트랜치(trench) 깊이가 증가하게 되어 실제 공정에서 만들수가 없게 된다.
고전압 소자를 형성하는데 실리콘 두께를 두껍게 하지 않기 위해서는 산화막의 두께를 두껍게 하는 방법과 실리콘의 임계 전계를 크게 하는 방법이 있다.
하지만 매몰 산화막이 두꺼우면 산화막과 실리콘과의 물질 특성에 따른 웨이퍼의 휨이 발생하여 소자를 만들 수 없게 된다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 고전압 소자의 상부 실리콘과 매몰 산화막 사이에 박형 다이오드를 형성하여 실리콘에 미치는 전계의 영향을 감소시키는 것에 의해 실리콘의 두께를 증가시키지 않고도 동작 전압을 높일 수 있는 고전압 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 고전압 소자의 구조단면도
도 2는 종래 기술에 따른 고전압 소자의 전압분포도
도 3은 종래 기술에 따른 콜렉터 전극 하부에서의 전계 분포도
도 4는 종래 기술에 따른 고전압 소자의 게이트 전극에 전압을 인가하였을 경우 콜렉터 전압과 전류의 관계를 나타낸 도면
도 5는 본 발명의 고전압 소자에 따른 구조단면도
도 6a 내지 6k는 본 발명의 고전압 소자 제조방법을 설명하기 위한 공정단면도
도 7은 본 발명의 고전압 소자에 전압을 인가하였을 경우 전압분포도
도 8은 본 발명에 따른 고전압 소자의 전류-전압 분포도
도면의 주요부분에 대한 부호의 설명
61 : 제 1 도전형 제 1 반도체 기판
61a : 제 1 도전형 제 2 반도체 기판(상부 실리콘층)
62 : 제 1 절연층 63 : 제 2 도전형 제 1 실리콘층
64 : 제 2 절연층 65 : 제 2 도전형 드리프트 영역
66 : 제 1 도전형 드리프트 영역 67 : 제 3 절연층
68a : 제 2 도전형 제 2 반도체층 69a : 제 1 도전형 제 1 반도체층
70 : 버퍼영역 71 : 이중확산 영역
72 : 쿼시 LDD영역 74 : 게이트 전극
75 : 에미터 불순물 영역 76 : 콜렉터 불순물 영역
75a : 에미터 전극 76a : 콜렉터 전극
78 : 필트 플레이트 전극
상기의 목적을 달성하기 위한 본 발명의 고전압 소자는 제 1 도전형의 기판내에서 그 하부와 상부에 제 1 절연층과 제 2 절연층이 각각 개재되어 형성된 제 2 도전형의 제 1 반도체층, 상기 제 2 절연층상의 상기 기판에 분리형성된 제 1 도전형의 드리프트 영역 및 제 2 도전형의 드리프트 영역, 상기 제 1 도전형의 드리프트 영역내에 형성된 에미터 불순물 영역, 상기 제 2 도전형의 드리프트 영역내에 형성된 콜렉터 불순물 영역, 상기 에미터 불순물 영역의 일측에서 소자격리막을 사이에 두고 형성되며 상기 제 2 도전형의 제 1 반도체층과 연결되는 제 1 도전형의 제 1 반도체층, 상기 콜렉터 불순물 영역의 일측에서 소자격리막을 사이에 두고 형성되며 상기 제 1 도전형의 제 1 반도체층과 연결되는 제 2 도전형의 제 2 반도체층, 상기 제 1 도전형의 드리프트 영역상에 형성된 게이트 전극, 상기 에미터 불순물 영역 및 상기 제 1 도전형의 제 1 반도체층과 연결되는 에미터 전극, 상기 콜렉터 불순물 영역 및 상기 제 2 도전형의 제 2 반도체층과 전기적으로 연결되는 콜렉터 전극, 상기 콜렉터 전극과 에미터 전극 사이에 형성되며 상기 게이트 전극과 절연되는 필드 플레이트 전극을 포함하여 구성된다.
그리고 본 발명에 따른 고전압 소자 제조방법은 제 1 도전형 기판내에 제 1 절연층과 상기 제 1 절연층상에 제 2 도전형의 제 1 반도체층과 상기 제 1 반도체층에 제 2 절연층을 형성하는 공정, 상기 제 2 절연층상의 기판을 제 2 도전형의 드리프트 영역과 제 1 도전형의 드리프트 영역으로 분리하는 공정, 상기 각 드리프트 영역의 기판을 소정부분 제거하여 상기 각 드리프트 영역과 소자격리막에 의해 절연되며 그 하부는 상기 제 1 반도체층과 연결되는 제 2 도전형의 제 2 반도체층 및 제 1 도전형의 제 1 반도체층을 형성하는 공정, 상기 제 1 도전형의 드리프트 영역내에 쿼시 LDD영역 및 이중확산영역을 각각 형성한 후, 상기 LDD영역과 이중확산영역 사이의 상기 제 1 도전형의 드리프트 영역의 기판상에 게이트전극을 형성하는 공정, 상기 게이트 전극 일측의 이중확산영역내에 에미터 불순물 영역과 상기 제 1 도전형의 드리프트 영역내에 콜렉터 불순물 영역을 형성하는 공정과, 상기 게이트 전극과 절연되며 상기 에미터 불순물 영역과 연결되는 에미터 전극과, 상기 콜렉터 불순물 영역과 연결되는 콜렉터 전극을 형성하는 공정, 상기 에미터 전극과 콜렉터 전극 사이의 상기 게이트 전극 일측에 게이트 전극과 절연되는 필드 플레이트 전극을 형성하는 공정을 포함하여 이루어진다.
이하, 본 발명의 고전압 소자 및 그 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 5는 본 발명의 고전압 소자의 구조단면도이다.
도 5에 도시한 바와 같이, 본 발명의 고전압 소자는 제 1 도전형의 반도체 기판(61), 상기 반도체 기판(61)내에 형성된 제 1 절연층(62), 상기 제 1 절연층(62)상에 형성되는 제 2 도전형의 제 1 반도체층(63), 상기 제 1 반도체층(63)상에 형성된 제 2 절연층(64), 상기 제 1 반도체층(63)중 가장자리 부위에 상응하는 제 1 반도체층(63)의 상부에 형성된 제 2 도전형의 제 2 반도체층(68a)과 제 1 도전형의 제 1 반도체층(69a), 상기 제 2 도전형의 제 2 반도체층(68a)과 제 1 도전형의 제 1 반도체층(69a) 사이에서 분리된 제 2 도전형의 드리프트 영역(65) 및 제 1 도전형의 드리프트 영역(66)과, 상기 제 2 도전형의 드리프트 영역내에서 상기 제 2 도전형의 제 2 반도체층(68a)과 제 3 절연층(67)을 사이에 두고 형성된 동일 도전형의 버퍼영역(70)과, 상기 제 1 도전형의 제 1 드리프트 영역(66)내에서 상기 제 1 도전형의 제 1 반도체층(69a)과 제 3 절연층(67)을 사이에 두고 형성된 이중확산 영역(71), 상기 제 1 도전형의 리프트 영역(66)의 표면내에 형성된 쿼시 LDD영역(72), 상기 이중확산 영역(71)의 표면내에 형성된 에미터 불순물 영역(75), 상기 버퍼영역(70)의 표면내에 형성된 콜렉터 불순물 영역(76), 상기 에미터 불순물 영역(75)과 상기 쿼시 LDD영역(72) 사이의 상기 제 1 도전형의 드리프트 영역(66)상에 절연층을 개재하여 형성된 게이트 전극(74), 상기 게이트 전극(74)과 제 4 절연층(77)에 의해 절연되며 상기 에미터 불순물 영역(75)과 전기적으로 연결되는 에미터 전극(75a), 상기 게이트 전극(74)과 제 4 절연층(77)에 의해 절연되며 상기 콜렉터 불순물 영역(76)과 전기적으로 연결되는 콜렉터 전극(76a)과, 콜렉터 전극(76a)과 소정의 거리를 두고 제 4 절연층(77)상에 형성된 필드 플레이트 전극(78)을 포함하여 구성된다.
여기서, 상기 제 1 도전형은 P도전형이고, 제 2 도전형은 N도전형이다.
그리고 상기 제 3 절연층(67)은 소자격리를 위한 소자격리막이고, 상기 제 1 반도체층 및 제 2 반도체층의 물질은 폴리실리콘이다.
상기 제 2 도전형의 제 1 반도체층(63)과 상기 제 2 도전형의 제 2 반도체층(68a) 그리고 제 1 도전형의 제 1 반도체층(69a)에 의해 다이오드가 구성된다.
상기 다이오드의 캐소드는 상기 에미터 전극(75a)과 연결되고, 애노드는 콜렉터 전극(76a)와 연결된다.
상기 에미터 불순물 영역(75)과 연결되는 에미터 전극(75a), 콜렉터 불순물 영역(76)과 연결되는 콜렉터 전극(76a), 그리고 상기 전극들과 절연되는 게이트 전극(74)에 의해 IGBT(Insulator Gate Bipolar Transistor)가 구성된다.
여기서, 상기 에미터 불순물 영역을 소오스 불순물 영역으로 대체하고, 상기 콜렉터 불순물 영역을 드레인 불순물 영역으로 대체하면 상기 IGBT를 모오스 트랜지스터로 대체할 수 있다.
이와 같이 구성된 본 발명의 고전압 소자 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 6a 내지 6f를 참조하여 본 발명의 고전압 소자 제조방법을 설명하면 다음과 같다.
도 6a에 도시한 바와 같이, 두 개의 반도체 기판 즉 제 1 도전형의 제 1 반도체기판(61)과 제 1 도전형의 제 2 반도체 기판(61a)을 준비한 후, 제 1 반도체 기판(61)상에 제 1 절연층(62)을 형성한다.
그리고 제 1 절연층(62)상에 제 2 도전형의 제 1 반도체층(63)을 형성하고, 상기 제 2 반도체 기판(61a)상에는 제 2 절연층(64)을 형성한다.
도 6b에 도시한 바와 같이, 상기 제 2 절연층(64)과 제 1 반도체층(63)이 마주보도록 두 개의 반도체 기판(61,61a)을 접착한다.
따라서, 전체적으로 볼 때, 반도체 기판내에 제 1 절연층(62)과 제 1 반도체층(63), 그리고 제 2 절연층(64)이 매몰되어 있는 형상이 된다.
이때, 상기 제 1 반도체층(63)은 요구되는 소자의 전압 범위에 따라 농도가 결정되고, 제 2 절연층(64)의 두께는 이후에 형성될 다이오드의 전계가 고전압 소자에 영향을 미치지 않을 정도의 충분이 얇아야 한다.
그리고 상기 제 1 반도체층(63)의 물질은 N도전형의 폴리실리콘이다.
여기서 상기 제 2 절연층(64)상의 제 2 반도체 기판을 편이상 상부 실리콘층(61a)으로 정의하여 이하에서 설명하기로 한다.
이어서, 도 6c에 도시한 바와 같이, 상기 제 2 반도체층층(61a)에 포토레지스트(도시하지 않음)를 도포한 후, N-드리프트 영역을 형성할 부위만이 노출되도록 포토레지스트를 패터닝한다.
패터닝된 포토레지스트를 마스크로 이용한 불순물 이온주입을 통해 상기 제 2 절연층(64)상의 제 2 반도체 기판(61a)의 소정부위에 제 2 도전형의 드리프트 영역(65)을 형성한다.
이후, 상기 포토레지스트를 제거한 후, 이번에는 P-드리프트 영역을 형성하기 위한 포토공정을 실시한다.
즉, 포토레지스트를 도포한 후, 패터닝하여 상기 제 2 도전형의 드리프트 영역(65)과 소정의 이격거리를 갖는 제 1 도전형의 드리프트 영역을 정의한 다음, 불순물 이온주입을 통해 제 1 도전형의 드리프트 영역(66)을 형성한다.
이때, 상기 제 2 도전형의 드리프트 영역(65)과 제 1 도전형의 드리프트 영역(66)은 제 2 반도체 기판(61a)에 의해 소정의 이격거리를 갖는다.
그리고 상기 제 1 도전형은 P도전형이고, 제 2 도전형은 N도전형이다.
이후, 도 6d에 도시한 바와 같이, 상기 제 2 도전형의 드리프트 영역(65)과 제 1 도전형의 드리프트 영역(66)의 가장자리 부분의 제 2 절연층(64)을 식각하여 제 1 반도체층(63)의 표면을 노출시킨다.
그리고 도 6e에 도시한 바와 같이, 노출된 제 1 반도체층(63)의 상부 및 제 2 도전형의 드리프트 영역(65), 제 1도전형의 드리프트 영역(66)의 측면에만 제 3 절연층(67)을 형성한다.
이후, 제 1 실리콘층(63) 상부에 형성된 제 3 절연층(67)을 제거하여 제 1 반도체층(63)의 표면을 다시 노출시킨다.
그리고 상기 노출된 제 1 반도체층(63)의 상부 즉, 제 2 도전형의 드리프트 영역(65)의 측면에 제 3 절연층(67)을 사이에 두고, 도전성을 갖지 않는 반도체층(68)을 형성하고, 제 1 도전형의 드리프트 영역(66)의 측면에도 제 3 절연층(67)을 사이에 두고 도전성을 갖지 않는 반도체층(69)을 형성한다.
이후, 도 6f에 도시한 바와 같이, 제 2 도전형의 드리프트 영역(65)의 측면에 형성된 반도체층에 제 2 도전형의 불순물을 도핑하여 제 2 도전형의 제 2 반도체층(68a)으로 변화시킨다.
그리고 제 1 도전형의 드리프트 영역(66)의 측면에 형성된 반도체층에 제 1 도전형의 불순물을 도핑하여 제 1 도전형의 제 1 반도체층(69a)으로 변화시킨다.
이때, 상기 제 1 도전형의 제 1 반도체층(69a) 및 제 2 도전형의 제 2 반도체층(69a)의 물질은 폴리실리콘을 포함한다.
따라서, 제 1 도전형의 제 1 반도체층(69a)과 제 2 도전형의 제 1 반도체층(63), 그리고 제 2 도전형의 제 2 반도체층(68a)으로 이루어지는 고전압 다이오드가 형성된다.
여기서, 상기 제 2 도전형의 제 2 반도체층(68a)을 형성하기 위한 불순물 도핑 과정에서 상기 제 2 도전형의 드리프트 영역(65)에까지도 도핑되도록하여 제 2 도전형의 드리프트 영역(65)내에 버퍼영역(70)을 형성한다.
이때, 제 1 도전형의 제 1 반도체층(69a)과 제 2 도전형의 제 1 반도체층(63)에 의한 PN접합면('A')은 도 6g에 도시한 바와 같이, 제 1 도전형의 드리프트 영역(66)쪽으로 이동되는 지점에 형성된다.
이후, 도 6h에 도시한 바와 같이, 상기 제 1 도전형의 드리프트 영역(66)중 상기 제 3 절연층(67)에 인접한 부위에 제 1 도전형의 불순물을 주입하여 이중확산 영역(71)을 형성한다.
그리고 상기 제 1 도전형의 드리프트 영역(66)중 제 2 반도체 기판(61a)과 인접된 부분의 표면내에는 IGBT의 채널을 형성하기 위한 쿼시 LDD영역(72)을 형성한다.
이때, 상기 쿼시 LDD영역(72)을 형성하는 이유는 상기 제 1 도전형의 드리프트 영역(66)이 콜렉터 전극에 저전압이 인가되었을 경우 상기 다이오드의 접합면에서 항복전압이 발생하는 것을 방지하기 위한 것이다.
이후, 도 6i에 도시한 바와 같이, 상기 이중확산 영역(71)과 상기 쿼시 LDD영역(72) 사이의 제 1 도전형의 드리프트 영역(66)의 상부면에 게이트 절연막(73)이 개재된 게이트 전극(74)을 형성한다.
이후, 도 6j에 도시한 바와 같이, 상기 게이트 전극(74) 일측의 상기 이중확산 영역(71)의 표면내에 에미터 불순물 영역(75)을 형성한다.
그리고 상기 버퍼영역(70)중 상기 제 3 절연층(67)과 인접한 부위의 표면내에 콜렉터 불순물 영역(76)을 형성한다.
이어서, 도 6k에 도시한 바와 같이, 상기 에미터 불순물 영역(75)의 일부, 상기 콜렉터 영역(76)의 일부를 포함한 상기 게이트 전극(74)상에 제 4 절연층(77)을 형성한다.
이후, 상기 에미터 불순물 영역(75)과 전기적으로 연결되며 상기 제 4 절연층(77)에까지 오버랩되는 에미터 전극(75a)과, 상기 에미터 전극(75a)과 일정간격을 갖도록 상기 제 4 절연층(77)의 소정부위에 필드 플레이트 전극(78)을 형성한다.
또한, 상기 콜렉터 불순물 영역(76)과 전기적으로 연결되며 상기 제 4 절연층(77)에까지 오버랩되는 콜렉터 전극(76a)을 형성하면, 본 발명에 따른 고전압 소자 제조공정이 완료된다.
한편, 도 7은 본 발명의 고전압 소자에 전압을 인가하였을 경우 전압 분포를 나타내었다.
도 7에 도시한 바와 같이, 제 2 반도체 기판의 전압 분포를 보면, 등전위 면들이 수직으로 형성되고, 그에 따라 전계는 수평방향으로 생성되는 것을 볼 수 있다.
콜렉터 전극의 하부의 제 2 반도체 기판(61a)에는 공핍층이 형성되지 않아 제 2 반도체 기판(61a)의 하부에까지 동일하게 전달되고, 모든 전압은 제 1 절연층(62)에 존재하게 된다.
이어, 도 8은 본 발명에 따른 고전압 소자의 전류-전압 분포도를 도시한 것이다.
도 8은 본 발명의 고전압 소자를 구동시켰을 때, 콜렉터 전압과 콜렉터 전류의 관계를 나타낸 것으로써, 게이트 전압이 5V인 경우와 9V인 경우에는 전류는 정상적으로 흐르는 것을 알 수 있다.
그리고 게이트 전압이 15V인 경우에는 전류가 바이폴라 정션 트랜지스터(BJT)의 특성인 얼리 효과(early effect)를 나타내는 것을 알 수 있다.
이는 본 발명에 따른 고전압 소자가 MOSFET와 BJT 특성을 합한 IGBT(Insulator Gate Bipolar Transistor)이기 때문에 나타나는 특성이다.
이상 상술한 바와 같이, 본 발명의 고전압 소자 및 그 제조방법은 다음과 같은 효과가 있다.
다이오드를 사용하여 제 2 반도체 기판(상부 실리콘)에 존재하던 전계를 하부의 절연층에 존재하도록 조정하여 제 2 반도체 기판의 전계의 영향을 받지 않도록하므로써, 소자의 성능의 제한요소를 제거할 수 있다.
즉, 콜렉터 전극의 하부에서 수직 방향의 전계를 제거하여 고전압에 따른 제 2 반도체 기판의 두께 의존성을 제거하므로써 유전 격리가 가능하고, 제 2 반도체 기판(상부 실리콘)의 두께를 소자의 성능에 맞게 자유롭게 선택할 수가 있다.
Claims (12)
- 제 1 도전형의 기판내에서 그 하부와 상부에 제 1 절연층과 제 2 절연층이 각각 개재되어 형성된 제 2 도전형의 제 1 반도체층,상기 제 2 절연층상의 상기 기판에 분리형성된 제 1 도전형의 드리프트 영역 및 제 2 도전형의 드리프트 영역,상기 제 1 도전형의 드리프트 영역내에 형성된 에미터 불순물 영역,상기 제 2 도전형의 드리프트 영역내에 형성된 콜렉터 불순물 영역,상기 에미터 불순물 영역의 일측에서 소자격리막을 사이에 두고 형성되며 상기 제 2 도전형의 제 1 반도체층과 연결되는 제 1 도전형의 제 1 반도체층,상기 콜렉터 불순물 영역의 일측에서 소자격리막을 사이에 두고 형성되며 상기 제 1 도전형의 제 1 반도체층과 연결되는 제 2 도전형의 제 2 반도체층,상기 제 1 드리프트 영역상에 형성된 게이트 전극,상기 에미터 불순물 영역 및 상기 제 1 도전형의 제 1 반도체층과 연결되는 에미터 전극,상기 콜렉터 불순물 영역 및 상기 제 2 도전형의 제 2 반도체층과 전기적으로 연결되는 콜렉터 전극,상기 콜렉터 전극과 에미터 전극 사이에 형성되며 상기 게이트 전극과 절연되는 필드 플레이트 전극을 포함하는 것을 특징으로 하는 고전압 소자.
- 제 1 항에 있어서, 상기 제 2 도전형의 제 1 반도체층과, 그 일측에 연결되는 제 1 도전형의 제 1 반도체층에 의해 다이오드가 구성되는 것을 특징으로 하는 고전압 소자.
- 제 1 항에 있어서, 상기 제 1, 제 2 반도체층의 물질은 폴리실리콘을 포함하는 것을 특징으로 하는 고전압 소자.
- 제 1 항에 있어서, 상기 게이트 전극과, 상기 게이트 전극과 절연되어 에미터불순물 영역과 연결되는 에미터 전극과, 상기 게이트 전극과 절연되어 상기 콜렉터 불순물 영역과 연결되는 콜렉터 전극에 의해 IGBT소자 구성되는 것을 특징으로 하는 고전압 소자.
- 제 2 항에 있어서, 상기 제 1 도전형의 제 1 반도체층은 다이오드의 캐소드 전극으로 작용하는 것을 특징으로 하는 고전압 소자.
- 제 2 항에 있어서, 상기 제 2 도전형의 제 1 반도체층은 다이오드의 애노드 전극으로 작용하는 것을 특징으로 하는 고전압 소자.
- 제 4 항에 있어서, 상기 에미터 불순물 영역을 소오스 불순물 영역으로 대체하고, 상기 콜렉터 불순물 영역을 드레인 불순물 영역으로 대체하여 각 불순물 영역과 연결되는 전극을 형성하는 것에 의해 상기 IGBT소자를 모오스 트랜지스터로 대체하는 것이 가능함을 특징으로 고전압 소자.
- 제 1 도전형 기판내에 제 1 절연층과 상기 제 1 절연층상에 제 2 도전형의 제 1 반도체층과 상기 제 1 반도체층에 제 2 절연층을 형성하는 공정,상기 제 2 절연층상의 기판을 제 2 도전형의 드리프트 영역과 제 1 도전형의 드리프트 영역으로 분리하는 공정,상기 각 드리프트 영역의 기판을 소정부분 제거하여 상기 각 드리프트 영역과 소자격리막에 의해 절연되며 그 하부는 상기 제 1 반도체층과 연결되는 제 2 도전형의 제 2 반도체층 및 제 1 도전형의 제 1 반도체층을 형성하는 공정,상기 제 1 도전형의 드리프트 영역내에 쿼시 LDD영역 및 이중확산영역을 각각 형성한 후, 상기 LDD영역과 이중확산영역 사이의 상기 제 1 도전형의 드리프트 영역의 기판상에 게이트전극을 형성하는 공정,상기 게이트 전극 일측의 이중확산영역내에 에미터 불순물 영역과 상기 제 1 도전형의 드리프트 영역내에 콜렉터 불순물 영역을 형성하는 공정과,상기 게이트 전극과 절연되며 상기 에미터 불순물 영역과 연결되는 에미터 전극과, 상기 콜렉터 불순물 영역과 연결되는 콜렉터 전극을 형성하는 공정,상기 에미터 전극과 콜렉터 전극 사이의 상기 게이트 전극 일측에 게이트 전극과 절연되는 필드 플레이트 전극을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 고전압 소자 제조방법.
- 제 8 항에 있어서, 상기 제 2 도전형의 제 1 반도체층의 일측에 제 2 도전형의 제 2 반도체층이 연결되고, 또다른 일측에는 제 1 도전형의 제 1 반도체층이 연결되어 다이오드가 형성되는 것을 특징으로 하는 고전압 소자 제조방법.
- 제 8 항에 있어서, 상기 제 2 도전형의 제 2 반도체층과 상기 제 1 도전형의 제 1 반도체층을 형성하는 공정은,상기 제 2 절연층상의 기판을 제 1 도전형의 드리프트 영역과 제 2 도전형의 드리프트 영역으로 분리한 후, 상기 각 드리프트 영역의 가장자리부위에 상응하는 기판 및 제 2 절연층을 제거하여 상기 제 2 도전형의 제 1 반도체층의 표면을 노출시키는 공정과,노출된 제 2 도전형의 제 1 반도체층을 포함한 전면에 절연층을 형성하는 공정과,상기 제 2 도전형 제 1 반도체층 표면의 상기 절연층만을 제거하는 공정과,상기 제 2 도전형 제 1 반도체층상에 제 2 도전형의 제 2 반도체층과 제 1 도전형의 제 1 반도체층을 형성하는 공정을 더 포함하는 것을 특징으로 하는 고전압 소자 제조방법.
- 제 10 항에 있어서, 상기 제 2 도전형의 제 2 반도체층과 상기 제 1 도전형의 제 1 반도체층의 물질은 폴리실리콘을 포함하는 것을 특징으로 하는 고전압 소자 제조방법.
- 제 11 항에 있어서, 제 1 도전형의 제 1 반도체층과 제 2 도전형의 제 2 반도체층은 불순물이 도핑되지 않은 폴리실리콘을 증착한 후, 선택적으로 도전성 불순물을 주입하여 형성하는 것을 특징으로 하는 고전압 소자 제조방법.
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Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP4741569B2 (ja) * | 2000-12-21 | 2011-08-03 | 株式会社半導体エネルギー研究所 | 発光装置 |
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| US6544828B1 (en) * | 2001-11-07 | 2003-04-08 | Taiwan Semiconductor Manufacturing Company | Adding a poly-strip on isolation's edge to improve endurance of high voltage NMOS on EEPROM |
| US7244989B2 (en) * | 2005-06-02 | 2007-07-17 | Freescale Semiconductor, Inc. | Semiconductor device and method of manufacture |
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Family Cites Families (1)
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100409093B1 (ko) * | 2001-07-12 | 2003-12-11 | 주식회사 엘리아테크 | 고전압소자 및 그의 메탈 배선 방법 |
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