JP3031294B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
等に適用されるＴｉシリサイドの形成方法に関し、特に
ゲート電極と拡散層間又は隣り合う拡散層間の電気的シ
ョートによる不良を起こさず、安定して良品を提供する
方法に関するものである。
等に適用されるＴｉシリサイドの形成方法に関し、特に
ゲート電極と拡散層間又は隣り合う拡散層間の電気的シ
ョートによる不良を起こさず、安定して良品を提供する
方法に関するものである。
【０００２】
【従来の技術】近年におけるＬＳＩ等の半導体集積回路
の高集積化に伴って、素子の微細化が進められている。
例えば、ソース，ドレイン領域の不純物拡散層が浅く、
かつ低面積化され、また素子間を接続する配線も低幅化
されている。このため、不純物拡散層や配線における電
気抵抗が増大し、素子動作の高速化の障害となってい
る。この様なことから、最近の半導体装置では不純物拡
散層の表面を高融点金属シリサイド化、特にＴｉシリサ
イド化して抵抗の低減を行い、素子動作速度の向上を図
る試みがなされている。
の高集積化に伴って、素子の微細化が進められている。
例えば、ソース，ドレイン領域の不純物拡散層が浅く、
かつ低面積化され、また素子間を接続する配線も低幅化
されている。このため、不純物拡散層や配線における電
気抵抗が増大し、素子動作の高速化の障害となってい
る。この様なことから、最近の半導体装置では不純物拡
散層の表面を高融点金属シリサイド化、特にＴｉシリサ
イド化して抵抗の低減を行い、素子動作速度の向上を図
る試みがなされている。
【０００３】このＴｉシリサイド層の形成には、自己整
合的に形成する方法が、ＵＳＰ−４，８５５，７９８に
よって示されている。Ｔｉシリサイドを自己整合的に形
成する方法を図４及び図５（２（ａ）〜２（ｇ））を用
いで説明する。
合的に形成する方法が、ＵＳＰ−４，８５５，７９８に
よって示されている。Ｔｉシリサイドを自己整合的に形
成する方法を図４及び図５（２（ａ）〜２（ｇ））を用
いで説明する。
【０００４】２（ａ）に示すように半導体基板１上にフ
ィールド酸化膜２、ゲート酸化膜３、ゲート電極４及び
サイドウォール膜５を形成する。露出しているシリコン
基板６は不純物イオンが注入され拡散層領域となる。次
にイオン注入のための保護の酸化膜７を、例えばＣＶＤ
法にて全面に形成した後、不純物イオン８を注入し、拡
散層９を形成する（２（ｂ））。続いて、９００℃以上
の熱処理を行い、拡散層９の活性化を行う（活性化され
た拡散層１４形成）。
ィールド酸化膜２、ゲート酸化膜３、ゲート電極４及び
サイドウォール膜５を形成する。露出しているシリコン
基板６は不純物イオンが注入され拡散層領域となる。次
にイオン注入のための保護の酸化膜７を、例えばＣＶＤ
法にて全面に形成した後、不純物イオン８を注入し、拡
散層９を形成する（２（ｂ））。続いて、９００℃以上
の熱処理を行い、拡散層９の活性化を行う（活性化され
た拡散層１４形成）。
【０００５】その後、保護の酸化膜７を除去し、さらに
Ｔｉスパッタ前に拡散層上の自然酸化膜を除去する（２
（ｃ））。次に、２（ｄ）に示すように全面にＴｉ膜１
１を、例えばスパッタ法にて全面に成膜する。これを７
００℃以下の温度で不活性ガス雰囲気中、例えば窒素雰
囲気中で熱処理し、高抵抗のＴｉＳｉ2であるＣ４９相
のＴｉシリサイド層１２ を形成する（第１シンタ
ー）。この時Ｔｉシリサイド層１２は、ゲート電極４上
及び拡散層９上のみに自己整合的に形成される（２
（ｅ））。
Ｔｉスパッタ前に拡散層上の自然酸化膜を除去する（２
（ｃ））。次に、２（ｄ）に示すように全面にＴｉ膜１
１を、例えばスパッタ法にて全面に成膜する。これを７
００℃以下の温度で不活性ガス雰囲気中、例えば窒素雰
囲気中で熱処理し、高抵抗のＴｉＳｉ2であるＣ４９相
のＴｉシリサイド層１２ を形成する（第１シンタ
ー）。この時Ｔｉシリサイド層１２は、ゲート電極４上
及び拡散層９上のみに自己整合的に形成される（２
（ｅ））。
【０００６】そして、フィールド酸化膜２及びサイドウ
ォール膜５上の未反応のＴｉ膜１１を除去し（２
（ｆ））、さらに８００℃以上で熱処理を行う。この結
果、２（ｇ）に示すような低抵抗のＴｉＳｉ2であるＣ
５４相のＴｉシリサイド層１３ が形成される（第２シ
ンター）。
ォール膜５上の未反応のＴｉ膜１１を除去し（２
（ｆ））、さらに８００℃以上で熱処理を行う。この結
果、２（ｇ）に示すような低抵抗のＴｉＳｉ2であるＣ
５４相のＴｉシリサイド層１３ が形成される（第２シ
ンター）。
【０００７】しかしながら、上記の方法にてＴｉシリサ
イドを形成すると、素子の微細化が進むに従いゲート電
極と拡散層であるソース又はドレイン領域の間のショー
ト、または隣り合う拡散層間でのショート、といった問
題が発生した。このショートは、本来Ｔｉシリサイドが
形成されない領域、つまりゲート電極と拡散層を分離す
るサイドウォール膜上及び拡散層間を分離するフィール
ド酸化膜上へのＴｉシリサイドのせり上がり、又は導電
性物質の形成により発生する。ショートの要因であるＴ
ｉシリサイドのせり上がり、又は導電性物質を除去する
ために、上述した未反応のＴｉのエッチング時間を長く
すると、拡散層のＴｉシリサイドまでエッチングされて
しまい、拡散層抵抗が上昇してしまうという弊害が生じ
た。
イドを形成すると、素子の微細化が進むに従いゲート電
極と拡散層であるソース又はドレイン領域の間のショー
ト、または隣り合う拡散層間でのショート、といった問
題が発生した。このショートは、本来Ｔｉシリサイドが
形成されない領域、つまりゲート電極と拡散層を分離す
るサイドウォール膜上及び拡散層間を分離するフィール
ド酸化膜上へのＴｉシリサイドのせり上がり、又は導電
性物質の形成により発生する。ショートの要因であるＴ
ｉシリサイドのせり上がり、又は導電性物質を除去する
ために、上述した未反応のＴｉのエッチング時間を長く
すると、拡散層のＴｉシリサイドまでエッチングされて
しまい、拡散層抵抗が上昇してしまうという弊害が生じ
た。
【０００８】そこで、このＴｉシリサイドを形成すべき
領域以外へのＴｉシリサイドの拡がりによるせり上がり
を防止する方法がいくつか提案されている。
領域以外へのＴｉシリサイドの拡がりによるせり上がり
を防止する方法がいくつか提案されている。
【０００９】その一つは、特開昭６１−１５０２１６に
示されている。この方法は、シリコン基板上にＴｉ膜を
形成後、４００℃〜６００℃の比較的低温で第一シンタ
ーを行いシリサイド化反応を行い、未反応のＴｉを除去
して、拡散層及びゲート電極上に高抵抗のＴｉシリサイ
ドを形成し、この後８００℃以上の温度で第二シンター
を行って高抵抗Ｔｉシリサイドを低抵抗のＴｉシリサイ
ドに変える方法である。第一シンター温度を低温で行う
ため、Ｔｉシリサイドのせり上がりを防止するという効
果を特徴としている。
示されている。この方法は、シリコン基板上にＴｉ膜を
形成後、４００℃〜６００℃の比較的低温で第一シンタ
ーを行いシリサイド化反応を行い、未反応のＴｉを除去
して、拡散層及びゲート電極上に高抵抗のＴｉシリサイ
ドを形成し、この後８００℃以上の温度で第二シンター
を行って高抵抗Ｔｉシリサイドを低抵抗のＴｉシリサイ
ドに変える方法である。第一シンター温度を低温で行う
ため、Ｔｉシリサイドのせり上がりを防止するという効
果を特徴としている。
【００１０】また、別の方法としては、特開昭５９−１
２６６７２に示されており、その構造を図６に示す。こ
の方法は、サイドウォール膜上のＴｉシリサイドのせり
上がり、または、サイドウォール膜とＴｉ膜との反応を
抑制することを目的として、Ｔｉ膜と反応しにくいＳｉ
Ｎ膜１５でサイドウォールを形成する方法である。
２６６７２に示されており、その構造を図６に示す。こ
の方法は、サイドウォール膜上のＴｉシリサイドのせり
上がり、または、サイドウォール膜とＴｉ膜との反応を
抑制することを目的として、Ｔｉ膜と反応しにくいＳｉ
Ｎ膜１５でサイドウォールを形成する方法である。
【００１１】
【発明が解決しようとする課題】しかしながら、上述し
た方法では以下に示す新たな問題が生じた。第一に示し
た方法では、拡散層またはゲート電極の微細化により、
所望の抵抗が得られないという問題である。これは、第
一シンター温度が低いためＴｉシリサイドの抵抗が高
く、第二シンター後の拡散層の層抵抗が所望の抵抗値以
下にならないというものである。所望の抵抗値以下の拡
散層抵抗にするために、第二シンター温度を上昇させる
と、Ｔｉシリサイドが凝集するという問題が生じてしま
う。このため、第一シンター温度の低温化では、Ｔｉシ
リサイドのせり上がりは抑制できても拡散層の低抵抗化
は達成できない。
た方法では以下に示す新たな問題が生じた。第一に示し
た方法では、拡散層またはゲート電極の微細化により、
所望の抵抗が得られないという問題である。これは、第
一シンター温度が低いためＴｉシリサイドの抵抗が高
く、第二シンター後の拡散層の層抵抗が所望の抵抗値以
下にならないというものである。所望の抵抗値以下の拡
散層抵抗にするために、第二シンター温度を上昇させる
と、Ｔｉシリサイドが凝集するという問題が生じてしま
う。このため、第一シンター温度の低温化では、Ｔｉシ
リサイドのせり上がりは抑制できても拡散層の低抵抗化
は達成できない。
【００１２】また、第二の方法では、ゲート電極と拡散
層間のリークは抑制できるものの隣り合う拡散層間のリ
ークは抑制出来ないという問題がある。
層間のリークは抑制できるものの隣り合う拡散層間のリ
ークは抑制出来ないという問題がある。
【００１３】この様に、従来の技術ではゲート電極と拡
散層間及び隣り合う拡散層間のリークを完全には抑制す
ることが出来ない。
散層間及び隣り合う拡散層間のリークを完全には抑制す
ることが出来ない。
【００１４】そこで、このリークを完全に抑制するため
にＴｉシリサイドのせり上がりの要因を調査した。Ｔｉ
シリサイドのせり上がりの程度がＰ型拡散層の方が悪い
ことから、Ｐ型のイオン注入種に着目した。図７にイオ
ン注入種がＢＦ2 +（質量４９）とＢ+（質量１１）の場
合のＴｉシリサイドのせり上がり具合を示す。ＢＦ
2 +（質量４９）で注入したものではＴｉシリサイドのせ
り上がりが見られるのに対し、Ｂ+（質量１１）ではせ
り上がりは見られない。このことから、Ｔｉシリサイド
のせり上がりは、Ｐ型イオン注入種であるＢＦ2 +（質量
４９）中のＦがフィールド酸化膜及びサイドウォール膜
中に残存し、Ｔｉシリサイド反応時にフィールド酸化膜
上及びサイドウォール膜上にもＴｉシリサイド反応を誘
発してしまうことが判明した。
にＴｉシリサイドのせり上がりの要因を調査した。Ｔｉ
シリサイドのせり上がりの程度がＰ型拡散層の方が悪い
ことから、Ｐ型のイオン注入種に着目した。図７にイオ
ン注入種がＢＦ2 +（質量４９）とＢ+（質量１１）の場
合のＴｉシリサイドのせり上がり具合を示す。ＢＦ
2 +（質量４９）で注入したものではＴｉシリサイドのせ
り上がりが見られるのに対し、Ｂ+（質量１１）ではせ
り上がりは見られない。このことから、Ｔｉシリサイド
のせり上がりは、Ｐ型イオン注入種であるＢＦ2 +（質量
４９）中のＦがフィールド酸化膜及びサイドウォール膜
中に残存し、Ｔｉシリサイド反応時にフィールド酸化膜
上及びサイドウォール膜上にもＴｉシリサイド反応を誘
発してしまうことが判明した。
【００１５】Ｐ型拡散層形成のイオン注入種をＢ+（質
量１１）にて行えば、Ｔｉシリサイドのせり上 がりは
抑制されるが、注入種としてＢ+（質量１１）を用いる
と、浅い拡散層の形成ができず、集積回路の微細化に対
応できない。
量１１）にて行えば、Ｔｉシリサイドのせり上 がりは
抑制されるが、注入種としてＢ+（質量１１）を用いる
と、浅い拡散層の形成ができず、集積回路の微細化に対
応できない。
【００１６】そこで、本発明は以上の問題点を考慮し、
半導体装置の製造等に適用されるＴｉシリサイドの形成
方法に関し、特にゲート電極と拡散層間又は隣り合う拡
散層間の電気的ショートによる不良を起こさず、安定し
て良品を形成する方法を提供することを目的とする。
半導体装置の製造等に適用されるＴｉシリサイドの形成
方法に関し、特にゲート電極と拡散層間又は隣り合う拡
散層間の電気的ショートによる不良を起こさず、安定し
て良品を形成する方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】本発明のＴｉシリサイド
の形成方法は、上述の目的を達成するために提案される
ものである。
の形成方法は、上述の目的を達成するために提案される
ものである。
【００１８】すなわち、本願の第１の発明は、素子分離
領域形成工程と、サイドウォール形成工程と、拡散層形
成工程と、活性化工程と、シリサイド形成工程と、除去
工程とを含む半導体装置の製造方法であって、素子分離
領域形成工程は、半導体基板上にフィールド酸化膜を形
成し素子分離領域を形成する工程であり、サイドウォー
ル形成工程は、半導体基板上に形成されたゲート電極の
側壁に絶縁物によりサイドウォール膜を形成する工程で
あり、拡散層形成工程は、前記ゲート電極をマスクにし
て不純物を半導体基板に導入し拡散層を形成するため
に、前記不純物の元素のフッ化物（イオン注入種）を注
入する工程であり、活性化工程は前記拡散層を熱処理に
より活性化する工程であり、シリサイド形成工程は、半
導体基板の全面にチタンを堆積し、熱処理により前記ゲ
ート電極上及び拡散層上のどちらか―方もしくは両方に
Ｔｉシリサイドを自己整合的に形成する工程であり、除
去工程はシリサイド化されなかったチタンを除去する工
程であり、前記拡散層形成のためのイオン注入から活性
化工程の間に活性化のための熱処理温度よりも低温で熱
処理を行い、前記フィールド酸化膜表層，サイドウォー
ル膜表層，シリコン基板及びシリコン基板とフィールド
酸化膜との界面から、前記イオン注入種から生成したフ
ッ素をアウトガスとして外部へ放出させることを特徴と
する半導体装置の製造方法を提供するものである。
領域形成工程と、サイドウォール形成工程と、拡散層形
成工程と、活性化工程と、シリサイド形成工程と、除去
工程とを含む半導体装置の製造方法であって、素子分離
領域形成工程は、半導体基板上にフィールド酸化膜を形
成し素子分離領域を形成する工程であり、サイドウォー
ル形成工程は、半導体基板上に形成されたゲート電極の
側壁に絶縁物によりサイドウォール膜を形成する工程で
あり、拡散層形成工程は、前記ゲート電極をマスクにし
て不純物を半導体基板に導入し拡散層を形成するため
に、前記不純物の元素のフッ化物（イオン注入種）を注
入する工程であり、活性化工程は前記拡散層を熱処理に
より活性化する工程であり、シリサイド形成工程は、半
導体基板の全面にチタンを堆積し、熱処理により前記ゲ
ート電極上及び拡散層上のどちらか―方もしくは両方に
Ｔｉシリサイドを自己整合的に形成する工程であり、除
去工程はシリサイド化されなかったチタンを除去する工
程であり、前記拡散層形成のためのイオン注入から活性
化工程の間に活性化のための熱処理温度よりも低温で熱
処理を行い、前記フィールド酸化膜表層，サイドウォー
ル膜表層，シリコン基板及びシリコン基板とフィールド
酸化膜との界面から、前記イオン注入種から生成したフ
ッ素をアウトガスとして外部へ放出させることを特徴と
する半導体装置の製造方法を提供するものである。
【００１９】また本願の第２の発明は、前記低温熱処理
が、前記活性化工程と同装置にて連続で行われることを
特徴とする。
が、前記活性化工程と同装置にて連続で行われることを
特徴とする。
【００２０】また、前記拡散層へ注入される前記イオン
注入種がフッ素及びホウ素を含むイオンである。
注入種がフッ素及びホウ素を含むイオンである。
【００２１】また、前記低温熱処理により、フィールド
酸化膜表層、サイドウォール膜表層、シリコーン基板及
びシリコーン基板とフィールド酸化膜との界面の前記フ
ッ素濃度を、１Ｅ２０ａｔｏｍ／ｃｍ3以下にするもの
である。
酸化膜表層、サイドウォール膜表層、シリコーン基板及
びシリコーン基板とフィールド酸化膜との界面の前記フ
ッ素濃度を、１Ｅ２０ａｔｏｍ／ｃｍ3以下にするもの
である。
【００２２】また、前記低温熱処理の温度は、３００℃
から７５０℃である。
から７５０℃である。
【００２３】また、前記低温熱処理の方法は、拡散炉、
ＲＴＰ装置、ホットプレートである。
ＲＴＰ装置、ホットプレートである。
【００２４】拡散層形成工程は、前記ゲート電極をマス
クにして不純物を半導体基板に導入し拡散層を形成する
処理であり、該不純物としては拡散層を形成するもので
あり、イオン注入種が好ましく使用され、特にホウ素を
含むイオン注入種であり、さらにホウ素のフッ化物がイ
オン注入種が好ましい。
クにして不純物を半導体基板に導入し拡散層を形成する
処理であり、該不純物としては拡散層を形成するもので
あり、イオン注入種が好ましく使用され、特にホウ素を
含むイオン注入種であり、さらにホウ素のフッ化物がイ
オン注入種が好ましい。
【００２５】前記拡散層形成のためのイオン注入から活
性化工程の間に低温熱処理を行い、前記フィールド酸化
膜表層、サイドウォール膜表層、シリコン基板及びシリ
コン基板とフィールド酸化膜との界面から、前記イオン
注入種から発生するフッ素を外部へ放出させることを特
徴とする。本発明の好ましい実施態様は、前記低温熱処
理が、前記活性化工程と同装置にて連続で行われること
である。
性化工程の間に低温熱処理を行い、前記フィールド酸化
膜表層、サイドウォール膜表層、シリコン基板及びシリ
コン基板とフィールド酸化膜との界面から、前記イオン
注入種から発生するフッ素を外部へ放出させることを特
徴とする。本発明の好ましい実施態様は、前記低温熱処
理が、前記活性化工程と同装置にて連続で行われること
である。
【００２６】
【作用】本発明においてフッ素を含むイオン注入種を用
いた例で作用を説明する。
いた例で作用を説明する。
【００２７】本発明は、活性化する前に、フィールド酸
化膜表層、サイドウォール膜表層、シリコン基板及びシ
リコン基板とフィールド酸化膜との界面に注入されたフ
ッ素を取り除く工程を導入したことを特徴とする。フッ
素を取り除く理由は、Ｐ型拡散層を形成するために、フ
ィールド酸化膜中、サイドウォール膜中及びシリコン基
板中にイオン注入されたフッ素が、Ｔｉシリサイド形成
工程における第一シンター時に本来形成してはならない
フィールド酸化膜及びサイドウォール膜上に、Ｔｉシリ
サイドのせり上がりを誘発してしまうからである。せり
上がりが発生すると、ゲート電極と拡散層及び隣り合う
拡散層同士とのショートを引き起こしてしまう。そこで
このフッ素を除去し、Ｔｉシリサイドのせり上がりを抑
制しようというものである。
化膜表層、サイドウォール膜表層、シリコン基板及びシ
リコン基板とフィールド酸化膜との界面に注入されたフ
ッ素を取り除く工程を導入したことを特徴とする。フッ
素を取り除く理由は、Ｐ型拡散層を形成するために、フ
ィールド酸化膜中、サイドウォール膜中及びシリコン基
板中にイオン注入されたフッ素が、Ｔｉシリサイド形成
工程における第一シンター時に本来形成してはならない
フィールド酸化膜及びサイドウォール膜上に、Ｔｉシリ
サイドのせり上がりを誘発してしまうからである。せり
上がりが発生すると、ゲート電極と拡散層及び隣り合う
拡散層同士とのショートを引き起こしてしまう。そこで
このフッ素を除去し、Ｔｉシリサイドのせり上がりを抑
制しようというものである。
【００２８】フッ素の除去方法として、活性化する前に
低温熱処理を行うことを特徴とする。 この方法によ
り、Ｔｉシリサイドのせり上がりがなく、リークによる
不良を起こさずに安定して良品を得ることができる。
低温熱処理を行うことを特徴とする。 この方法によ
り、Ｔｉシリサイドのせり上がりがなく、リークによる
不良を起こさずに安定して良品を得ることができる。
【００２９】
【実施例】以下、本発明の具体的な実施例について図面
に従って説明する。
に従って説明する。
【００３０】実施例１ 本実施例は、本願の第１の発明を適用し、図１、図２の
１（ａ）〜１（ｈ）を参照しながら説明する。１（ａ）
に示すようにシリコン基板１上にフィールド酸化膜２、
ゲート酸化膜３、ゲート電極４及びサイドウォール膜５
を形成する。露出しているシリコン基板６は不純物イオ
ンが注入され拡散層領域となる。
１（ａ）〜１（ｈ）を参照しながら説明する。１（ａ）
に示すようにシリコン基板１上にフィールド酸化膜２、
ゲート酸化膜３、ゲート電極４及びサイドウォール膜５
を形成する。露出しているシリコン基板６は不純物イオ
ンが注入され拡散層領域となる。
【００３１】次にイオン注入のための保護の酸化膜７
を、ＣＶＤ法にて全面に形成した後、不純物イオン８を
注入し、拡散層９を形成する（１（ｂ））。ここでは、
Ｐ型拡散層形成に関して示す。Ｐ型不純物として、浅接
合形成が可能なＢＦ2 +（質量４９）イオンを３０Ｋｅ
Ｖ、３Ｅ１５ｃｍ-2の条件で全面に注入する。この時イ
オン注入種の構成元素であるＢ及びＦの濃度のＤｅｐｔ
ｈ Ｐｒｏｆｉｌｅは、注入エネルギーにより決定さ
れ、図８に示すように、Ｂでは約３０ｎｍ付近、Ｆでは
約２５ｎｍ付近でそれぞれ最大濃度を持つ。
を、ＣＶＤ法にて全面に形成した後、不純物イオン８を
注入し、拡散層９を形成する（１（ｂ））。ここでは、
Ｐ型拡散層形成に関して示す。Ｐ型不純物として、浅接
合形成が可能なＢＦ2 +（質量４９）イオンを３０Ｋｅ
Ｖ、３Ｅ１５ｃｍ-2の条件で全面に注入する。この時イ
オン注入種の構成元素であるＢ及びＦの濃度のＤｅｐｔ
ｈ Ｐｒｏｆｉｌｅは、注入エネルギーにより決定さ
れ、図８に示すように、Ｂでは約３０ｎｍ付近、Ｆでは
約２５ｎｍ付近でそれぞれ最大濃度を持つ。
【００３２】次に、拡散炉にて窒素雰囲気中で７００
℃，６０分の熱処理を行う（１（ｃ））。この熱処理時
に、フィールド酸化膜２、サイドウォール膜５、シリコ
ン基板９及びシリコン基板９とフィールド酸化膜２との
界面に存在していたＦ（フッ素）１０がアウトガスとし
て放出され、フィールド酸化膜２、サイドウォール膜
５、シリコン基板１及びシリコン基板１とフィールド酸
化膜との界面のＦ濃度が１Ｅ２０ａｔｏｍ／ｃｍ3以下
となる。
℃，６０分の熱処理を行う（１（ｃ））。この熱処理時
に、フィールド酸化膜２、サイドウォール膜５、シリコ
ン基板９及びシリコン基板９とフィールド酸化膜２との
界面に存在していたＦ（フッ素）１０がアウトガスとし
て放出され、フィールド酸化膜２、サイドウォール膜
５、シリコン基板１及びシリコン基板１とフィールド酸
化膜との界面のＦ濃度が１Ｅ２０ａｔｏｍ／ｃｍ3以下
となる。
【００３３】次に、ランプアニール装置にて１０００
℃，１０秒の熱処理を行い、拡散層の活性化を行う（活
性化された拡散層１４形成）。ここで、不純物イオンの
活性化後に低温熱処理を行うと、ＦはＳｉ等と結合して
しまい、アニールアウトできない。よって活性化熱処理
前に低温熱処理を行うのが効果的である。
℃，１０秒の熱処理を行い、拡散層の活性化を行う（活
性化された拡散層１４形成）。ここで、不純物イオンの
活性化後に低温熱処理を行うと、ＦはＳｉ等と結合して
しまい、アニールアウトできない。よって活性化熱処理
前に低温熱処理を行うのが効果的である。
【００３４】その後、保護の酸化膜７をＲＩＥエッチン
グ装置にて除去し、さらにＴｉスパッタ前に１：１００
ＤＨＦ液で拡散層上及びゲート電極上の自然酸化膜を除
去する（１（ｄ））。
グ装置にて除去し、さらにＴｉスパッタ前に１：１００
ＤＨＦ液で拡散層上及びゲート電極上の自然酸化膜を除
去する（１（ｄ））。
【００３５】次に、１（ｅ）に示すように全面にＴｉ膜
１１をスパッタにより３０ｎｍ成膜する。これをランプ
アニール装置にて７００℃、３０秒の熱処理を行い、高
抵抗のＴｉＳｉ2であるＣ４９相のＴｉシリサイド層１
２を形成する（第１シンタ ー）（１（ｆ））。この時
Ｔｉシリサイド層１２は、ゲート電極３上及び拡散層９
上のみに自己整合的に形成される。
１１をスパッタにより３０ｎｍ成膜する。これをランプ
アニール装置にて７００℃、３０秒の熱処理を行い、高
抵抗のＴｉＳｉ2であるＣ４９相のＴｉシリサイド層１
２を形成する（第１シンタ ー）（１（ｆ））。この時
Ｔｉシリサイド層１２は、ゲート電極３上及び拡散層９
上のみに自己整合的に形成される。
【００３６】そして、フィールド酸化膜２及びサイドウ
ォール膜５上の未反応のＴｉ膜１１をアンモニア過水で
除去する（１（ｇ））。
ォール膜５上の未反応のＴｉ膜１１をアンモニア過水で
除去する（１（ｇ））。
【００３７】この後、さらにランプアニール装置にて８
５０℃，１０秒の熱処理を行う。この結果、１（ｈ）に
示すような低抵抗のＴｉＳｉ2であるＣ５４相のＴｉシ
リ サイド層１３が形成される（第２シンター）。
５０℃，１０秒の熱処理を行う。この結果、１（ｈ）に
示すような低抵抗のＴｉＳｉ2であるＣ５４相のＴｉシ
リ サイド層１３が形成される（第２シンター）。
【００３８】このようにして形成したＴｉシリサイド膜
は、フィールド酸化膜２及びサイドウォール膜５上への
せり上がりは見られず、Ｔｉシリサイドの層抵抗が１０
Ω／□以下の低抵抗となり、素子動作速度の向上が実現
でき、図９に示すように良品率が増加する。
は、フィールド酸化膜２及びサイドウォール膜５上への
せり上がりは見られず、Ｔｉシリサイドの層抵抗が１０
Ω／□以下の低抵抗となり、素子動作速度の向上が実現
でき、図９に示すように良品率が増加する。
【００３９】実施例２ 本実施例は、本願の第２の発明を適用し、図１、図２の
１（ａ）〜１（ｈ）を参照しながら説明する。まず、１
（ａ）に示すように実施例１同様シリコン基板１上にフ
ィールド酸化膜２、ゲート酸化膜３、ゲート電極４及び
サイドウォール膜５を形成する。露出しているシリコン
基板６は不純物イオンが注入され拡散層領域となる。
１（ａ）〜１（ｈ）を参照しながら説明する。まず、１
（ａ）に示すように実施例１同様シリコン基板１上にフ
ィールド酸化膜２、ゲート酸化膜３、ゲート電極４及び
サイドウォール膜５を形成する。露出しているシリコン
基板６は不純物イオンが注入され拡散層領域となる。
【００４０】次にイオン注入のための保護の酸化膜７
を、ＣＶＤ法にて全面に形成した後、不純物イオン８を
注入し、拡散層９を形成する（１（ｂ））。ここでは実
施例１同様、Ｐ型拡散層形成に関して示す。Ｐ型不純物
として、浅接合形成が可能なＢＦ2 +（質量４９）イオン
を３０ＫｅＶ、３Ｅ１５ｃｍ-2の条件で全面に注入す
る。この時イオン注入種Ｂ及びＦの濃度のＤｅｐｔｈ
Ｐｒｏｆｉｌｅは、注入エネルギーにより決定され、図
８に示すように、Ｂでは約３０ｎｍ付近、Ｆでは約２５
ｎｍ付近でそれぞれ最大濃度を持つ。
を、ＣＶＤ法にて全面に形成した後、不純物イオン８を
注入し、拡散層９を形成する（１（ｂ））。ここでは実
施例１同様、Ｐ型拡散層形成に関して示す。Ｐ型不純物
として、浅接合形成が可能なＢＦ2 +（質量４９）イオン
を３０ＫｅＶ、３Ｅ１５ｃｍ-2の条件で全面に注入す
る。この時イオン注入種Ｂ及びＦの濃度のＤｅｐｔｈ
Ｐｒｏｆｉｌｅは、注入エネルギーにより決定され、図
８に示すように、Ｂでは約３０ｎｍ付近、Ｆでは約２５
ｎｍ付近でそれぞれ最大濃度を持つ。
【００４１】次に不純物イオンの活性化として、ランプ
アニール装置にて１０００℃，１０秒の熱処理を行う
が、図３に示すように温度を変化させる。図３のステッ
プａではフィールド酸化膜、サイドウォール膜、シリコ
ン基板及びシリコン基板とフィールド酸化膜との界面か
ら、Ｆがアウトガスとして放出され（１（ｃ））、フィ
ールド酸化膜、サイドウォール膜、シリコン基板及びシ
リコン基板とフィールド酸化膜との界面のＦ濃度が１Ｅ
２０ａｔｏｍ／ｃｍ3以下になる。図３のステ ップｂで
は不純物イオンの活性化を行う（活性化された拡散層１
４形成）。こうすることで、工程及び製造装置を増やす
必要がない。
アニール装置にて１０００℃，１０秒の熱処理を行う
が、図３に示すように温度を変化させる。図３のステッ
プａではフィールド酸化膜、サイドウォール膜、シリコ
ン基板及びシリコン基板とフィールド酸化膜との界面か
ら、Ｆがアウトガスとして放出され（１（ｃ））、フィ
ールド酸化膜、サイドウォール膜、シリコン基板及びシ
リコン基板とフィールド酸化膜との界面のＦ濃度が１Ｅ
２０ａｔｏｍ／ｃｍ3以下になる。図３のステ ップｂで
は不純物イオンの活性化を行う（活性化された拡散層１
４形成）。こうすることで、工程及び製造装置を増やす
必要がない。
【００４２】次に、保護の酸化膜７をＲＩＥエッチング
装置にて除去する（１（ｄ））。その後、Ｔｉスパッタ
前に１：１００ＤＨＦ液で拡散層上及びゲート電極上の
自然酸化膜を除去する。
装置にて除去する（１（ｄ））。その後、Ｔｉスパッタ
前に１：１００ＤＨＦ液で拡散層上及びゲート電極上の
自然酸化膜を除去する。
【００４３】次に、１（ｅ）に示すように全面にＴｉ膜
１１をスパッタにより３０ｎｍ成膜する。これをランプ
アニール装置にて７００℃、３０秒の熱処理を行い、高
抵抗のＴｉＳｉ2であるＣ４９相のＴｉシリサイド層１
２を形成する（第１シンタ ー）（１（ｆ））。この時
Ｔｉシリサイド層１２は、ゲート電極３上及び拡散層９
上のみに自己整合的に形成される。
１１をスパッタにより３０ｎｍ成膜する。これをランプ
アニール装置にて７００℃、３０秒の熱処理を行い、高
抵抗のＴｉＳｉ2であるＣ４９相のＴｉシリサイド層１
２を形成する（第１シンタ ー）（１（ｆ））。この時
Ｔｉシリサイド層１２は、ゲート電極３上及び拡散層９
上のみに自己整合的に形成される。
【００４４】そして、フィールド酸化膜２及びサイドウ
ォール膜５上の未反応のＴｉ膜１１をアンモニア過水で
除去する（１（ｇ））。
ォール膜５上の未反応のＴｉ膜１１をアンモニア過水で
除去する（１（ｇ））。
【００４５】この後、さらにランプアニール装置にて８
５０℃、１０秒の熱処理を行う。この結果、１（ｈ）に
示すような低抵抗のＴｉＳｉ2であるＣ５４相のＴｉシ
リ サイド層１３を形成する（第２シンター）。
５０℃、１０秒の熱処理を行う。この結果、１（ｈ）に
示すような低抵抗のＴｉＳｉ2であるＣ５４相のＴｉシ
リ サイド層１３を形成する（第２シンター）。
【００４６】このようにして形成したＴｉシリサイド膜
は、フィールド酸化膜５及びサイドウォール膜４上への
はい上がりは見られず、Ｔｉシリサイドの層抵抗が１０
Ω／□以下の低抵抗となり、素子動作速度の向上が実現
できる。
は、フィールド酸化膜５及びサイドウォール膜４上への
はい上がりは見られず、Ｔｉシリサイドの層抵抗が１０
Ω／□以下の低抵抗となり、素子動作速度の向上が実現
できる。
【００４７】
【発明の効果】本発明を用いて形成したＴｉシリサイド
は、フィールド酸化膜及びサイドウォール酸化膜のフッ
素濃度を低下させることにより、Ｔｉシリサイドのせり
上がりを抑制し、ゲート電極と拡散層間及び拡散層間の
リークもなく、安定して良品を得ることが達成できる。
は、フィールド酸化膜及びサイドウォール酸化膜のフッ
素濃度を低下させることにより、Ｔｉシリサイドのせり
上がりを抑制し、ゲート電極と拡散層間及び拡散層間の
リークもなく、安定して良品を得ることが達成できる。
【図１】本願の第１及び第２の実施例であるＴｉシリサ
イド形成方法の１適用例をその工程順に従って示す模式
的断面図である。
イド形成方法の１適用例をその工程順に従って示す模式
的断面図である。
【図２】本願の第１及び第２の実施例であるＴｉシリサ
イド形成方法の１適用例をその工程順に従って示す模式
的断面図の図１の続きである。
イド形成方法の１適用例をその工程順に従って示す模式
的断面図の図１の続きである。
【図３】本願の第２の実施例である低温熱処理と活性化
熱処理を同時に行うときの処理温度プロファイルを示し
たもの。
熱処理を同時に行うときの処理温度プロファイルを示し
たもの。
【図４】従来のＴｉシリサイド形成方法の１例をその工
程順に従って示す模式的断面図である。
程順に従って示す模式的断面図である。
【図５】従来のＴｉシリサイド形成方法の１例をその工
程順に従って示す図４の続きの模式的断面図である。
程順に従って示す図４の続きの模式的断面図である。
【図６】従来技術におけるＴｉシリサイド形成後の断面
構造の１例。
構造の１例。
【図７】図６で示される形状の半導体装置の斜め上方か
ら見たＳＥＭ写真であり、基板上に形成された微細パタ
ーンを示し、Ｔｉシリサイドのせり上がりを示すもの
で、注入される不純物イオンによってせり上がりの程度
が異なることを示すものである。（ａ）は注入種として
Ｂ+（質量１１）、（ｂ）は注入種としてＢＦ2+（質量
４９）を使用した場合である。
ら見たＳＥＭ写真であり、基板上に形成された微細パタ
ーンを示し、Ｔｉシリサイドのせり上がりを示すもの
で、注入される不純物イオンによってせり上がりの程度
が異なることを示すものである。（ａ）は注入種として
Ｂ+（質量１１）、（ｂ）は注入種としてＢＦ2+（質量
４９）を使用した場合である。
【図８】Ｐ型イオン注入種であるＢＦ2 +（質量４９）の
Ｂ及びＦの濃度のＤｅｐｔｈＰｒｏｆｉｌｅを示すグラ
フである。
Ｂ及びＦの濃度のＤｅｐｔｈＰｒｏｆｉｌｅを示すグラ
フである。
【図９】実施例１を行ったときの良品率とフッ素濃度と
の関係を示す図である。
の関係を示す図である。
１ シリコン基板 ２ フィールド酸化膜３ゲート酸化膜 ４ ゲート電極 ５ サイドウォール膜 ６ 拡散層が形成される領域 ７ 保護の酸化膜 ８ 不純物イオン ９ 拡散層 １０ アニールアウトされるフッ素 １１ チタン膜 １２ ＴｉＳｉ2 Ｃ４９相 １３ ＴｉＳｉ2 Ｃ５４相 １４ 活性化された拡散層 １５ ＳｉＮサイドウォール膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/78
Claims (6)
- 【請求項１】 素子分離領域形成工程と、サイドウォー
ル形成工程と、拡散層形成工程と、活性化工程と、シリ
サイド形成工程と、除去工程とを含む半導体装置の製造
方法であって、 素子分離領域形成工程は、半導体基板上にフィールド酸
化膜を形成し素子分離領域を形成する工程であり、 サイドウォール形成工程は、半導体基板上に形成された
ゲート電極の側壁に絶縁物によりサイドウォール膜を形
成する工程であり、 拡散層形成工程は、前記ゲート電極をマスクにして不純
物を半導体基板に導入し拡散層を形成するために、前記
不純物の元素のフッ化物（イオン注入種）を注入する工
程であり、 活性化工程は前記拡散層を熱処理により活性化する工程
であり、 シリサイド形成工程は、半導体基板の全面にチタンを堆
積し、熱処理により前記ゲート電極上及び拡散層上のど
ちらか―方もしくは両方にＴｉシリサイドを自己整合的
に形成する工程であり、 除去工程はシリサイド化されなかったチタンを除去する
工程であり、 前記拡散層形成のためのイオン注入から活性化工程の間
に活性化のための熱処理温度よりも低温で熱処理を行
い、前記フィールド酸化膜表層，サイドウォール膜表
層，シリコン基板及びシリコン基板とフィールド酸化膜
との界面から、前記イオン注入種から生成したフッ素を
アウトガスとして外部へ放出させることを特徴とする半
導体装置の製造方法。 - 【請求項２】 前記低温熱処理が、前記活性化工程と同
装置にて連続で行われることを特徴とする請求項１記載
の半導体装置の製造方法。 - 【請求項３】 前記拡散層へ注入される前記イオン注入
種がフッ素及びほう素含むイオンであることを特徴とす
る請求項１記載の半導体装置の製造方法。 - 【請求項４】 前記低温熱処理により、フィールド酸化
膜表層、サイドウォール膜表層、シリコーン基板及びシ
リコーン基板とフィールド酸化膜との界面の前記フッ素
濃度を、１Ｅ２０ａｔｏｍ／ｃｍ3以下にすることを特
徴とする請求項１記載の半導体装置の製造方法。 - 【請求項５】 前記低温熱処理の温度が、３００℃から
７５０℃であることを特徴とする、請求項１記載の半導
体装置の製造方法。 - 【請求項６】 前記低温熱処理の方法が、拡散炉，ＲＴ
Ｐ装置，ホットプレートであることを特徴とする請求項
１記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9149733A JP3031294B2 (ja) | 1997-06-06 | 1997-06-06 | 半導体装置の製造方法 |
| US09/089,666 US6133122A (en) | 1997-06-06 | 1998-06-03 | Method of fabricating semiconductor device for preventing rising-up of siliside |
| CN98102063A CN1118863C (zh) | 1997-06-06 | 1998-06-05 | 防止硅化物滋长的半导体器件制造方法 |
| KR1019980020918A KR100294959B1 (ko) | 1997-06-06 | 1998-06-05 | 실리사이드의상승을방지하기위한반도체장치제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9149733A JP3031294B2 (ja) | 1997-06-06 | 1997-06-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10340866A JPH10340866A (ja) | 1998-12-22 |
| JP3031294B2 true JP3031294B2 (ja) | 2000-04-10 |
Family
ID=15481633
Family Applications (1)
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