JP3317220B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3317220B2 JP3317220B2 JP33386497A JP33386497A JP3317220B2 JP 3317220 B2 JP3317220 B2 JP 3317220B2 JP 33386497 A JP33386497 A JP 33386497A JP 33386497 A JP33386497 A JP 33386497A JP 3317220 B2 JP3317220 B2 JP 3317220B2
- Authority
- JP
- Japan
- Prior art keywords
- heat treatment
- impurity
- junction
- doping
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関するものであり、特に浅い不純物層を形成する方
法に関する。
法に関するものであり、特に浅い不純物層を形成する方
法に関する。
【０００２】
【従来の技術】近年ＬＳＩの微細化に伴って半導体基板
に形成される不純物領域の深さも徐々に浅くなってきて
いる。そのような構造が求められる半導体装置として、
以下ではトランジスタを例に挙げて、従来の半導体装置
の製造方法について図２を参照しながら説明する。
に形成される不純物領域の深さも徐々に浅くなってきて
いる。そのような構造が求められる半導体装置として、
以下ではトランジスタを例に挙げて、従来の半導体装置
の製造方法について図２を参照しながら説明する。
【０００３】まず、半導体基板であるシリコン単結晶基
板１００に例えば熱的酸化、窒化、ＣＶＤ法等によって
絶縁膜１１０を形成する。続いてＣＶＤ法やＰＶＤ法を
用いて半導体膜や金属膜を形成する。半導体膜の場合
は、例えばシリコン多結晶やアモルファスシリコンの膜
を形成し、金属膜の場合は、例えばリンやボロンを半導
体膜にドーピングすることによって電気的導電性を持た
せたものを形成する。次に、フォトリソグラフィ法を用
いて微細なパターンを形成した後、半導体膜または金属
膜をドライエッチング法等でエッチングし、微細加工を
施す。これによって半導体基板１００上に絶縁膜１１０
を介して半導体や金属等の導電膜の残存した部分１２０
（具体的にはゲート電極となる）と、既にエッチングに
よって除去された部分１３０とが形成される。なお、シ
リコン基板には通常電気的分離領域１４０が形成されて
いる（図２（ａ））。
板１００に例えば熱的酸化、窒化、ＣＶＤ法等によって
絶縁膜１１０を形成する。続いてＣＶＤ法やＰＶＤ法を
用いて半導体膜や金属膜を形成する。半導体膜の場合
は、例えばシリコン多結晶やアモルファスシリコンの膜
を形成し、金属膜の場合は、例えばリンやボロンを半導
体膜にドーピングすることによって電気的導電性を持た
せたものを形成する。次に、フォトリソグラフィ法を用
いて微細なパターンを形成した後、半導体膜または金属
膜をドライエッチング法等でエッチングし、微細加工を
施す。これによって半導体基板１００上に絶縁膜１１０
を介して半導体や金属等の導電膜の残存した部分１２０
（具体的にはゲート電極となる）と、既にエッチングに
よって除去された部分１３０とが形成される。なお、シ
リコン基板には通常電気的分離領域１４０が形成されて
いる（図２（ａ））。
【０００４】次に上記の状態で、浅い接合を有する第１
の接合を形成すべく、導電膜残存部分１２０をマスクと
して不純物を導入する。シリコン基板の場合は、例えば
Ｎ型にドーピングするために砒素を、Ｐ型にドーピング
するためにボロンを使用する。ここではＰ型のボロンを
用いて説明することとする。例えば、０．２５ミクロン
のＭＯＳトランジスタを形成する場合、ここで必要とさ
れるドーピングの深さは１２０ｎｍ程度である。そのた
めにはイオン注入法またはプラズマ注入法を用いてボロ
ンの有効エネルギーを１０ｋｅＶ程度でドーピングを行
い、引き続き電気的活性化の為に熱処理を行う必要があ
る。具体的には、イオン注入法やプラズマ注入（ドーピ
ング）法で１０ｋｅＶのエネルギーでボロンを１×１０
14（atoms／cm2）のドーズ量導入し第１の不純物ドーピ
ング層１４５を形成する（図２（ｂ））。
の接合を形成すべく、導電膜残存部分１２０をマスクと
して不純物を導入する。シリコン基板の場合は、例えば
Ｎ型にドーピングするために砒素を、Ｐ型にドーピング
するためにボロンを使用する。ここではＰ型のボロンを
用いて説明することとする。例えば、０．２５ミクロン
のＭＯＳトランジスタを形成する場合、ここで必要とさ
れるドーピングの深さは１２０ｎｍ程度である。そのた
めにはイオン注入法またはプラズマ注入法を用いてボロ
ンの有効エネルギーを１０ｋｅＶ程度でドーピングを行
い、引き続き電気的活性化の為に熱処理を行う必要があ
る。具体的には、イオン注入法やプラズマ注入（ドーピ
ング）法で１０ｋｅＶのエネルギーでボロンを１×１０
14（atoms／cm2）のドーズ量導入し第１の不純物ドーピ
ング層１４５を形成する（図２（ｂ））。
【０００５】その後、更に深い接合を有する第２の接合
を形成すべく、不純物を導入する。具体的には、まずＣ
ＶＤ法によって絶縁膜を形成する。この絶縁膜は、残存
の導電膜をＭＯＳトランジスタのゲート電極として使用
する場合に、選択的ドーピングによる電極形成の為のス
ペーサとして利用される。具体的には堆積した絶縁膜を
プラズマでエッチバックして導電膜側壁に残存する膜を
スペーサ１７０として利用する（図２（ｃ））。然る
後、イオン注入またはプラズマ注入（ドーピング）によ
って不純物、例えばボロンを３０ｋｅＶでドーズは１×
１０16（atoms／cm2）のドーズ量注入し、最後に１００
０℃で１０秒間のアニールを行なう。この様にして作ら
れた接合が、浅い接合である第１の接合１７５と深い接
合である第２の接合１８０である（図２（ｄ））。
を形成すべく、不純物を導入する。具体的には、まずＣ
ＶＤ法によって絶縁膜を形成する。この絶縁膜は、残存
の導電膜をＭＯＳトランジスタのゲート電極として使用
する場合に、選択的ドーピングによる電極形成の為のス
ペーサとして利用される。具体的には堆積した絶縁膜を
プラズマでエッチバックして導電膜側壁に残存する膜を
スペーサ１７０として利用する（図２（ｃ））。然る
後、イオン注入またはプラズマ注入（ドーピング）によ
って不純物、例えばボロンを３０ｋｅＶでドーズは１×
１０16（atoms／cm2）のドーズ量注入し、最後に１００
０℃で１０秒間のアニールを行なう。この様にして作ら
れた接合が、浅い接合である第１の接合１７５と深い接
合である第２の接合１８０である（図２（ｄ））。
【０００６】
【発明が解決しようとする課題】上記したように、従来
の半導体装置の製造方法では、浅い接合と深い接合とを
有する半導体装置においては、各々の接合を形成するた
めの不純物導入を行った後の熱処理で、同時に上記の不
純物の活性化を行っている。すなわち、深い接合である
ソース・ドレイン領域と浅い接合であるソース・ドレイ
ン拡張部とを同時に活性化しているわけである。
の半導体装置の製造方法では、浅い接合と深い接合とを
有する半導体装置においては、各々の接合を形成するた
めの不純物導入を行った後の熱処理で、同時に上記の不
純物の活性化を行っている。すなわち、深い接合である
ソース・ドレイン領域と浅い接合であるソース・ドレイ
ン拡張部とを同時に活性化しているわけである。
【０００７】半導体装置の微細化と特性の向上が今後さ
らに進むと、ソースとドレインの拡張部の拡散層の接合
深さが極めて浅くなり、さらに熱処理は高速化、低温化
かつ短時間化し、ゲート電極側壁のスペーサーの下部の
不純物のドーピングによる欠陥の回復が困難になること
を本発明者は見いだした。もし上記のような問題点が発
生すると、結果として信頼性が劣化する、接合リーク電
流が増大する、ドレイン電流値が低下するなどの特性劣
化の問題が起こる。
らに進むと、ソースとドレインの拡張部の拡散層の接合
深さが極めて浅くなり、さらに熱処理は高速化、低温化
かつ短時間化し、ゲート電極側壁のスペーサーの下部の
不純物のドーピングによる欠陥の回復が困難になること
を本発明者は見いだした。もし上記のような問題点が発
生すると、結果として信頼性が劣化する、接合リーク電
流が増大する、ドレイン電流値が低下するなどの特性劣
化の問題が起こる。
【０００８】そこで本発明は上記課題に鑑み、浅い接合
を有する半導体装置においても、不純物領域を形成すべ
くドーピングを行った際に発生した欠陥の回復を容易に
行えることの可能な半導体装置の製造方法を提供するこ
とを主たる目的とする。
を有する半導体装置においても、不純物領域を形成すべ
くドーピングを行った際に発生した欠陥の回復を容易に
行えることの可能な半導体装置の製造方法を提供するこ
とを主たる目的とする。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに本発明の半導体装置の製造方法は、半導体基板上に
ゲート電極を形成する第１の工程と、前記ゲート電極を
マスクとして第１の不純物を導入する第２の工程と、前
記第２の工程の後、前記第２の工程において前記半導体
基板に発生した欠陥の回復のための第１の熱処理を行う
第３の工程と、第３の工程の後、前記ゲート電極側面に
サイドスペーサーを形成する第４の工程と、前記ゲート
電極及び前記サイドスペーサーをマスクとして第２の不
純部を導入する第５の工程と、前記第５の工程の後、前
記第１の不純物及び第２の不純物の活性化のための第２
の熱処理を行う第６の工程とを有する構成となってい
る。
めに本発明の半導体装置の製造方法は、半導体基板上に
ゲート電極を形成する第１の工程と、前記ゲート電極を
マスクとして第１の不純物を導入する第２の工程と、前
記第２の工程の後、前記第２の工程において前記半導体
基板に発生した欠陥の回復のための第１の熱処理を行う
第３の工程と、第３の工程の後、前記ゲート電極側面に
サイドスペーサーを形成する第４の工程と、前記ゲート
電極及び前記サイドスペーサーをマスクとして第２の不
純部を導入する第５の工程と、前記第５の工程の後、前
記第１の不純物及び第２の不純物の活性化のための第２
の熱処理を行う第６の工程とを有する構成となってい
る。
【００１０】この構成によれば、サイドスペーサーが形
成されていない状態で熱処理を行うため、第１の不純物
導入の際に発生した欠陥を容易に除去することができ
る。
成されていない状態で熱処理を行うため、第１の不純物
導入の際に発生した欠陥を容易に除去することができ
る。
【００１１】また本発明は、上記の構成において、第１
の熱処理の温度が第２の熱処理よりも低温であったり、
第１の熱処理がラピッドサーマルアニーリングによる熱
処理であることが好ましい。
の熱処理の温度が第２の熱処理よりも低温であったり、
第１の熱処理がラピッドサーマルアニーリングによる熱
処理であることが好ましい。
【００１２】
【発明の実施の形態】本発明者は、上記した図２に示す
浅い接合領域の欠陥の回復が十分に行えない理由は、活
性化を目的とする熱処理を行う際に、浅い接合となる領
域の上部に絶縁膜パターンであるサイドスペーサーが存
在し、このサイドスペーサーが欠陥が回復する逃げ場
（欠陥が抜ける）をなくしているためであることを見い
だした。
浅い接合領域の欠陥の回復が十分に行えない理由は、活
性化を目的とする熱処理を行う際に、浅い接合となる領
域の上部に絶縁膜パターンであるサイドスペーサーが存
在し、このサイドスペーサーが欠陥が回復する逃げ場
（欠陥が抜ける）をなくしているためであることを見い
だした。
【００１３】そこで、本発明者は、浅い接合を形成する
ための不純物のドーピングを行った後で、かつ、サイド
スペーサーを形成する前に欠陥回復のための熱処理を行
うことで上記の問題点を解決することを考えた。
ための不純物のドーピングを行った後で、かつ、サイド
スペーサーを形成する前に欠陥回復のための熱処理を行
うことで上記の問題点を解決することを考えた。
【００１４】以下、図１を参照しながら、本発明の実施
の形態における半導体装置の製造方法について詳細に説
明する。なお、以下では、浅い接合を有するＭＯＳトラ
ンジスタを例にして説明を行うが、本発明は、浅い接合
を有し、その上に絶縁膜等の何らかの膜がその後に形成
されるという領域を有する半導体装置の製造方法に適用
することができる。
の形態における半導体装置の製造方法について詳細に説
明する。なお、以下では、浅い接合を有するＭＯＳトラ
ンジスタを例にして説明を行うが、本発明は、浅い接合
を有し、その上に絶縁膜等の何らかの膜がその後に形成
されるという領域を有する半導体装置の製造方法に適用
することができる。
【００１５】まず、半導体基板としてのシリコン単結晶
基板１００に例えば熱的酸化、窒化、ＣＶＤ法等によっ
て絶縁膜１１０（具体的にはシリコン酸化膜）を形成す
る。続いて、ＣＶＤ法やＰＶＤ法で半導体膜や金属膜を
形成する。半導体膜の場合は例えばシリコン多結晶やア
モルファスシリコン、金属膜の場合はリンやボロンをド
ーピングすることによって電気的導電性を持たせたもの
を形成する。なお、その際のキャリア濃度は１×１０19
〜１×１０21の範囲で制御することが望ましい。続い
て、フォトリソグラフィ法等で微細なパターンを形成し
た後、半導体膜や金属膜をドライエッチング法等でエッ
チングし、微細加工を施すことにより、半導体基板上に
絶縁膜を介して半導体や金属等の導電膜の残存した部分
１２０（具体的には、ＭＯＳトランジスタのゲート電極
となる）と、既にエッチングによって除去された部分１
３０とが形成される。又、シリコン基板には電気的分離
領域１４０が形成されていても良い（図１（ａ））。
基板１００に例えば熱的酸化、窒化、ＣＶＤ法等によっ
て絶縁膜１１０（具体的にはシリコン酸化膜）を形成す
る。続いて、ＣＶＤ法やＰＶＤ法で半導体膜や金属膜を
形成する。半導体膜の場合は例えばシリコン多結晶やア
モルファスシリコン、金属膜の場合はリンやボロンをド
ーピングすることによって電気的導電性を持たせたもの
を形成する。なお、その際のキャリア濃度は１×１０19
〜１×１０21の範囲で制御することが望ましい。続い
て、フォトリソグラフィ法等で微細なパターンを形成し
た後、半導体膜や金属膜をドライエッチング法等でエッ
チングし、微細加工を施すことにより、半導体基板上に
絶縁膜を介して半導体や金属等の導電膜の残存した部分
１２０（具体的には、ＭＯＳトランジスタのゲート電極
となる）と、既にエッチングによって除去された部分１
３０とが形成される。又、シリコン基板には電気的分離
領域１４０が形成されていても良い（図１（ａ））。
【００１６】次にこの状態で、浅い接合を形成するため
の第１の不純物の導入を行う。そのためにはエネルギー
粒子を用いたドーピング方法、イオン注入法やプラズマ
注入法を用いて行う。そして、引き続き、電気的活性化
の際に不要な熱拡散を抑えて十分浅いプロファイルを維
持する様、熱処理を行う。そこで、イオン注入法やプラ
ズマ注入（ドーピング）法で導入した不純物を、続いて
ラピッドサーマルアニーリングプロセスを用いて第１の
アニールを行う。この熱処理によって、エネルギー粒子
の導入（浅い接合を形成するための不純物のドーピン
グ）によって受けた半導体基板の格子欠陥をほぼ回復さ
せようとするわけである。上記のようにして形成された
接合が格子欠陥の少ない第１の接合１７７である（図１
（ｂ））。なお、この時、上記の第１のアニールによっ
て導入された第１の不純物が完全に活性化される必要性
はない。というは、第１のアニールは第１の不純物の導
入によって発生した欠陥の回復を目的とするものである
からである。
の第１の不純物の導入を行う。そのためにはエネルギー
粒子を用いたドーピング方法、イオン注入法やプラズマ
注入法を用いて行う。そして、引き続き、電気的活性化
の際に不要な熱拡散を抑えて十分浅いプロファイルを維
持する様、熱処理を行う。そこで、イオン注入法やプラ
ズマ注入（ドーピング）法で導入した不純物を、続いて
ラピッドサーマルアニーリングプロセスを用いて第１の
アニールを行う。この熱処理によって、エネルギー粒子
の導入（浅い接合を形成するための不純物のドーピン
グ）によって受けた半導体基板の格子欠陥をほぼ回復さ
せようとするわけである。上記のようにして形成された
接合が格子欠陥の少ない第１の接合１７７である（図１
（ｂ））。なお、この時、上記の第１のアニールによっ
て導入された第１の不純物が完全に活性化される必要性
はない。というは、第１のアニールは第１の不純物の導
入によって発生した欠陥の回復を目的とするものである
からである。
【００１７】より具体的に上記の工程について説明を行
うと、シリコン基板の場合は例えばＮ型にドーピングす
るために砒素を、Ｐ型にドーピングするためにボロンを
使用する。ここではＰ型のボロン（ガスとしては例えば
Ｂ10Ｈ14を用いる）を用いて説明を行う。半導体装置製
造時のプロセスを想定すると、例えば、０．１５ミクロ
ンのＭＯＳデバイスを形成する場合、ここで必要とされ
るドーピングの深さは８０ｎｍ程度である。そのために
はエネルギー粒子を用いたドーピング方法、イオン注入
法やプラズマ注入法を用いてボロンの有効エネルギー２
ｋｅＶ程度でドーピングを行う必要があり、引き続く電
気的活性化の際に不要な熱拡散を抑えて十分浅いプロフ
ァイルを維持する様、熱処理を行う必要がある。そこ
で、イオン注入法やプラズマ注入（ドーピング）法で１
０ｋｅＶ未満のエネルギー、例えば２ｋｅＶのエネルギ
ーでボロンを１×１０13〜１×１０16（atoms／cm2）の
範囲で例えば、約１×１０14（atoms／cm2）導入する。
続いて所謂ラピッドサーマルプロセスを用いて１秒から
１分例えば、８００℃で２０秒間第１のアニールを行
う。この熱処理によって、エネルギー粒子の導入によっ
て受けたシリコン単結晶の格子欠陥をほぼ回復させるこ
とができる。
うと、シリコン基板の場合は例えばＮ型にドーピングす
るために砒素を、Ｐ型にドーピングするためにボロンを
使用する。ここではＰ型のボロン（ガスとしては例えば
Ｂ10Ｈ14を用いる）を用いて説明を行う。半導体装置製
造時のプロセスを想定すると、例えば、０．１５ミクロ
ンのＭＯＳデバイスを形成する場合、ここで必要とされ
るドーピングの深さは８０ｎｍ程度である。そのために
はエネルギー粒子を用いたドーピング方法、イオン注入
法やプラズマ注入法を用いてボロンの有効エネルギー２
ｋｅＶ程度でドーピングを行う必要があり、引き続く電
気的活性化の際に不要な熱拡散を抑えて十分浅いプロフ
ァイルを維持する様、熱処理を行う必要がある。そこ
で、イオン注入法やプラズマ注入（ドーピング）法で１
０ｋｅＶ未満のエネルギー、例えば２ｋｅＶのエネルギ
ーでボロンを１×１０13〜１×１０16（atoms／cm2）の
範囲で例えば、約１×１０14（atoms／cm2）導入する。
続いて所謂ラピッドサーマルプロセスを用いて１秒から
１分例えば、８００℃で２０秒間第１のアニールを行
う。この熱処理によって、エネルギー粒子の導入によっ
て受けたシリコン単結晶の格子欠陥をほぼ回復させるこ
とができる。
【００１８】次にこの状態で、深い接合を形成するため
の第２の不純物の導入を行う。具体的には、まず、ＣＶ
Ｄ法によって絶縁膜を形成する。この目的は残存の導電
膜をＭＯＳトランジスタのゲート電極として使用する場
合に、選択的ドーピングによる電極形成の為にスペーサ
として絶縁膜を利用するわけである。具体的には堆積し
た絶縁膜をプラズマでエッチバックして導電膜側壁に残
存する膜をスペーサ１７０として形成する（図１
（ｃ））。その後、図１（ｄ）に示すように、イオン注
入またはプラズマ注入（ドーピング）によって不純物例
えばボロンを２ｋｅＶ以上のエネルギー例えば１０ｋｅ
Ｖでドーズは１×１０14〜１×１０17（atoms／cm2）の
範囲で例えば１×１０16（atoms／cm2）注入して、後に
例えば１０００℃で１０秒間第２のアニールを行なう。
この熱処理により形成されら接合が第２の接合１８０で
あり、この第２のアニールによって、第１の不純物及び
第２の不純物の完全な活性化が行われる。
の第２の不純物の導入を行う。具体的には、まず、ＣＶ
Ｄ法によって絶縁膜を形成する。この目的は残存の導電
膜をＭＯＳトランジスタのゲート電極として使用する場
合に、選択的ドーピングによる電極形成の為にスペーサ
として絶縁膜を利用するわけである。具体的には堆積し
た絶縁膜をプラズマでエッチバックして導電膜側壁に残
存する膜をスペーサ１７０として形成する（図１
（ｃ））。その後、図１（ｄ）に示すように、イオン注
入またはプラズマ注入（ドーピング）によって不純物例
えばボロンを２ｋｅＶ以上のエネルギー例えば１０ｋｅ
Ｖでドーズは１×１０14〜１×１０17（atoms／cm2）の
範囲で例えば１×１０16（atoms／cm2）注入して、後に
例えば１０００℃で１０秒間第２のアニールを行なう。
この熱処理により形成されら接合が第２の接合１８０で
あり、この第２のアニールによって、第１の不純物及び
第２の不純物の完全な活性化が行われる。
【００１９】以上のように本発明によれば、浅い接合を
形成するための不純物導入を行い、その後この領域の上
に絶縁膜パターンが形成される前に熱処理を行うことに
より、上記の不純物導入の際に発生した欠陥を容易に逃
がすことができる。この時の熱処理は、導入された不純
物が十分に活性化されるように行うのは好ましくない。
というのは、もし不純物の活性化を十分行えるような熱
処理を行うと、欠陥によって導入された不純物の増速拡
散が発生し、浅い接合を形成しにくくなるからである。
従って、この熱処理は、あくまでも浅い接合を形成すべ
く不純物が導入された領域の欠陥の回復を目的とする熱
処理であることが好ましい。そのような場合には、例え
ば上記の第１のアニール（熱処理）の温度が第２のアニ
ール（熱処理）の温度より低くしてやればよい。なお、
上記の実施の形態では、第１の熱処理はラピッドサーマ
ルアニーリングにより行ったが、通常の熱処理では、不
純物が必要以上に拡散してしまう可能性があるため、本
発明は、第１の熱処理をラピッドサーマルアニーリング
により行うことが好ましい。
形成するための不純物導入を行い、その後この領域の上
に絶縁膜パターンが形成される前に熱処理を行うことに
より、上記の不純物導入の際に発生した欠陥を容易に逃
がすことができる。この時の熱処理は、導入された不純
物が十分に活性化されるように行うのは好ましくない。
というのは、もし不純物の活性化を十分行えるような熱
処理を行うと、欠陥によって導入された不純物の増速拡
散が発生し、浅い接合を形成しにくくなるからである。
従って、この熱処理は、あくまでも浅い接合を形成すべ
く不純物が導入された領域の欠陥の回復を目的とする熱
処理であることが好ましい。そのような場合には、例え
ば上記の第１のアニール（熱処理）の温度が第２のアニ
ール（熱処理）の温度より低くしてやればよい。なお、
上記の実施の形態では、第１の熱処理はラピッドサーマ
ルアニーリングにより行ったが、通常の熱処理では、不
純物が必要以上に拡散してしまう可能性があるため、本
発明は、第１の熱処理をラピッドサーマルアニーリング
により行うことが好ましい。
【００２０】なお、上記の例では、ボロンを不純物とし
て例に挙げたが、不純物としてＡｓを用いる場合は１０
ｋＶ以下で、Ｓｂを用いる場合は２０ｋＶ以下で第１の
不純物導入を行うことが好ましい。
て例に挙げたが、不純物としてＡｓを用いる場合は１０
ｋＶ以下で、Ｓｂを用いる場合は２０ｋＶ以下で第１の
不純物導入を行うことが好ましい。
【００２１】
【発明の効果】本発明により、第１の不純物導入の直後
に比較的低温で格子欠陥の除去回復を行なうことによっ
て、続く高温での電気的活性化時に格子欠陥が原因とな
る高速の拡散を防止することができ、極めて浅い接合を
高濃度に形成することができる。
に比較的低温で格子欠陥の除去回復を行なうことによっ
て、続く高温での電気的活性化時に格子欠陥が原因とな
る高速の拡散を防止することができ、極めて浅い接合を
高濃度に形成することができる。
【図１】本発明の実施の形態における半導体装置の製造
工程断面図
工程断面図
【図２】従来の半導体装置の製造工程断面図
１００ シリコン基板 １２０ 導電膜残存部分 １３０ 導電膜除去部分 １４０ 分離領域 １４５ 第１の不純物ドーピング層 １７０ サイドスペーサー １７５ 第１の接合（浅い接合） １７７ 格子欠陥の少ない第１の接合 １８０ 第２の接合（深い接合） ５００ 半導体基板
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336
Claims (2)
- 【請求項１】半導体基板上にゲート電極を形成する第１
の工程と、前記ゲート電極をマスクとして第１の不純物
を導入する第２の工程と、前記第２の工程の後、前記第
２の工程において前記半導体基板に発生した欠陥の回復
のため、前記第１の不純物が完全には活性化されない条
件で、ラピッドサーマルプロセスを用いて第１の熱処理
を行う第３の工程と、前記第３の工程の後、前記ゲート
電極側面にサイドスペーサーを形成する第４の工程と、
前記ゲート電極及び前記サイドスペーサーをマスクとし
て第２の不純物を導入する第５の工程と、前記第５の工
程の後、前記第１の不純物及び第２の不純物の活性化の
ための第２の熱処理を行う第６の工程とを有する半導体
装置の製造方法。 - 【請求項２】第１の熱処理の温度が第２の熱処理の温度
よりも低温であることを特徴とする請求項１に記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33386497A JP3317220B2 (ja) | 1997-12-04 | 1997-12-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33386497A JP3317220B2 (ja) | 1997-12-04 | 1997-12-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11168209A JPH11168209A (ja) | 1999-06-22 |
| JP3317220B2 true JP3317220B2 (ja) | 2002-08-26 |
Family
ID=18270806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33386497A Expired - Fee Related JP3317220B2 (ja) | 1997-12-04 | 1997-12-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3317220B2 (ja) |
-
1997
- 1997-12-04 JP JP33386497A patent/JP3317220B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11168209A (ja) | 1999-06-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100326694B1 (ko) | 측면 방향 게터링을 이용한 반도체 장치 제조 방법 | |
| EP0138978B1 (en) | Method of manufacturing a semiconductor device having small dimensions | |
| EP0118513B1 (en) | Process for forming a cmos structure | |
| JP2001516154A (ja) | 個別に最適化されたｎチャネルおよびｐチャネルトランジスタ性能のための除去可能なサイドウォールスペーサを用いるｃｍｏｓプロセス | |
| WO1982003945A1 (en) | Process for manufacturing cmos semiconductor devices | |
| KR0129125B1 (ko) | 반도체 소자의 ldd mosfet 제조방법 | |
| WO1995006328A1 (en) | Self-aligned cmos process | |
| JP3122403B2 (ja) | 半導体素子及びその製造方法 | |
| JP3545526B2 (ja) | 半導体装置の製造方法 | |
| EP0459398B1 (en) | Manufacturing method of a channel in MOS semiconductor devices | |
| US5453389A (en) | Defect-free bipolar process | |
| JP3317220B2 (ja) | 半導体装置の製造方法 | |
| JP3371875B2 (ja) | 半導体装置の製造方法 | |
| JP2005294341A (ja) | 半導体装置の製造方法 | |
| JP3207551B2 (ja) | 半導体装置の製造方法 | |
| JP3311082B2 (ja) | 半導体装置の製造方法 | |
| US6242295B1 (en) | Method of fabricating a shallow doped region for a shallow junction transistor | |
| JPH1098004A (ja) | 半導体装置およびその製造方法 | |
| JP2563798B2 (ja) | 半導体装置の製造方法 | |
| JP3224432B2 (ja) | 半導体装置の製造方法 | |
| JP3244066B2 (ja) | 半導体装置の製造方法 | |
| JPH0595000A (ja) | 半導体装置の製造方法 | |
| JP2689966B2 (ja) | 半導体装置の製造方法 | |
| JPH06224380A (ja) | 半導体装置の製造方法 | |
| KR20050022392A (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080614 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090614 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100614 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100614 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110614 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120614 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120614 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130614 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |