JP3317220B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
法に関するものであり、特に浅い不純物層を形成する方
法に関する。
に形成される不純物領域の深さも徐々に浅くなってきて
いる。そのような構造が求められる半導体装置として、
以下ではトランジスタを例に挙げて、従来の半導体装置
の製造方法について図2を参照しながら説明する。
板100に例えば熱的酸化、窒化、CVD法等によって
絶縁膜110を形成する。続いてCVD法やPVD法を
用いて半導体膜や金属膜を形成する。半導体膜の場合
は、例えばシリコン多結晶やアモルファスシリコンの膜
を形成し、金属膜の場合は、例えばリンやボロンを半導
体膜にドーピングすることによって電気的導電性を持た
せたものを形成する。次に、フォトリソグラフィ法を用
いて微細なパターンを形成した後、半導体膜または金属
膜をドライエッチング法等でエッチングし、微細加工を
施す。これによって半導体基板100上に絶縁膜110
を介して半導体や金属等の導電膜の残存した部分120
(具体的にはゲート電極となる)と、既にエッチングに
よって除去された部分130とが形成される。なお、シ
リコン基板には通常電気的分離領域140が形成されて
いる(図2(a))。
の接合を形成すべく、導電膜残存部分120をマスクと
して不純物を導入する。シリコン基板の場合は、例えば
N型にドーピングするために砒素を、P型にドーピング
するためにボロンを使用する。ここではP型のボロンを
用いて説明することとする。例えば、0.25ミクロン
のMOSトランジスタを形成する場合、ここで必要とさ
れるドーピングの深さは120nm程度である。そのた
めにはイオン注入法またはプラズマ注入法を用いてボロ
ンの有効エネルギーを10keV程度でドーピングを行
い、引き続き電気的活性化の為に熱処理を行う必要があ
る。具体的には、イオン注入法やプラズマ注入(ドーピ
ング)法で10keVのエネルギーでボロンを1×10
14(atoms/cm2)のドーズ量導入し第1の不純物ドーピ
ング層145を形成する(図2(b))。
を形成すべく、不純物を導入する。具体的には、まずC
VD法によって絶縁膜を形成する。この絶縁膜は、残存
の導電膜をMOSトランジスタのゲート電極として使用
する場合に、選択的ドーピングによる電極形成の為のス
ペーサとして利用される。具体的には堆積した絶縁膜を
プラズマでエッチバックして導電膜側壁に残存する膜を
スペーサ170として利用する(図2(c))。然る
後、イオン注入またはプラズマ注入(ドーピング)によ
って不純物、例えばボロンを30keVでドーズは1×
1016(atoms/cm2)のドーズ量注入し、最後に100
0℃で10秒間のアニールを行なう。この様にして作ら
れた接合が、浅い接合である第1の接合175と深い接
合である第2の接合180である(図2(d))。
の半導体装置の製造方法では、浅い接合と深い接合とを
有する半導体装置においては、各々の接合を形成するた
めの不純物導入を行った後の熱処理で、同時に上記の不
純物の活性化を行っている。すなわち、深い接合である
ソース・ドレイン領域と浅い接合であるソース・ドレイ
ン拡張部とを同時に活性化しているわけである。
らに進むと、ソースとドレインの拡張部の拡散層の接合
深さが極めて浅くなり、さらに熱処理は高速化、低温化
かつ短時間化し、ゲート電極側壁のスペーサーの下部の
不純物のドーピングによる欠陥の回復が困難になること
を本発明者は見いだした。もし上記のような問題点が発
生すると、結果として信頼性が劣化する、接合リーク電
流が増大する、ドレイン電流値が低下するなどの特性劣
化の問題が起こる。
を有する半導体装置においても、不純物領域を形成すべ
くドーピングを行った際に発生した欠陥の回復を容易に
行えることの可能な半導体装置の製造方法を提供するこ
とを主たる目的とする。
めに本発明の半導体装置の製造方法は、半導体基板上に
ゲート電極を形成する第1の工程と、前記ゲート電極を
マスクとして第1の不純物を導入する第2の工程と、前
記第2の工程の後、前記第2の工程において前記半導体
基板に発生した欠陥の回復のための第1の熱処理を行う
第3の工程と、第3の工程の後、前記ゲート電極側面に
サイドスペーサーを形成する第4の工程と、前記ゲート
電極及び前記サイドスペーサーをマスクとして第2の不
純部を導入する第5の工程と、前記第5の工程の後、前
記第1の不純物及び第2の不純物の活性化のための第2
の熱処理を行う第6の工程とを有する構成となってい
る。
成されていない状態で熱処理を行うため、第1の不純物
導入の際に発生した欠陥を容易に除去することができ
る。
の熱処理の温度が第2の熱処理よりも低温であったり、
第1の熱処理がラピッドサーマルアニーリングによる熱
処理であることが好ましい。
浅い接合領域の欠陥の回復が十分に行えない理由は、活
性化を目的とする熱処理を行う際に、浅い接合となる領
域の上部に絶縁膜パターンであるサイドスペーサーが存
在し、このサイドスペーサーが欠陥が回復する逃げ場
(欠陥が抜ける)をなくしているためであることを見い
だした。
ための不純物のドーピングを行った後で、かつ、サイド
スペーサーを形成する前に欠陥回復のための熱処理を行
うことで上記の問題点を解決することを考えた。
の形態における半導体装置の製造方法について詳細に説
明する。なお、以下では、浅い接合を有するMOSトラ
ンジスタを例にして説明を行うが、本発明は、浅い接合
を有し、その上に絶縁膜等の何らかの膜がその後に形成
されるという領域を有する半導体装置の製造方法に適用
することができる。
基板100に例えば熱的酸化、窒化、CVD法等によっ
て絶縁膜110(具体的にはシリコン酸化膜)を形成す
る。続いて、CVD法やPVD法で半導体膜や金属膜を
形成する。半導体膜の場合は例えばシリコン多結晶やア
モルファスシリコン、金属膜の場合はリンやボロンをド
ーピングすることによって電気的導電性を持たせたもの
を形成する。なお、その際のキャリア濃度は1×1019
〜1×1021の範囲で制御することが望ましい。続い
て、フォトリソグラフィ法等で微細なパターンを形成し
た後、半導体膜や金属膜をドライエッチング法等でエッ
チングし、微細加工を施すことにより、半導体基板上に
絶縁膜を介して半導体や金属等の導電膜の残存した部分
120(具体的には、MOSトランジスタのゲート電極
となる)と、既にエッチングによって除去された部分1
30とが形成される。又、シリコン基板には電気的分離
領域140が形成されていても良い(図1(a))。
の第1の不純物の導入を行う。そのためにはエネルギー
粒子を用いたドーピング方法、イオン注入法やプラズマ
注入法を用いて行う。そして、引き続き、電気的活性化
の際に不要な熱拡散を抑えて十分浅いプロファイルを維
持する様、熱処理を行う。そこで、イオン注入法やプラ
ズマ注入(ドーピング)法で導入した不純物を、続いて
ラピッドサーマルアニーリングプロセスを用いて第1の
アニールを行う。この熱処理によって、エネルギー粒子
の導入(浅い接合を形成するための不純物のドーピン
グ)によって受けた半導体基板の格子欠陥をほぼ回復さ
せようとするわけである。上記のようにして形成された
接合が格子欠陥の少ない第1の接合177である(図1
(b))。なお、この時、上記の第1のアニールによっ
て導入された第1の不純物が完全に活性化される必要性
はない。というは、第1のアニールは第1の不純物の導
入によって発生した欠陥の回復を目的とするものである
からである。
うと、シリコン基板の場合は例えばN型にドーピングす
るために砒素を、P型にドーピングするためにボロンを
使用する。ここではP型のボロン(ガスとしては例えば
B10H14を用いる)を用いて説明を行う。半導体装置製
造時のプロセスを想定すると、例えば、0.15ミクロ
ンのMOSデバイスを形成する場合、ここで必要とされ
るドーピングの深さは80nm程度である。そのために
はエネルギー粒子を用いたドーピング方法、イオン注入
法やプラズマ注入法を用いてボロンの有効エネルギー2
keV程度でドーピングを行う必要があり、引き続く電
気的活性化の際に不要な熱拡散を抑えて十分浅いプロフ
ァイルを維持する様、熱処理を行う必要がある。そこ
で、イオン注入法やプラズマ注入(ドーピング)法で1
0keV未満のエネルギー、例えば2keVのエネルギ
ーでボロンを1×1013〜1×1016(atoms/cm2)の
範囲で例えば、約1×1014(atoms/cm2)導入する。
続いて所謂ラピッドサーマルプロセスを用いて1秒から
1分例えば、800℃で20秒間第1のアニールを行
う。この熱処理によって、エネルギー粒子の導入によっ
て受けたシリコン単結晶の格子欠陥をほぼ回復させるこ
とができる。
の第2の不純物の導入を行う。具体的には、まず、CV
D法によって絶縁膜を形成する。この目的は残存の導電
膜をMOSトランジスタのゲート電極として使用する場
合に、選択的ドーピングによる電極形成の為にスペーサ
として絶縁膜を利用するわけである。具体的には堆積し
た絶縁膜をプラズマでエッチバックして導電膜側壁に残
存する膜をスペーサ170として形成する(図1
(c))。その後、図1(d)に示すように、イオン注
入またはプラズマ注入(ドーピング)によって不純物例
えばボロンを2keV以上のエネルギー例えば10ke
Vでドーズは1×1014〜1×1017(atoms/cm2)の
範囲で例えば1×1016(atoms/cm2)注入して、後に
例えば1000℃で10秒間第2のアニールを行なう。
この熱処理により形成されら接合が第2の接合180で
あり、この第2のアニールによって、第1の不純物及び
第2の不純物の完全な活性化が行われる。
形成するための不純物導入を行い、その後この領域の上
に絶縁膜パターンが形成される前に熱処理を行うことに
より、上記の不純物導入の際に発生した欠陥を容易に逃
がすことができる。この時の熱処理は、導入された不純
物が十分に活性化されるように行うのは好ましくない。
というのは、もし不純物の活性化を十分行えるような熱
処理を行うと、欠陥によって導入された不純物の増速拡
散が発生し、浅い接合を形成しにくくなるからである。
従って、この熱処理は、あくまでも浅い接合を形成すべ
く不純物が導入された領域の欠陥の回復を目的とする熱
処理であることが好ましい。そのような場合には、例え
ば上記の第1のアニール(熱処理)の温度が第2のアニ
ール(熱処理)の温度より低くしてやればよい。なお、
上記の実施の形態では、第1の熱処理はラピッドサーマ
ルアニーリングにより行ったが、通常の熱処理では、不
純物が必要以上に拡散してしまう可能性があるため、本
発明は、第1の熱処理をラピッドサーマルアニーリング
により行うことが好ましい。
て例に挙げたが、不純物としてAsを用いる場合は10
kV以下で、Sbを用いる場合は20kV以下で第1の
不純物導入を行うことが好ましい。
に比較的低温で格子欠陥の除去回復を行なうことによっ
て、続く高温での電気的活性化時に格子欠陥が原因とな
る高速の拡散を防止することができ、極めて浅い接合を
高濃度に形成することができる。
工程断面図
Claims (2)
- 【請求項1】半導体基板上にゲート電極を形成する第1
の工程と、前記ゲート電極をマスクとして第1の不純物
を導入する第2の工程と、前記第2の工程の後、前記第
2の工程において前記半導体基板に発生した欠陥の回復
のため、前記第1の不純物が完全には活性化されない条
件で、ラピッドサーマルプロセスを用いて第1の熱処理
を行う第3の工程と、前記第3の工程の後、前記ゲート
電極側面にサイドスペーサーを形成する第4の工程と、
前記ゲート電極及び前記サイドスペーサーをマスクとし
て第2の不純物を導入する第5の工程と、前記第5の工
程の後、前記第1の不純物及び第2の不純物の活性化の
ための第2の熱処理を行う第6の工程とを有する半導体
装置の製造方法。 - 【請求項2】第1の熱処理の温度が第2の熱処理の温度
よりも低温であることを特徴とする請求項1に記載の半
導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33386497A JP3317220B2 (ja) | 1997-12-04 | 1997-12-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
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JP33386497A JP3317220B2 (ja) | 1997-12-04 | 1997-12-04 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
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JPH11168209A JPH11168209A (ja) | 1999-06-22 |
JP3317220B2 true JP3317220B2 (ja) | 2002-08-26 |
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Application Number | Title | Priority Date | Filing Date |
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