JP3008938B1 - PLL circuit - Google Patents
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Abstract
【要約】
【課題】 電圧制御発振器への入力電流の変動を小さく
するとともに、電圧制御発振器出力の周波数誤差を小さ
くする。
【解決手段】 可変ディレイ素子４と、基準信号を分周
する１／４分周器３と、これから出力される信号および
後記分周信号の位相を比較して遅延増加または減少信号
を出力する位相比較器６と、上記基準信号および可変デ
ィレイ素子４から出力される信号を比較しその位相差に
応じて遅延増加たは減少信号を出力する位相比較器５
と、位相比較器６，５からの出力が入力され、これらの
信号に応じた電流を出力するチャージ・ポンプ回路７
と、これから出力される電流に応じて発振制御電圧を出
力するループ・フィルタ８と、この出力が入力されこれ
に応じた発振周波数信号を出力する電圧制御発振器９
と、上記発振周波数信号が入力されこの発振周波数信号
を分周して得られた分周信号を出力する１／ｍ分周器１
０とを備える。The present invention reduces the fluctuation of the input current to a voltage controlled oscillator and reduces the frequency error of the output of the voltage controlled oscillator. SOLUTION: A variable delay element 4, a 1/4 frequency divider 3 for dividing a reference signal, and a phase for outputting a delay increase or decrease signal by comparing a phase of a signal output from the variable delay element 3 and a phase of a divided signal to be described later. The comparator 6 compares the reference signal and the signal output from the variable delay element 4 with each other, and outputs a signal that increases or decreases the delay according to the phase difference.
And the output from the phase comparators 6 and 5, and outputs a current corresponding to these signals.
And a loop filter 8 for outputting an oscillation control voltage in accordance with a current to be output from this, and a voltage controlled oscillator 9 to which this output is input and outputting an oscillation frequency signal in accordance with the output.
A 1 / m frequency divider 1 which receives the oscillation frequency signal and outputs a frequency-divided signal obtained by dividing the oscillation frequency signal.
0.
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＰＬＬ回路に関
し、特に無線通信機等に使用されるＰＬＬ回路に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a PLL circuit, and more particularly to a PLL circuit used for a wireless communication device or the like.
【０００２】[0002]
【従来の技術】図４は、従来のＰＬＬ回路を示すブロッ
ク図である。同図に示すように、従来のＰＬＬ回路は、
温度補償水晶発振器（ＴＣＸＯ）１と、１／４ｎ分周器
１１と、位相比較器６と、チャージ・ポンプ回路７と、
ループ・フィルタ８と、電圧制御発振器９と、１／ｍ分
周器１０とを備えている。2. Description of the Related Art FIG. 4 is a block diagram showing a conventional PLL circuit. As shown in FIG.
A temperature-compensated crystal oscillator (TCXO) 1, a 1 / 4n frequency divider 11, a phase comparator 6, a charge pump circuit 7,
It comprises a loop filter 8, a voltage controlled oscillator 9, and a 1 / m frequency divider 10.
【０００３】すなわち、温度補償水晶発振器１から出力
される基準信号は、１／４ｎ分周器１１で１／４ｎに分
周されてから、位相比較器６のリファレンス入力端子Ｒ
に入力される。この位相比較器６の遅延減少信号出力端
子ＵＢおよび遅延増加信号出力端子Ｄはそれぞれチャー
ジ・ポンプ回路７に接続され、その後段にはループ・フ
ィルタ８および電圧制御発振器９が順次接続されてい
る。また、電圧制御発振器の出力は、１／ｍ分周器１０
を介して位相比較器６のシグナル入力端子Ｓにフィード
バックされている。That is, the reference signal output from the temperature-compensated crystal oscillator 1 is frequency-divided by a 1 / 4n frequency divider 11 into 1 / 4n, and then the reference input terminal R of the phase comparator 6
Is input to A delay decrease signal output terminal UB and a delay increase signal output terminal D of the phase comparator 6 are connected to a charge pump circuit 7, respectively, and a loop filter 8 and a voltage controlled oscillator 9 are sequentially connected to the subsequent stage. The output of the voltage controlled oscillator is 1 / m frequency divider 10
Is fed back to the signal input terminal S of the phase comparator 6 via
【０００４】さて、チャージ・ポンプ回路７の出力段に
接続されているループ・フィルタ８は、抵抗とキャパシ
タとからなるローパスフィルタによって構成されてい
る。したがって、ループ・フィルタ８は、チャージ・ポ
ンプ回路７から遅延増加信号または遅延減少信号が入力
されると、これらの信号を積分し、発振制御電圧として
出力する。その後、ループ・フィルタ８から出力された
信号は電圧御発振器９に入力され、電圧制御発振器９は
入力電圧に応じた発振周波数を有する発振周波数信号ｆ
ｏｕｔを出力する。その後、発振周波数信号ｆｏｕｔは
１／ｍ分周器１０で１／ｍ分周されてから、位相比較器
６のシグナル入力端子Ｓにフィードバックされる。The loop filter 8 connected to the output stage of the charge pump circuit 7 is constituted by a low-pass filter including a resistor and a capacitor. Therefore, when a delay increase signal or a delay decrease signal is input from the charge pump circuit 7, the loop filter 8 integrates these signals and outputs the integrated signal as an oscillation control voltage. Thereafter, the signal output from the loop filter 8 is input to the voltage control oscillator 9, and the voltage control oscillator 9 generates an oscillation frequency signal f having an oscillation frequency corresponding to the input voltage.
Output out. After that, the oscillation frequency signal fout is frequency-divided by 1 / m by the 1 / m frequency divider 10 and then fed back to the signal input terminal S of the phase comparator 6.
【０００５】なお、位相比較器５，６は、基準信号およ
び分周信号の位相を比較し、分周信号が遅れれば進める
方向にフィードバックをかける（すなわち、遅延減少信
号を出力する）手段であり、進めば遅らす方向にフィー
ドバックをかける（すなわち、遅延増加信号を出力す
る）手段である。The phase comparators 5 and 6 are means for comparing the phase of the reference signal and the phase of the frequency-divided signal, and applying feedback in the direction of advance if the frequency-divided signal is delayed (that is, outputting a delay reduction signal). Means for applying feedback in the direction of delaying as it proceeds (that is, outputting a delay increase signal).
【０００６】ここで、図４に係るＰＬＬ回路の各部の信
号波形を示す。図５は、図４に係るＰＬＬ回路の各部の
信号波形を示すタイムチャートである。同図に示すよう
に、高逓倍のＰＬＬ回路においてはロック状態となる
と、位相比較と次の位相比較の間に、ループ・フィルタ
８におけるリーク電流および電圧制御発振器９からの入
力電流によってループ・フィルタ８の出力電圧（発振制
御電圧Ｖ）の電位が低下する。そのため、位相比較器６
の出力はアップ信号（ＵＰＢ）にスパイクを生じ、スパ
イク区間のみループ・フィルタ８をチャージして出力電
流が増加する。電圧制御発振器９から出力される発振周
波数信号ｆｏｕｔの周波数誤差は図５の黒矢印で挟まれ
た幅と等しくなり、またループ・フィルタ８におけるリ
ーク電流および電圧制御発振器９からの入力電流が小さ
ければ、周波数誤差は白矢印で挟まれた幅と等しくな
る。したがって、リーク電流によって周波数誤差が大き
くなっていることがわかる。Here, signal waveforms of respective parts of the PLL circuit shown in FIG. 4 are shown. FIG. 5 is a time chart showing a signal waveform of each part of the PLL circuit shown in FIG. As shown in the figure, when the PLL circuit of the high-multiplier enters the locked state, the loop filter 8 receives a leakage current in the loop filter 8 and an input current from the voltage controlled oscillator 9 between the phase comparison and the next phase comparison. 8, the potential of the output voltage (oscillation control voltage V) decreases. Therefore, the phase comparator 6
Output spikes in the up signal (UPB),
The loop filter 8 is charged only during the
The flow increases. Frequency error of the oscillation frequency signal fout is output from the voltage controlled oscillator 9 is equal sandwiched width in the black arrow in FIG. 5, also Li in the loop filter 8
Current and the input current from the voltage controlled oscillator 9 are small.
If so, the frequency error is equal to the width between the white arrows. Therefore, it can be seen that the frequency error is increased by the leak current.
【０００７】[0007]
【発明が解決しようとする課題】このように、高逓倍の
ＰＬＬ回路のロック状態においては、位相比較と次の位
相比較の間に、ループ・フィルタのリーク電流および電
圧制御発振器の入力電流によって、ループ・フィルタの
出力電位が低下するため、電圧制御発振器からの発振周
波数信号の周波数誤差が大きくなる。その結果、このよ
うな従来のＰＬＬ回路においては、出力信号にジッタが
生じ、一定の発振周波数を得ることが困難という問題点
があった。本発明は、このような課題を解決するための
ものであり、電圧制御発振器の制御電圧の変動を小さく
するとともに、電圧制御発振器から出力される発振周波
数信号の周波数誤差を小さくすることができるＰＬＬ回
路を提供することを目的とする。As described above, in the locked state of the high-multiplier PLL circuit, between the phase comparison and the next phase comparison, the leakage current of the loop filter and the input current of the voltage-controlled oscillator cause Since the output potential of the loop filter decreases, the frequency error of the oscillation frequency signal from the voltage controlled oscillator increases. As a result, such a conventional PLL circuit has a problem that jitter occurs in an output signal and it is difficult to obtain a constant oscillation frequency. SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and a PLL capable of reducing a fluctuation of a control voltage of a voltage controlled oscillator and reducing a frequency error of an oscillation frequency signal output from the voltage controlled oscillator. It is intended to provide a circuit.
【０００８】[0008]
【課題を解決するための手段】このような目的を達成す
るために、請求項１に係る本発明のＰＬＬ回路は、基準
信号を制御信号に応じて遅延させ出力する可変ディレイ
素子と、上記基準信号を分周して出力する第１の分周器
と、この第１の分周器から出力される信号および後記分
周信号の位相を比較しその位相差に応じて遅延増加信号
または遅延減少信号を出力する第１の位相比較器と、上
記基準信号および上記可変ディレイ素子から出力される
信号の位相を比較しその位相差に応じて遅延増加信号ま
たは遅延減少信号を出力する第２の位相比較器と、上記
第１の位相比較器および上記第２の位相比較器から出力
される遅延増加信号または遅延減少信号が入力されこれ
らの信号に応じた電流を出力するチャージ・ポンプ回路
と、上記チャージ・ポンプ回路から出力される電流に応
じて発振制御電圧を出力するループ・フィルタと、上記
ループ・フィルタの発振制御電圧が入力されこの発振制
御電圧に応じた発振周波数信号を出力する電圧制御発振
器と、上記発振周波数信号が入力されこの発振周波数信
号を分周することによって得られた分周信号を出力する
第２の分周器とを備える。In order to achieve the above object, a PLL circuit according to the present invention comprises a variable delay element for delaying and outputting a reference signal in accordance with a control signal; A first frequency divider that divides and outputs a signal, and compares a phase of a signal output from the first frequency divider and a phase of a later-described frequency-divided signal, and increases or decreases the delay according to the phase difference A first phase comparator that outputs a signal, and a second phase that compares the phases of the reference signal and the signal output from the variable delay element and outputs a delay increase signal or a delay decrease signal according to the phase difference. A comparator, a charge pump circuit to which a delay increase signal or a delay decrease signal output from the first phase comparator and the second phase comparator is input, and which outputs a current corresponding to these signals; charge A loop filter that outputs an oscillation control voltage according to a current output from the pump circuit, a voltage control oscillator that receives an oscillation control voltage of the loop filter and outputs an oscillation frequency signal according to the oscillation control voltage, A second frequency divider that receives the oscillation frequency signal and outputs a frequency-divided signal obtained by dividing the oscillation frequency signal.
【０００９】また、請求項２に係る本発明のＰＬＬ回路
は、請求項１において、上記第２の位相比較器の遅延増
加信号は、上記チャージ・ポンプ回路に入力されない。A PLL circuit according to a second aspect of the present invention is the PLL circuit according to the first aspect, wherein the delay of the second phase comparator is increased.
No additional signal is input to the charge pump circuit.
【００１０】このように構成することにより本発明は、
ＰＬＬ回路において位相比較と次の位相比較との間に、
電流リークを補償する電流パルスを発生させることによ
り、電圧制御発振器に入力される発振制御電圧の低下を
防ぐことができ、その結果、電圧制御発振器から出力さ
れる発振周波数信号の周波数誤差を小さくすることがで
きる。With this configuration, the present invention provides:
Between the phase comparison and the next phase comparison in the PLL circuit,
By generating a current pulse that compensates for current leakage, it is possible to prevent the oscillation control voltage input to the voltage-controlled oscillator from decreasing, thereby reducing the frequency error of the oscillation frequency signal output from the voltage-controlled oscillator. be able to.
【００１１】[0011]
【発明の実施の形態】次に、本発明の一つの実施の形態
について図を用いて説明する。 ［第１の実施の形態］図１は、本発明の一つの実施の形
態を示すブロック図である。同図において、図４の部品
と同一または同等のものには同一符号を付しており、そ
の説明は省略している。Next, one embodiment of the present invention will be described with reference to the drawings. [First Embodiment] FIG. 1 is a block diagram showing one embodiment of the present invention. 4, the same or equivalent components as those in FIG. 4 are denoted by the same reference numerals, and description thereof is omitted.
【００１２】さて、同図に示すように、本実施の形態に
係るＰＬＬ回路は、温度補償水晶発振器（ＴＣＸＯ）１
と、１／ｎ分周器２と、１／４分周器３と、可変ディレ
イ素子４と、位相比較器５と、位相比較器６と、チャー
ジ・ポンプ回路７と、ループ・フィルタ８と、電圧制御
発振器９と、１／ｍ分周器１０とを備えている。As shown in FIG. 1, the PLL circuit according to the present embodiment includes a temperature compensated crystal oscillator (TCXO) 1
A 1 / n frequency divider 2, a 1/4 frequency divider 3, a variable delay element 4, a phase comparator 5, a phase comparator 6, a charge pump circuit 7, a loop filter 8, , A voltage-controlled oscillator 9, and a 1 / m frequency divider 10.
【００１３】温度補償水晶発振器１は、一定周波数の基
準信号を出力させることができる手段である。The temperature-compensated crystal oscillator 1 is means for outputting a reference signal having a constant frequency.
【００１４】１／ｎ分周器２，１／４分周器３および１
／ｍ分周器１０は、それぞれ入力された信号を１／４，
１／ｎ（ｎ：任意の２以上の自然数），１／ｍ（ｍ：任
意の２以上の自然数）分周して出力する手段である。１
／ｎ分周器２の入力端子は温度補償水晶発振器１と接続
され、出力端子は１／４分周器５と接続されている。１
／４分周器３の入力端子は１／ｎ分周器２の出力端子に
接続され、出力端子は位相比較器６のリファレンス入力
端子Ｒに接続されている。１／ｍ分周器１０の入力端子
は電圧制御発振器９の出力端子に接続され、出力端子は
位相比較器６のシグナル入力端子Ｓに接続されている。1 / n frequency divider 2, 1/4 frequency divider 3 and 1
/ M frequency divider 10 divides the input signals by ４ ，,
A means for dividing and outputting 1 / n (n: an arbitrary natural number of 2 or more) and 1 / m (m: an arbitrary natural number of 2 or more). 1
The input terminal of the / n frequency divider 2 is connected to the temperature compensated crystal oscillator 1, and the output terminal is connected to the ４ frequency divider 5. 1
The input terminal of the ４ frequency divider 3 is connected to the output terminal of the 1 / n frequency divider 2, and the output terminal is connected to the reference input terminal R of the phase comparator 6. The input terminal of the 1 / m frequency divider 10 is connected to the output terminal of the voltage controlled oscillator 9, and the output terminal is connected to the signal input terminal S of the phase comparator 6.
【００１５】また、可変ディレイ素子４は、外部から供
給される制御信号に応じて、入力された信号の遅延量を
適宜可変して出力可能な手段である。そして、この可変
ディレイ素子４の入力端子は、１／ｎ分周器２の出力端
子と接続されている。The variable delay element 4 is a means capable of appropriately varying and outputting a delay amount of an input signal in accordance with a control signal supplied from the outside. The input terminal of the variable delay element 4 is connected to the output terminal of the 1 / n frequency divider 2.
【００１６】さらに、位相比較器３は位相比較器６と同
一の構成をしており、リファレンス入力端子Ｒは１／ｎ
分周器２と接続され、シグナル入力端子Ｓは可変ディレ
イ素子４の出力端子と接続されている。また、遅延減少
信号出力端子ＵＢはチャージ・ポンプ回路７の遅延減少
信号入力端子ＵＢと接続され、遅延増加信号出力端子Ｄ
はチャージ・ポンプ回路７の遅延増加信号入力端子Ｄに
接続されている。Further, the phase comparator 3 has the same configuration as the phase comparator 6, and the reference input terminal R is 1 / n
The signal input terminal S is connected to the output terminal of the variable delay element 4. The delay reduction signal output terminal UB is connected to the delay reduction signal input terminal UB of the charge pump circuit 7, and the delay increase signal output terminal D
Is connected to the delay increase signal input terminal D of the charge pump circuit 7.
【００１７】次に、図１に係るＰＬＬ回路の動作につい
て説明する。図２は、図１のＰＬＬ回路の各部における
波形を示すタイムチャートである。まず、ロック状態に
おいては、位相比較器６のリファレンス入力端子Ｒおよ
びシグナル端子Ｓに、シグナル端子の位相が若干遅れた
信号が入力され、ループ・フィルタ８によるリーク電流
および電圧制御発振器９からの入力電流によりループ・
フィルタ８の出力電圧は低下し、電圧制御発振器９の出
力周波数は低下し、ほぼ位相のそろった信号が入力さ
れ、その位相差に応じて遅延減少信号出力端子ＵＢから
遅延減少信号が出力される。Next, the operation of the PLL circuit shown in FIG. 1 will be described. FIG. 2 is a time chart showing waveforms at various parts of the PLL circuit of FIG. First, in the locked state, the phase of the signal terminal is slightly delayed from the reference input terminal R and the signal terminal S of the phase comparator 6 .
The signal is input and the leak current by the loop filter 8
And the input current from the voltage controlled oscillator 9
The output voltage of the filter 8 drops, and the output of the
Power frequency decreases, the input signal with uniform almost in phase, delay decrease signal from the delay decrease signal output terminal UB in accordance with the phase difference is outputted.
【００１８】その後、位相比較器６において位相比較を
してから次の位相比較を行うまでの間に、位相比較器５
からは可変ディレイ素子４によって調整された微小な遅
延減少信号（電流パルス）が４回出力され、チャージ・
ポンプ回路７のリーク電流を補償し、ループ・フィルタ
８の出力電圧（発振制御電圧Ｖ）を若干上昇させる。そ
の結果、発振制御電圧Ｖの低下を防ぐことができ、周波
数誤差（図２の黒矢印で挟まれた幅）は、図５の場合よ
りも小さくすることができる。Thereafter, the phase comparator 5 performs a phase comparison in the phase comparator 6 until the next phase comparison is performed.
Output a small delay decrease signal (current pulse) adjusted by the variable delay element 4 four times,
The leak current of the pump circuit 7 is compensated, and the output voltage (oscillation control voltage V) of the loop filter 8 is slightly increased. As a result, a decrease in the oscillation control voltage V can be prevented, and the frequency error (the width between black arrows in FIG. 2) can be made smaller than in the case of FIG.
【００１９】なお、可変ディレイ素子４に入力する制御
信号は、適宜調整することができ、そのため出力される
微小な遅延減少信号の個数等は適宜調整することができ
る。The control signal input to the variable delay element 4 can be appropriately adjusted, and therefore, the number of minute delay reduction signals to be output can be appropriately adjusted.
【００２０】［第２の実施の形態］ 図３は、本発明のその他の実施の形態である。同図に示
すように、本実施の形態の構成は概ね図１の構成と同じ
である。そして、位相比較器５の遅延増加信号出力端子
Ｄをチャージ・ポンプ回路７に接続しないようにしてい
る点に大きな特徴がある。このようにすることにより、
位相比較器５と位相比較器６との製造条件等の変動によ
り、位相比較器５の遅延増加出力信号端子Ｄからノイズ
が発生した場合においても、上記のとおりチャージ・ポ
ンプ回路７の信号Ｄに影響を与えることがない。したが
って、安定してリーク電流の補償が可能となる。[Second Embodiment] FIG. 3 shows another embodiment of the present invention. As shown in the figure, the configuration of the present embodiment is substantially the same as the configuration of FIG. A significant feature is that the delay increase signal output terminal D of the phase comparator 5 is not connected to the charge pump circuit 7. By doing this,
As described above, even when noise is generated from the delay increase output signal terminal D of the phase comparator 5 due to fluctuations in manufacturing conditions of the phase comparator 5 and the phase comparator 6, the signal D of the charge pump Has no effect. Therefore, the leakage current can be stably compensated.
【００２１】[0021]
【発明の効果】以上説明したとおり本発明は、ループ・
フィルタのリーク電流および電圧制御発振器の入力イン
ピーダンスが無視できず第１の位相比較器の位相比較の
周期内に電圧制御発振器の入力端子の電位が低下して
も、可変ディレイ素子を使って遅延量を調整することに
よりループ・フィルタのリーク電流および電圧制御発振
器の入力電流を補償する電流パルスを、第１の位相比較
器の周期よりも細かく分割して入力することができる。
したがって、ループ・フィルタからの出力電圧の変動を
小さくすることができ、電圧制御発振器の出力信号の周
波数誤差を小さくすることができる。As described above, the present invention provides a loop
Even if the leak current of the filter and the input impedance of the voltage-controlled oscillator cannot be ignored and the potential of the input terminal of the voltage-controlled oscillator drops during the phase comparison cycle of the first phase comparator, the delay amount can be reduced by using the variable delay element. Is adjusted, the current pulse for compensating the leak current of the loop filter and the input current of the voltage-controlled oscillator can be divided and input more finely than the cycle of the first phase comparator.
Therefore, the fluctuation of the output voltage from the loop filter can be reduced, and the frequency error of the output signal of the voltage controlled oscillator can be reduced.
【図１】 本発明の一つの実施の形態を示すブロック図
である。FIG. 1 is a block diagram showing one embodiment of the present invention.
【図２】 図１に係るＰＬＬ回路のタイムチャートであ
る。FIG. 2 is a time chart of the PLL circuit according to FIG. 1;
【図３】 本発明のその他の実施の形態を示すブロック
図である。FIG. 3 is a block diagram showing another embodiment of the present invention.
【図４】 従来例を示すブロック図である。FIG. 4 is a block diagram showing a conventional example.
【図５】 図４に係るＰＬＬ回路のタイムチャートであ
る。FIG. 5 is a time chart of the PLL circuit according to FIG. 4;
１…温度補償水晶発振器（ＴＣＸＯ）、２…１／ｎ分周
器、３…１／４分周器、４…可変ディレイ素子、５…位
相比較器（ＰＤ２）、６…位相比較器（ＰＤ１）、７…
チャージ・ポンプ回路（ＣＰ）、８…ループ・フィルタ
（ＬＦ）、９…電圧制御発振器（ＶＣＯ）、１０…１／
ｍ分周器、１１…１／４ｎ分周器。DESCRIPTION OF SYMBOLS 1 ... Temperature compensation crystal oscillator (TCXO), 2 ... 1 / n frequency divider, 3 ... 1/4 frequency divider, 4 ... Variable delay element, 5 ... Phase comparator (PD2), 6 ... Phase comparator (PD1) ), 7 ...
Charge pump circuit (CP), 8: Loop filter (LF), 9: Voltage controlled oscillator (VCO), 10 ... 1 /
m frequency divider, 11 ... 1 / 4n frequency divider.
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/06 - 7/199 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H03L 7 /06-7/199
Claims (2)
力する可変ディレイ素子と、 前記基準信号を分周して出力する第１の分周器と、 この第１の分周器から出力される信号および後記分周信
号の位相を比較しその位相差に応じて遅延増加信号また
は遅延減少信号を出力する第１の位相比較器と、 前記基準信号および前記可変ディレイ素子から出力され
る信号の位相を比較しその位相差に応じて遅延増加信号
または遅延減少信号を出力する第２の位相比較器と、 前記第１の位相比較器および前記第２の位相比較器から
出力される遅延増加信号または遅延減少信号が入力され
これらの信号に応じた電流を出力するチャージ・ポンプ
回路と、 前記チャージ・ポンプ回路から出力される電流に応じて
発振制御電圧を出力するループ・フィルタと、 前記ループ・フィルタの発振制御電圧が入力されこの発
振制御電圧に応じた発振周波数信号を出力する電圧制御
発振器と、 前記発振周波数信号が入力されこの発振周波数信号を分
周することによって得られた分周信号を出力する第２の
分周器とを備えたことを特徴とするＰＬＬ回路。1. A variable delay element for delaying and outputting a reference signal in accordance with a control signal, a first frequency divider for dividing and outputting the reference signal, and an output from the first frequency divider A first phase comparator that compares the phases of the divided signal and a divided signal to be described later and outputs a delay increase signal or a delay decrease signal in accordance with the phase difference between the first signal and the reference signal and the signal output from the variable delay element. A second phase comparator that compares phases and outputs a delay increase signal or a delay decrease signal according to the phase difference; and a delay increase signal output from the first phase comparator and the second phase comparator. Or a charge pump circuit that receives a delay reduction signal and outputs a current according to these signals, a loop filter that outputs an oscillation control voltage according to a current output from the charge pump circuit, A voltage-controlled oscillator to which an oscillation control voltage of the loop filter is input and which outputs an oscillation frequency signal corresponding to the oscillation control voltage; and a voltage control oscillator to which the oscillation frequency signal is input and obtained by dividing the oscillation frequency signal. A PLL circuit comprising: a second frequency divider that outputs a frequency signal.
・ポンプ回路に入力されないことを特徴とするＰＬＬ回
路。2. The PLL circuit according to claim 1, wherein the delay increase signal of the second phase comparator is not input to the charge pump circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10230756A JP3008938B1 (en) | 1998-08-17 | 1998-08-17 | PLL circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10230756A JP3008938B1 (en) | 1998-08-17 | 1998-08-17 | PLL circuit |
Publications (2)
| Publication Number | Publication Date |
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