JP2000252817A - Pll circuit - Google Patents
Pll circuitInfo
- Publication number
- JP2000252817A JP2000252817A JP11054900A JP5490099A JP2000252817A JP 2000252817 A JP2000252817 A JP 2000252817A JP 11054900 A JP11054900 A JP 11054900A JP 5490099 A JP5490099 A JP 5490099A JP 2000252817 A JP2000252817 A JP 2000252817A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- frequency
- voltage
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ループ・フィルタ
（Loop Filter：ＬＦ）のグランド・ノードに変調波を
与えることで電圧制御発振器（Voltage Controlled O
scillator：ＶＣＯ）の発振周波数に揺らぎを与え、Ｅ
ＭＩ（ＥＭＩ：Electromagnetic Interference）スペ
クトルの分散を図ることができるＰＬＬ（Phase−lock
Loop）回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a voltage controlled oscillator by applying a modulated wave to a ground node of a loop filter (LF).
fluctuates the oscillation frequency of the scillator (VCO)
PLL (Phase-lock) capable of dispersing MI (Electromagnetic Interference) spectrum
Loop) circuit.
【０００２】[0002]
【従来の技術】近年では、マイクロプロセッサなどの半
導体集積回路は、これを搭載するボード上のクロック信
号を入力しながら、その内部回路は該クロック信号の整
数倍又は分数倍の周波数のクロック信号で動作してい
る。このような半導体集積回路内部のクロック信号を、
外部から供給されるクロック信号から生成するために、
ＰＬＬ回路が用いられている。2. Description of the Related Art In recent years, a semiconductor integrated circuit such as a microprocessor receives a clock signal on a board on which the microprocessor is mounted, and an internal circuit thereof has a clock signal having a frequency which is an integral multiple or a fractional multiple of the clock signal. Running on. The clock signal inside such a semiconductor integrated circuit is
To generate from an externally supplied clock signal,
A PLL circuit is used.
【０００３】まず基本的なＰＬＬ回路の構成とその動作
及び用途について説明する。[0003] First, the configuration of a basic PLL circuit, its operation and application will be described.
【０００４】図１に基本的なＰＬＬ回路の構成をブロッ
ク図で示す。FIG. 1 is a block diagram showing the configuration of a basic PLL circuit.
【０００５】本ＰＬＬ回路に電源が投入されると、ある
いは動作開始を指示する図示されない信号が入力される
と、本ＰＬＬ回路は動作を開始する。その際、電圧制御
発振器ＶＣＯは自走発振をはじめ、０ＵＴＣＬＫ端子に
クロック信号を出力する。このクロック信号ＯＵＴＣＬ
Ｋは、逓倍用の符号７の分周器ＤＩＶ（Divider）を通
り、フィードバック・クロック信号ＦＢＣＬＫとなる。[0005] When power is supplied to the present PLL circuit or when a signal (not shown) instructing start of operation is input, the present PLL circuit starts operating. At this time, the voltage controlled oscillator VCO outputs a clock signal to the 0UTCLK terminal, including free-running oscillation. This clock signal OUTCL
K passes through a frequency divider DIV (Divider) with a code of 7 for multiplication and becomes a feedback clock signal FBCLK.
【０００６】位相周波数比較器ＰＦＤ（Phase＆Frequen
cy Detector）には、クロック信号ＦＢＣＬＫと共に、
周波数の基準となるクロック信号ＲＥＦＣＬＫも入力さ
れている。これら信号の位相及び周波数が、該位相周波
数比較器ＰＦＤにおいて比較される。該比較により、位
相周波数比較器ＰＦＤは、２つのクロック信号間の、位
相及び周波数の誤差を検出する。そして、該誤差に応じ
た補正信号の出力が、位相周波数比較器ＰＦＤからチャ
ージ・ポンプＣＰ（Charge Pump）に入力される。チャ
ージ・ポンプＣＰは、位相周波数比較器ＰＦＤからの入
力に応じたレベル（電圧）の補正信号を出力する。該チ
ャージ・ポンプＣＰは、誤差に応じたパルス信号である
位相周波数比較器ＰＦＤの出力を、誤差に応じたレベル
（電圧）の信号に変換する。A phase frequency comparator PFD (Phase & Frequen
cy Detector), together with the clock signal FBCLK,
A clock signal REFCLK serving as a frequency reference is also input. The phases and frequencies of these signals are compared in the phase frequency comparator PFD. By this comparison, the phase frequency comparator PFD detects a phase and frequency error between the two clock signals. Then, an output of a correction signal corresponding to the error is input from the phase frequency comparator PFD to a charge pump CP (Charge Pump). The charge pump CP outputs a correction signal of a level (voltage) according to the input from the phase frequency comparator PFD. The charge pump CP converts the output of the phase frequency comparator PFD, which is a pulse signal corresponding to the error, into a signal of a level (voltage) corresponding to the error.
【０００７】ここで、符号５で示すような、位相周波数
比較器ＰＦＤ及びチャージ・ポンプＣＰの部分におい
て、電圧制御発振器ＶＣＯから得られるクロック信号Ｏ
ＵＴＣＬＫを分周しフィードバックしたクロック信号Ｆ
ＢＣＬＫと、基準のクロック信号ＲＥＦＣＬＫとの、位
相及び周波数を比較する位相周波数比較回路が構成され
ている。該位相周波数比較回路５が出力する信号、即ち
チャージ・ポンプＣＰが出力する信号は、位相及び周波
数の誤差に応じた電圧の信号である。Here, as shown by reference numeral 5, in the phase frequency comparator PFD and the charge pump CP, the clock signal O obtained from the voltage controlled oscillator VCO is used.
Clock signal F obtained by dividing and feeding back UTCLK
A phase frequency comparison circuit for comparing the phase and frequency between BCLK and a reference clock signal REFCLK is configured. The signal output from the phase frequency comparison circuit 5, that is, the signal output from the charge pump CP is a signal of a voltage corresponding to the phase and frequency error.
【０００８】又、該信号は、ループ・フィルタＬＦ（Lo
op Filter）でＤＣ信号（ＤＣレベル）に変換され、電
圧制御発振器ＶＣＯの制御信号となる。そして該制御信
号のレベル（電圧）により、電圧制御発振器ＶＣＯは発
振周波数を変化させる。[0008] The signal is supplied to a loop filter LF (Lo
The signal is converted into a DC signal (DC level) by an op filter and becomes a control signal of the voltage controlled oscillator VCO. The voltage controlled oscillator VCO changes the oscillation frequency according to the level (voltage) of the control signal.
【０００９】更に、電圧制御発振器ＶＣＯの出力する、
このように制御されるクロック信号ＯＵＴＣＬＫは、分
周器ＤＩＶに入力され、該分周器ＤＩＶはクロック信号
ＦＢＣＬＫを出力して、上述の処理を繰り返す。この一
連の動作の繰り返しによりＦＢＣＬＫの位相、及び周波
数は、クロック信号ＲＥＦＣＬＫのものと一致するよう
になる。Further, the output of the voltage controlled oscillator VCO is
The clock signal OUTCLK controlled in this way is input to the frequency divider DIV, and the frequency divider DIV outputs the clock signal FBCLK, and repeats the above processing. By repeating this series of operations, the phase and frequency of FBCLK match those of the clock signal REFCLK.
【００１０】[0010]
【発明が解決しようとする課題】回路内で電流が生じた
場合、その電流に依存した電磁波が輻射される。最近の
動作周波数の高速化においては、このように輻射される
電磁波により、他の電子機器が妨害を受ける度合いが増
加する傾向が知られており、大きな問題となっている。When a current is generated in a circuit, an electromagnetic wave depending on the current is radiated. In the recent increase in operating frequency, it is known that the degree of interference of other electronic devices with electromagnetic waves radiated in this manner tends to increase, which is a serious problem.
【００１１】特に一定の周波数のクロックを刻む回路に
おいては、輻射される電磁波の周波数スペクトルの特定
周波数において、鋭いピークが生じる。このため、悪影
響を及ぼし易いＥＭＩエネルギが大きくなり、他の機器
への妨害を引き起こしやすくなる。Particularly, in a circuit that ticks a clock having a constant frequency, a sharp peak occurs at a specific frequency in the frequency spectrum of the radiated electromagnetic wave. For this reason, the EMI energy which is likely to have an adverse effect is increased, and it is likely to cause interference with other devices.
【００１２】本発明は、前記従来の問題点を解決するべ
くなされたもので、ＥＭＩピークエネルギを低減するこ
とで、ＥＭＩによる悪影響を低減することができるＰＬ
Ｌ回路を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned conventional problems. By reducing the EMI peak energy, a PL capable of reducing the adverse effect of EMI can be achieved.
It is an object to provide an L circuit.
【００１３】[0013]
【課題を解決するための手段】本発明は、電圧制御発振
回路で信号を発振すると共に、該電圧制御発振回路から
得られる信号をフィードバックし、位相周波数比較回路
で基準信号と位相を比較するようにしたＰＬＬ回路にお
いて、前記電圧制御発振回路の入力に設ける、前記位相
周波数比較回路の出力から直流成分ないしは低周波数成
分を抽出するループフィルタ回路のグランド・ノードか
ら、前記電圧制御発振回路から出力される信号より周波
数が低い揺動変調信号を入力するようにしたことによ
り、前記課題を解決したものである。According to the present invention, a signal is oscillated by a voltage-controlled oscillation circuit, a signal obtained from the voltage-controlled oscillation circuit is fed back, and a phase is compared with a reference signal by a phase frequency comparison circuit. In the PLL circuit described above, an output from the voltage-controlled oscillation circuit is provided from a ground node of a loop filter circuit provided at an input of the voltage-controlled oscillation circuit and extracting a DC component or a low-frequency component from an output of the phase-frequency comparison circuit. This problem has been solved by inputting an oscillation modulation signal having a lower frequency than that of the signal.
【００１４】又、前記ＰＬＬ回路において、前記揺動変
調信号を、ＰＬＬ回路が元々有する分周回路の信号を利
用して得るようにしたことにより、本発明を適用する際
に必要とする素子の数を低減することができる。In the PLL circuit, the oscillation modulation signal is obtained by using a signal of a frequency divider circuit originally included in the PLL circuit. The number can be reduced.
【００１５】更に、前記ＰＬＬ回路において、前記揺動
変調信号を、外部から供給するようにしたことにより、
外部に揺動変調信号に利用できる信号がある場合、該信
号を活用し、本発明を適用する際に必要となる素子の数
を低減することができる。Further, in the PLL circuit, the oscillation modulation signal is supplied from the outside,
When there is a signal that can be used as the oscillation modulation signal outside, the number of elements required when applying the present invention can be reduced by utilizing the signal.
【００１６】以下、本発明の作用について、簡単に説明
する。Hereinafter, the operation of the present invention will be briefly described.
【００１７】本発明では、電圧制御発振回路で信号を発
振すると共に、該電圧制御発振回路から得られる信号を
フィードバックし、位相周波数比較回路で基準信号と位
相を比較するようにしたＰＬＬ回路の特徴に注目してい
る。本発明では、電圧制御発振回路の入力に設ける、位
相周波数比較回路の出力から直流成分ないしは低周波数
成分を抽出するループフィルタ回路のグランド・ノード
から、電圧制御発振回路から出力される信号より周波数
が低い揺動変調信号を入力する。即ち、本発明において
は、ループ・フィルタ回路を、位相周波数比較回路の出
力に対して揺動変調信号を加算する加算器として用いて
いる。According to the present invention, a PLL circuit oscillates a signal with a voltage-controlled oscillation circuit, feeds back a signal obtained from the voltage-controlled oscillation circuit, and compares a phase with a reference signal by a phase frequency comparison circuit. We pay attention to. In the present invention, the frequency is higher than the signal output from the voltage-controlled oscillation circuit from the ground node of the loop filter circuit that is provided at the input of the voltage-controlled oscillation circuit and extracts a DC component or a low-frequency component from the output of the phase frequency comparison circuit. Input a low fluctuation modulation signal. That is, in the present invention, the loop filter circuit is used as an adder for adding the fluctuation modulation signal to the output of the phase frequency comparison circuit.
【００１８】これにより、ループ・フィルタのグランド
・ノードに変調波を与え、電圧制御発振器の制御信号を
揺らすことで、電圧制御発振器の発信周波数を分散さ
せ、ＥＭＩエネルギの特定周波数でのピークを低減させ
る。このように、ＥＭＩピークエネルギを低減すること
で、ＥＭＩによる悪影響を低減することができる。Thus, by applying a modulation wave to the ground node of the loop filter and fluctuating the control signal of the voltage controlled oscillator, the oscillation frequency of the voltage controlled oscillator is dispersed, and the peak of the EMI energy at a specific frequency is reduced. Let it. As described above, by reducing the EMI peak energy, it is possible to reduce the adverse effect of EMI.
【００１９】クロック信号の電力のスペクトルは、多く
の高調波を含んでいる。本発明によりＰＬＬ回路が出力
するクロック信号の周波数を揺動させると、このような
高調波においては、該クロック信号の基本波に比較し
て、その周波数の揺動は大きくなり、電力のスペクトル
は幅広く分散されやすい。従って、このような高調波で
は、ＥＭＩピークエネルギが効果的に低減され、ＥＭＩ
による悪影響も効果的に低減される。The power spectrum of the clock signal contains many harmonics. When the frequency of the clock signal output from the PLL circuit is fluctuated according to the present invention, the fluctuation of the frequency becomes larger at such a harmonic as compared with the fundamental wave of the clock signal, and the power spectrum becomes Easy to be widely distributed. Thus, at such harmonics, the EMI peak energy is effectively reduced and the EMI
As a result, the adverse effects caused by the above are also effectively reduced.
【００２０】[0020]
【発明の実施の形態】以下、図を用いて本発明の実施の
形態を詳細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below in detail with reference to the drawings.
【００２１】図２は、本発明が適用された実施形態のＰ
ＬＬ回路における要部の回路図である。FIG. 2 is a diagram showing a P of the embodiment to which the present invention is applied.
FIG. 3 is a circuit diagram of a main part of the LL circuit.
【００２２】この図では、本実施形態における、本発明
の適用部分であるループ・フィルタＬＦが示される。該
ループ・フィルタＬＦは、抵抗Ｒ１及びＲ２と、コンデ
ンサＣとの時定数で定まる、ローパス・フィルタとして
機能する。本実施形態ではループ・フィルタＬＦとし
て、ラグ・リード型を示している。しかしながら、他の
種類のフィルタを用いても、同様の効果が得られる。FIG. 2 shows a loop filter LF which is an application part of the present invention in the present embodiment. The loop filter LF functions as a low-pass filter determined by the time constant of the resistors R1 and R2 and the capacitor C. In the present embodiment, a lag-lead type is shown as the loop filter LF. However, the same effect can be obtained by using other types of filters.
【００２３】図２においてノードＡを接地し、図３のよ
うにすると、従来の図１のループ・フィルタＬＦと同等
になる。そして、図３のものを用いると、従来のＰＬＬ
回路と同じ動作をする。ノードＡは、図３から明らかな
ように、このように従来と同等に動作させる場合、グラ
ンドＧＮＤに接続されるので、グランド・ノードと呼ぶ
ことにする。When the node A is grounded in FIG. 2 and as shown in FIG. 3, it becomes equivalent to the conventional loop filter LF of FIG. Then, by using the one shown in FIG.
Performs the same operation as the circuit. As is apparent from FIG. 3, the node A is connected to the ground GND when it is operated in the same manner as in the related art, and is therefore referred to as a ground node.
【００２４】このノードＡとグランドＧＮＤとの間に、
図２の符号Ｂで示される、本発明で揺動変調信号と称す
る信号を入力する。該信号は、電圧制御発振器ＶＣＯか
ら出力される信号より周波数が低い信号である。該揺動
変調信号は、ＰＬＬ回路自身が発生する、もしくは外部
で生成した、所定の周波数／振幅の変調波である。Between the node A and the ground GND,
A signal indicated by reference numeral B in FIG. 2 and referred to as a swing modulation signal in the present invention is input. The signal has a lower frequency than the signal output from the voltage controlled oscillator VCO. The oscillation modulation signal is a modulated wave of a predetermined frequency / amplitude generated by the PLL circuit itself or generated externally.
【００２５】このように揺動変調信号を与えると、抵抗
Ｒ１及びＲ２の比に応じ、チャージ・ポンプＣＰからの
信号に揺動変調信号が加算され、電圧制御発振器ＶＣＯ
に出力する信号に変調が加えられる。加算後の、チャー
ジ・ポンプＣＰからの信号と、揺動変調信号との電圧比
は、ほぼ、｛（Ｒ２／（Ｒ１＋Ｒ２））：（Ｒ１／（Ｒ
１＋Ｒ２））｝である。又、このように揺動変調信号で
変調し制御信号を変化させることで、電圧制御発振器Ｖ
ＣＯの発信周波数を変化させ、ほぼ揺動変調信号の周波
数でクロック信号ＯＵＴＣＬＫを揺動させることができ
る。When the oscillation modulation signal is supplied in this manner, the oscillation modulation signal is added to the signal from the charge pump CP in accordance with the ratio of the resistors R1 and R2, and the voltage controlled oscillator VCO
Is modulated. After the addition, the voltage ratio between the signal from the charge pump CP and the fluctuation modulation signal is approximately ｛(R2 / (R1 + R2)) :( R1 / (R
1 + R2))｝. In addition, by modulating the control signal with the oscillation modulation signal in this manner, the voltage control oscillator
By changing the transmission frequency of CO, the clock signal OUTCLK can be oscillated substantially at the frequency of the oscillation modulation signal.
【００２６】ＰＬＬ回路は、発振周波数をフィードバッ
ク制御するフィードバック回路である。このため、フィ
ードバックを受けて、クロック信号ＦＢＣＬＫの周波数
・位相をクロック信号ＲＥＦＣＬＫに一致させる方向
に、回路動作が作用する。このような作用は、上述した
揺動変調信号によるクロック信号ＯＵＴＣＬＫの揺動を
抑えることになる。The PLL circuit is a feedback circuit that performs feedback control of the oscillation frequency. Therefore, upon receiving the feedback, the circuit operation operates in a direction in which the frequency and phase of the clock signal FBCLK match the clock signal REFCLK. Such an operation suppresses the swing of the clock signal OUTCLK due to the swing modulation signal described above.
【００２７】このような揺動を抑制する作用を低減する
ためには、ループ・フィルタＬＦの定数を重くし、チャ
ージ・ポンプＣＰの駆動能力を小さくし、フィードバッ
クの効果を弱くする必要がある。このようにフィードバ
ック効果を低下させることで、発振周波数が分散したク
ロック信号ＯＵＴＣＬＫのスペクトルが得られる。これ
によって、発振周波数が分散しているため特定の周波数
の電磁波が強く輻射されることを防ぐことが出来る。In order to reduce the effect of suppressing such fluctuation, it is necessary to increase the constant of the loop filter LF, reduce the driving capability of the charge pump CP, and weaken the effect of feedback. By thus reducing the feedback effect, a spectrum of the clock signal OUTCLK in which the oscillation frequency is dispersed can be obtained. As a result, it is possible to prevent electromagnetic waves of a specific frequency from being strongly radiated because the oscillation frequencies are dispersed.
【００２８】なお、本発明では、揺動変調信号をどのよ
うに得るかについて特に限定するものではない。例え
ば、該揺動変調信号を、ＰＬＬ回路の外部から供給して
もよい。あるいは、該揺動変調信号を、ＰＬＬ回路の内
部で生成してもよい。内部で生成する場合、例えば図１
の符号７Ａのように、ＰＬＬ回路の内部に新たに分周器
ＤＩＶを設けて、該分周器ＤＩＶにより揺動変調信号を
生成し、ループ・フィルタＬＦに供給してもよい。ある
いは、符号７の分周器ＤＩＶで既に分周されたクロック
信号を、更に必要なだけ分周するために、符号７Ｂのよ
うに設けた分周器ＤＩＶにより揺動変調信号を生成し、
ループ・フィルタＬＦに供給してもよい。In the present invention, there is no particular limitation on how to obtain the fluctuation modulation signal. For example, the oscillation modulation signal may be supplied from outside the PLL circuit. Alternatively, the oscillation modulation signal may be generated inside a PLL circuit. When generated internally, for example, FIG.
As shown by reference numeral 7A, a frequency divider DIV may be newly provided inside the PLL circuit, and the oscillation modulation signal may be generated by the frequency divider DIV and supplied to the loop filter LF. Alternatively, in order to further divide the clock signal already divided by the frequency divider DIV of the reference numeral 7 as necessary, an oscillation modulation signal is generated by the frequency divider DIV provided as the reference numeral 7B,
It may be supplied to the loop filter LF.
【００２９】ここで、同一周波数のクロック信号ＯＵＴ
ＣＬＫから、同一周波数の揺動変調信号を得ることを前
提とする。該前提において、符号７Ａの分周器ＤＩＶに
比べ、符号７の分周器ＤＩＶも共に用いている分だけ符
号７Ｂの分周器ＤＩＶは、分周数が少なく、素子数が少
なくなる。Here, the clock signal OUT having the same frequency
It is assumed that a swing modulation signal of the same frequency is obtained from CLK. On this premise, the frequency divider DIV denoted by reference numeral 7B has a smaller number of divisions and a smaller number of elements than the frequency divider DIV denoted by reference numeral 7A because the frequency divider DIV denoted by reference numeral 7 is also used.
【００３０】なお、本発明において、揺動変調信号の周
波数を特に限定するものではない。該周波数は、ＰＬＬ
回路全体における、クロック信号ＯＵＴＣＬＫのフィー
ドバック制御のループゲインを考慮して決定することも
できる。又、該揺動変調信号による変調の深さ、即ちル
ープ・フィルタＬＦによる加算後の、チャージ・ポンプ
ＣＰからの信号と、揺動変調信号との電圧比を特に限定
するものではない。なお、本実施形態においては、揺動
変調信号の周波数を、クロック信号ＯＵＴＣＬＫの周波
数の（１／１０００）とした場合、ＥＭＩによる悪影響
の低減の、良好な効果が得られることが確認されてい
る。In the present invention, the frequency of the oscillation modulation signal is not particularly limited. The frequency is PLL
The determination may be made in consideration of the loop gain of the feedback control of the clock signal OUTCLK in the entire circuit. Further, the modulation depth by the oscillation modulation signal, that is, the voltage ratio between the signal from the charge pump CP and the oscillation modulation signal after addition by the loop filter LF is not particularly limited. In the present embodiment, when the frequency of the oscillation modulation signal is set to (1/1000) of the frequency of the clock signal OUTCLK, it has been confirmed that a favorable effect of reducing adverse effects due to EMI can be obtained. .
【００３１】図４は、クロック信号ＯＵＴＣＬＫのスペ
クトルを示すグラフである。FIG. 4 is a graph showing a spectrum of the clock signal OUTCLK.
【００３２】この図において、横軸は、クロック信号Ｏ
ＵＴＣＬＫの目標発振周波数を１とする、正規化された
周波数を示す。一点鎖線により、図１のＰＬＬ回路のル
ープ・フィルタＬＦに図２のものを用いた、本発明が適
用された本実施形態のスペクトルが示される。二点鎖線
により、図１のＰＬＬ回路のループ・フィルタＬＦに図
３のものを用いた、本実施形態に対する比較例のスペク
トルが示される。なお、縦軸は、該比較例におけるスペ
クトルのピークを１として正規化した、信号の電力であ
る。In this figure, the horizontal axis represents the clock signal O
This shows a normalized frequency where the target oscillation frequency of UTCLK is 1. The dashed line indicates the spectrum of the present embodiment to which the present invention is applied, using the loop filter LF of FIG. 2 for the PLL circuit of FIG. A two-dot chain line shows a spectrum of a comparative example with respect to the present embodiment using the loop filter LF of FIG. 3 for the PLL circuit of FIG. Note that the vertical axis represents the signal power normalized with the peak of the spectrum in the comparative example as 1.
【００３３】この図から明らかなように、比較例に対し
て、本実施形態ではスペクトルのピーク電力が（１／
３）以下になっている。このように、本実施形態では本
発明を効果的に適用することができる。従って、ＥＭＩ
ピークエネルギを低減することで、ＥＭＩによる悪影響
を低減することができる。As is clear from this figure, the peak power of the spectrum in this embodiment is (1/1) as compared with the comparative example.
3) It is as follows. Thus, in the present embodiment, the present invention can be effectively applied. Therefore, EMI
By reducing the peak energy, the adverse effects of EMI can be reduced.
【００３４】[0034]
【発明の効果】本発明によれば、ＥＭＩピークエネルギ
を低減することで、ＥＭＩによる悪影響を低減すること
ができる。まず、ＰＬＬ回路の定常動作時に、当該ＰＬ
Ｌ回路自身から輻射されるＥＭＩピークエネルギを低減
できる。更には、該ＰＬＬ回路は、多くの回路で利用さ
れるクロック信号の供給源になっていることから、同Ｐ
ＬＬ回路のクロック信号で動作する他の回路において、
各部の信号の動作周波数も揺動され、これら信号の電力
のスペクトルが分散されるため、システム全体のＥＭＩ
エネルギの低減が効果的に図られる。According to the present invention, by reducing the EMI peak energy, the adverse effects of EMI can be reduced. First, during the steady operation of the PLL circuit,
The EMI peak energy radiated from the L circuit itself can be reduced. Further, the PLL circuit is a source of a clock signal used in many circuits.
In another circuit operated by the clock signal of the LL circuit,
The operating frequencies of the signals in each section are also fluctuated, and the power spectrum of these signals is dispersed, so that the EMI of the entire system is
Energy can be effectively reduced.
【図１】基本的なＰＬＬ回路の構成を示すブロック図FIG. 1 is a block diagram showing a configuration of a basic PLL circuit.
【図２】本発明が適用された実施形態のＰＬＬ回路にお
ける要部のループ・フィルタの回路図FIG. 2 is a circuit diagram of a main part loop filter in the PLL circuit according to the embodiment to which the present invention is applied;
【図３】上記ループ・フィルタの比較例の回路図FIG. 3 is a circuit diagram of a comparative example of the loop filter.
【図４】前記実施形態のＰＬＬ回路が出力するクロック
信号のスペクトルを示すグラフFIG. 4 is a graph showing a spectrum of a clock signal output from the PLL circuit of the embodiment.
５…位相周波数比較回路 ＰＦＤ…位相周波数比較器 ＣＰ…チャージ・ポンプ ＬＦ…ループ・フィルタ ＶＣＯ…電圧制御発振器 ＤＩＶ…分周器 Ｒ１、Ｒ２…抵抗 Ｃ…コンデンサ 5: phase frequency comparison circuit PFD: phase frequency comparator CP: charge pump LF: loop filter VCO: voltage controlled oscillator DIV: frequency divider R1, R2: resistor C: capacitor
Claims (3)
に、該電圧制御発振回路から得られる信号をフィードバ
ックし、位相周波数比較回路で基準信号と位相を比較す
るようにしたＰＬＬ回路において、 前記電圧制御発振回路の入力に設ける、前記位相周波数
比較回路の出力から直流成分ないしは低周波数成分を抽
出するループフィルタ回路のグランド・ノードから、前
記電圧制御発振回路から出力される信号より周波数が低
い揺動変調信号を入力するようにしたことを特徴とする
ＰＬＬ回路。1. A PLL circuit which oscillates a signal with a voltage controlled oscillation circuit, feeds back a signal obtained from the voltage controlled oscillation circuit, and compares a phase with a reference signal by a phase frequency comparison circuit. A swing provided at the input of the controlled oscillation circuit, the frequency of which is lower than that of the signal output from the voltage controlled oscillation circuit, from the ground node of the loop filter circuit for extracting a DC component or a low frequency component from the output of the phase frequency comparison circuit; A PLL circuit to which a modulation signal is input.
の信号を利用して得るようにしたことを特徴とするＰＬ
Ｌ回路。2. The PLL circuit according to claim 1, wherein the oscillation modulation signal is obtained by using a signal of a frequency divider circuit originally included in the PLL circuit.
L circuit.
を特徴とするＰＬＬ回路。3. The PLL circuit according to claim 1, wherein said oscillation modulation signal is supplied from outside.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11054900A JP2000252817A (en) | 1999-03-03 | 1999-03-03 | Pll circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11054900A JP2000252817A (en) | 1999-03-03 | 1999-03-03 | Pll circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000252817A true JP2000252817A (en) | 2000-09-14 |
Family
ID=12983491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11054900A Pending JP2000252817A (en) | 1999-03-03 | 1999-03-03 | Pll circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000252817A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020074980A (en) * | 2001-03-23 | 2002-10-04 | (주)네오마이크로스 | Apparatus for generating spread spectrum frequency modulated clock pulses having reduced emi |
| KR100374648B1 (en) * | 2001-06-28 | 2003-03-03 | 삼성전자주식회사 | Phase locked loop circuit for reducing electromagnetic interference and control method thereof |
| US6703902B2 (en) | 2001-09-25 | 2004-03-09 | Samsung Electronics Co. Ltd. | Phase locked loop for reducing electromagnetic interference |
| WO2005083887A1 (en) * | 2004-02-27 | 2005-09-09 | Sanyo Electric Co., Ltd. | Pll circuit |
| US7224349B2 (en) | 2002-06-18 | 2007-05-29 | Seiko Epson Corporation | Electronic apparatus |
-
1999
- 1999-03-03 JP JP11054900A patent/JP2000252817A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020074980A (en) * | 2001-03-23 | 2002-10-04 | (주)네오마이크로스 | Apparatus for generating spread spectrum frequency modulated clock pulses having reduced emi |
| KR100374648B1 (en) * | 2001-06-28 | 2003-03-03 | 삼성전자주식회사 | Phase locked loop circuit for reducing electromagnetic interference and control method thereof |
| US6703902B2 (en) | 2001-09-25 | 2004-03-09 | Samsung Electronics Co. Ltd. | Phase locked loop for reducing electromagnetic interference |
| US7224349B2 (en) | 2002-06-18 | 2007-05-29 | Seiko Epson Corporation | Electronic apparatus |
| WO2005083887A1 (en) * | 2004-02-27 | 2005-09-09 | Sanyo Electric Co., Ltd. | Pll circuit |
| US8031015B2 (en) | 2004-02-27 | 2011-10-04 | Sanyo Electric Co., Ltd. | Phase-locked loop circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7558311B2 (en) | Spread spectrum clock generator and method for generating a spread spectrum clock signal | |
| AU637237B2 (en) | Frequency synthesizer | |
| US6046646A (en) | Modulation of a phase locked loop for spreading the spectrum of an output clock signal | |
| US6594330B1 (en) | Phase-locked loop with digitally controlled, frequency-multiplying oscillator | |
| US7184503B2 (en) | Multi-loop circuit capable of providing a delayed clock in phase locked loops | |
| US6351164B1 (en) | PLL circuit | |
| US6137368A (en) | Frequency synthesizer with constant loop characteristics | |
| JP5190028B2 (en) | Spread spectrum clock generator | |
| CN111294043B (en) | System for automatically recovering external clock based on PLL | |
| US6842056B1 (en) | Cascaded phase-locked loops | |
| JP2000252817A (en) | Pll circuit | |
| EP1297619B1 (en) | Linear dead-band-free digital phase detection | |
| US20070133729A1 (en) | Spread ratio fixing circuit and method for generating spread spectrum clock | |
| US7167059B2 (en) | Circuit for generating spread spectrum clock | |
| JPH0993125A (en) | Pll synthesizer circuit | |
| JP3001575B1 (en) | PLL circuit using clock dithering circuit | |
| JP2757801B2 (en) | Direct digital synthesizer phase-locked oscillation circuit | |
| CN114826254B (en) | Phase-locked loop circuit, local oscillator and electronic equipment | |
| JP3638124B2 (en) | CLOCK SIGNAL CIRCUIT AND ELECTRONIC DEVICE-INSTALLED DEVICE MOUNTING THE CLOCK SIGNAL CIRCUIT | |
| JP3008938B1 (en) | PLL circuit | |
| JP2002246900A (en) | Clock signal circuit and electronic equipment mounted equipment mounted with the same circuit | |
| JPH05327493A (en) | Pll synthesizer | |
| JP3267945B2 (en) | Frequency synthesizer device and frequency generation method | |
| JP3163808B2 (en) | PLL circuit with double loop structure | |
| JPH06326603A (en) | Pll frequency synthesizer circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050427 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070726 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070731 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071204 |