JP3001575B1 - PLL circuit using clock dithering circuit - Google Patents

Abstract

【要約】 【課題】 帰還分周器の分周比に制限されず、構成が簡
単なクロックディザリング回路を用いたＰＬＬ回路を提
供する。 【解決手段】 記憶手段２と、チャージポンプ回路５と
からなるクロックディザリング回路１をチャージポンプ
回路１２と並列に設ける。記憶手段２は、位相比較回路
１１が出力する位相差信号ＵＰ、ＤＮを記憶し、位相の
遅れまたは進みの変化に応じてレベルが反転する制御信
号ＰＤを生成する。チャージポンプ回路５は前記制御信
号ＰＤに基づいてチャージポンプ信号ＰＣ２を生成して
低域通過フィルタ１３に供給し、出力周波数に一定の周
期の揺らぎを発生させる。An object of the present invention is to provide a PLL circuit using a clock dithering circuit having a simple configuration without being limited by the frequency division ratio of a feedback frequency divider. SOLUTION: A clock dither circuit 1 including a storage means 2 and a charge pump circuit 5 is provided in parallel with a charge pump circuit 12. The storage unit 2 stores the phase difference signals UP and DN output from the phase comparison circuit 11, and generates a control signal PD whose level is inverted according to a change in the phase delay or advance. The charge pump circuit 5 generates a charge pump signal PC2 based on the control signal PD and supplies the charge pump signal PC2 to the low-pass filter 13, so that the output frequency fluctuates at a constant cycle.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】この発明は、出力周波数帯の
雑音を分散させ雑音ピーク値を減少させるクロックディ
ザリング回路を用いたＰＬＬ回路に関する。The present invention relates to a PLL circuit using a clock dithering circuit for dispersing noise in an output frequency band and reducing a noise peak value.

【０００２】[0002]

【従来の技術】近年の電子機器の増加に伴い、これら電
子機器が輻射する電波（ＥＭＩ）が他の電子機器に影響
を与え正常な動作を妨げる事態が多数発生している。こ
の輻射電波を低減させる技術が種々提案されているが、
一つの方法としてクロックディザリングがある。クロッ
クディザリングは電子機器のシステムクロックを周波数
変調し、一定の周期で周波数が１％程度変化する揺らぎ
を生じさせる方法である。クロックディザリングでは出
力周波数の揺らぎは１％程度にとどめることが望ましい
とされている。この揺らぎにより、クロック周波数帯の
雑音の周波数分布が分散し、雑音ピーク値は減少する。2. Description of the Related Art With the increase of electronic devices in recent years, a number of situations have occurred in which radio waves (EMI) radiated from these electronic devices affect other electronic devices and hinder normal operation. Various techniques for reducing this radiated radio wave have been proposed,
One method is clock dithering. Clock dithering is a method of modulating the frequency of a system clock of an electronic device to generate fluctuations in which the frequency changes by about 1% at a constant cycle. In clock dithering, it is desirable to keep the fluctuation of the output frequency to about 1%. Due to this fluctuation, the frequency distribution of noise in the clock frequency band is dispersed, and the noise peak value decreases.

【０００３】図３は、従来のクロックディザリング回路
５１を用いたＰＬＬ（位相同期ループ）回路５０の構成
を示すブロック図である。同図において、クロックディ
ザリング回路５１は、帰還分周器（ＤＩＶ）５２と変調
回路５３から構成されている。次に、このＰＬＬ回路５
０の動作について説明する。電圧制御発振器（ＶＣＯ）
１４の出力周波数は、出力端子５５と帰還分周器５２に
供給される。一方、変調回路５３は、基準入力信号Ｒを
受け、出力周波数ＰＯに一定の周期の揺らぎを与える周
波数を生成し、帰還分周器５２に供給する。帰還分周器
５２は、変調回路５３の出力により、一定の周期で分周
する比率を１％程度の範囲で変化させる。例えば、帰還
分周器５２が１００カウント毎に１パルスを出力する１
／１００分周器であるとき、カウント値を９９〜１０１
の間で変化させる。そして、帰還分周器５２の出力は位
相比較回路（ＰＦＤ）１１に供給される。FIG. 3 is a block diagram showing a configuration of a PLL (phase locked loop) circuit 50 using a conventional clock dithering circuit 51. In the figure, a clock dithering circuit 51 includes a feedback frequency divider (DIV) 52 and a modulation circuit 53. Next, this PLL circuit 5
The operation of 0 will be described. Voltage controlled oscillator (VCO)
The output frequency of 14 is supplied to the output terminal 55 and the feedback frequency divider 52. On the other hand, the modulation circuit 53 receives the reference input signal R, generates a frequency that causes the output frequency PO to fluctuate in a constant cycle, and supplies the frequency to the feedback frequency divider 52. The feedback frequency divider 52 changes the rate of frequency division in a constant cycle in the range of about 1% by the output of the modulation circuit 53. For example, the feedback frequency divider 52 outputs one pulse every 100 counts.
/ 100 frequency divider, the count value is 99 to 101
Vary between. Then, the output of the feedback frequency divider 52 is supplied to a phase comparison circuit (PFD) 11.

【０００４】図４は、位相比較回路１１の構成を示す回
路図である。同図を参照して位相比較回路１１の動作を
説明する。先ず、基準入力信号Ｒと帰還分周器５２から
供給された信号Ｄの立ち上がりエッジが検出され、その
位相差に比例したパルス幅の信号が出力される。すなわ
ち、基準入力信号Ｒより信号Ｄが遅れている時には位相
差パルスＵＰを出力し、信号Ｄが進んでいる時には位相
差パルスＤＮを出力する。そして、位相差信号ＵＰ、Ｄ
Ｎは、チャージポンプ回路（ＣＰ）１２へ供給される。
なお、位相比較回路１１の不感帯の調整は遅延回路７２
の遅延時間を調整して行われる。FIG. 4 is a circuit diagram showing a configuration of the phase comparison circuit 11. As shown in FIG. The operation of the phase comparison circuit 11 will be described with reference to FIG. First, the rising edge of the reference input signal R and the rising edge of the signal D supplied from the feedback frequency divider 52 are detected, and a signal having a pulse width proportional to the phase difference is output. That is, when the signal D is delayed from the reference input signal R, the phase difference pulse UP is output, and when the signal D is advanced, the phase difference pulse DN is output. Then, the phase difference signals UP, D
N is supplied to a charge pump circuit (CP) 12.
The dead zone of the phase comparison circuit 11 is adjusted by the delay circuit 72.
This is done by adjusting the delay time.

【０００５】次に、チャージポンプ回路１２は位相差信
号ＵＰ、ＤＮに基づいて位相差補正信号ＰＣを生成す
る。低域通過フィルタ（ＬＰＦ）１３は、入力した位相
差補正信号ＰＣを平滑化して不要な高周波成分を除去
し、所定の時定数を持つ発信制御信号ＣＯを生成する。
位相差補正信号ＰＣの揺らぎの周波数成分は低域通過フ
ィルタ１３を通過して発信制御信号ＣＯに含まれる。電
圧制御発振器１４は低域通過フィルタ１３から供給され
る発信制御信号ＣＯに応じた周波数を発振する。上記の
動作により、一定の周期で周波数の１％程度の揺らぎを
持つ出力周波数ＰＯが得られる。Next, the charge pump circuit 12 generates a phase difference correction signal PC based on the phase difference signals UP and DN. The low-pass filter (LPF) 13 smoothes the input phase difference correction signal PC to remove unnecessary high-frequency components, and generates a transmission control signal CO having a predetermined time constant.
The fluctuation frequency component of the phase difference correction signal PC passes through the low-pass filter 13 and is included in the transmission control signal CO. The voltage-controlled oscillator 14 oscillates a frequency according to the transmission control signal CO supplied from the low-pass filter 13. By the above operation, an output frequency PO having a fluctuation of about 1% of the frequency at a constant cycle is obtained.

【０００６】[0006]

【発明が解決しようとする課題】上述したように、従来
のクロックディザリング回路では揺らぎの大きさに応じ
た帰還分周器すなわちカウンタが必要になる。例えば、
出力周波数の１％の揺らぎを生じさせるには、カウント
値を１％変化させるため、０〜１０１までの分解能を持
つカウンタからなる帰還分周器が必要になる。このこと
から、基準入力信号の周波数と出力周波数との比は１：
１００に決まり、他の分周比を用いるには基準周波数を
分周するなどの追加回路が必要になるという問題があっ
た。また、クロックディザリング回路は基準入力信号か
ら揺らぎの周波数を作る変調回路と揺らぎの幅を決める
カウント値切替え回路を持つ帰還分周器を備えなければ
ならず回路が複雑になるという問題があった。As described above, the conventional clock dithering circuit requires a feedback frequency divider, that is, a counter according to the magnitude of the fluctuation. For example,
In order to cause fluctuation of 1% of the output frequency, a feedback frequency divider composed of a counter having a resolution of 0 to 101 is required to change the count value by 1%. From this, the ratio of the frequency of the reference input signal to the output frequency is 1:
Therefore, there is a problem that an additional circuit such as dividing the reference frequency is required to use another dividing ratio. Also, the clock dithering circuit must include a modulation circuit for generating a fluctuation frequency from a reference input signal and a feedback frequency divider having a count value switching circuit for determining the width of the fluctuation, which has a problem that the circuit becomes complicated. .

【０００７】この発明は、上記の点に鑑みてなされたも
ので、その目的は、帰還分周器の分周比に制限されず、
構成が簡単な記憶回路とチャージポンプ回路からなるク
ロックディザリング回路を用いたＰＬＬ回路を提供する
ことにある。The present invention has been made in view of the above points, and its object is not limited to the frequency division ratio of the feedback frequency divider.
An object of the present invention is to provide a PLL circuit using a clock dithering circuit composed of a storage circuit and a charge pump circuit having a simple configuration.

【０００８】[0008]

【課題を解決するための手段】上記の課題を解決するた
めに、請求項１に記載の発明は、入力電圧に応じて周波
数を変化させる電圧制御発振器と、該電圧制御発振器の
出力を分周する帰還分周器と、基準信号と前記帰還分周
器の出力との位相を比較して位相差信号を出力する位相
比較回路と、該位相比較回路の出力により位相差補正信
号を生成する第１のチャージポンプ回路と、前記位相差
補正信号を平滑化し、前記電圧制御発振器へ制御信号を
供給する低域通過フィルタとを備えたＰＬＬ回路におい
て、前記第１のチャージポンプ回路と並列に設けられ、
前記位相比較回路が出力する位相差信号を記憶し、前記
位相差信号の位相の遅れまたは進みの変化に応じてレベ
ルが反転する制御信号を生成する記憶手段と、該記憶手
段の出力制御信号に基づいてチャージポンプ信号を生成
し、前記低域通過フィルタに供給する第２のチャージポ
ンプ回路とを設けたことを特徴とする。In order to solve the above-mentioned problems, a first aspect of the present invention provides a voltage-controlled oscillator that changes a frequency in accordance with an input voltage, and divides an output of the voltage-controlled oscillator. A feedback frequency divider, a phase comparator that compares a phase of a reference signal with an output of the feedback frequency divider and outputs a phase difference signal, and a phase comparator that generates a phase difference correction signal based on an output of the phase comparator. And a low-pass filter for smoothing the phase difference correction signal and supplying a control signal to the voltage-controlled oscillator, wherein the PLL circuit is provided in parallel with the first charge pump circuit. ,
A storage unit that stores a phase difference signal output by the phase comparison circuit, and generates a control signal whose level is inverted according to a change in delay or advance of the phase of the phase difference signal; and an output control signal of the storage unit. And a second charge pump circuit that generates a charge pump signal based on the signal and supplies the charge pump signal to the low-pass filter.

【０００９】また、請求項２に記載の発明は、請求項１
に記載のＰＬＬ回路において、前記記憶手段が、ＲＳフ
リップフロップであることを特徴とする。The invention described in claim 2 is the first invention.
Wherein the storage means is an RS flip-flop.

【００１０】また、請求項３に記載の発明は、請求項１
に記載のＰＬＬ回路において、前記第２のチャージポン
プ回路が、直列接続されたＰＮＰトランジスタとＮＰＮ
トランジスタから構成されることを特徴とする。[0010] Further, the invention according to claim 3 is based on claim 1.
Wherein the second charge pump circuit comprises a PNP transistor and an NPN connected in series.
It is characterized by comprising a transistor.

【００１１】[0011]

【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。図１は、この発明の一実
施形態によるＰＬＬ回路１０の構成を示すブロック図で
ある。図３の従来のＰＬＬ回路５０の要素と共通の要素
には、共通の符号が付されている。この図において、Ｐ
ＬＬ回路１０は、位相比較回路（ＰＦＤ）１１と、チャ
ージポンプ回路（ＣＰ）１２と、低域通過フィルタ（Ｌ
ＰＦ）１３と、電圧制御発振器（ＶＣＯ）１４と、帰還
分周器（ＤＩＶ）１５と、クロックディザリング回路１
とから構成される。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing a configuration of a PLL circuit 10 according to one embodiment of the present invention. Elements common to those of the conventional PLL circuit 50 of FIG. 3 are denoted by common reference numerals. In this figure, P
The LL circuit 10 includes a phase comparison circuit (PFD) 11, a charge pump circuit (CP) 12, and a low-pass filter (L
PF) 13, voltage controlled oscillator (VCO) 14, feedback divider (DIV) 15, clock dithering circuit 1
It is composed of

【００１２】クロックディザリング回路１は、記憶回路
２と、チャージポンプ回路５とから構成される。記憶回
路２は、ＮＯＲゲート３、４からなるＲＳフリップフロ
ップであり、位相比較回路１１の出力を記憶し、入力信
号の位相差の変化により、レベルが反転する信号ＰＤを
生成する。また、端子１８はクロックディザリング回路
１をディスエーブル状態とするための信号Ｃが印加され
る端子であり、信号Ｃが”１”の時記憶回路２の出力Ｐ
Ｄが”０”に固定され、クロックディサリング回路１が
不動作状態となる。なお、記憶回路２は、ＲＳフリップ
フロップに限られるものではなく位相比較回路１１の出
力を記憶できる他の回路構成を用いてもよい。The clock dithering circuit 1 includes a storage circuit 2 and a charge pump circuit 5. The storage circuit 2 is an RS flip-flop including NOR gates 3 and 4, stores the output of the phase comparison circuit 11, and generates a signal PD whose level is inverted by a change in the phase difference of the input signal. A terminal 18 is a terminal to which a signal C for disabling the clock dithering circuit 1 is applied. When the signal C is “1”, the output P of the storage circuit 2 is
D is fixed to “0”, and the clock desiring circuit 1 enters a non-operating state. Note that the storage circuit 2 is not limited to the RS flip-flop, and another circuit configuration that can store the output of the phase comparison circuit 11 may be used.

【００１３】チャージポンプ回路５は、電源Ｖｃｃと接
地の間に直列接続されたＰＮＰトランジスタ６とＮＰＮ
トランジスタ７とから構成され、２つのトランジスタ
６、７のベースへ供給される記憶回路２の出力に応じて
チャージポンプ信号ＰＣ２を生成し、低域通過フィルタ
１３へ供給する。チャージポンプ回路５はチャージポン
プ回路１２を構成するトランジスタより相互コンダクタ
ンス（ｇｍ）が小さいトランジスタにより構成される。
また、チャージポンプ回路５は上記の構成に限られるも
のではなく記憶回路２の出力に応じてチャージとディス
チャージを行いチャージポンプ信号ＰＣ２を生成する他
の回路構成を用いることができる。The charge pump circuit 5 includes a PNP transistor 6 connected in series between a power supply Vcc and ground, and an NPN
A charge pump signal PC2 is generated in accordance with the output of the storage circuit 2 supplied to the bases of the two transistors 6, 7 and supplied to the low-pass filter 13. The charge pump circuit 5 is configured by a transistor having a smaller mutual conductance (gm) than the transistor forming the charge pump circuit 12.
Further, the charge pump circuit 5 is not limited to the above-described configuration, and another circuit configuration that performs charge and discharge in accordance with the output of the storage circuit 2 and generates the charge pump signal PC2 can be used.

【００１４】次に、上記構成によるＰＬＬ回路１０の動
作を説明する。なお、以下の説明に於いては、基準入力
信号Ｒが２５ＭＨｚ、出力周波数ＰＯが１００ＭＨｚの
場合を例にとり説明する。また、発生させる周波数の揺
らぎの幅に合わせて位相比較回路１１の不感帯は遅延回
路７２（図４）を調整して９９ＭＨｚ〜１０１ＭＨｚに
してある場合を説明する。図２は、ＰＬＬ回路１０の動
作を示す波形図である。以下、ＰＬＬ回路１０の動作
を、同図に示す波形図を参照して説明する。同図におい
て、（Ａ）は位相差信号ＵＰを示す波形であり、（Ｂ）
は位相差信号ＤＮを示す波形である。（Ｃ）は記憶回路
２の出力ＰＤを示す波形である。（Ｄ）は出力周波数Ｐ
Ｏの変化を示す。Next, the operation of the PLL circuit 10 having the above configuration will be described. In the following description, a case where the reference input signal R is 25 MHz and the output frequency PO is 100 MHz will be described as an example. Further, a case will be described in which the dead band of the phase comparator 11 is adjusted to 99 MHz to 101 MHz by adjusting the delay circuit 72 (FIG. 4) in accordance with the width of the generated frequency fluctuation. FIG. 2 is a waveform chart showing the operation of the PLL circuit 10. Hereinafter, the operation of the PLL circuit 10 will be described with reference to the waveform diagram shown in FIG. In the figure, (A) is a waveform showing the phase difference signal UP, and (B)
Is a waveform showing the phase difference signal DN. (C) is a waveform showing the output PD of the storage circuit 2. (D) is the output frequency P
The change of O is shown.

【００１５】先ず、電圧制御発振器１４の出力は、出力
端子１７と帰還分周器１５に供給される。帰還分周器１
５は、入力信号を１／４に分周して位相比較回路１１に
供給する。位相比較回路１１は、入力端子１６を介して
供給される基準信号Ｒと帰還分周器１５の出力Ｄの位相
を比較する。図２示すｔ１の時点では出力周波数ＰＯは
位相比較回路１１の不感帯に入る９９ＭＨｚより低く
（同図（Ｄ））、位相比較回路１１は、信号Ｄの遅れを
感知して位相差パルスＵＰを出力する。位相比較回路１
１の出力ＵＰ、ＤＮは、同図（Ａ）、（Ｂ）に示す波形
となる。この位相差信号ＵＰ、ＤＮは、記憶回路２とチ
ャージポンプ回路１２へ供給される。First, the output of the voltage controlled oscillator 14 is supplied to an output terminal 17 and a feedback frequency divider 15. Feedback divider 1
5 divides the input signal by ４ and supplies it to the phase comparison circuit 11. The phase comparison circuit 11 compares the phase of the reference signal R supplied via the input terminal 16 with the phase of the output D of the feedback frequency divider 15. At time t1 shown in FIG. 2, the output frequency PO is lower than 99 MHz which enters the dead zone of the phase comparison circuit 11 ((D) in FIG. 2). I do. Phase comparison circuit 1
The outputs UP and DN of No. 1 have waveforms shown in FIGS. The phase difference signals UP and DN are supplied to the storage circuit 2 and the charge pump circuit 12.

【００１６】ｔ１の時点に、記憶回路２は、入力信号Ｕ
Ｐを記憶し、信号ＰＤ（図２（Ｃ））を出力する。チャ
ージポンプ回路５は信号ＰＤにより、チャージポンプ信
号ＰＣ２を生成する。一方、位相比較回路１１の出力に
基づきチャージポンプ回路１２は、位相差補正信号ＰＣ
１を生成する。この位相差補正信号ＰＣ１と前記チャー
ジポンプ信号ＰＣ２を合成した位相差補正信号ＰＣＣ
が、低域通過フィルタ１３へ供給される。低域通過フィ
ルタ１３は、入力した位相差補正信号ＰＣＣを平滑化
し、位相差に応じて電圧が上昇する発振制御信号ＣＯを
生成する。電圧制御発振器１４は、入力する発振制御信
号ＣＯの電圧の上昇により発振する周波数を上げる（図
２（Ｄ））。At time t1, storage circuit 2 receives input signal U
P is stored, and a signal PD (FIG. 2C) is output. The charge pump circuit 5 generates a charge pump signal PC2 based on the signal PD. On the other hand, based on the output of the phase comparison circuit 11, the charge pump circuit 12
1 is generated. A phase difference correction signal PCC obtained by combining the phase difference correction signal PC1 and the charge pump signal PC2.
Is supplied to the low-pass filter 13. The low-pass filter 13 smoothes the input phase difference correction signal PCC, and generates an oscillation control signal CO whose voltage increases according to the phase difference. The voltage-controlled oscillator 14 increases the oscillation frequency by increasing the voltage of the input oscillation control signal CO (FIG. 2D).

【００１７】図２に示すｔ２の時点では、出力周波数Ｐ
Ｏが９９ＭＨｚに近づくが、まだ不感帯に入っていな
い。従って、位相比較回路１１は信号Ｄの遅れを感知
し、位相差信号ＵＰを出力する（同図（Ａ））。チャー
ジポンプ回路１２は、位相差信号ＵＰを受けて、位相差
補正信号ＰＣ１を出力する。また、記憶回路２は位相差
信号ＵＰにより“Ｈ”レベルにラッチされており、出力
ＰＤに変化はなく（同図（Ｃ））、チャージポンプ回路
５はチャージを続ける。従って、信号ＰＣ１、ＰＣ２を
合成した位相差補正信号ＰＣＣは、発振制御信号ＣＯの
電圧を上昇させるため、電圧制御発振器１４は、出力周
波数ＰＯを上げ続ける（同図（Ｄ））。At time t2 shown in FIG. 2, the output frequency P
O approaches 99 MHz but has not yet entered the dead zone. Therefore, the phase comparison circuit 11 detects the delay of the signal D and outputs the phase difference signal UP (FIG. 2A). Charge pump circuit 12 receives phase difference signal UP and outputs phase difference correction signal PC1. Further, the storage circuit 2 is latched at the “H” level by the phase difference signal UP, there is no change in the output PD ((C) in the figure), and the charge pump circuit 5 continues charging. Accordingly, the phase difference correction signal PCC obtained by combining the signals PC1 and PC2 raises the voltage of the oscillation control signal CO, so that the voltage controlled oscillator 14 keeps increasing the output frequency PO (FIG. 2D).

【００１８】図２に示すｔ３の時点まで出力ＰＯの周波
数が変化すると不感帯に入るために（同図（Ｄ））、位
相比較回路１１は位相差パルスＵＰ、ＤＮを出力しなく
なる。従って、チャージポンプ回路１２の出力ＰＣ１
は、“０”レベルになる。一方、記憶回路２は、位相差
信号ＵＰにより“Ｈ”レベルにラッチされており、出力
ＰＤに変化はない（同図（Ｃ））。チャージポンプ回路
５は、記憶回路２の出力ＰＤによりチャージを続け、チ
ャージポンプ信号ＰＣ２を出力する。このチャージポン
プ信号ＰＣ２により、電圧制御発振器１４は、さらに、
周波数を上げ続ける（同図（Ｄ））。If the frequency of the output PO changes until the time point t3 shown in FIG. 2, it enters the dead zone (FIG. 2D), so that the phase comparison circuit 11 stops outputting the phase difference pulses UP and DN. Therefore, the output PC1 of the charge pump circuit 12
Goes to the “0” level. On the other hand, the memory circuit 2 is latched at the “H” level by the phase difference signal UP, and the output PD does not change (FIG. 10C). The charge pump circuit 5 continues charging by the output PD of the storage circuit 2, and outputs a charge pump signal PC2. By this charge pump signal PC2, the voltage controlled oscillator 14 further
Continue increasing the frequency (FIG. 2D).

【００１９】次に、図２に示すｔ４の時点まで出力ＰＯ
の周波数が変化し、１０１ＭＨｚを超えると（同図
（Ｄ））、位相比較回路１１は信号Ｄの進みを感知し、
位相差パルスＤＮを出力する（同図（Ｂ））。チャージ
ポンプ回路１２は、位相比較回路１１の出力ＤＮに応じ
てディスチャージに転じる。また、記憶回路２は、位相
差信号ＤＮを受けてレベルを反転させた信号ＰＤ（同図
（Ｃ））を出力する。この信号ＰＤにより、チャージポ
ンプ回路５はディスチャージを始める。従って、位相差
補正信号ＰＣＣの変化により低域通過フィルタ１３の出
力である発振制御信号ＣＯの電圧は下がり始める。発振
制御信号ＣＯを受けて電圧制御発振器１４は出力周波数
ＰＯを下げ始める。Next, the output PO until time t4 shown in FIG.
Is changed and exceeds 101 MHz ((D) in the figure), the phase comparison circuit 11 detects the advance of the signal D,
The phase difference pulse DN is output (FIG. 2B). The charge pump circuit 12 starts discharging according to the output DN of the phase comparison circuit 11. Further, the storage circuit 2 receives the phase difference signal DN and outputs a signal PD ((C) in the figure) whose level is inverted. With this signal PD, the charge pump circuit 5 starts discharging. Therefore, the voltage of the oscillation control signal CO, which is the output of the low-pass filter 13, starts to decrease due to the change of the phase difference correction signal PCC. Upon receiving the oscillation control signal CO, the voltage controlled oscillator 14 starts lowering the output frequency PO.

【００２０】図２に示すｔ５の時点では、不感帯に入っ
ているために（同図（Ｄ））、位相比較回路１１は位相
差パルスＵＰ、ＤＮを出力しなくなり、チャージポンプ
回路１２の位相差補正信号ＰＣ１は“０”レベルにな
る。一方、記憶回路２は位相差信号ＤＮを記憶してお
り、出力ＰＤは変化しない（同図（Ｃ））。従って、こ
の信号ＰＤにより、チャージポンプ回路５は、チャージ
ポンプ信号ＰＣ２の出力を続ける。このチャージポンプ
信号ＰＣ２により、電圧制御発振器１４は、さらに、周
波数を下げ続ける（同図（Ｄ））。At time t5 shown in FIG. 2, the phase comparator 11 does not output the phase difference pulses UP and DN because it is in the dead zone (FIG. 2D). The correction signal PC1 becomes "0" level. On the other hand, the storage circuit 2 stores the phase difference signal DN, and the output PD does not change ((C) in the figure). Therefore, the charge pump circuit 5 keeps outputting the charge pump signal PC2 by the signal PD. By the charge pump signal PC2, the voltage-controlled oscillator 14 further keeps lowering the frequency (FIG. 3D).

【００２１】上記の動作を繰り返すことにより、出力周
波数ＰＯに９９ＭＨｚ〜１０１ＭＨｚの間を一定の周期
で変化する周波数の揺らぎが発生する。この揺らぎによ
り、ＰＬＬ回路がロックする１００ＭＨｚ帯の雑音が分
散され雑音ピーク値が減少する。なお、上記の実施形態
において、クロックディサリング回路１を不動作状態と
する回路（端子１８および端子１８とＮＯＲゲート３，
４を接続する線）はなくてもよい。By repeating the above operation, the output frequency PO fluctuates at a constant cycle between 99 MHz and 101 MHz. Due to this fluctuation, noise in the 100 MHz band locked by the PLL circuit is dispersed, and the noise peak value decreases. In the above embodiment, the circuit for disabling the clock deserting circuit 1 (the terminal 18 and the terminal 18 and the NOR gate 3,
4).

【００２２】[0022]

【発明の効果】以上説明したように、本発明によれば、
揺らぎの周波数を作る変調回路と帰還分周器のカウント
値切替え回路が不要になり、簡単な回路構成でクロック
ディザリング回路を実現できるため、経済的に、信頼性
の高いＰＬＬ回路を構成できるという効果が得られる。
さらに、帰還分周器の分周比に制限はなくクロックディ
ザリング回路の適用性を高めるという効果が得られる。As described above, according to the present invention,
It eliminates the need for a modulation circuit for generating the fluctuation frequency and a count value switching circuit for the feedback frequency divider, and realizes a clock dithering circuit with a simple circuit configuration. Thus, a highly reliable PLL circuit can be constructed economically. The effect is obtained.
Further, there is no limitation on the frequency division ratio of the feedback frequency divider, and the effect of improving the applicability of the clock dithering circuit can be obtained.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 この発明の一実施の形態の構成を示すブロッ
ク図である。FIG. 1 is a block diagram showing a configuration of an embodiment of the present invention.

【図２】 同実施の形態の動作を示す波形図である。FIG. 2 is a waveform chart showing an operation of the embodiment.

【図３】 従来のクロックディザリング回路を用いたＰ
ＬＬ回路の構成を示すブロック図である。FIG. 3 is a diagram showing a P using a conventional clock dithering circuit;
FIG. 3 is a block diagram illustrating a configuration of an LL circuit.

【図４】 位相比較回路の構成を示す回路図である。FIG. 4 is a circuit diagram illustrating a configuration of a phase comparison circuit.

【符号の説明】[Explanation of symbols]

１ クロックディザリング回路 ２ 記憶回路（記憶手段） ３、４ ＮＯＲゲート ５ チャージポンプ回路 ６ ＰＮＰトランジスタ ７ ＮＰＮトランジスタ Reference Signs List 1 clock dithering circuit 2 storage circuit (storage means) 3, 4 NOR gate 5 charge pump circuit 6 PNP transistor 7 NPN transistor

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 入力電圧に応じて発振周波数を変化させ
る電圧制御発振器と、該電圧制御発振器の出力を分周す
る帰還分周器と、基準信号と前記帰還分周器の出力との
位相を比較して位相差信号を出力する位相比較回路と、
該位相比較回路の出力により位相差補正信号を生成する
第１のチャージポンプ回路と、前記位相差補正信号を平
滑化し、前記電圧制御発振器へ制御信号を供給する低域
通過フィルタとを備えたＰＬＬ回路において、 前記第１のチャージポンプ回路と並列に設けられ、前記
位相比較回路が出力する位相差信号を記憶し、前記位相
差信号の位相の遅れまたは進みの変化に応じてレベルが
反転する制御信号を生成する記憶手段と、 該記憶手段の出力制御信号に基づいてチャージポンプ信
号を生成し、前記低域通過フィルタに供給する第２のチ
ャージポンプ回路と、 を具備してなるＰＬＬ回路。1. A voltage controlled oscillator for changing an oscillation frequency according to an input voltage, a feedback frequency divider for dividing an output of the voltage controlled oscillator, and a phase of a reference signal and an output of the feedback frequency divider. A phase comparison circuit for comparing and outputting a phase difference signal,
A PLL comprising: a first charge pump circuit that generates a phase difference correction signal based on an output of the phase comparison circuit; and a low-pass filter that smoothes the phase difference correction signal and supplies a control signal to the voltage controlled oscillator. In the circuit, a control is provided in parallel with the first charge pump circuit, stores a phase difference signal output from the phase comparison circuit, and inverts a level according to a change in a phase delay or advance of the phase difference signal. A PLL circuit comprising: a storage unit that generates a signal; and a second charge pump circuit that generates a charge pump signal based on an output control signal of the storage unit and supplies the charge pump signal to the low-pass filter. 【請求項２】 前記記憶手段は、ＲＳフリップフロップ
であることを特徴とする請求項１に記載のＰＬＬ回路。2. The PLL circuit according to claim 1, wherein said storage means is an RS flip-flop. 【請求項３】 前記第２のチャージポンプ回路は、直列
接続されたＰＮＰトランジスタとＮＰＮトランジスタと
から構成されることを特徴とする請求項１に記載のＰＬ
Ｌ回路。3. The PL according to claim 1, wherein the second charge pump circuit includes a PNP transistor and an NPN transistor connected in series.
L circuit.