JP3008938B1 - Ｐｌｌ回路 - Google Patents
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Abstract
【要約】
【課題】 電圧制御発振器への入力電流の変動を小さく
するとともに、電圧制御発振器出力の周波数誤差を小さ
くする。 【解決手段】 可変ディレイ素子４と、基準信号を分周
する１／４分周器３と、これから出力される信号および
後記分周信号の位相を比較して遅延増加または減少信号
を出力する位相比較器６と、上記基準信号および可変デ
ィレイ素子４から出力される信号を比較しその位相差に
応じて遅延増加たは減少信号を出力する位相比較器５
と、位相比較器６，５からの出力が入力され、これらの
信号に応じた電流を出力するチャージ・ポンプ回路７
と、これから出力される電流に応じて発振制御電圧を出
力するループ・フィルタ８と、この出力が入力されこれ
に応じた発振周波数信号を出力する電圧制御発振器９
と、上記発振周波数信号が入力されこの発振周波数信号
を分周して得られた分周信号を出力する１／ｍ分周器１
０とを備える。
するとともに、電圧制御発振器出力の周波数誤差を小さ
くする。 【解決手段】 可変ディレイ素子４と、基準信号を分周
する１／４分周器３と、これから出力される信号および
後記分周信号の位相を比較して遅延増加または減少信号
を出力する位相比較器６と、上記基準信号および可変デ
ィレイ素子４から出力される信号を比較しその位相差に
応じて遅延増加たは減少信号を出力する位相比較器５
と、位相比較器６，５からの出力が入力され、これらの
信号に応じた電流を出力するチャージ・ポンプ回路７
と、これから出力される電流に応じて発振制御電圧を出
力するループ・フィルタ８と、この出力が入力されこれ
に応じた発振周波数信号を出力する電圧制御発振器９
と、上記発振周波数信号が入力されこの発振周波数信号
を分周して得られた分周信号を出力する１／ｍ分周器１
０とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ回路に関
し、特に無線通信機等に使用されるＰＬＬ回路に関する
ものである。
し、特に無線通信機等に使用されるＰＬＬ回路に関する
ものである。
【０００２】
【従来の技術】図４は、従来のＰＬＬ回路を示すブロッ
ク図である。同図に示すように、従来のＰＬＬ回路は、
温度補償水晶発振器（ＴＣＸＯ）１と、１／４ｎ分周器
１１と、位相比較器６と、チャージ・ポンプ回路７と、
ループ・フィルタ８と、電圧制御発振器９と、１／ｍ分
周器１０とを備えている。
ク図である。同図に示すように、従来のＰＬＬ回路は、
温度補償水晶発振器（ＴＣＸＯ）１と、１／４ｎ分周器
１１と、位相比較器６と、チャージ・ポンプ回路７と、
ループ・フィルタ８と、電圧制御発振器９と、１／ｍ分
周器１０とを備えている。
【０００３】すなわち、温度補償水晶発振器１から出力
される基準信号は、１／４ｎ分周器１１で１／４ｎに分
周されてから、位相比較器６のリファレンス入力端子Ｒ
に入力される。この位相比較器６の遅延減少信号出力端
子ＵＢおよび遅延増加信号出力端子Ｄはそれぞれチャー
ジ・ポンプ回路７に接続され、その後段にはループ・フ
ィルタ８および電圧制御発振器９が順次接続されてい
る。また、電圧制御発振器の出力は、１／ｍ分周器１０
を介して位相比較器６のシグナル入力端子Ｓにフィード
バックされている。
される基準信号は、１／４ｎ分周器１１で１／４ｎに分
周されてから、位相比較器６のリファレンス入力端子Ｒ
に入力される。この位相比較器６の遅延減少信号出力端
子ＵＢおよび遅延増加信号出力端子Ｄはそれぞれチャー
ジ・ポンプ回路７に接続され、その後段にはループ・フ
ィルタ８および電圧制御発振器９が順次接続されてい
る。また、電圧制御発振器の出力は、１／ｍ分周器１０
を介して位相比較器６のシグナル入力端子Ｓにフィード
バックされている。
【０００４】さて、チャージ・ポンプ回路７の出力段に
接続されているループ・フィルタ８は、抵抗とキャパシ
タとからなるローパスフィルタによって構成されてい
る。したがって、ループ・フィルタ８は、チャージ・ポ
ンプ回路７から遅延増加信号または遅延減少信号が入力
されると、これらの信号を積分し、発振制御電圧として
出力する。その後、ループ・フィルタ８から出力された
信号は電圧御発振器９に入力され、電圧制御発振器９は
入力電圧に応じた発振周波数を有する発振周波数信号ｆ
ｏｕｔを出力する。その後、発振周波数信号ｆｏｕｔは
１／ｍ分周器１０で１／ｍ分周されてから、位相比較器
６のシグナル入力端子Ｓにフィードバックされる。
接続されているループ・フィルタ８は、抵抗とキャパシ
タとからなるローパスフィルタによって構成されてい
る。したがって、ループ・フィルタ８は、チャージ・ポ
ンプ回路７から遅延増加信号または遅延減少信号が入力
されると、これらの信号を積分し、発振制御電圧として
出力する。その後、ループ・フィルタ８から出力された
信号は電圧御発振器９に入力され、電圧制御発振器９は
入力電圧に応じた発振周波数を有する発振周波数信号ｆ
ｏｕｔを出力する。その後、発振周波数信号ｆｏｕｔは
１／ｍ分周器１０で１／ｍ分周されてから、位相比較器
６のシグナル入力端子Ｓにフィードバックされる。
【０００５】なお、位相比較器５，６は、基準信号およ
び分周信号の位相を比較し、分周信号が遅れれば進める
方向にフィードバックをかける（すなわち、遅延減少信
号を出力する）手段であり、進めば遅らす方向にフィー
ドバックをかける（すなわち、遅延増加信号を出力す
る）手段である。
び分周信号の位相を比較し、分周信号が遅れれば進める
方向にフィードバックをかける（すなわち、遅延減少信
号を出力する）手段であり、進めば遅らす方向にフィー
ドバックをかける（すなわち、遅延増加信号を出力す
る）手段である。
【０００６】ここで、図４に係るＰＬＬ回路の各部の信
号波形を示す。図５は、図４に係るＰＬＬ回路の各部の
信号波形を示すタイムチャートである。同図に示すよう
に、高逓倍のＰＬＬ回路においてはロック状態となる
と、位相比較と次の位相比較の間に、ループ・フィルタ
８におけるリーク電流および電圧制御発振器９からの入
力電流によってループ・フィルタ８の出力電圧（発振制
御電圧Ｖ）の電位が低下する。そのため、位相比較器６
の出力はアップ信号（ＵＰＢ）にスパイクを生じ、スパ
イク区間のみループ・フィルタ８をチャージして出力電
流が増加する。電圧制御発振器９から出力される発振周
波数信号ｆｏｕｔの周波数誤差は図５の黒矢印で挟まれ
た幅と等しくなり、またループ・フィルタ８におけるリ
ーク電流および電圧制御発振器９からの入力電流が小さ
ければ、周波数誤差は白矢印で挟まれた幅と等しくな
る。したがって、リーク電流によって周波数誤差が大き
くなっていることがわかる。
号波形を示す。図５は、図４に係るＰＬＬ回路の各部の
信号波形を示すタイムチャートである。同図に示すよう
に、高逓倍のＰＬＬ回路においてはロック状態となる
と、位相比較と次の位相比較の間に、ループ・フィルタ
８におけるリーク電流および電圧制御発振器９からの入
力電流によってループ・フィルタ８の出力電圧（発振制
御電圧Ｖ）の電位が低下する。そのため、位相比較器６
の出力はアップ信号（ＵＰＢ）にスパイクを生じ、スパ
イク区間のみループ・フィルタ８をチャージして出力電
流が増加する。電圧制御発振器９から出力される発振周
波数信号ｆｏｕｔの周波数誤差は図５の黒矢印で挟まれ
た幅と等しくなり、またループ・フィルタ８におけるリ
ーク電流および電圧制御発振器９からの入力電流が小さ
ければ、周波数誤差は白矢印で挟まれた幅と等しくな
る。したがって、リーク電流によって周波数誤差が大き
くなっていることがわかる。
【０００７】
【発明が解決しようとする課題】このように、高逓倍の
ＰＬＬ回路のロック状態においては、位相比較と次の位
相比較の間に、ループ・フィルタのリーク電流および電
圧制御発振器の入力電流によって、ループ・フィルタの
出力電位が低下するため、電圧制御発振器からの発振周
波数信号の周波数誤差が大きくなる。その結果、このよ
うな従来のＰＬＬ回路においては、出力信号にジッタが
生じ、一定の発振周波数を得ることが困難という問題点
があった。本発明は、このような課題を解決するための
ものであり、電圧制御発振器の制御電圧の変動を小さく
するとともに、電圧制御発振器から出力される発振周波
数信号の周波数誤差を小さくすることができるＰＬＬ回
路を提供することを目的とする。
ＰＬＬ回路のロック状態においては、位相比較と次の位
相比較の間に、ループ・フィルタのリーク電流および電
圧制御発振器の入力電流によって、ループ・フィルタの
出力電位が低下するため、電圧制御発振器からの発振周
波数信号の周波数誤差が大きくなる。その結果、このよ
うな従来のＰＬＬ回路においては、出力信号にジッタが
生じ、一定の発振周波数を得ることが困難という問題点
があった。本発明は、このような課題を解決するための
ものであり、電圧制御発振器の制御電圧の変動を小さく
するとともに、電圧制御発振器から出力される発振周波
数信号の周波数誤差を小さくすることができるＰＬＬ回
路を提供することを目的とする。
【０００８】
【課題を解決するための手段】このような目的を達成す
るために、請求項１に係る本発明のＰＬＬ回路は、基準
信号を制御信号に応じて遅延させ出力する可変ディレイ
素子と、上記基準信号を分周して出力する第１の分周器
と、この第１の分周器から出力される信号および後記分
周信号の位相を比較しその位相差に応じて遅延増加信号
または遅延減少信号を出力する第１の位相比較器と、上
記基準信号および上記可変ディレイ素子から出力される
信号の位相を比較しその位相差に応じて遅延増加信号ま
たは遅延減少信号を出力する第２の位相比較器と、上記
第１の位相比較器および上記第２の位相比較器から出力
される遅延増加信号または遅延減少信号が入力されこれ
らの信号に応じた電流を出力するチャージ・ポンプ回路
と、上記チャージ・ポンプ回路から出力される電流に応
じて発振制御電圧を出力するループ・フィルタと、上記
ループ・フィルタの発振制御電圧が入力されこの発振制
御電圧に応じた発振周波数信号を出力する電圧制御発振
器と、上記発振周波数信号が入力されこの発振周波数信
号を分周することによって得られた分周信号を出力する
第２の分周器とを備える。
るために、請求項１に係る本発明のＰＬＬ回路は、基準
信号を制御信号に応じて遅延させ出力する可変ディレイ
素子と、上記基準信号を分周して出力する第１の分周器
と、この第１の分周器から出力される信号および後記分
周信号の位相を比較しその位相差に応じて遅延増加信号
または遅延減少信号を出力する第１の位相比較器と、上
記基準信号および上記可変ディレイ素子から出力される
信号の位相を比較しその位相差に応じて遅延増加信号ま
たは遅延減少信号を出力する第２の位相比較器と、上記
第１の位相比較器および上記第２の位相比較器から出力
される遅延増加信号または遅延減少信号が入力されこれ
らの信号に応じた電流を出力するチャージ・ポンプ回路
と、上記チャージ・ポンプ回路から出力される電流に応
じて発振制御電圧を出力するループ・フィルタと、上記
ループ・フィルタの発振制御電圧が入力されこの発振制
御電圧に応じた発振周波数信号を出力する電圧制御発振
器と、上記発振周波数信号が入力されこの発振周波数信
号を分周することによって得られた分周信号を出力する
第２の分周器とを備える。
【０００９】また、請求項２に係る本発明のＰＬＬ回路
は、請求項１において、上記第２の位相比較器の遅延増
加信号は、上記チャージ・ポンプ回路に入力されない。
は、請求項１において、上記第２の位相比較器の遅延増
加信号は、上記チャージ・ポンプ回路に入力されない。
【００１０】このように構成することにより本発明は、
ＰＬＬ回路において位相比較と次の位相比較との間に、
電流リークを補償する電流パルスを発生させることによ
り、電圧制御発振器に入力される発振制御電圧の低下を
防ぐことができ、その結果、電圧制御発振器から出力さ
れる発振周波数信号の周波数誤差を小さくすることがで
きる。
ＰＬＬ回路において位相比較と次の位相比較との間に、
電流リークを補償する電流パルスを発生させることによ
り、電圧制御発振器に入力される発振制御電圧の低下を
防ぐことができ、その結果、電圧制御発振器から出力さ
れる発振周波数信号の周波数誤差を小さくすることがで
きる。
【００１１】
【発明の実施の形態】次に、本発明の一つの実施の形態
について図を用いて説明する。 ［第１の実施の形態］図１は、本発明の一つの実施の形
態を示すブロック図である。同図において、図４の部品
と同一または同等のものには同一符号を付しており、そ
の説明は省略している。
について図を用いて説明する。 ［第１の実施の形態］図１は、本発明の一つの実施の形
態を示すブロック図である。同図において、図４の部品
と同一または同等のものには同一符号を付しており、そ
の説明は省略している。
【００１２】さて、同図に示すように、本実施の形態に
係るＰＬＬ回路は、温度補償水晶発振器（ＴＣＸＯ）１
と、１／ｎ分周器２と、１／４分周器３と、可変ディレ
イ素子４と、位相比較器５と、位相比較器６と、チャー
ジ・ポンプ回路７と、ループ・フィルタ８と、電圧制御
発振器９と、１／ｍ分周器１０とを備えている。
係るＰＬＬ回路は、温度補償水晶発振器（ＴＣＸＯ）１
と、１／ｎ分周器２と、１／４分周器３と、可変ディレ
イ素子４と、位相比較器５と、位相比較器６と、チャー
ジ・ポンプ回路７と、ループ・フィルタ８と、電圧制御
発振器９と、１／ｍ分周器１０とを備えている。
【００１３】温度補償水晶発振器１は、一定周波数の基
準信号を出力させることができる手段である。
準信号を出力させることができる手段である。
【００１４】１／ｎ分周器２，１／４分周器３および１
／ｍ分周器１０は、それぞれ入力された信号を１／４，
１／ｎ（ｎ：任意の２以上の自然数），１／ｍ（ｍ：任
意の２以上の自然数）分周して出力する手段である。１
／ｎ分周器２の入力端子は温度補償水晶発振器１と接続
され、出力端子は１／４分周器５と接続されている。１
／４分周器３の入力端子は１／ｎ分周器２の出力端子に
接続され、出力端子は位相比較器６のリファレンス入力
端子Ｒに接続されている。１／ｍ分周器１０の入力端子
は電圧制御発振器９の出力端子に接続され、出力端子は
位相比較器６のシグナル入力端子Ｓに接続されている。
／ｍ分周器１０は、それぞれ入力された信号を１／４，
１／ｎ（ｎ：任意の２以上の自然数），１／ｍ（ｍ：任
意の２以上の自然数）分周して出力する手段である。１
／ｎ分周器２の入力端子は温度補償水晶発振器１と接続
され、出力端子は１／４分周器５と接続されている。１
／４分周器３の入力端子は１／ｎ分周器２の出力端子に
接続され、出力端子は位相比較器６のリファレンス入力
端子Ｒに接続されている。１／ｍ分周器１０の入力端子
は電圧制御発振器９の出力端子に接続され、出力端子は
位相比較器６のシグナル入力端子Ｓに接続されている。
【００１５】また、可変ディレイ素子４は、外部から供
給される制御信号に応じて、入力された信号の遅延量を
適宜可変して出力可能な手段である。そして、この可変
ディレイ素子４の入力端子は、１／ｎ分周器２の出力端
子と接続されている。
給される制御信号に応じて、入力された信号の遅延量を
適宜可変して出力可能な手段である。そして、この可変
ディレイ素子４の入力端子は、１／ｎ分周器２の出力端
子と接続されている。
【００１６】さらに、位相比較器３は位相比較器６と同
一の構成をしており、リファレンス入力端子Ｒは１／ｎ
分周器２と接続され、シグナル入力端子Ｓは可変ディレ
イ素子４の出力端子と接続されている。また、遅延減少
信号出力端子ＵＢはチャージ・ポンプ回路７の遅延減少
信号入力端子ＵＢと接続され、遅延増加信号出力端子Ｄ
はチャージ・ポンプ回路７の遅延増加信号入力端子Ｄに
接続されている。
一の構成をしており、リファレンス入力端子Ｒは１／ｎ
分周器２と接続され、シグナル入力端子Ｓは可変ディレ
イ素子４の出力端子と接続されている。また、遅延減少
信号出力端子ＵＢはチャージ・ポンプ回路７の遅延減少
信号入力端子ＵＢと接続され、遅延増加信号出力端子Ｄ
はチャージ・ポンプ回路７の遅延増加信号入力端子Ｄに
接続されている。
【００１７】次に、図１に係るＰＬＬ回路の動作につい
て説明する。図２は、図１のＰＬＬ回路の各部における
波形を示すタイムチャートである。まず、ロック状態に
おいては、位相比較器６のリファレンス入力端子Ｒおよ
びシグナル端子Ｓに、シグナル端子の位相が若干遅れた
信号が入力され、ループ・フィルタ８によるリーク電流
および電圧制御発振器９からの入力電流によりループ・
フィルタ８の出力電圧は低下し、電圧制御発振器９の出
力周波数は低下し、ほぼ位相のそろった信号が入力さ
れ、その位相差に応じて遅延減少信号出力端子ＵＢから
遅延減少信号が出力される。
て説明する。図２は、図１のＰＬＬ回路の各部における
波形を示すタイムチャートである。まず、ロック状態に
おいては、位相比較器６のリファレンス入力端子Ｒおよ
びシグナル端子Ｓに、シグナル端子の位相が若干遅れた
信号が入力され、ループ・フィルタ８によるリーク電流
および電圧制御発振器９からの入力電流によりループ・
フィルタ８の出力電圧は低下し、電圧制御発振器９の出
力周波数は低下し、ほぼ位相のそろった信号が入力さ
れ、その位相差に応じて遅延減少信号出力端子ＵＢから
遅延減少信号が出力される。
【００１８】その後、位相比較器６において位相比較を
してから次の位相比較を行うまでの間に、位相比較器５
からは可変ディレイ素子４によって調整された微小な遅
延減少信号（電流パルス）が４回出力され、チャージ・
ポンプ回路７のリーク電流を補償し、ループ・フィルタ
８の出力電圧（発振制御電圧Ｖ）を若干上昇させる。そ
の結果、発振制御電圧Ｖの低下を防ぐことができ、周波
数誤差（図２の黒矢印で挟まれた幅）は、図５の場合よ
りも小さくすることができる。
してから次の位相比較を行うまでの間に、位相比較器５
からは可変ディレイ素子４によって調整された微小な遅
延減少信号（電流パルス）が４回出力され、チャージ・
ポンプ回路７のリーク電流を補償し、ループ・フィルタ
８の出力電圧（発振制御電圧Ｖ）を若干上昇させる。そ
の結果、発振制御電圧Ｖの低下を防ぐことができ、周波
数誤差（図２の黒矢印で挟まれた幅）は、図５の場合よ
りも小さくすることができる。
【００１９】なお、可変ディレイ素子４に入力する制御
信号は、適宜調整することができ、そのため出力される
微小な遅延減少信号の個数等は適宜調整することができ
る。
信号は、適宜調整することができ、そのため出力される
微小な遅延減少信号の個数等は適宜調整することができ
る。
【００２０】［第２の実施の形態］ 図３は、本発明のその他の実施の形態である。同図に示
すように、本実施の形態の構成は概ね図１の構成と同じ
である。そして、位相比較器５の遅延増加信号出力端子
Ｄをチャージ・ポンプ回路７に接続しないようにしてい
る点に大きな特徴がある。このようにすることにより、
位相比較器５と位相比較器６との製造条件等の変動によ
り、位相比較器５の遅延増加出力信号端子Ｄからノイズ
が発生した場合においても、上記のとおりチャージ・ポ
ンプ回路７の信号Ｄに影響を与えることがない。したが
って、安定してリーク電流の補償が可能となる。
すように、本実施の形態の構成は概ね図１の構成と同じ
である。そして、位相比較器５の遅延増加信号出力端子
Ｄをチャージ・ポンプ回路７に接続しないようにしてい
る点に大きな特徴がある。このようにすることにより、
位相比較器５と位相比較器６との製造条件等の変動によ
り、位相比較器５の遅延増加出力信号端子Ｄからノイズ
が発生した場合においても、上記のとおりチャージ・ポ
ンプ回路７の信号Ｄに影響を与えることがない。したが
って、安定してリーク電流の補償が可能となる。
【００２１】
【発明の効果】以上説明したとおり本発明は、ループ・
フィルタのリーク電流および電圧制御発振器の入力イン
ピーダンスが無視できず第１の位相比較器の位相比較の
周期内に電圧制御発振器の入力端子の電位が低下して
も、可変ディレイ素子を使って遅延量を調整することに
よりループ・フィルタのリーク電流および電圧制御発振
器の入力電流を補償する電流パルスを、第１の位相比較
器の周期よりも細かく分割して入力することができる。
したがって、ループ・フィルタからの出力電圧の変動を
小さくすることができ、電圧制御発振器の出力信号の周
波数誤差を小さくすることができる。
フィルタのリーク電流および電圧制御発振器の入力イン
ピーダンスが無視できず第１の位相比較器の位相比較の
周期内に電圧制御発振器の入力端子の電位が低下して
も、可変ディレイ素子を使って遅延量を調整することに
よりループ・フィルタのリーク電流および電圧制御発振
器の入力電流を補償する電流パルスを、第１の位相比較
器の周期よりも細かく分割して入力することができる。
したがって、ループ・フィルタからの出力電圧の変動を
小さくすることができ、電圧制御発振器の出力信号の周
波数誤差を小さくすることができる。
【図１】 本発明の一つの実施の形態を示すブロック図
である。
である。
【図２】 図１に係るＰＬＬ回路のタイムチャートであ
る。
る。
【図３】 本発明のその他の実施の形態を示すブロック
図である。
図である。
【図４】 従来例を示すブロック図である。
【図５】 図４に係るＰＬＬ回路のタイムチャートであ
る。
る。
１…温度補償水晶発振器（ＴＣＸＯ）、２…１／ｎ分周
器、３…１／４分周器、４…可変ディレイ素子、５…位
相比較器（ＰＤ２）、６…位相比較器（ＰＤ１）、７…
チャージ・ポンプ回路（ＣＰ）、８…ループ・フィルタ
（ＬＦ）、９…電圧制御発振器（ＶＣＯ）、１０…１／
ｍ分周器、１１…１／４ｎ分周器。
器、３…１／４分周器、４…可変ディレイ素子、５…位
相比較器（ＰＤ２）、６…位相比較器（ＰＤ１）、７…
チャージ・ポンプ回路（ＣＰ）、８…ループ・フィルタ
（ＬＦ）、９…電圧制御発振器（ＶＣＯ）、１０…１／
ｍ分周器、１１…１／４ｎ分周器。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/06 - 7/199
Claims (2)
- 【請求項１】 基準信号を制御信号に応じて遅延させ出
力する可変ディレイ素子と、 前記基準信号を分周して出力する第１の分周器と、 この第１の分周器から出力される信号および後記分周信
号の位相を比較しその位相差に応じて遅延増加信号また
は遅延減少信号を出力する第１の位相比較器と、 前記基準信号および前記可変ディレイ素子から出力され
る信号の位相を比較しその位相差に応じて遅延増加信号
または遅延減少信号を出力する第２の位相比較器と、 前記第１の位相比較器および前記第２の位相比較器から
出力される遅延増加信号または遅延減少信号が入力され
これらの信号に応じた電流を出力するチャージ・ポンプ
回路と、 前記チャージ・ポンプ回路から出力される電流に応じて
発振制御電圧を出力するループ・フィルタと、 前記ループ・フィルタの発振制御電圧が入力されこの発
振制御電圧に応じた発振周波数信号を出力する電圧制御
発振器と、 前記発振周波数信号が入力されこの発振周波数信号を分
周することによって得られた分周信号を出力する第２の
分周器とを備えたことを特徴とするＰＬＬ回路。 - 【請求項２】 請求項１において、 前記第２の位相比較器の遅延増加信号は、前記チャージ
・ポンプ回路に入力されないことを特徴とするＰＬＬ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10230756A JP3008938B1 (ja) | 1998-08-17 | 1998-08-17 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10230756A JP3008938B1 (ja) | 1998-08-17 | 1998-08-17 | Ｐｌｌ回路 |
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1998
- 1998-08-17 JP JP10230756A patent/JP3008938B1/ja not_active Expired - Fee Related
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