JP5448718B2

JP5448718B2 - Burst data playback device

Info

Publication number: JP5448718B2
Application number: JP2009246805A
Authority: JP
Inventors: 巨生鈴木
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2009-10-27
Filing date: 2009-10-27
Publication date: 2014-03-19
Anticipated expiration: 2029-10-27
Also published as: JP2011097175A

Description

本発明は、ＰＯＮ（Passive Optical Networks）システムにおいてクロックを抽出してデータの再生を行うバーストデータ再生装置に関する。 The present invention relates to a burst data reproducing apparatus for extracting data by extracting a clock in a PON (Passive Optical Networks) system.

インターネットや高精細映像配信を代表とするブロードバンドサービスの一般加入者エリア（加入者系）への急激な拡大により、加入者系通信網では、ＡＤＳＬ（Asymmetric Digital Subscriber Line）等に代わる新たな高速、大容量な通信システムが期待されている。このような要求に応えるため、加入者系通信網では、広帯域な光信号及び光ファイバを用いたＦＴＴＨ（Fiber−to−the−home）サービスの本格的な市場展開が開始され、加入者系を対象とした光アクセスサービスへの登録加入者数は指数関数的な増大を見せている。 Due to the rapid expansion of broadband services such as the Internet and high-definition video distribution to the general subscriber area (subscriber system), the subscriber communication network has a new high-speed alternative to ADSL (Asymmetric Digital Subscriber Line), A large capacity communication system is expected. In order to meet such demands, in the subscriber communication network, full-scale market development of FTTH (Fiber-to-the-home) service using broadband optical signals and optical fibers has been started. The number of registered subscribers to the targeted optical access service is increasing exponentially.

加入者系光アクセスシステムとしては、伝送路である光ファイバ、および無電源の分岐用光カプラを用いて親局装置（ＯＬＴ：Optical Line Terminal）と加入者装置（ＯＮＵ：Optical Network Unit）を１対多接続にて双方向に結ぶＰＯＮ（Passive Optical Networks）システムが主流である。下記非特許文献１には、ＰＯＮシステムの詳細なシステム構成が開示されている。ＰＯＮシステムでは、ＯＮＵからの光信号をバースト的に間欠（発光オン・オフ）させ、時間的に多重化したＴＤＭＡ（Time Division Multiplex Access）方式が要求されている。バースト光信号を用いたＴＤＭＡ方式では、各ＯＮＵからの上り信号を時間軸上で多重化するため、一芯の光ファイバ伝送路を介した１つのＯＬＴにより、同一の送信光波長帯を有する複数のＯＮＵが収容可能となる。これにより、複数の加入者ＯＮＵ間で高価なＯＬＴを共有することが可能となり、効率よくシステムの低コスト化を実現でき、さらに光アクセスサービスへの加入者数を増加させることができる。 As a subscriber optical access system, a master station device (OLT: Optical Line Terminal) and a subscriber device (ONU: Optical Network Unit) are 1 using an optical fiber as a transmission line and an optical coupler for branching without power supply. A PON (Passive Optical Networks) system that is bi-directionally connected via a many-to-many connection is the mainstream. Non-Patent Document 1 below discloses a detailed system configuration of the PON system. In the PON system, a TDMA (Time Division Multiplex Access) system is required in which optical signals from the ONU are intermittently burst (light emission on / off) and multiplexed in time. In the TDMA system using a burst optical signal, in order to multiplex uplink signals from each ONU on the time axis, a plurality of transmission light wavelength bands having the same transmission optical wavelength band are obtained by one OLT through a single optical fiber transmission line. Can be accommodated. As a result, it is possible to share an expensive OLT among a plurality of subscriber ONUs, to efficiently reduce the cost of the system, and to increase the number of subscribers to the optical access service.

一方、ＴＤＭＡ−ＰＯＮ方式は、バースト光信号を高速に受信するための技術的な課題が多く、特に、経路の異なる（位相の異なる）各ＯＮＵから発出されたバースト光信号データから、バースト光信号パケット毎に高速にクロック情報を抽出してデータをリタイミング再生するという課題がある。高速なクロック抽出は、バーストデータ再生に必要な余長時間を短縮しシステムの伝送容量（スループット）を向上させるために必須な技術である。下記非特許文献１には、余長時間に関する規定が定められているが、高速にクロックを抽出するための具体的な回路方式や構成の示唆はない。 On the other hand, the TDMA-PON system has many technical problems for receiving burst optical signals at high speed, and in particular, burst optical signals from burst optical signal data emitted from ONUs having different paths (different phases). There is a problem that clock information is extracted at high speed for each packet and data is retimed. High-speed clock extraction is an essential technique for shortening the extra time required for burst data reproduction and improving the transmission capacity (throughput) of the system. The following Non-Patent Document 1 stipulates provisions for extra time, but there is no suggestion of a specific circuit system or configuration for extracting a clock at high speed.

下記特許文献１には、高速にクロックを抽出する技術として、帰還制御型ＰＬＬ（Phase Locked Loop）における同期引き込み時間（クロック抽出時間）を短縮する方法が開示されている。帰還制御型ＰＬＬループでは、入力クロックのｍ分周クロックとＰＬＬループ内電圧制御発振器（ＶＣＯ）出力クロックのｎ分周クロックとの位相差情報に基づいて、切り替え制御部が、位相差が大きい場合には増幅率の大きい増幅器を、位相差が小さい場合には増幅率の小さい増幅器を、それぞれ使用するように切り替え制御を行う。これにより、入力クロックがバースト的に瞬断した場合でもクロック抽出時間を短縮できる。なお、下記特許文献１では、具体的に帰還制御型ＰＬＬをＰＯＮシステムに適用する記載はないが、帰還制御型ＰＬＬはＰＯＮシステムへの適用が可能である。 Patent Document 1 below discloses a method for shortening a synchronization pull-in time (clock extraction time) in a feedback control type PLL (Phase Locked Loop) as a technique for extracting a clock at high speed. In the feedback control type PLL loop, when the switching control unit has a large phase difference based on the phase difference information between the m divided clock of the input clock and the n divided clock of the voltage controlled oscillator (VCO) output clock in the PLL loop. The switching control is performed so that an amplifier having a large amplification factor is used, and an amplifier having a small amplification factor is used when the phase difference is small. As a result, the clock extraction time can be shortened even when the input clock is interrupted in bursts. In Patent Document 1 below, there is no description that specifically applies the feedback control type PLL to the PON system, but the feedback control type PLL can be applied to the PON system.

特開平８−２３７１２２号公報JP-A-8-237122

国際標準仕様書ＩＥＥＥ８０２．３−２００５International Standard Specification IEEE802.3-2005

しかしながら、上記従来の技術によれば、切り替え制御部は、入力クロックとＶＣＯ出力クロックとの間の周波数・位相誤差に相当するクロックパルス数（入力クロック速度換算）を必要とするが、ジッタ量の少ない安定したクロックを生成するためには周波数・位相誤差を小さくする必要がある。そのため、所要のクロックパルス数が多くなり、切り替え制御部の処理速度が低速となりクロック抽出速度を高速化できない、という問題があった。例えば、入力データとＶＣＯ出力クロックが同期状態であると判定するためには、周波数・位相誤差を数十〜数百ｐｐｍ（百万分の一）以下とする必要があるが、入力データレート換算で１／（通常数十〜数百ｐｐｍ）相当に対応する数万クロック以上のクロックパルス数が必要となる。そのため、ＰＯＮシステムで要求される高速なクロック抽出速度を実現することができない、という問題があった。 However, according to the above conventional technique, the switching control unit requires the number of clock pulses (input clock speed conversion) corresponding to the frequency / phase error between the input clock and the VCO output clock. In order to generate a small and stable clock, it is necessary to reduce the frequency / phase error. For this reason, there is a problem that the required number of clock pulses increases, the processing speed of the switching control unit becomes low, and the clock extraction speed cannot be increased. For example, in order to determine that the input data and the VCO output clock are in synchronization, the frequency / phase error must be tens to hundreds of ppm (parts per million) or less. Therefore, the number of clock pulses of tens of thousands of clocks corresponding to 1 / (usually several tens to several hundred ppm) is required. Therefore, there is a problem that the high clock extraction speed required in the PON system cannot be realized.

また、切り替え制御部では、所要クロックパルス数を少なくした場合、すなわち切り替え判断する周波数・位相誤差の許容値を大きくした場合、抽出クロックのジッタ量が大きくなり、抽出クロックを用いて正確で安定したデータの再生ができない、という問題があった。特にバースト信号入力先頭領域の様な位相誤差が大きく誤差方向が＋／−の両方向にある状態を高速に繰り返す過渡応答領域では、同期状態を正しく識別出来ず、抽出クロックのジッタ量が大きくなり、さらに制御ループが不安定な状態となるため抽出速度が低下する、という問題があった。 In addition, when the required number of clock pulses is reduced in the switching control unit, that is, when the allowable value of the frequency / phase error to be switched is increased, the amount of jitter of the extracted clock increases, and the extracted clock is used to make it accurate and stable. There was a problem that data could not be reproduced. In particular, in the transient response region where the phase error is large and the error direction is in both the +/- directions like the burst signal input head region and repeats at high speed, the synchronization state cannot be correctly identified, and the jitter amount of the extracted clock increases. Furthermore, there is a problem that the extraction speed is lowered because the control loop becomes unstable.

また、切り替え条件の最適化により抽出速度の高速化と生成クロックの低ジッタ化、制御ループの安定化が図れた場合であっても、このような論理回路を実現するためには、通常１００ＭＨｚ程度の動作周波数が上限となる。そのため、１０Ｇｂ／ｓ級のＰＯＮシステムを実現しようとしても、切り替え制御部では、切り替え制御が入力データに対して１／１００以下の低速動作となり、要求されるクロック抽出速度を実現できない、という問題があった。 Even when the extraction condition is optimized, the generation clock is reduced in jitter, and the control loop is stabilized by optimizing the switching condition, it is usually about 100 MHz in order to realize such a logic circuit. The upper limit is the operating frequency. Therefore, even when trying to realize a 10 Gb / s class PON system, the switching control unit has a problem that the switching control becomes a low-speed operation of 1/100 or less with respect to input data, and the required clock extraction speed cannot be realized. there were.

本発明は、上記に鑑みてなされたものであって、ＰＯＮシステムにおいて、バースト光信号から高速でクロックを抽出しつつ、高速かつ低ジッタで正確なデータの再生が可能なバーストデータ再生装置を得ることを目的とする。 The present invention has been made in view of the above, and in the PON system, obtains a burst data reproducing apparatus capable of accurately reproducing data with high speed and low jitter while extracting a clock from a burst optical signal at high speed. For the purpose.

上述した課題を解決し、目的を達成するために、本発明は、帰還制御型ＰＬＬを構成し、バーストデータからクロックを抽出してデータの再生を行うバーストデータ再生装置であって、前記バーストデータ、当該バーストデータから抽出されたクロックである第１のクロック、および当該第１のクロックと所定の位相差を持つクロックである第２のクロックを入力とし、当該バーストデータと当該第１のクロックの位相を比較し、当該所定の位相差に基づいて、位相の比較結果、または当該バーストデータと当該第１のクロックとの間の周波数の比較結果を出力する比較手段と、前記比較結果に基づいて、前記バーストデータと前記第１のクロックの位相差が前記所定の位相差以下の場合は準同期状態を示す検出信号を出力し、前記バーストデータと前記第１のクロックの位相差が前記所定の位相差よりも大きい場合は非準同期状態を示す検出信号を出力する準同期状態検出手段と、前記比較結果を積分して平滑化する積分手段と、準同期状態の場合は前記検出信号に基づいて非準同期状態の場合よりも利得を小さく設定し、前記積分手段により平滑化された信号を増幅して制御電圧レベル信号として出力する増幅手段と、前記制御電圧レベル信号に基づいて前記第１のクロックおよび前記第２のクロックを生成し、前記比較手段へ出力するクロック生成手段と、前記バーストデータを、前記第１のクロックを出力するための処理時間だけ遅延させる遅延調整手段と、遅延調整後のバーストデータと前記第１のクロックに基づいてデータ再生を行うデータ再生手段と、を備えることを特徴とする。 In order to solve the above-described problems and achieve the object, the present invention is a burst data reproducing apparatus that constitutes a feedback control type PLL and extracts a clock from burst data and reproduces the data. The first clock, which is a clock extracted from the burst data, and the second clock, which is a clock having a predetermined phase difference from the first clock, are input, and the burst data and the first clock Comparing means for comparing phases and outputting a phase comparison result or a frequency comparison result between the burst data and the first clock based on the predetermined phase difference, and based on the comparison result When the phase difference between the burst data and the first clock is less than or equal to the predetermined phase difference, a detection signal indicating a quasi-synchronization state is output, and the burst When the phase difference between the data and the first clock is larger than the predetermined phase difference, quasi-synchronized state detecting means for outputting a detection signal indicating a non-quasi-synchronized state, and integrating and smoothing the comparison result In the case of the quasi-synchronized state, the gain is set to be smaller than that in the case of the non-quasi-synchronized state based on the detection signal, and the signal smoothed by the integrating means is amplified and output as a control voltage level signal. Amplifying means; clock generating means for generating the first clock and the second clock based on the control voltage level signal; and outputting the first clock to the comparing means; and outputting the burst data and the first clock Delay adjusting means for delaying by a processing time for performing data, and data reproducing means for reproducing data based on the burst data after delay adjustment and the first clock And features.

本発明によれば、バースト光信号から高速でクロックを抽出しつつ、高速かつ低ジッタで正確なデータの再生ができる、という効果を奏する。 According to the present invention, it is possible to accurately reproduce data at high speed and with low jitter while extracting a clock from a burst optical signal at high speed.

図１は、バーストデータ再生装置の構成例を示す図である。FIG. 1 is a diagram illustrating a configuration example of a burst data reproducing device. 図２は、周波数位相比較部１および準同期状態検出部２の構成例を示す図である。FIG. 2 is a diagram illustrating a configuration example of the frequency phase comparison unit 1 and the quasi-synchronization state detection unit 2. 図３は、シミュレーション結果を示す図である。FIG. 3 is a diagram illustrating a simulation result. 図４は、線形利得可変増幅部４の回路接続図を示す図である。FIG. 4 is a diagram showing a circuit connection diagram of the linear gain variable amplifying unit 4. 図５は、バーストデータ再生装置の構成例を示す図である。FIG. 5 is a diagram illustrating a configuration example of a burst data reproducing device. 図６は、シミュレーション結果を示す図である。FIG. 6 is a diagram illustrating a simulation result. 図７は、バーストデータ再生装置の構成例を示す図である。FIG. 7 is a diagram illustrating a configuration example of a burst data reproducing device. 図８は、制御部９の制御動作を示す図である。FIG. 8 is a diagram illustrating a control operation of the control unit 9.

以下に、本発明にかかるバーストデータ再生装置の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。 Embodiments of a burst data reproducing apparatus according to the present invention will be described below in detail with reference to the drawings. Note that the present invention is not limited to the embodiments.

実施の形態１．
図１は、本実施の形態におけるバーストデータ再生装置の構成例を示す図である。図１において、１は周波数位相比較部、２は準同期状態検出部、３はループフィルタ部、４は線形利得可変増幅部、５は多位相型電圧制御発振部（以下、多位相ＶＣＯ（Voltage Controlled Oscillator）部とする）、６は遅延調整部、７は識別部である。 Embodiment 1 FIG.
FIG. 1 is a diagram illustrating a configuration example of a burst data reproducing device according to the present embodiment. In FIG. 1, 1 is a frequency phase comparison unit, 2 is a quasi-synchronous state detection unit, 3 is a loop filter unit, 4 is a linear gain variable amplification unit, 5 is a multiphase voltage controlled oscillation unit (hereinafter referred to as multiphase VCO (Voltage (Controlled Oscillator) part), 6 is a delay adjustment part, and 7 is an identification part.

周波数位相比較部１は、入力バーストデータと多位相ＶＣＯ部５から出力されたクロックとの間で、周波数および位相の比較を行う。準同期状態検出部２は、周波数位相比較部１からの出力結果に基づいて検出信号を出力する。ループフィルタ部３は、周波数位相比較部１からの出力結果を平滑化する。線形利得可変増幅部４は、準同期状態検出部２からの検出信号に基づいて増幅処理を行い、多位相ＶＣＯ部５を制御する制御電圧レベルを決定する。多位相ＶＣＯ部５は、制御電圧レベルに基づいて帰還制御動作を行い、入力バーストデータと同期したクロックを抽出する。遅延調整部６は、入力バーストデータと抽出クロックとの間の回路遅延を補償する。識別部７は、入力バーストデータと抽出されたクロックとに基づいてデータの再生を行う。ここでは、ＤＦＦ（Delay Flip Flop）で構成する。 The frequency phase comparison unit 1 compares the frequency and phase between the input burst data and the clock output from the multiphase VCO unit 5. The quasi-synchronized state detection unit 2 outputs a detection signal based on the output result from the frequency phase comparison unit 1. The loop filter unit 3 smoothes the output result from the frequency phase comparison unit 1. The linear gain variable amplification unit 4 performs amplification processing based on the detection signal from the quasi-synchronized state detection unit 2 and determines a control voltage level for controlling the multiphase VCO unit 5. The multiphase VCO unit 5 performs a feedback control operation based on the control voltage level, and extracts a clock synchronized with the input burst data. The delay adjusting unit 6 compensates for a circuit delay between the input burst data and the extracted clock. The identification unit 7 reproduces data based on the input burst data and the extracted clock. Here, it is configured by DFF (Delay Flip Flop).

つづいて、バーストデータ再生装置におけるクロック抽出およびデータ再生の動作について説明する。周波数位相比較部１は、時間的に間欠した入力バーストデータと、多位相ＶＣＯ部５の出力クロックとの間で周波数および位相を比較する。ここで、周波数位相比較部１では、多位相ＶＣＯ部５から発出された入力バーストデータからの抽出クロックであるＩＣＬＫ（In−phase clock）と、ＩＣＬＫからθ（θ≒π／２）だけ位相がずれたθＣＬＫ（θ−phase shifted clock）の２位相クロックをプローブとして周波数・位相比較を行う。周波数位相比較部１は、後述する詳細動作により、入力バーストデータの位相が抽出クロック（ＩＣＬＫ）の位相とθ以上離れている場合には、周波数比較結果として、多位相ＶＣＯ部５の周波数が入力データより高い場合にはｌｏｗレベルを、低い場合にはＨｉレベルを出力する。また、入力バーストデータの位相とＩＣＬＫの位相との差がθ以下の場合には、位相比較モードとなり位相差信号を出力する。 Next, operations of clock extraction and data recovery in the burst data recovery device will be described. The frequency phase comparison unit 1 compares the frequency and phase between temporally intermittent input burst data and the output clock of the multiphase VCO unit 5. Here, in the frequency phase comparison unit 1, the phase is ICLK (In-phase clock) that is an extraction clock from the input burst data emitted from the multiphase VCO unit 5, and the phase from ICLK by θ (θ≈π / 2). Frequency / phase comparison is performed using a two-phase clock of shifted θCLK (θ-phase shifted clock) as a probe. The frequency phase comparison unit 1 inputs the frequency of the multi-phase VCO unit 5 as a frequency comparison result when the phase of the input burst data is more than θ away from the phase of the extracted clock (ICLK) by a detailed operation described later. When it is higher than the data, the low level is output, and when it is lower, the Hi level is output. When the difference between the phase of the input burst data and the phase of ICLK is equal to or smaller than θ, the phase comparison mode is set and a phase difference signal is output.

準同期状態検出部２は、周波数位相比較部１の出力結果に基づき、入力バーストデータの位相とＩＣＬＫの位相との差がθ以下となる場合は、準同期状態としてＬｏｗレベルを、入力バーストデータの位相がＩＣＬＫの位相とθより大きい場合は、非準同期状態としてＨｉレベルを、検出信号として線形利得可変増幅部４へ出力する。なお、論理レベルのＬｏｗ、Ｈｉの設定は一例であり、回路の実装条件に応じて異なる設定にしてもよい。 The quasi-synchronization state detection unit 2 sets the low level as the quasi-synchronization state when the difference between the phase of the input burst data and the phase of ICLK is equal to or less than θ based on the output result of the frequency phase comparison unit 1. Is greater than θ and the phase of ICLK, the Hi level is output as a non-quasi-synchronized state, and the detection signal is output to the linear gain variable amplifier 4. Note that the setting of the logic levels Low and Hi is an example, and may be set differently depending on the circuit mounting conditions.

ループフィルタ部３は、周波数位相比較部１からの出力信号を積分し平滑化した信号を線形利得可変増幅部４へ出力する。 The loop filter unit 3 outputs a signal obtained by integrating and smoothing the output signal from the frequency phase comparison unit 1 to the linear gain variable amplification unit 4.

線形利得可変増幅部４は、準同期状態検出部２から出力された検出信号に基づいて、ループフィルタ部３から出力された平滑化後の信号に対して増幅処理を行う。具体的に、線形利得可変増幅部４は、検出信号がＬｏｗとなる準同期状態の場合には低い線形利得に設定し、検出信号がＨｉとなる非準同期状態の場合には高い線形利得に設定する。これにより、準同期状態では帰還制御ＰＬＬループにおけるループ利得を低くし、非準同期状態ではループ利得を高くすることが可能となる。一般的に帰還制御型ＰＬＬでは、ループ利得の高利得化は制御ループの自然角周波数ωｎの高速化となり、すなわち、応答速度の高速化を実現できる。また、ループ利得の低利得化はＶＣＯ出力位相雑音の低減、すなわち、低ジッタ化となる。これにより、非準同期状態から非同期状態における抽出速度の高速化と、準同期状態から同期状態における低ジッタ化とを両立することができる。線形利得可変増幅部４は、増幅後の信号を多位相ＶＣＯ部５へ出力する。 The linear gain variable amplification unit 4 performs amplification processing on the smoothed signal output from the loop filter unit 3 based on the detection signal output from the quasi-synchronized state detection unit 2. Specifically, the linear gain variable amplifying unit 4 sets a low linear gain when the detection signal is in a quasi-synchronous state where the detection signal is low, and increases a high linear gain when the detection signal is in a non-quasi-synchronous state where the detection signal is Hi. Set. As a result, the loop gain in the feedback control PLL loop can be lowered in the quasi-synchronized state, and the loop gain can be increased in the non-quasi-synchronized state. In general, in the feedback control type PLL, increasing the loop gain increases the natural angular frequency ωn of the control loop, that is, increases the response speed. Further, lowering the loop gain reduces the VCO output phase noise, that is, lowers the jitter. As a result, it is possible to achieve both an increase in extraction speed from the non-synchronous state to the asynchronous state and a reduction in jitter from the quasi-synchronous state to the synchronous state. The linear gain variable amplifying unit 4 outputs the amplified signal to the multiphase VCO unit 5.

多位相ＶＣＯ部５は、線形利得可変増幅部４の出力信号レベルを制御電圧レベルとする帰還制御動作を行い、最終的に入力バーストデータと位相・周波数が同期したクロック（ＩＣＬＫ）を抽出する。多位相ＶＣＯ部５では、帰還制御として、ＩＣＬＫとともにＩＣＬＫからθだけ位相がずれたθＣＬＫを生成し、周波数位相比較部１へ出力する。 The multi-phase VCO unit 5 performs a feedback control operation in which the output signal level of the linear gain variable amplification unit 4 is set to a control voltage level, and finally extracts a clock (ICLK) whose phase and frequency are synchronized with the input burst data. The multi-phase VCO unit 5 generates θCLK whose phase is shifted by θ from ICLK together with ICLK and outputs it to the frequency phase comparison unit 1 as feedback control.

識別部７は、抽出されたクロックを用いて入力バーストデータを再生し、再生データを出力する。なお、遅延調整部６は、入力バーストデータと抽出クロック間の回路遅延等を補償する。 The identification unit 7 reproduces the input burst data using the extracted clock and outputs the reproduction data. The delay adjusting unit 6 compensates for a circuit delay between the input burst data and the extracted clock.

つぎに、周波数位相比較部１および準同期状態検出部２の詳細構成について説明する。図２は、周波数位相比較部１および準同期状態検出部２の構成例を示す図である。ここで、周波数位相比較部１および準同期状態検出部２は、実際には共用回路として実現可能であり、回路構成の簡素化、小型化が可能となる利点も持つ。図２において、１１はサンプリング部、１２は保持部、１３は周波数比較部、１４はセレクタ部、１５は準同期状態検出部であり、周波数位相比較部１におけるθＣＬＫ入力部と共用化されている。準同期状態検出部１５は、図１における準同期状態検出部２と同一の機能を備え、ＩＣＬＫ入力部と同一構成のサンプリング部１１および保持部１２により構成されている。 Next, detailed configurations of the frequency phase comparison unit 1 and the quasi-synchronization state detection unit 2 will be described. FIG. 2 is a diagram illustrating a configuration example of the frequency phase comparison unit 1 and the quasi-synchronization state detection unit 2. Here, the frequency phase comparison unit 1 and the quasi-synchronization state detection unit 2 can actually be realized as a shared circuit, and have an advantage that the circuit configuration can be simplified and downsized. In FIG. 2, 11 is a sampling unit, 12 is a holding unit, 13 is a frequency comparison unit, 14 is a selector unit, and 15 is a quasi-synchronization state detection unit, which are shared with the θCLK input unit in the frequency phase comparison unit 1. . The quasi-synchronization state detection unit 15 has the same function as that of the quasi-synchronization state detection unit 2 in FIG. 1 and includes a sampling unit 11 and a holding unit 12 having the same configuration as the ICLK input unit.

サンプリング部１１は、多位相ＶＣＯ部５から出力されたＩＣＬＫまたはθＣＬＫを入力バーストデータでサンプリングする。保持部１２は、サンプリング結果を保持する。周波数比較部１３は、ＩＣＬＫサンプリング結果とθＣＬＫサンプリング結果との比較を行う。セレクタ部１４は、θＣＬＫサンプリング結果（検出信号）に基づいて出力信号を決定する。準同期状態検出部１５は、準同期状態検出部２と同様に検出信号を出力する。 The sampling unit 11 samples ICLK or θCLK output from the multiphase VCO unit 5 with input burst data. The holding unit 12 holds the sampling result. The frequency comparison unit 13 compares the ICLK sampling result with the θCLK sampling result. The selector unit 14 determines an output signal based on the θCLK sampling result (detection signal). The quasi-synchronization state detection unit 15 outputs a detection signal in the same manner as the quasi-synchronization state detection unit 2.

つぎに、周波数位相比較部１および準同期状態検出部２の詳細動作についてシミュレーション結果を用いて説明する。図３は、周波数位相比較部１および準同期状態検出部２において図２の測定点Ａ〜Ｇにおける回路シミュレーション結果を示す図である。シミュレーションでは、一例として入力バーストデータを１５６．２５ＭＨｚのクロックとし、多位相ＶＣＯ部５からのクロックの出力周波数が２１２ＭＨｚの場合を示す。周波数位相比較部１に入力されたＩＣＬＫ入力Ａ及びθＣＬＫ入力Ｂは、サンプリング部１１において入力バーストデータＣの立ち上がりエッジおよび立ち下りエッジで振幅レベルがサンプリングされ、保持部１２により保持され、出力される。 Next, detailed operations of the frequency phase comparison unit 1 and the quasi-synchronization state detection unit 2 will be described using simulation results. FIG. 3 is a diagram illustrating circuit simulation results at the measurement points A to G in FIG. 2 in the frequency phase comparison unit 1 and the quasi-synchronization state detection unit 2. In the simulation, as an example, the case where the input burst data is a clock of 156.25 MHz and the output frequency of the clock from the multiphase VCO unit 5 is 212 MHz is shown. The amplitude level of the ICLK input A and the θCLK input B input to the frequency phase comparison unit 1 is sampled at the rising edge and the falling edge of the input burst data C in the sampling unit 11, held in the holding unit 12, and output. .

図３において、ＤはＩＣＬＫのサンプリング結果であり、ＥはθＣＬＫのサンプリング結果である。ここで、サンプリング結果は多位相ＶＣＯ部５から出力されたＣＬＫと入力バーストデータ間の周波数および位相誤差に対応したうなり成分を示しており、ＤとＥはうなり成分（周波数）におけるθ位相ずれの関係にある。このようなサンプリングを行った場合、θＣＬＫのサンプリング結果ＥにおけるＬｏｗ区間は、入力バーストデータとＩＣＬＫがθ位相以下の関係、すなわち入力データと多位相ＶＣＯ部５からの出力クロック（ＩＣＬＫ）との位相誤差がθ以下となる準同期状態を表していることとなる。すなわち、θＣＬＫのサンプリング結果Ｅは、準同期状態の検出信号として機能させることが可能である。 In FIG. 3, D is the sampling result of ICLK, and E is the sampling result of θCLK. Here, the sampling result indicates a beat component corresponding to the frequency and phase error between the CLK output from the multi-phase VCO unit 5 and the input burst data, and D and E are θ phase shifts in the beat component (frequency). There is a relationship. When such sampling is performed, the Low period in the sampling result E of θCLK is the relationship between the input burst data and ICLK being equal to or smaller than the θ phase, that is, the phase of the input data and the output clock (ICLK) from the multiphase VCO unit 5. This represents a quasi-synchronized state where the error is equal to or less than θ. That is, the sampling result E of θCLK can be made to function as a quasi-synchronized detection signal.

周波数比較部１３は、ＩＣＬＫサンプリング結果ＤをθＣＬＫサンプリング結果Ｅの立ち上がりエッジによりラッチ出力し、立ち下りエッジによりリセットする信号Ｆを出力する。この動作により、非準同期時（ＥがＨｉレベルの間）に多位相ＶＣＯ部５からの出力クロック（ＩＣＬＫ）の周波数が入力バーストデータより高い場合にはＨｉレベルを出力することが可能であり、この論理レベルを周波数の高低を表す２値信号として使用することが出来る。 The frequency comparison unit 13 latches and outputs the ICLK sampling result D at the rising edge of the θCLK sampling result E, and outputs a signal F that is reset at the falling edge. With this operation, when the frequency of the output clock (ICLK) from the multi-phase VCO unit 5 is higher than the input burst data during non-quasi-synchronization (E is during the Hi level), it is possible to output the Hi level. This logic level can be used as a binary signal representing the frequency level.

セレクタ部１４は、θＣＬＫサンプリング結果ＥがＨｉレベル、すなわち非準同期状態では周波数比較部出力Ｆを出力し、θＣＬＫサンプリング結果ＥがＬｏｗレベル、すなわち準同期状態ではＩＣＬＫサンプリング結果Ｄを出力する。従って、セレクタ部１４からの周波数位相比較部出力Ｇは、非準同期状態では周波数の高低を表す２値レベルを、準同期状態ではθ以下の位相誤差に対応した位相誤差のうなり成分を表すこととなる。これにより、周波数・位相比較結果の抽出と同時に入力バーストデータのビット速度オーダに対応した非準同期、準同期状態の検出と利得可変が可能となり、高速なループ利得の適応可変を実現することができる。 The selector unit 14 outputs the frequency comparison unit output F when the θCLK sampling result E is at the Hi level, that is, the non-synchronous state, and outputs the ICLK sampling result D when the θCLK sampling result E is at the low level, that is, the quasi-synchronized state. Therefore, the frequency phase comparison unit output G from the selector unit 14 represents a binary level representing the frequency level in the non-quasi-synchronized state and a beat component of the phase error corresponding to a phase error of θ or less in the quasi-synchronized state. It becomes. This makes it possible to detect non-quasi-synchronous and quasi-synchronous states and to change the gain corresponding to the bit rate order of the input burst data at the same time as the extraction of the frequency / phase comparison results, thereby realizing high-speed adaptive adjustment of the loop gain. it can.

ここで、線形利得可変増幅部４の回路の具体的な回路構成について説明する。図４は、バイポーラトランジスタを用いた場合の線形利得可変増幅部４の回路接続図を示す図である。ＶＣＣは電源電圧レベルを、ＶＥＥはグランド電圧レベルを示す。異なるエミッタ抵抗値を用いて線形領域での利得が異なる差動増幅器Ａ、差動増幅器Ｂを準同期状態検出信号により高速に切り替えることにより、簡易な回路構成で簡易な利得可変増幅器を実現することが可能である。 Here, a specific circuit configuration of the circuit of the linear gain variable amplification unit 4 will be described. FIG. 4 is a diagram showing a circuit connection diagram of the linear gain variable amplifying unit 4 when a bipolar transistor is used. VCC indicates a power supply voltage level, and VEE indicates a ground voltage level. To realize a simple variable gain amplifier with a simple circuit configuration by switching the differential amplifier A and the differential amplifier B having different gains in the linear region using different emitter resistance values at high speed by the quasi-synchronous state detection signal. Is possible.

以上説明したように、本実施の形態では、入力バーストデータと多位相ＶＣＯ部の抽出クロックとの間で位相差がθ（θ≒π／２）以下の場合を準同期状態、θより大きい場合を非準同期状態とし、帰還制御型ＰＬＬにおけるループ利得を、非準同期の場合には大きく、準同期の場合には小さくすることとした。これにより、長い検出時間を有する完全同期状態を検出することなく、入力バーストデータレートに動的に適応したループ利得の切り替えができるため、高速なクロック抽出と低ジッタで安定したデータ再生を行うことが可能となる。 As described above, in the present embodiment, the case where the phase difference between the input burst data and the extracted clock of the multi-phase VCO unit is θ (θ≈π / 2) or less is a quasi-synchronized state, and is greater than θ. Is set to a non-quasi-synchronous state, and the loop gain in the feedback control type PLL is increased in the case of non-quasi-synchronization and decreased in the case of quasi-synchronization. This makes it possible to switch the loop gain dynamically adapted to the input burst data rate without detecting a fully synchronized state with a long detection time, so that high-speed clock extraction and stable data reproduction with low jitter can be performed. Is possible.

実施の形態２．
本実施の形態では、準同期状態・非準同期状態のいずれかの状態に応じてデータ再生に使用するクロックを変更する。実施の形態１と異なる部分について説明する。 Embodiment 2. FIG.
In the present embodiment, the clock used for data reproduction is changed according to either the quasi-synchronized state or the non-quasi-synchronized state. A different part from Embodiment 1 is demonstrated.

図５は、本実施の形態におけるバーストデータ再生装置の構成例を示す図である。図５において、１は周波数位相比較部、２は準同期状態検出部、３はループフィルタ部、４は線形利得可変増幅部、５は多位相ＶＣＯ部、６は遅延調整部、７は識別部、８はクロック選択部である。クロック選択部８は、検出信号に基づいて、識別部７へ出力するクロックを選択する。 FIG. 5 is a diagram illustrating a configuration example of the burst data reproducing device according to the present embodiment. In FIG. 5, 1 is a frequency phase comparison unit, 2 is a quasi-synchronization state detection unit, 3 is a loop filter unit, 4 is a linear gain variable amplification unit, 5 is a multiphase VCO unit, 6 is a delay adjustment unit, and 7 is an identification unit. , 8 are clock selection units. The clock selection unit 8 selects a clock to be output to the identification unit 7 based on the detection signal.

つづいて、バーストデータ再生装置におけるクロック抽出およびデータ再生の動作について説明する。クロック抽出動作については実施の形態１と同様のため、データ再生動作について説明する。本実施の形態では、クロック選択部８が、抽出されたＩＣＬＫまたはθＣＬＫから出力するクロックを選択する。具体的に、クロック選択部８は、検出信号に基づいて、非準同期状態の場合にはθＣＬＫを、準同期状態の場合にはＩＣＬＫをデータ再生に使用するクロック（識別クロック）として選択する。識別部７は、選択されたクロックを用いて入力バーストデータを再生する。 Next, operations of clock extraction and data recovery in the burst data recovery device will be described. Since the clock extraction operation is the same as that of the first embodiment, the data reproduction operation will be described. In the present embodiment, the clock selection unit 8 selects a clock to be output from the extracted ICLK or θCLK. Specifically, based on the detection signal, the clock selection unit 8 selects θCLK as a clock (identification clock) to be used for data reproduction in the case of a non-quasi-synchronous state and ICLK in the case of a quasi-synchronous state. The identification unit 7 reproduces the input burst data using the selected clock.

ここで、非準同期状態・準同期状態に応じてデータ再生に使用するクロックを変更することによる効果について図を用いて説明する。図６は、本実施の形態におけるバーストデータ再生装置の検出信号出力および識別部７の再生データの出力結果の計算機シミュレーション結果を示す図である。ここでは、無信号入力状態から１０．３Ｇｂ／ｓの入力バーストデータが時間１ｎｓ遅延後に瞬時に入力された場合を計算している。また、クロック選択部８を無効とし、すべての同期状態においてＩＣＬＫを用いてデータの再生を行っているものとする。なお、シミュレーション結果における時間０の初期計算結果は計算アルゴリズムの都合によるものであり、実回路動作と異なるが回路動作の説明には影響しない。また、出力電圧レベルは任意であり本回路動作を制限するものではない。 Here, the effect of changing the clock used for data reproduction according to the non-quasi-synchronized state / quasi-synchronized state will be described with reference to the drawings. FIG. 6 is a diagram showing a computer simulation result of the detection signal output of the burst data reproduction device and the reproduction data output result of the identification unit 7 in the present embodiment. Here, a case is calculated where 10.3 Gb / s input burst data is instantaneously input after a delay of 1 ns from the no-signal input state. Further, it is assumed that the clock selection unit 8 is disabled and data is reproduced using ICLK in all synchronization states. Note that the initial calculation result at time 0 in the simulation result is due to the convenience of the calculation algorithm and is different from the actual circuit operation, but does not affect the description of the circuit operation. The output voltage level is arbitrary and does not limit the operation of this circuit.

図６に示すように、バーストデータ再生装置に１０．３Ｇｂ／ｓの入力バーストデータが入力された初期段階では非準同期状態であり、準同期状態を経て、ある収束時間（シミュレーションでは２１ｎｓ以降あるいは２１ｎｓ近傍）に完全同期状態に遷移している事が分かる。ここで、図６中にアイパタンとして示すＩＣＬＫを抽出クロックとした識別部７の再生データは、非準同期状態ではアイパタンが完全に崩れている。すなわち、識別部７は、正確な再生データを出力していない。その後、ジッタ量が準同期状態として判定される位相差θに相当するジッタ量以下に低減し、ＩＣＬＫにて完全同期状態へと遷移していることが分かる。 As shown in FIG. 6, the initial stage when 10.3 Gb / s input burst data is input to the burst data reproducing apparatus is in a non-quasi-synchronous state, and after a quasi-synchronous state, a certain convergence time (21 ns or later in simulation or It can be seen that the transition to the fully synchronized state is made in the vicinity of 21 ns. Here, in the reproduction data of the identification unit 7 using ICLK, which is shown as an eye pattern in FIG. 6, as an extraction clock, the eye pattern is completely broken in a non-quasi-synchronized state. That is, the identification unit 7 does not output accurate reproduction data. After that, it can be seen that the amount of jitter is reduced below the amount of jitter corresponding to the phase difference θ determined as the quasi-synchronized state, and transitions to the fully synchronized state at ICLK.

従って、バーストデータ再生装置において、非準同期状態では、過大なジッタ重畳を考慮しジッタに対して位相マージンを確保可能なθＣＬＫを用いてデータ再生を行い、準同期状態に遷移後は、入力バーストデータと最も位相余裕を確保しやすいＩＣＬＫを用いてデータ再生を行うように、クロック選択部８がクロックを選択する。これにより、ジッタ量が大きい非準同期状態から準同期状態に遷移する過渡過程においても有効なデータを再生することが可能となり、入力バーストデータにおける余長部分を短縮化し、入力バーストデータの再生時間を実効的に高速化することが可能となる。 Therefore, in the burst data recovery device, in the non-quasi-synchronized state, data recovery is performed using θCLK capable of securing a phase margin against jitter in consideration of excessive jitter superimposition. The clock selection unit 8 selects a clock so as to perform data reproduction using ICLK that can secure the phase margin most easily. This makes it possible to reproduce valid data even in a transient process where the jitter amount is large and transitions from a non-quasi-synchronous state to a quasi-synchronous state, shortening the extra length in the input burst data and reducing the reproduction time of the input burst data. Can be effectively speeded up.

以上説明したように、本実施の形態では、入力バーストデータの再生に使用するクロックとして、非準同期状態の場合にはθＣＬＫを、準同期状態の場合にはＩＣＬＫを選択することにより、ジッタ量が大きい非準同期状態から準同期状態に遷移する過渡過程においても有効なデータを再生することができることとした。これにより、実施の形態１と比較して、入力バーストデータにおける余長部分を短縮化し、さらに入力バーストデータの再生時間を実効的に高速化することが可能となる。 As described above, in the present embodiment, as the clock used for reproducing the input burst data, θCLK is selected in the case of the non-quasi-synchronous state, and ICLK is selected in the case of the quasi-synchronous state. Effective data can be reproduced even in a transient process in which the transition from a non-quasi-synchronous state to a quasi-synchronous state is large. As a result, as compared with the first embodiment, it is possible to shorten the extra length portion in the input burst data and to effectively speed up the reproduction time of the input burst data.

実施の形態３．
本実施の形態では、実施の形態１、２と比較して、準同期状態・非準同期状態の判別を詳細に行う。実施の形態１、２と異なる部分について説明する。 Embodiment 3 FIG.
In the present embodiment, the quasi-synchronized state / non-quasi-synchronized state is determined in more detail than in the first and second embodiments. A different part from Embodiment 1, 2 is demonstrated.

図７は、本実施の形態におけるバーストデータ再生装置の構成例を示す図である。図７において、１ａは周波数位相比較部、１ｂは周波数位相比較部、２ａは準同期状態検出部、２ｂは準同期状態検出部、３はループフィルタ部、４ａは線形利得可変増幅部、５ａは多位相ＶＣＯ部、６は遅延調整部、７は識別部、８はクロック選択部、９は制御部である。 FIG. 7 is a diagram illustrating a configuration example of the burst data reproducing device according to the present embodiment. In FIG. 7, 1a is a frequency phase comparison unit, 1b is a frequency phase comparison unit, 2a is a quasi-synchronization state detection unit, 2b is a quasi-synchronization state detection unit, 3 is a loop filter unit, 4a is a linear gain variable amplification unit, and 5a is A multi-phase VCO unit, 6 is a delay adjustment unit, 7 is an identification unit, 8 is a clock selection unit, and 9 is a control unit.

周波数位相比較部１ａは、周波数位相比較部１と同一である。周波数位相比較部１ｂは、周波数位相比較部１と同一の構成であるが、多位相ＶＣＯ部５ａから入力するクロックが周波数位相比較部１ａと異なる。準同期状態検出部２ａは、準同期状態検出部２と同一であり、周波数位相比較部１ａからの出力結果に基づいて検出信号を出力する。準同期状態検出部２ｂは、準同期状態検出部２と同一であり、周波数位相比較部１ｂからの出力結果に基づいて検出信号を出力する。線形利得可変増幅部４ａは、制御部９の制御に基づいて、ループフィルタ部３からの出力結果に対する利得を変更し、多位相ＶＣＯ部５ａを制御する制御電圧レベルを決定する。多位相ＶＣＯ部５ａは、多位相ＶＣＯ部５と比較して、出力するクロックが１つ増えるがその他の機能は同一である。制御部９は、入力された２つの検出信号に基づいて線形利得可変増幅部４ａの利得を制御する。 The frequency phase comparison unit 1 a is the same as the frequency phase comparison unit 1. The frequency phase comparison unit 1b has the same configuration as the frequency phase comparison unit 1, but the clock input from the multiphase VCO unit 5a is different from the frequency phase comparison unit 1a. The quasi-synchronization state detection unit 2a is the same as the quasi-synchronization state detection unit 2, and outputs a detection signal based on the output result from the frequency phase comparison unit 1a. The quasi-synchronization state detection unit 2b is the same as the quasi-synchronization state detection unit 2, and outputs a detection signal based on the output result from the frequency phase comparison unit 1b. Based on the control of the control unit 9, the linear gain variable amplification unit 4a changes the gain for the output result from the loop filter unit 3 and determines the control voltage level for controlling the multiphase VCO unit 5a. The multi-phase VCO unit 5a has one more clock output than the multi-phase VCO unit 5, but the other functions are the same. The control unit 9 controls the gain of the linear gain variable amplification unit 4a based on the two input detection signals.

つづいて、バーストデータ再生装置におけるクロック抽出およびデータ再生の動作について説明する。周波数位相比較部１ａは、入力バーストデータを入力し、多位相ＶＣＯ部５ａからの出力クロックとの間で周波数および位相を比較する。準同期状態検出部２ａは、周波数位相比較部１ａの出力結果に基づいて検出信号１を出力する。周波数位相比較部１ａおよび準同期状態検出部２ａの動作は、実施の形態１、２における周波数位相比較部１および準同期状態検出部２と同様である。また、本実施の形態では、周波数位相比較部１ｂが、入力バーストデータを入力し、多位相ＶＣＯ部５ａからの出力クロックとの間で周波数および位相を比較する。ここで、周波数位相比較部１ｂには、ＩＣＬＫ、およびθ以下の位相差ｎをもつｎＣＬＫが入力される。準同期状態検出部２ｂは、周波数位相比較部１ｂの出力結果に基づいて検出信号２を出力する。 Next, operations of clock extraction and data recovery in the burst data recovery device will be described. The frequency phase comparison unit 1a receives the input burst data and compares the frequency and phase with the output clock from the multiphase VCO unit 5a. The quasi-synchronized state detection unit 2a outputs the detection signal 1 based on the output result of the frequency phase comparison unit 1a. The operations of the frequency phase comparison unit 1a and the quasi-synchronization state detection unit 2a are the same as those of the frequency phase comparison unit 1 and the quasi-synchronization state detection unit 2 in the first and second embodiments. Further, in the present embodiment, the frequency phase comparison unit 1b receives input burst data and compares the frequency and phase with the output clock from the multiphase VCO unit 5a. Here, ICLK and nCLK having a phase difference n equal to or less than θ are input to the frequency phase comparator 1b. The quasi-synchronized state detection unit 2b outputs the detection signal 2 based on the output result of the frequency phase comparison unit 1b.

そして、制御部９が、検出信号１、２に基づいて、線形利得可変増幅部４ａの利得を制御する。線形利得可変増幅部４ａは、制御部９の制御信号に基づいて利得の設定を行う。 Then, the control unit 9 controls the gain of the linear gain variable amplification unit 4a based on the detection signals 1 and 2. The linear gain variable amplifier 4 a sets the gain based on the control signal from the controller 9.

多位相ＶＣＯ部５ａは、線形利得可変増幅部４ａの出力信号レベルを制御電圧レベルとする帰還制御動作を行い、最終的に入力バーストデータと位相・周波数が同期したクロック（ＩＣＬＫ）を抽出する。多位相ＶＣＯ部５ａでは、帰還制御として、ＩＣＬＫ、ＩＣＬＫからθだけ位相がずれたθＣＬＫ、ＩＣＬＫからｎだけ位相がずれたｎＣＬＫを生成し出力する。 The multi-phase VCO unit 5a performs a feedback control operation in which the output signal level of the linear gain variable amplification unit 4a is the control voltage level, and finally extracts a clock (ICLK) whose phase and frequency are synchronized with the input burst data. The multiphase VCO unit 5a generates and outputs θCLK whose phase is shifted by θ from ICLK and ICLK and nCLK whose phase is shifted by n from ICLK as feedback control.

ここで、制御部９の制御動作について説明する。図８は、制御部９の制御動作を示す図である。制御部９は、検出信号１が非準同期状態を示す領域では、線形可変利得増幅部４ａの利得が大となる制御信号を発出する。検出信号１が準同期状態を示す領域では、検出信号２に従い、検出信号２が非準同期状態の場合は利得を中とし、準同期状態では利得を小とする制御動作を行う。このように、線形可変利得増幅部４ａの利得を変更することにより、実施の形態２と比較して、細かな制御が可能となる。 Here, the control operation of the control unit 9 will be described. FIG. 8 is a diagram illustrating a control operation of the control unit 9. In the region where the detection signal 1 indicates a non-quasi-synchronous state, the control unit 9 issues a control signal that increases the gain of the linear variable gain amplification unit 4a. In the region where the detection signal 1 shows a quasi-synchronization state, a control operation is performed in accordance with the detection signal 2 so that the gain is medium when the detection signal 2 is in a non-quasi-synchronization state and the gain is small in the quasi-synchronization state. As described above, by changing the gain of the linear variable gain amplifying unit 4a, fine control can be performed as compared with the second embodiment.

以上説明したように、本実施の形態では、θよりも小さな位相差を示すｎＣＬＫを用いて非準同期状態・準同期状態を詳細に判別し、２つの検出信号に基づいて線形可変利得増幅部４ａの利得を制御することとした。これにより、実施の形態２と比較して、さらに入力バーストデータにおける余長部分を短縮化し、入力バーストデータの再生時間を実効的に高速化することが可能となる。 As described above, in this embodiment, the non-quasi-synchronized state / quasi-synchronized state is determined in detail using nCLK indicating a phase difference smaller than θ, and the linear variable gain amplifying unit is based on the two detection signals. It was decided to control the gain of 4a. As a result, compared to the second embodiment, the extra length portion of the input burst data can be further shortened, and the reproduction time of the input burst data can be effectively increased.

なお、クロック選択部８を備える実施の形態２を用いて説明したが、クロック選択部８を備えない実施の形態１についても適用可能である。 In addition, although it demonstrated using Embodiment 2 provided with the clock selection part 8, Embodiment 1 which is not provided with the clock selection part 8 is applicable.

以上のように、本発明にかかるバーストデータ再生装置は、クロックを抽出してデータ再生を行う装置に有用であり、特に、ＰＯＮシステムにおいてクロックを抽出してデータ再生を行う装置に適している。 As described above, the burst data reproducing apparatus according to the present invention is useful for an apparatus for performing data reproduction by extracting a clock, and is particularly suitable for an apparatus for performing data reproduction by extracting a clock in a PON system.

１、１ａ、１ｂ周波数位相比較部
２、２ａ、２ｂ準同期状態検出部
３ループフィルタ部
４、４ａ線形利得可変増幅部
５、５ａ多位相型電圧制御発振部
６遅延調整部
７識別部
８クロック選択部
９制御部
１１サンプリング部
１２保持部
１３周波数比較部
１４セレクタ部
１５準同期状態検出部 DESCRIPTION OF SYMBOLS 1, 1a, 1b Frequency phase comparison part 2, 2a, 2b Quasi-synchronous state detection part 3 Loop filter part 4, 4a Linear gain variable amplification part 5, 5a Multiphase type voltage control oscillation part 6 Delay adjustment part 7 Identification part 8 Clock Selection unit 9 Control unit 11 Sampling unit 12 Holding unit 13 Frequency comparison unit 14 Selector unit 15 Quasi-synchronized state detection unit

Claims

バーストデータ、当該バーストデータから抽出された第１のクロック、および当該第１のクロックと第１の位相差を持つ第２のクロックを入力とし、当該バーストデータと当該第１のクロックの位相の比較結果である第２の位相差と、当該第１の位相差とに基づいて、当該位相の比較結果、または当該バーストデータと当該第１のクロックとの間の周波数の比較結果を出力する比較手段と、
前記第２の位相差が前記第１の位相差以下の場合は準同期状態の検出信号を出力し、前記第２の位相差が前記第１の位相差よりも大きい場合は非準同期状態を示す検出信号を出力する準同期状態検出手段と、
前記比較手段から出力された前記位相の比較結果または前記周波数の比較結果を積分して平滑化する積分手段と、
準同期状態の場合は前記検出信号に基づいて非準同期状態の場合よりも利得を小さく設定し、前記積分手段により平滑化された信号を増幅して制御電圧レベル信号として出力する増幅手段と、
前記制御電圧レベル信号に基づいて前記第１のクロックおよび前記第２のクロックを生成し、前記比較手段へ出力するクロック生成手段と、
前記バーストデータを、前記第１のクロックを出力するための処理時間だけ遅延させる遅延調整手段と、
遅延調整後のバーストデータと前記第１のクロックに基づいてデータ再生を行うデータ再生手段と、
を備えることを特徴とするバーストデータ再生装置。 Bars strike data, the first clock extracted from the burst data, and the first clock and the first phase difference as input lifting one second clock, of the burst data and the first clock phase a second phase difference is a result of the comparison, on the basis of the said first phase difference, and outputs the comparison result of the frequency between the comparison result of the phase, or the burst data and the first clock comparison Means,
Before Symbol If the second phase difference is less than said first phase difference and outputs a detection signal of the quasi-synchronized state, when the second phase difference is greater than the first phase difference non-quasi synchronous state Quasi-synchronized state detecting means for outputting a detection signal indicating
Integrating means for integrating and smoothing the phase comparison result or the frequency comparison result output from the comparison means ;
In the quasi-synchronized state, the gain is set to be smaller than that in the non-quasi-synchronized state based on the detection signal, and the amplifying means that amplifies the signal smoothed by the integrating means and outputs it as a control voltage level signal;
Clock generating means for generating the first clock and the second clock based on the control voltage level signal and outputting the generated clock to the comparing means;
Delay adjusting means for delaying the burst data by a processing time for outputting the first clock;
Data reproduction means for performing data reproduction based on burst data after delay adjustment and the first clock;
A burst data reproducing apparatus comprising:

バーストデータ、当該バーストデータから抽出された第１のクロック、および当該第１のクロックと第１の位相差を持つ第２のクロックを入力とし、当該バーストデータと当該第１のクロックの位相の比較結果である第２の位相差と、当該第１の位相差とに基づいて、当該位相の比較結果、または当該バーストデータと当該第１のクロックとの間の周波数の比較結果を出力し、また、当該第２の位相差が当該第１の位相差以下の場合は準同期状態を示す検出信号を出力し、当該第２の位相差が当該第１の位相差よりも大きい場合は非準同期状態を示す検出信号を出力する比較手段と、
前記比較手段から出力された前記位相の比較結果または前記周波数の比較結果を積分して平滑化する積分手段と、
準同期状態の場合は前記検出信号に基づいて非準同期状態の場合よりも利得を小さく設定し、前記積分手段により平滑化された信号を増幅して制御電圧レベル信号として出力する増幅手段と、
前記制御電圧レベル信号に基づいて前記第１のクロックおよび前記第２のクロックを生成し、前記比較手段へ出力するクロック生成手段と、
前記バーストデータを、前記第１のクロックを出力するための処理時間だけ遅延させる遅延調整手段と、
遅延調整後のバーストデータと前記第１のクロックに基づいてデータ再生を行うデータ再生手段と、
を備えることを特徴とするバーストデータ再生装置。 Bars strike data, the first clock extracted from the burst data, and the first clock and the first phase difference as input lifting one second clock, of the burst data and the first clock phase a second phase difference is a result of the comparison, on the basis of the said first phase difference, the comparison result of the phase, or outputs the comparison result of the frequency between the burst data and the first clock, Further, the case the second phase difference is less than said first phase difference and outputs a detection signal indicating the quasi-synchronized state, when the second phase difference is greater than the first phase difference Hee Comparison means for outputting a detection signal indicating a synchronization state;
Integrating means for integrating and smoothing the phase comparison result or the frequency comparison result output from the comparison means ;
In the quasi-synchronized state, the gain is set to be smaller than that in the non-quasi-synchronized state based on the detection signal, and the amplifying means that amplifies the signal smoothed by the integrating means and outputs it as a control voltage level signal;
Clock generating means for generating the first clock and the second clock based on the control voltage level signal and outputting the generated clock to the comparing means;
Delay adjusting means for delaying the burst data by a processing time for outputting the first clock;
Data reproduction means for performing data reproduction based on burst data after delay adjustment and the first clock;
A burst data reproducing apparatus comprising:

前記比較手段は、前記バーストデータと前記第１のクロックの位相を比較する際、当該バーストデータの立ち上がりおよび立ち下がりのタイミングで当該第１のクロックをサンプリングする、
ことを特徴とする請求項１または２に記載のバーストデータ再生装置。 Said comparing means, when comparing the burst data and the first clock phase, sampling the first clock at the timing of the rise and fall of the burst data,
The burst data reproducing apparatus according to claim 1 or 2, wherein

前記比較手段は、前記第２の位相差が前記第１の位相差より大きい場合、前記周波数の比較結果を出力する、
ことを特徴とする請求項１、２または３に記載のバーストデータ再生装置。 The comparing means outputs the frequency comparison result when the second phase difference is larger than the first phase difference;
4. The burst data reproducing apparatus according to claim 1, 2, or 3.

前記比較手段は、前記第２の位相差が前記第１の位相差以下の場合、前記位相の比較結果を出力する、
ことを特徴とする請求項１〜４のいずれか１つに記載のバーストデータ再生装置。 The comparing means outputs the phase comparison result when the second phase difference is less than or equal to the first phase difference;
The burst data reproducing apparatus according to any one of claims 1 to 4, wherein

さらに、
前記第１のクロック、前記第２のクロック、および前記検出信号を入力とし、データ再生に使用するクロックとして、当該検出信号が準同期状態を示す場合は当該第１のクロックを選択し、当該検出信号が非準同期状態を示す場合は当該第２のクロックを選択するクロック選択手段、
を備え、
前記データ再生手段は、前記遅延調整後のバーストデータと前記クロック選択手段によって選択されたクロックとに基づいてデータ再生を行う、
ことを特徴とする請求項１〜５のいずれか１つに記載のバーストデータ再生装置。 further,
When the first clock, the second clock, and the detection signal are input, and the detection signal indicates a quasi-synchronization state as the clock used for data reproduction, the first clock is selected and the detection is performed. Clock selecting means for selecting the second clock when the signal indicates a non-semi-synchronous state;
With
The data recovery means performs data recovery based on the burst data after the delay adjustment and the clock selected by the clock selection means.
6. The burst data reproducing apparatus according to claim 1, wherein

前記増幅手段は、抵抗値の異なるエミッタ抵抗を用いて、線形領域での利得が異なる差動増幅器を前記検出信号に基づいて切り替える、
ことを特徴とする請求項１〜６のいずれか１つに記載のバーストデータ再生装置。 The amplifying means uses an emitter resistor having a different resistance value to switch a differential amplifier having a different gain in a linear region based on the detection signal.
The burst data reproducing device according to any one of claims 1 to 6, wherein

バーストデータ、当該バーストデータから抽出された第１のクロック、および当該第１のクロックと第１の位相差を持つ第２のクロックを入力とし、当該バーストデータと当該第１のクロックの位相の比較結果である第２の位相差と、当該第１の位相差とに基づいて、当該位相の比較結果、または当該バーストデータと当該第１のクロックとの間の周波数の比較結果を、第１の比較結果として出力する第１の比較手段と、
前記第２の位相差が前記第１の位相差以下の場合は準同期状態を示す第１の検出信号を出力し、前記第２の位相差が前記第１の位相差よりも大きい場合は非準同期状態を示す第１の検出信号を出力する第１の準同期状態検出手段と、
前記バーストデータ、前記第１のクロック、および当該第１のクロックと第３の位相差（第１の位相差＞第３の位相差）を持つ第３のクロックを入力とし、当該バーストデータと当該第１のクロックの位相の比較結果である第２の位相差と、当該第３の位相差とに基づいて、当該位相の比較結果、または当該バーストデータと当該第１のクロックとの間の周波数の比較結果を、第２の比較結果として出力する第２の比較手段と、
前記第２の位相差が前記第３の位相差以下の場合は準同期状態を示す第２の検出信号を出力し、前記第２の位相差が前記第３の位相差よりも大きい場合は非準同期状態を示す第２の検出信号を出力する第２の準同期状態検出手段と、
前記第１の比較手段から出力された前記位相の比較結果または前記周波数の比較結果を積分して平滑化する積分手段と、
２つの検出信号に基づいて、前記第１の検出信号が準同期状態を示し前記第２の検出信号が非準同期状態を示す場合は、前記第１の検出信号が非準同期状態を示す場合よりも利得を小さくする制御信号を出力し、前記第２の検出信号が準同期状態を示す場合は、前記第１の検出信号が準同期状態を示し前記第２の検出信号が非準同期状態を示す場合よりも利得を小さくする制御信号を出力する制御手段と、
前記制御信号に基づいて利得を設定し、前記積分手段により平滑化された信号を増幅して制御電圧レベル信号として出力する増幅手段と、
前記制御電圧レベル信号に基づいて、前記第１のクロック、前記第２のクロック、および前記第３のクロックを生成し、当該第１のクロックおよび当該第２のクロックを前記第１の比較手段へ出力し、当該第１のクロックおよび当該第３のクロックを前記第２の比較手段へ出力するクロック生成手段と、
前記バーストデータを、前記第１のクロックを出力するための処理時間だけ遅延させる遅延調整手段と、
遅延調整後のバーストデータと前記第１のクロックに基づいてデータ再生を行うデータ再生手段と、
を備えることを特徴とするバーストデータ再生装置。 Bars strike data, the first clock extracted from the burst data, and the first clock and the first phase difference as input lifting one second clock, of the burst data and the first clock phase a second phase difference is a result of the comparison, on the basis of the said first phase difference, the comparison result of the phase, or the comparison result of the frequency between the burst data and the first clock, the first First comparison means for outputting as a comparison result of
Before Symbol If the second phase difference is less than said first phase difference and outputs a first detection signal indicating a quasi-synchronized state, when the second phase difference is greater than the first phase difference First quasi-synchronous state detecting means for outputting a first detection signal indicating a non-quasi-synchronous state;
The burst data, and the first clock, and inputs the lifting one third clock the first clock and the third phase difference (first phase difference> third retardation), and the burst data a second phase difference is the first clock phase comparison result of, on the basis of the said third retardation, comparison result of the phase, or between the burst data and the first clock Second comparison means for outputting a frequency comparison result as a second comparison result;
Before Symbol If the second phase difference is less than the phase difference between the third output the second detection signal indicating a quasi-synchronized state, when the second phase difference is greater than the phase difference between the third Second quasi-synchronized state detecting means for outputting a second detection signal indicating a non-semi-synchronized state;
Integrating means for integrating and smoothing the phase comparison result or the frequency comparison result output from the first comparison means ;
Based on two detection signals, when the first detection signal indicates a quasi-synchronous state and the second detection signal indicates a non-quasi-synchronous state, the first detection signal indicates a non-quasi-synchronous state When the control signal for lowering the gain is output and the second detection signal indicates a quasi-synchronization state, the first detection signal indicates a quasi-synchronization state and the second detection signal is not a quasi-synchronization state. Control means for outputting a control signal for making the gain smaller than the case where
Amplifying means for setting a gain based on the control signal, amplifying the signal smoothed by the integrating means and outputting as a control voltage level signal;
Based on the control voltage level signal, the first clock, the second clock, and generates the third clock, said first clock and said second clock to said first comparison means Clock generating means for outputting and outputting the first clock and the third clock to the second comparing means;
Delay adjusting means for delaying the burst data by a processing time for outputting the first clock;
Data reproduction means for performing data reproduction based on burst data after delay adjustment and the first clock;
A burst data reproducing apparatus comprising:

前記第２の比較手段は、前記第２の位相差が前記第３の位相差より大きい場合、周波数の比較結果を出力する、
ことを特徴とする請求項８に記載のバーストデータ再生装置。 The second comparison means outputs a frequency comparison result when the second phase difference is larger than the third phase difference.
9. The burst data reproducing apparatus according to claim 8, wherein

前記第２の比較手段は、前記第２の位相差が前記第３の位相差以下の場合、前記位相の比較結果を出力する、
ことを特徴とする請求項８または９に記載のバーストデータ再生装置。 The second comparing means outputs the phase comparison result when the second phase difference is equal to or smaller than the third phase difference.
10. The burst data reproducing apparatus according to claim 8, wherein

バーストデータ、当該バーストデータから抽出された第１のクロック、および当該第１のクロックと第１の位相差を持つ第２のクロックを入力とし、当該バーストデータと当該第１のクロックの位相の比較結果である第２の位相差と、当該第１の位相差とに基づいて、当該位相の比較結果、または当該バーストデータと当該第１のクロックとの間の周波数の比較結果を出力し、また、当該第２の位相差が当該第１の位相差以下の場合は準同期状態を示す検出信号を出力し、当該第２の位相差が当該第１の位相差よりも大きい場合は非準同期状態を示す検出信号を出力する第１の比較手段と、
前記バーストデータ、前記第１のクロック、および当該第１のクロックと第３の位相差（第１の位相差＞第３の位相差）を持つ第３のクロックを入力とし、前記第２の位相差と、当該第３の位相差とに基づいて、当該第２の位相差が当該第３の位相差以下の場合は準同期状態を示す第２の検出信号を出力し、当該第２の位相差が当該第３の位相差よりも大きい場合は非準同期状態を示す第２の検出信号を出力する第２の比較手段と、
前記第１の比較手段から出力された前記位相の比較結果または前記周波数の比較結果を積分して平滑化する積分手段と、
２つの検出信号に基づいて、前記第１の検出信号が準同期状態を示し前記第２の検出信号が非準同期状態を示す場合は、前記第１の検出信号が非準同期状態を示す場合よりも利得を小さくする制御信号を出力し、前記第２の検出信号が準同期状態を示す場合は、前記第１の検出信号が準同期状態を示し前記第２の検出信号が非準同期状態を示す場合よりも利得を小さくする制御信号を出力する制御手段と、
前記制御信号に基づいて利得を設定し、前記積分手段により平滑化された信号を増幅して制御電圧レベル信号として出力する増幅手段と、
前記制御電圧レベル信号に基づいて、前記第１のクロック、前記第２のクロック、および前記第３のクロックを生成し、当該第１のクロックおよび当該第２のクロックを前記第１の比較手段へ出力し、当該第１のクロックおよび当該第３のクロックを前記第２の比較手段へ出力するクロック生成手段と、
前記バーストデータを、前記第１のクロックを出力するための処理時間だけ遅延させる遅延調整手段と、
遅延調整後のバーストデータと前記第１のクロックに基づいてデータ再生を行うデータ再生手段と、
を備えることを特徴とするバーストデータ再生装置。 Bars strike data, the first clock extracted from the burst data, and the first clock and the first phase difference as input lifting one second clock, of the burst data and the first clock phase a second phase difference is a result of the comparison, on the basis of the said first phase difference, the comparison result of the phase, or outputs the comparison result of the frequency between the burst data and the first clock, Further, when the second phase difference is equal to or smaller than the first phase difference, a detection signal indicating a quasi-synchronized state is output, and when the second phase difference is larger than the first phase difference, non-quasi-synchronized state is output. First comparison means for outputting a detection signal indicating a synchronization state;
The burst data, the first clock, and the first clock and the third retardation (first retardation> third retardation) and as input lifting one third clock, the second and the phase difference, based on the said third retardation, the second phase difference is in the case of less than the phase difference of the third output the second detection signal indicating a quasi-synchronized state, the second A second comparison means for outputting a second detection signal indicating a non-quasi-synchronous state when the phase difference is larger than the third phase difference;
Integrating means for integrating and smoothing the phase comparison result or the frequency comparison result output from the first comparison means ;
Based on two detection signals, when the first detection signal indicates a quasi-synchronous state and the second detection signal indicates a non-quasi-synchronous state, the first detection signal indicates a non-quasi-synchronous state When the control signal for lowering the gain is output and the second detection signal indicates a quasi-synchronization state, the first detection signal indicates a quasi-synchronization state and the second detection signal is not a quasi-synchronization state. Control means for outputting a control signal for making the gain smaller than the case where
Amplifying means for setting a gain based on the control signal, amplifying the signal smoothed by the integrating means and outputting as a control voltage level signal;
Based on the control voltage level signal, the first clock, the second clock, and the third clock are generated, and the first clock and the second clock are supplied to the first comparison unit. Clock generating means for outputting and outputting the first clock and the third clock to the second comparing means;
Delay adjusting means for delaying the burst data by a processing time for outputting the first clock;
Data reproduction means for performing data reproduction based on burst data after delay adjustment and the first clock;
A burst data reproducing apparatus comprising:

前記第１の比較手段は、前記バーストデータと前記第１のクロックの位相を比較する際、当該バーストデータの立ち上がりおよび立ち下がりのタイミングで当該第１のクロックおよび前記第２のクロックをサンプリングし、
前記第２の比較手段は、前記バーストデータと前記第１のクロックの位相を比較する際、当該バーストデータの立ち上がりおよび立ち下がりのタイミングで当該第１のクロックおよび前記第３のクロックをサンプリングする、
ことを特徴とする請求項８〜１１のいずれか１つに記載のバーストデータ再生装置。 The first comparing means samples the first clock and the second clock at the rising and falling timings of the burst data when comparing the burst data and the phase of the first clock;
The second comparing means samples the first clock and the third clock at the rising and falling timings of the burst data when comparing the phase of the burst data and the first clock.
12. The burst data reproducing apparatus according to claim 8, wherein the burst data reproducing apparatus is any one of claims 8 to 11.

前記第１の比較手段は、前記第２の位相差が前記第１の位相差より大きい場合、周波数の比較結果を出力する、
ことを特徴とする請求項８〜１２のいずれか１つに記載のバーストデータ再生装置。 The first comparing means outputs a frequency comparison result when the second phase difference is larger than the first phase difference.
The burst data reproducing apparatus according to claim 8, wherein the burst data reproducing apparatus is the same as the burst data reproducing apparatus according to claim 8.

前記第１の比較手段は、前記第２の位相差が前記第１の位相差以下の場合、前記位相の比較結果を出力する、
ことを特徴とする請求項８〜１３のいずれか１つに記載のバーストデータ再生装置。 The first comparison means outputs the phase comparison result when the second phase difference is equal to or less than the first phase difference.
14. The burst data reproducing apparatus according to claim 8, wherein

さらに、
前記第１のクロック、前記第２のクロック、および前記第１の検出信号を入力し、データ再生に使用するクロックとして、当該第１の検出信号が準同期状態を示す場合は当該第１のクロックを選択し、当該第１の検出信号が非準同期状態を示す場合は当該第２のクロックを選択するクロック選択手段、
を備え、
前記データ再生手段は、前記遅延調整後のバーストデータと前記クロック選択手段によって選択されたクロックとに基づいてデータ再生を行う、
ことを特徴とする請求項８〜１４のいずれか１つに記載のバーストデータ再生装置。 further,
When the first detection signal indicates the quasi-synchronization state as the clock used for data reproduction by inputting the first clock, the second clock, and the first detection signal, the first clock A clock selection means for selecting the second clock when the first detection signal indicates a non-quasi-synchronous state;
With
The data recovery means performs data recovery based on the burst data after the delay adjustment and the clock selected by the clock selection means.
15. The burst data reproducing apparatus according to claim 8, wherein the burst data reproducing apparatus is any one of the above.

前記増幅手段は、抵抗値の異なるエミッタ抵抗を用いて、線形領域での利得が異なる差動増幅器を前記制御信号に基づいて切り替える、
ことを特徴とする請求項８〜１５のいずれか１つに記載のバーストデータ再生装置。 The amplifying means uses an emitter resistor having a different resistance value to switch a differential amplifier having a different gain in a linear region based on the control signal.
16. The burst data reproducing device according to claim 8, wherein