JP2997858B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2997858B2 JP2997858B2 JP4298353A JP29835392A JP2997858B2 JP 2997858 B2 JP2997858 B2 JP 2997858B2 JP 4298353 A JP4298353 A JP 4298353A JP 29835392 A JP29835392 A JP 29835392A JP 2997858 B2 JP2997858 B2 JP 2997858B2
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Description
ップトランジスタを内蔵する半導体集積回路に関する。
ウンN-chトランジスタの接続を示す回路図である。プル
ダウンN-chトランジスタTN1のソースは接地されてお
り、ドレインは入力端子1に接続されている。そしてプ
ルダウンN-chトランジスタTN1のゲートへはこのプルダ
ウンN-chトランジスタTN1のオン・オフを制御するプル
ダウン制御信号が与えられるようになっている。このプ
ルダウンN-chトランジスタTN1においては、ゲートに与
えられるプルダウン制御信号が一定電圧に達すると導通
し、入力端子1の電圧を接地電位にする。このプルダウ
ンN-chトランジスタの存在により、外部からのノイズに
よる誤動作を防止することができる。
ウンN-chトランジスタに流れる電流は、半導体集積回路
に入力される電流に比べて十分小さいものでなければ、
入力電流の電位が低下するうえに、半導体集積回路の消
費電流が大きいものとなる。プルダウンN-chトランジス
タに流れる電流は、プルダウンN-chトランジスタの駆動
能力βに比例しているため、駆動能力が低いN-chトラン
ジスタを用いることにより、実現できる。駆動能力βが
十分に低いN-chトランジスタは次式より、ゲート長
(L)が長く、ゲート幅(W)が短い場合に得られる。 β=(μ・ε/tOX)×(W/L) 但し、μ:電子の移動度 ε:ゲート酸化膜の誘電率 tOX:ゲート酸化膜厚
子に設けることも可能であり、この場合はデータ出力時
以外の端子の電圧を安定にすることができる。このとき
のプルダウンN-chトランジスタの役割は、例えば数10μ
A程度の非常に弱い電流をVss(接地電位)に流すもの
であり、この電流は通常の出力回路の電流(数10mA)
に比べて十分小さくし、消費電力の増加を抑制してい
る。このため出力端子に設けるプルダウンN-chトランジ
スタの駆動能力も低くする必要がある。
うにゲート長が長く、ゲート幅が短い形状であるトラン
ジスタはサージにより破壊されやすい。この破壊とはサ
ージが与えられたことによりトランジスタの初期特性が
変化することを指している。サージによる破壊の電圧
(以下サージ耐量という)が低いとは、EIAJ規格におけ
るコンデンサチャージ法を用い0Ω,200pfの条件下で行
うサージ試験においてサージ耐量が 300V未満であるこ
とをいう。
と、半導体集積回路がサージにより破壊され、異常動作
の原因となる。本発明は、斯かる事情に鑑みてなされた
ものであり、プルダウン又はプルアップトランジスタに
保護トランジスタを接続することにより、サージ耐量を
高くし、誤動作の低減が可能な半導体集積回路を提供す
ることを目的とする。
積回路は、プルダウン又はプルアップトランジスタを備
える半導体集積回路において、前記プルダウン又はプル
アップトランジスタと入,出力端子との間に、前記プル
ダウン又はプルアップトランジスタより駆動能力が高い
保護トランジスタを接続し、前記プルダウン又はプルア
ップトランジスタ及び前記保護トランジスタのゲートへ
プルダウン又はプルアップ制御信号を与える構成となし
てあることを特徴とする。
ウン又はプルアップトランジスタを備える半導体集積回
路において、前記プルダウン又はプルアップトランジス
タと入,出力端子との間に、前記プルダウン又はプルア
ップトランジスタより駆動能力が高い保護トランジスタ
を接続し、前記プルダウン又はプルアップトランジスタ
のゲートへプルダウン又はプルアップ制御信号を与え、
前記保護トランジスタは常時オン状態とする構成となし
てあることを特徴とする。
ウン又はプルアップトランジスタを備える半導体集積回
路において、前記プルダウン又はプルアップトランジス
タと入,出力端子との間に、前記プルダウン又はプルア
ップトランジスタより駆動能力が高い保護トランジスタ
を接続し、前記プルダウン又はプルアップトランジスタ
を常時オン状態とし、前記保護トランジスタのゲートへ
プルダウン又はプルアップ制御信号を与える構成となし
てあることを特徴とする。
第2又は第3発明において、前記プルダウン又はプルア
ップトランジスタと前記保護トランジスタとの間に、前
記プルダウン又はプルアップトランジスタのオン抵抗よ
り小さい抵抗値を有する抵抗を備えることを特徴とす
る。
ンジスタを入,出力端子とプルダウン又はプルアップト
ランジスタとの間に設けることにより、サージを例えば
保護トランジスタのドレインから基板へ逃がして、サー
ジを緩和、又は吸収することができ、プルダウン又はプ
ルアップトランジスタのサージ耐量は従来と同様であっ
ても、プルダウン又はプルアップトランジスタにおける
サージ破壊は発生しなくなる。即ちこの回路のサージ耐
量は、保護トランジスタを備えない従来の回路より高く
なる。また保護トランジスタの駆動能力はプルダウン又
はプルアップトランジスタの駆動能力より高いため、プ
ルダウン又はプルアップは有効に行える。
スタは常時オン状態であっても、プルダウン又はプルア
ップトランジスタにプルダウン又はプルアップ制御信号
を与えるので、入,出力端子のプルダウン又はプルアッ
プはこのプルダウン又はプルアップ制御信号によって制
御される。
はプルアップトランジスタは常時オン状態であっても、
保護トランジスタにプルダウン又はプルアップ制御信号
を与えるので、入,出力端子のプルダウン又はプルアッ
プはこのプルダウン又はプルアップ制御信号によって制
御される。
加えて、プルダウン又はプルアップトランジスタへ加わ
るサージは保護トランジスタにより緩和,吸収されると
共に、抵抗によりさらに緩和することができるため、こ
の回路におけるサージ耐量はさらに高くなる。
き具体的に説明する。図2は本発明に係る半導体集積回
路の第1実施例を示す回路図である。プルダウンN-chト
ランジスタTN1と入力端子(出力端子でもよい)1との
間にプルダウンN-chトランジスタTN1を保護するための
保護N-chトランジスタTN2を接続してあり、プルダウン
N-chトランジスタTN1の他側は接地されている。そして
これらプルダウンN-chトランジスタTN1及び保護N-chト
ランジスタTN2のゲートへはプルダウン制御信号S1 が
与えられるようになっている。この保護N-chトランジス
タTN2の駆動能力はプルダウンN-chトランジスタTN1の
駆動能力に比べて十分大きいものとする。また保護N-ch
トランジスタTN2の単独でのサージ耐量は 300V以上で
ある。
ルダウンN-chトランジスタTN1のサージ耐量は従来と同
様であっても、保護N-chトランジスタTN2によりサージ
が緩和、又は吸収されるため、プルダウンN-chトランジ
スタTN1におけるサージ破壊は発生しなくなる。このた
め、図1に示す回路構成の場合と比較すると本実施例の
回路のサージ耐量は高くなる。またプルダウンN-chトラ
ンジスタTN1の駆動能力に比べて保護N-chトランジスタ
TN2の駆動能力は十分に大きいため、プルダウンは有効
に行える。
イクロコンピュータ(以下 LCDマイコンという)へ適用
した例を示す回路図である。この LCDマイコンにおける
出力端子は端子数削減のため、 LCDマイコンにおける入
力端子も兼ねているが、ここでは主に出力端子としての
動作について述べる。
り、このセグメント出力制御回路3によりセグメント出
力N-chトランジスタTN3及びセグメント出力P-chトラン
ジスタTP1を制御するようになっている。セグメント出
力N-chトランジスタTN3は LCDマイコン用電源VSL に接
続され、セグメント出力P-chトランジスタTP1は LCDマ
イコン用電源VSH に接続されている。これらセグメント
出力N-chトランジスタTN3とセグメント出力P-chトラン
ジスタTP1とは接続されており、この接続部は出力端子
1及び図2に示すプルダウン回路の保護N-chトランジス
タTN2と接続されている。またセグメント出力制御回路
3はセグメント出力制御信号S2 が与えられ、セグメン
ト出力用データを出力するようになっている。
メントを出力する場合はセグメント出力制御信号S2 に
よりセグメント出力制御回路3を動作させて、セグメン
ト出力N-chトランジスタTN3又はセグメント出力P-chト
ランジスタTP1を選択する。セグメント出力N-chトラン
ジスタTN3をオンさせると LCDマイコン用電源VSL の電
圧が出力端子1へ与えられ、セグメント出力P-chトラン
ジスタTP1をオンさせると LCDマイコン用電源VSH の電
圧が出力端子1へ与えられる。 LCDマイコンのリセット
中においてセグメント端子の出力電圧が不定である場合
は液晶表示が点灯することがあるため、セグメント端子
にプルダウンN-chトランジスタTN1を取り付けており、
リセット中はプルダウン制御信号S1 によりプルダウン
N-chトランジスタTN1をオンさせて、出力電圧を安定さ
せる。
N3又はセグメント出力P-chトランジスタTP1は接地又は
半導体集積回路の電源Vccへの接続がなされていないた
め、これら半導体集積回路の基板又はウェルへサージが
吸収されることはほとんどない。このためサージ破壊は
プルダウンN-chトランジスタTN1にて起き易い構成であ
るが保護N-chトランジスタTN2の存在により、このサー
ジ破壊を防止することができる。
た第2,第3実施例を示す回路図である。図4において
は保護N-chトランジスタTN2のゲートを半導体集積回路
の電源Vccに接続しており、保護N-chトランジスタTN2
は常時オン状態である。その他の構成は図2と同様であ
る。このような構成では、図2の場合と同様、入力端子
1のプルダウンを行うか否かはプルダウン制御信号S1
により制御され、プルダウンは有効に行い得、プルダウ
ンN-chトランジスタTN1をサージから保護することが可
能である。
タTN1のゲートが半導体集積回路の電源Vccに接続され
ており、保護N-chトランジスタTN2のゲートにはプルダ
ウン制御信号S1 が与えられるようになっている。従っ
てプルダウンN-chトランジスタTN1は常時オン状態であ
るが、保護N-chトランジスタTN2がプルダウン制御信号
S1 により制御されるため、入力端子1のプルダウンを
行うか否かはプルダウン制御信号S1 により制御され
る。このような構成でも、プルダウンは有効に行い得、
プルダウンN-chトランジスタTN1をサージから保護する
ことが可能である。
実施例を示す回路図である。プルダウンN-chトランジス
タTN4,抵抗2及び保護N-chトランジスタTN5が直列に
接続されており、プルダウンN-chトランジスタTN4の他
側は接地され、保護N-chトランジスタTN5の他側は入力
端子1に接続されている。そしてプルダウンN-chトラン
ジスタTN4及び保護N-chトランジスタTN5へはプルダウ
ン制御信号S1 が与えられるようになっている。ここで
抵抗2にはプルダウンN-chトランジスタTN4のオン抵抗
に比べて十分に小さい抵抗値を有するものを選択してあ
る。また図2の場合と同様、保護N-chトランジスタTN5
の駆動能力はプルダウンN-chトランジスタTN4の駆動能
力より十分大きいものとする。
ウンN-chトランジスタTN4へ加わるサージは保護N-chト
ランジスタTN5により緩和,吸収されると共に、抵抗2
によりさらに緩和することができるため、サージ耐量は
図2の場合より高くなる。また抵抗2の抵抗値はプルダ
ウンN-chトランジスタTN4のオン抵抗に比べて十分に小
さく、保護N-chトランジスタTN5の駆動能力がプルダウ
ンN-chトランジスタTN4の駆動能力より十分大きいた
め、プルダウンは有効に行える。
ンへ適用した例を示す回路図である。図3におけるセグ
メント出力N-chトランジスタTN3とセグメント出力P-ch
トランジスタTP1との接続部に出力端子1及び図6に示
すプルダウン回路の保護N-chトランジスタTN5が接続さ
れている。その他の構成は図3に示すものと同様であ
る。この場合も図3の場合と同様プルダウンN-chトラン
ジスタTN5をサージ破壊から保護することができる。
た第5,第6実施例を示す回路図である。図8において
は保護N-chトランジスタTN5のゲートを半導体集積回路
の電源Vccに接続しており、保護N-chトランジスタTN5
は常時オン状態である。その他の構成は図6と同様であ
る。このような構成では、図6の場合と同様、入力端子
1のプルダウンはプルダウン制御信号S1 により制御さ
れ、プルダウン機能には支障がなく、プルダウンN-chト
ランジスタTN4をサージから保護することが可能であ
る。
タTN4のゲートが半導体集積回路の電源Vccに接続され
ており、保護N-chトランジスタTN5のゲートにはプルダ
ウン制御信号S1 が与えられるようになっている。従っ
てプルダウンN-chトランジスタTN4は常時オン状態であ
るが、保護N-chトランジスタTN5がプルダウン制御信号
S1 により制御されるため、入力端子1のプルダウンは
プルダウン制御信号S1 により制御される。このような
構成でも、プルダウンは有効に行い得、プルダウンN-ch
トランジスタTN4をサージから保護することが可能であ
る。
9に示す全ての実施例は、入力端子の場合を表している
が、出力端子にも適用することができることはいうまで
もない。またプルダウンN-chトランジスタにかえてプル
アップP-chトランジスタを使用する場合は、保護N-chト
ランジスタにかえて保護P-chトランジスタを使用し、接
地の代わりに半導体集積回路の電源に接続し、これらト
ランジスタのゲートに適宜の接続を行えば同様の効果が
得られる。
回路では、プルダウン又はプルアップトランジスタにこ
れより駆動能力が高い保護トランジスタを接続すること
により、大幅な回路変更なしに、プルダウン又はプルア
ップトランジスタを内蔵する半導体集積回路のサージ耐
量を大きくし、サージ破壊から保護することができる
等、本発明は優れた効果を奏する。
ンジスタの接続を示す回路図である。
す回路図である。
用した場合を示す回路図である。
す回路図である。
す回路図である。
す回路図である。
用した場合を示す回路図である。
す回路図である。
す回路図である。
Claims (4)
- 【請求項1】 プルダウン又はプルアップトランジスタ
を備える半導体集積回路において、前記プルダウン又は
プルアップトランジスタと入,出力端子との間に、前記
プルダウン又はプルアップトランジスタより駆動能力が
高い保護トランジスタを接続し、前記プルダウン又はプ
ルアップトランジスタ及び前記保護トランジスタのゲー
トへプルダウン又はプルアップ制御信号を与える構成と
なしてあることを特徴とする半導体集積回路。 - 【請求項2】 プルダウン又はプルアップトランジスタ
を備える半導体集積回路において、前記プルダウン又は
プルアップトランジスタと入,出力端子との間に、前記
プルダウン又はプルアップトランジスタより駆動能力が
高い保護トランジスタを接続し、前記プルダウン又はプ
ルアップトランジスタのゲートへプルダウン又はプルア
ップ制御信号を与え、前記保護トランジスタは常時オン
状態とする構成となしてあることを特徴とする半導体集
積回路。 - 【請求項3】 プルダウン又はプルアップトランジスタ
を備える半導体集積回路において、前記プルダウン又は
プルアップトランジスタと入,出力端子との間に、前記
プルダウン又はプルアップトランジスタより駆動能力が
高い保護トランジスタを接続し、前記プルダウン又はプ
ルアップトランジスタを常時オン状態とし、前記保護ト
ランジスタのゲートへプルダウン又はプルアップ制御信
号を与える構成となしてあることを特徴とする半導体集
積回路。 - 【請求項4】 前記プルダウン又はプルアップトランジ
スタと前記保護トランジスタとの間に、前記プルダウン
又はプルアップトランジスタのオン抵抗より小さい抵抗
値を有する抵抗を備えることを特徴とする請求項1,2
又は3記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4298353A JP2997858B2 (ja) | 1992-11-09 | 1992-11-09 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4298353A JP2997858B2 (ja) | 1992-11-09 | 1992-11-09 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06152352A JPH06152352A (ja) | 1994-05-31 |
JP2997858B2 true JP2997858B2 (ja) | 2000-01-11 |
Family
ID=17858589
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4298353A Expired - Lifetime JP2997858B2 (ja) | 1992-11-09 | 1992-11-09 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2997858B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004023402A (ja) * | 2002-06-14 | 2004-01-22 | Ricoh Co Ltd | Ioセル回路 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5433707B2 (ja) * | 1973-06-06 | 1979-10-22 | ||
JPS62176326A (ja) * | 1986-01-30 | 1987-08-03 | Seiko Epson Corp | プルアツプ,プルダウン抵抗の一体化のセル |
JPH0199319A (ja) * | 1987-10-12 | 1989-04-18 | Seiko Epson Corp | 入力回路 |
ES2055795T3 (es) * | 1988-11-22 | 1994-09-01 | At & T Corp | Separador de salida de circuito integrado que tiene proteccion de esd mejorada. |
JPH0374863A (ja) * | 1989-08-16 | 1991-03-29 | Matsushita Electron Corp | 半導体装置 |
-
1992
- 1992-11-09 JP JP4298353A patent/JP2997858B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH06152352A (ja) | 1994-05-31 |
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