JP2997858B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、プルダウン又はプルア
ップトランジスタを内蔵する半導体集積回路に関する。
ップトランジスタを内蔵する半導体集積回路に関する。
【０００２】
【従来の技術】図１は半導体集積回路内におけるプルダ
ウンN-chトランジスタの接続を示す回路図である。プル
ダウンN-chトランジスタＴN1のソースは接地されてお
り、ドレインは入力端子１に接続されている。そしてプ
ルダウンN-chトランジスタＴN1のゲートへはこのプルダ
ウンN-chトランジスタＴN1のオン・オフを制御するプル
ダウン制御信号が与えられるようになっている。このプ
ルダウンN-chトランジスタＴN1においては、ゲートに与
えられるプルダウン制御信号が一定電圧に達すると導通
し、入力端子１の電圧を接地電位にする。このプルダウ
ンN-chトランジスタの存在により、外部からのノイズに
よる誤動作を防止することができる。
ウンN-chトランジスタの接続を示す回路図である。プル
ダウンN-chトランジスタＴN1のソースは接地されてお
り、ドレインは入力端子１に接続されている。そしてプ
ルダウンN-chトランジスタＴN1のゲートへはこのプルダ
ウンN-chトランジスタＴN1のオン・オフを制御するプル
ダウン制御信号が与えられるようになっている。このプ
ルダウンN-chトランジスタＴN1においては、ゲートに与
えられるプルダウン制御信号が一定電圧に達すると導通
し、入力端子１の電圧を接地電位にする。このプルダウ
ンN-chトランジスタの存在により、外部からのノイズに
よる誤動作を防止することができる。
【０００３】この場合、半導体集積回路におけるプルダ
ウンN-chトランジスタに流れる電流は、半導体集積回路
に入力される電流に比べて十分小さいものでなければ、
入力電流の電位が低下するうえに、半導体集積回路の消
費電流が大きいものとなる。プルダウンN-chトランジス
タに流れる電流は、プルダウンN-chトランジスタの駆動
能力βに比例しているため、駆動能力が低いN-chトラン
ジスタを用いることにより、実現できる。駆動能力βが
十分に低いN-chトランジスタは次式より、ゲート長
（Ｌ）が長く、ゲート幅（Ｗ）が短い場合に得られる。 β＝（μ・ε／ｔOX）×（Ｗ／Ｌ） 但し、μ：電子の移動度 ε：ゲート酸化膜の誘電率 ｔOX：ゲート酸化膜厚
ウンN-chトランジスタに流れる電流は、半導体集積回路
に入力される電流に比べて十分小さいものでなければ、
入力電流の電位が低下するうえに、半導体集積回路の消
費電流が大きいものとなる。プルダウンN-chトランジス
タに流れる電流は、プルダウンN-chトランジスタの駆動
能力βに比例しているため、駆動能力が低いN-chトラン
ジスタを用いることにより、実現できる。駆動能力βが
十分に低いN-chトランジスタは次式より、ゲート長
（Ｌ）が長く、ゲート幅（Ｗ）が短い場合に得られる。 β＝（μ・ε／ｔOX）×（Ｗ／Ｌ） 但し、μ：電子の移動度 ε：ゲート酸化膜の誘電率 ｔOX：ゲート酸化膜厚
【０００４】またプルダウンN-chトランジスタを出力端
子に設けることも可能であり、この場合はデータ出力時
以外の端子の電圧を安定にすることができる。このとき
のプルダウンN-chトランジスタの役割は、例えば数10μ
Ａ程度の非常に弱い電流をＶss（接地電位）に流すもの
であり、この電流は通常の出力回路の電流（数10ｍＡ）
に比べて十分小さくし、消費電力の増加を抑制してい
る。このため出力端子に設けるプルダウンN-chトランジ
スタの駆動能力も低くする必要がある。
子に設けることも可能であり、この場合はデータ出力時
以外の端子の電圧を安定にすることができる。このとき
のプルダウンN-chトランジスタの役割は、例えば数10μ
Ａ程度の非常に弱い電流をＶss（接地電位）に流すもの
であり、この電流は通常の出力回路の電流（数10ｍＡ）
に比べて十分小さくし、消費電力の増加を抑制してい
る。このため出力端子に設けるプルダウンN-chトランジ
スタの駆動能力も低くする必要がある。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うにゲート長が長く、ゲート幅が短い形状であるトラン
ジスタはサージにより破壊されやすい。この破壊とはサ
ージが与えられたことによりトランジスタの初期特性が
変化することを指している。サージによる破壊の電圧
（以下サージ耐量という）が低いとは、EIAJ規格におけ
るコンデンサチャージ法を用い０Ω,200pfの条件下で行
うサージ試験においてサージ耐量が 300Ｖ未満であるこ
とをいう。
うにゲート長が長く、ゲート幅が短い形状であるトラン
ジスタはサージにより破壊されやすい。この破壊とはサ
ージが与えられたことによりトランジスタの初期特性が
変化することを指している。サージによる破壊の電圧
（以下サージ耐量という）が低いとは、EIAJ規格におけ
るコンデンサチャージ法を用い０Ω,200pfの条件下で行
うサージ試験においてサージ耐量が 300Ｖ未満であるこ
とをいう。
【０００６】サージ耐量が低いトランジスタを使用する
と、半導体集積回路がサージにより破壊され、異常動作
の原因となる。本発明は、斯かる事情に鑑みてなされた
ものであり、プルダウン又はプルアップトランジスタに
保護トランジスタを接続することにより、サージ耐量を
高くし、誤動作の低減が可能な半導体集積回路を提供す
ることを目的とする。
と、半導体集積回路がサージにより破壊され、異常動作
の原因となる。本発明は、斯かる事情に鑑みてなされた
ものであり、プルダウン又はプルアップトランジスタに
保護トランジスタを接続することにより、サージ耐量を
高くし、誤動作の低減が可能な半導体集積回路を提供す
ることを目的とする。
【０００７】
【課題を解決するための手段】第１発明に係る半導体集
積回路は、プルダウン又はプルアップトランジスタを備
える半導体集積回路において、前記プルダウン又はプル
アップトランジスタと入，出力端子との間に、前記プル
ダウン又はプルアップトランジスタより駆動能力が高い
保護トランジスタを接続し、前記プルダウン又はプルア
ップトランジスタ及び前記保護トランジスタのゲートへ
プルダウン又はプルアップ制御信号を与える構成となし
てあることを特徴とする。
積回路は、プルダウン又はプルアップトランジスタを備
える半導体集積回路において、前記プルダウン又はプル
アップトランジスタと入，出力端子との間に、前記プル
ダウン又はプルアップトランジスタより駆動能力が高い
保護トランジスタを接続し、前記プルダウン又はプルア
ップトランジスタ及び前記保護トランジスタのゲートへ
プルダウン又はプルアップ制御信号を与える構成となし
てあることを特徴とする。
【０００８】第２発明に係る半導体集積回路は、プルダ
ウン又はプルアップトランジスタを備える半導体集積回
路において、前記プルダウン又はプルアップトランジス
タと入，出力端子との間に、前記プルダウン又はプルア
ップトランジスタより駆動能力が高い保護トランジスタ
を接続し、前記プルダウン又はプルアップトランジスタ
のゲートへプルダウン又はプルアップ制御信号を与え、
前記保護トランジスタは常時オン状態とする構成となし
てあることを特徴とする。
ウン又はプルアップトランジスタを備える半導体集積回
路において、前記プルダウン又はプルアップトランジス
タと入，出力端子との間に、前記プルダウン又はプルア
ップトランジスタより駆動能力が高い保護トランジスタ
を接続し、前記プルダウン又はプルアップトランジスタ
のゲートへプルダウン又はプルアップ制御信号を与え、
前記保護トランジスタは常時オン状態とする構成となし
てあることを特徴とする。
【０００９】第３発明に係る半導体集積回路は、プルダ
ウン又はプルアップトランジスタを備える半導体集積回
路において、前記プルダウン又はプルアップトランジス
タと入，出力端子との間に、前記プルダウン又はプルア
ップトランジスタより駆動能力が高い保護トランジスタ
を接続し、前記プルダウン又はプルアップトランジスタ
を常時オン状態とし、前記保護トランジスタのゲートへ
プルダウン又はプルアップ制御信号を与える構成となし
てあることを特徴とする。
ウン又はプルアップトランジスタを備える半導体集積回
路において、前記プルダウン又はプルアップトランジス
タと入，出力端子との間に、前記プルダウン又はプルア
ップトランジスタより駆動能力が高い保護トランジスタ
を接続し、前記プルダウン又はプルアップトランジスタ
を常時オン状態とし、前記保護トランジスタのゲートへ
プルダウン又はプルアップ制御信号を与える構成となし
てあることを特徴とする。
【００１０】第４発明に係る半導体集積回路は、第１，
第２又は第３発明において、前記プルダウン又はプルア
ップトランジスタと前記保護トランジスタとの間に、前
記プルダウン又はプルアップトランジスタのオン抵抗よ
り小さい抵抗値を有する抵抗を備えることを特徴とす
る。
第２又は第３発明において、前記プルダウン又はプルア
ップトランジスタと前記保護トランジスタとの間に、前
記プルダウン又はプルアップトランジスタのオン抵抗よ
り小さい抵抗値を有する抵抗を備えることを特徴とす
る。
【００１１】
【作用】第１，第２又は第３発明にあっては、保護トラ
ンジスタを入，出力端子とプルダウン又はプルアップト
ランジスタとの間に設けることにより、サージを例えば
保護トランジスタのドレインから基板へ逃がして、サー
ジを緩和、又は吸収することができ、プルダウン又はプ
ルアップトランジスタのサージ耐量は従来と同様であっ
ても、プルダウン又はプルアップトランジスタにおける
サージ破壊は発生しなくなる。即ちこの回路のサージ耐
量は、保護トランジスタを備えない従来の回路より高く
なる。また保護トランジスタの駆動能力はプルダウン又
はプルアップトランジスタの駆動能力より高いため、プ
ルダウン又はプルアップは有効に行える。
ンジスタを入，出力端子とプルダウン又はプルアップト
ランジスタとの間に設けることにより、サージを例えば
保護トランジスタのドレインから基板へ逃がして、サー
ジを緩和、又は吸収することができ、プルダウン又はプ
ルアップトランジスタのサージ耐量は従来と同様であっ
ても、プルダウン又はプルアップトランジスタにおける
サージ破壊は発生しなくなる。即ちこの回路のサージ耐
量は、保護トランジスタを備えない従来の回路より高く
なる。また保護トランジスタの駆動能力はプルダウン又
はプルアップトランジスタの駆動能力より高いため、プ
ルダウン又はプルアップは有効に行える。
【００１２】さらに第２発明にあっては、保護トランジ
スタは常時オン状態であっても、プルダウン又はプルア
ップトランジスタにプルダウン又はプルアップ制御信号
を与えるので、入，出力端子のプルダウン又はプルアッ
プはこのプルダウン又はプルアップ制御信号によって制
御される。
スタは常時オン状態であっても、プルダウン又はプルア
ップトランジスタにプルダウン又はプルアップ制御信号
を与えるので、入，出力端子のプルダウン又はプルアッ
プはこのプルダウン又はプルアップ制御信号によって制
御される。
【００１３】さらに第３発明にあっては、プルダウン又
はプルアップトランジスタは常時オン状態であっても、
保護トランジスタにプルダウン又はプルアップ制御信号
を与えるので、入，出力端子のプルダウン又はプルアッ
プはこのプルダウン又はプルアップ制御信号によって制
御される。
はプルアップトランジスタは常時オン状態であっても、
保護トランジスタにプルダウン又はプルアップ制御信号
を与えるので、入，出力端子のプルダウン又はプルアッ
プはこのプルダウン又はプルアップ制御信号によって制
御される。
【００１４】さらに第４発明にあっては、前述の効果に
加えて、プルダウン又はプルアップトランジスタへ加わ
るサージは保護トランジスタにより緩和，吸収されると
共に、抵抗によりさらに緩和することができるため、こ
の回路におけるサージ耐量はさらに高くなる。
加えて、プルダウン又はプルアップトランジスタへ加わ
るサージは保護トランジスタにより緩和，吸収されると
共に、抵抗によりさらに緩和することができるため、こ
の回路におけるサージ耐量はさらに高くなる。
【００１５】
【実施例】以下、本発明をその実施例を示す図面に基づ
き具体的に説明する。図２は本発明に係る半導体集積回
路の第１実施例を示す回路図である。プルダウンN-chト
ランジスタＴN1と入力端子（出力端子でもよい）１との
間にプルダウンN-chトランジスタＴN1を保護するための
保護N-chトランジスタＴN2を接続してあり、プルダウン
N-chトランジスタＴN1の他側は接地されている。そして
これらプルダウンN-chトランジスタＴN1及び保護N-chト
ランジスタＴN2のゲートへはプルダウン制御信号Ｓ1 が
与えられるようになっている。この保護N-chトランジス
タＴN2の駆動能力はプルダウンN-chトランジスタＴN1の
駆動能力に比べて十分大きいものとする。また保護N-ch
トランジスタＴN2の単独でのサージ耐量は 300Ｖ以上で
ある。
き具体的に説明する。図２は本発明に係る半導体集積回
路の第１実施例を示す回路図である。プルダウンN-chト
ランジスタＴN1と入力端子（出力端子でもよい）１との
間にプルダウンN-chトランジスタＴN1を保護するための
保護N-chトランジスタＴN2を接続してあり、プルダウン
N-chトランジスタＴN1の他側は接地されている。そして
これらプルダウンN-chトランジスタＴN1及び保護N-chト
ランジスタＴN2のゲートへはプルダウン制御信号Ｓ1 が
与えられるようになっている。この保護N-chトランジス
タＴN2の駆動能力はプルダウンN-chトランジスタＴN1の
駆動能力に比べて十分大きいものとする。また保護N-ch
トランジスタＴN2の単独でのサージ耐量は 300Ｖ以上で
ある。
【００１６】以上の如く構成された回路においては、プ
ルダウンN-chトランジスタＴN1のサージ耐量は従来と同
様であっても、保護N-chトランジスタＴN2によりサージ
が緩和、又は吸収されるため、プルダウンN-chトランジ
スタＴN1におけるサージ破壊は発生しなくなる。このた
め、図１に示す回路構成の場合と比較すると本実施例の
回路のサージ耐量は高くなる。またプルダウンN-chトラ
ンジスタＴN1の駆動能力に比べて保護N-chトランジスタ
ＴN2の駆動能力は十分に大きいため、プルダウンは有効
に行える。
ルダウンN-chトランジスタＴN1のサージ耐量は従来と同
様であっても、保護N-chトランジスタＴN2によりサージ
が緩和、又は吸収されるため、プルダウンN-chトランジ
スタＴN1におけるサージ破壊は発生しなくなる。このた
め、図１に示す回路構成の場合と比較すると本実施例の
回路のサージ耐量は高くなる。またプルダウンN-chトラ
ンジスタＴN1の駆動能力に比べて保護N-chトランジスタ
ＴN2の駆動能力は十分に大きいため、プルダウンは有効
に行える。
【００１７】図３は図２に示す第１実施例を液晶表示マ
イクロコンピュータ（以下 LCDマイコンという）へ適用
した例を示す回路図である。この LCDマイコンにおける
出力端子は端子数削減のため、 LCDマイコンにおける入
力端子も兼ねているが、ここでは主に出力端子としての
動作について述べる。
イクロコンピュータ（以下 LCDマイコンという）へ適用
した例を示す回路図である。この LCDマイコンにおける
出力端子は端子数削減のため、 LCDマイコンにおける入
力端子も兼ねているが、ここでは主に出力端子としての
動作について述べる。
【００１８】図中３は、セグメント出力制御回路であ
り、このセグメント出力制御回路３によりセグメント出
力N-chトランジスタＴN3及びセグメント出力P-chトラン
ジスタＴP1を制御するようになっている。セグメント出
力N-chトランジスタＴN3は LCDマイコン用電源VSL に接
続され、セグメント出力P-chトランジスタＴP1は LCDマ
イコン用電源VSH に接続されている。これらセグメント
出力N-chトランジスタＴN3とセグメント出力P-chトラン
ジスタＴP1とは接続されており、この接続部は出力端子
１及び図２に示すプルダウン回路の保護N-chトランジス
タＴN2と接続されている。またセグメント出力制御回路
３はセグメント出力制御信号Ｓ2 が与えられ、セグメン
ト出力用データを出力するようになっている。
り、このセグメント出力制御回路３によりセグメント出
力N-chトランジスタＴN3及びセグメント出力P-chトラン
ジスタＴP1を制御するようになっている。セグメント出
力N-chトランジスタＴN3は LCDマイコン用電源VSL に接
続され、セグメント出力P-chトランジスタＴP1は LCDマ
イコン用電源VSH に接続されている。これらセグメント
出力N-chトランジスタＴN3とセグメント出力P-chトラン
ジスタＴP1とは接続されており、この接続部は出力端子
１及び図２に示すプルダウン回路の保護N-chトランジス
タＴN2と接続されている。またセグメント出力制御回路
３はセグメント出力制御信号Ｓ2 が与えられ、セグメン
ト出力用データを出力するようになっている。
【００１９】以上の如き構成の LCDマイコンでは、セグ
メントを出力する場合はセグメント出力制御信号Ｓ2 に
よりセグメント出力制御回路３を動作させて、セグメン
ト出力N-chトランジスタＴN3又はセグメント出力P-chト
ランジスタＴP1を選択する。セグメント出力N-chトラン
ジスタＴN3をオンさせると LCDマイコン用電源VSL の電
圧が出力端子１へ与えられ、セグメント出力P-chトラン
ジスタＴP1をオンさせると LCDマイコン用電源VSH の電
圧が出力端子１へ与えられる。 LCDマイコンのリセット
中においてセグメント端子の出力電圧が不定である場合
は液晶表示が点灯することがあるため、セグメント端子
にプルダウンN-chトランジスタＴN1を取り付けており、
リセット中はプルダウン制御信号Ｓ1 によりプルダウン
N-chトランジスタＴN1をオンさせて、出力電圧を安定さ
せる。
メントを出力する場合はセグメント出力制御信号Ｓ2 に
よりセグメント出力制御回路３を動作させて、セグメン
ト出力N-chトランジスタＴN3又はセグメント出力P-chト
ランジスタＴP1を選択する。セグメント出力N-chトラン
ジスタＴN3をオンさせると LCDマイコン用電源VSL の電
圧が出力端子１へ与えられ、セグメント出力P-chトラン
ジスタＴP1をオンさせると LCDマイコン用電源VSH の電
圧が出力端子１へ与えられる。 LCDマイコンのリセット
中においてセグメント端子の出力電圧が不定である場合
は液晶表示が点灯することがあるため、セグメント端子
にプルダウンN-chトランジスタＴN1を取り付けており、
リセット中はプルダウン制御信号Ｓ1 によりプルダウン
N-chトランジスタＴN1をオンさせて、出力電圧を安定さ
せる。
【００２０】ここでセグメント出力N-chトランジスタＴ
N3又はセグメント出力P-chトランジスタＴP1は接地又は
半導体集積回路の電源Ｖccへの接続がなされていないた
め、これら半導体集積回路の基板又はウェルへサージが
吸収されることはほとんどない。このためサージ破壊は
プルダウンN-chトランジスタＴN1にて起き易い構成であ
るが保護N-chトランジスタＴN2の存在により、このサー
ジ破壊を防止することができる。
N3又はセグメント出力P-chトランジスタＴP1は接地又は
半導体集積回路の電源Ｖccへの接続がなされていないた
め、これら半導体集積回路の基板又はウェルへサージが
吸収されることはほとんどない。このためサージ破壊は
プルダウンN-chトランジスタＴN1にて起き易い構成であ
るが保護N-chトランジスタＴN2の存在により、このサー
ジ破壊を防止することができる。
【００２１】図４，図５は図２に示す回路を１部変更し
た第２，第３実施例を示す回路図である。図４において
は保護N-chトランジスタＴN2のゲートを半導体集積回路
の電源Ｖccに接続しており、保護N-chトランジスタＴN2
は常時オン状態である。その他の構成は図２と同様であ
る。このような構成では、図２の場合と同様、入力端子
１のプルダウンを行うか否かはプルダウン制御信号Ｓ1
により制御され、プルダウンは有効に行い得、プルダウ
ンN-chトランジスタＴN1をサージから保護することが可
能である。
た第２，第３実施例を示す回路図である。図４において
は保護N-chトランジスタＴN2のゲートを半導体集積回路
の電源Ｖccに接続しており、保護N-chトランジスタＴN2
は常時オン状態である。その他の構成は図２と同様であ
る。このような構成では、図２の場合と同様、入力端子
１のプルダウンを行うか否かはプルダウン制御信号Ｓ1
により制御され、プルダウンは有効に行い得、プルダウ
ンN-chトランジスタＴN1をサージから保護することが可
能である。
【００２２】図５においてはプルダウンN-chトランジス
タＴN1のゲートが半導体集積回路の電源Ｖccに接続され
ており、保護N-chトランジスタＴN2のゲートにはプルダ
ウン制御信号Ｓ1 が与えられるようになっている。従っ
てプルダウンN-chトランジスタＴN1は常時オン状態であ
るが、保護N-chトランジスタＴN2がプルダウン制御信号
Ｓ1 により制御されるため、入力端子１のプルダウンを
行うか否かはプルダウン制御信号Ｓ1 により制御され
る。このような構成でも、プルダウンは有効に行い得、
プルダウンN-chトランジスタＴN1をサージから保護する
ことが可能である。
タＴN1のゲートが半導体集積回路の電源Ｖccに接続され
ており、保護N-chトランジスタＴN2のゲートにはプルダ
ウン制御信号Ｓ1 が与えられるようになっている。従っ
てプルダウンN-chトランジスタＴN1は常時オン状態であ
るが、保護N-chトランジスタＴN2がプルダウン制御信号
Ｓ1 により制御されるため、入力端子１のプルダウンを
行うか否かはプルダウン制御信号Ｓ1 により制御され
る。このような構成でも、プルダウンは有効に行い得、
プルダウンN-chトランジスタＴN1をサージから保護する
ことが可能である。
【００２３】図６は本発明に係る半導体集積回路の第４
実施例を示す回路図である。プルダウンN-chトランジス
タＴN4，抵抗２及び保護N-chトランジスタＴN5が直列に
接続されており、プルダウンN-chトランジスタＴN4の他
側は接地され、保護N-chトランジスタＴN5の他側は入力
端子１に接続されている。そしてプルダウンN-chトラン
ジスタＴN4及び保護N-chトランジスタＴN5へはプルダウ
ン制御信号Ｓ1 が与えられるようになっている。ここで
抵抗２にはプルダウンN-chトランジスタＴN4のオン抵抗
に比べて十分に小さい抵抗値を有するものを選択してあ
る。また図２の場合と同様、保護N-chトランジスタＴN5
の駆動能力はプルダウンN-chトランジスタＴN4の駆動能
力より十分大きいものとする。
実施例を示す回路図である。プルダウンN-chトランジス
タＴN4，抵抗２及び保護N-chトランジスタＴN5が直列に
接続されており、プルダウンN-chトランジスタＴN4の他
側は接地され、保護N-chトランジスタＴN5の他側は入力
端子１に接続されている。そしてプルダウンN-chトラン
ジスタＴN4及び保護N-chトランジスタＴN5へはプルダウ
ン制御信号Ｓ1 が与えられるようになっている。ここで
抵抗２にはプルダウンN-chトランジスタＴN4のオン抵抗
に比べて十分に小さい抵抗値を有するものを選択してあ
る。また図２の場合と同様、保護N-chトランジスタＴN5
の駆動能力はプルダウンN-chトランジスタＴN4の駆動能
力より十分大きいものとする。
【００２４】この場合も図２に示す場合と同様、プルダ
ウンN-chトランジスタＴN4へ加わるサージは保護N-chト
ランジスタＴN5により緩和，吸収されると共に、抵抗２
によりさらに緩和することができるため、サージ耐量は
図２の場合より高くなる。また抵抗２の抵抗値はプルダ
ウンN-chトランジスタＴN4のオン抵抗に比べて十分に小
さく、保護N-chトランジスタＴN5の駆動能力がプルダウ
ンN-chトランジスタＴN4の駆動能力より十分大きいた
め、プルダウンは有効に行える。
ウンN-chトランジスタＴN4へ加わるサージは保護N-chト
ランジスタＴN5により緩和，吸収されると共に、抵抗２
によりさらに緩和することができるため、サージ耐量は
図２の場合より高くなる。また抵抗２の抵抗値はプルダ
ウンN-chトランジスタＴN4のオン抵抗に比べて十分に小
さく、保護N-chトランジスタＴN5の駆動能力がプルダウ
ンN-chトランジスタＴN4の駆動能力より十分大きいた
め、プルダウンは有効に行える。
【００２５】図７は図６に示す第２実施例を LCDマイコ
ンへ適用した例を示す回路図である。図３におけるセグ
メント出力N-chトランジスタＴN3とセグメント出力P-ch
トランジスタＴP1との接続部に出力端子１及び図６に示
すプルダウン回路の保護N-chトランジスタＴN5が接続さ
れている。その他の構成は図３に示すものと同様であ
る。この場合も図３の場合と同様プルダウンN-chトラン
ジスタＴN5をサージ破壊から保護することができる。
ンへ適用した例を示す回路図である。図３におけるセグ
メント出力N-chトランジスタＴN3とセグメント出力P-ch
トランジスタＴP1との接続部に出力端子１及び図６に示
すプルダウン回路の保護N-chトランジスタＴN5が接続さ
れている。その他の構成は図３に示すものと同様であ
る。この場合も図３の場合と同様プルダウンN-chトラン
ジスタＴN5をサージ破壊から保護することができる。
【００２６】図８，図９は図６に示す回路を１部変更し
た第５，第６実施例を示す回路図である。図８において
は保護N-chトランジスタＴN5のゲートを半導体集積回路
の電源Ｖccに接続しており、保護N-chトランジスタＴN5
は常時オン状態である。その他の構成は図６と同様であ
る。このような構成では、図６の場合と同様、入力端子
１のプルダウンはプルダウン制御信号Ｓ1 により制御さ
れ、プルダウン機能には支障がなく、プルダウンN-chト
ランジスタＴN4をサージから保護することが可能であ
る。
た第５，第６実施例を示す回路図である。図８において
は保護N-chトランジスタＴN5のゲートを半導体集積回路
の電源Ｖccに接続しており、保護N-chトランジスタＴN5
は常時オン状態である。その他の構成は図６と同様であ
る。このような構成では、図６の場合と同様、入力端子
１のプルダウンはプルダウン制御信号Ｓ1 により制御さ
れ、プルダウン機能には支障がなく、プルダウンN-chト
ランジスタＴN4をサージから保護することが可能であ
る。
【００２７】図９においてはプルダウンN-chトランジス
タＴN4のゲートが半導体集積回路の電源Ｖccに接続され
ており、保護N-chトランジスタＴN5のゲートにはプルダ
ウン制御信号Ｓ1 が与えられるようになっている。従っ
てプルダウンN-chトランジスタＴN4は常時オン状態であ
るが、保護N-chトランジスタＴN5がプルダウン制御信号
Ｓ1 により制御されるため、入力端子１のプルダウンは
プルダウン制御信号Ｓ1 により制御される。このような
構成でも、プルダウンは有効に行い得、プルダウンN-ch
トランジスタＴN4をサージから保護することが可能であ
る。
タＴN4のゲートが半導体集積回路の電源Ｖccに接続され
ており、保護N-chトランジスタＴN5のゲートにはプルダ
ウン制御信号Ｓ1 が与えられるようになっている。従っ
てプルダウンN-chトランジスタＴN4は常時オン状態であ
るが、保護N-chトランジスタＴN5がプルダウン制御信号
Ｓ1 により制御されるため、入力端子１のプルダウンは
プルダウン制御信号Ｓ1 により制御される。このような
構成でも、プルダウンは有効に行い得、プルダウンN-ch
トランジスタＴN4をサージから保護することが可能であ
る。
【００２８】なお図２，図４，図５，図６，図８及び図
９に示す全ての実施例は、入力端子の場合を表している
が、出力端子にも適用することができることはいうまで
もない。またプルダウンN-chトランジスタにかえてプル
アップP-chトランジスタを使用する場合は、保護N-chト
ランジスタにかえて保護P-chトランジスタを使用し、接
地の代わりに半導体集積回路の電源に接続し、これらト
ランジスタのゲートに適宜の接続を行えば同様の効果が
得られる。
９に示す全ての実施例は、入力端子の場合を表している
が、出力端子にも適用することができることはいうまで
もない。またプルダウンN-chトランジスタにかえてプル
アップP-chトランジスタを使用する場合は、保護N-chト
ランジスタにかえて保護P-chトランジスタを使用し、接
地の代わりに半導体集積回路の電源に接続し、これらト
ランジスタのゲートに適宜の接続を行えば同様の効果が
得られる。
【００２９】
【発明の効果】以上のように、本発明に係る半導体集積
回路では、プルダウン又はプルアップトランジスタにこ
れより駆動能力が高い保護トランジスタを接続すること
により、大幅な回路変更なしに、プルダウン又はプルア
ップトランジスタを内蔵する半導体集積回路のサージ耐
量を大きくし、サージ破壊から保護することができる
等、本発明は優れた効果を奏する。
回路では、プルダウン又はプルアップトランジスタにこ
れより駆動能力が高い保護トランジスタを接続すること
により、大幅な回路変更なしに、プルダウン又はプルア
ップトランジスタを内蔵する半導体集積回路のサージ耐
量を大きくし、サージ破壊から保護することができる
等、本発明は優れた効果を奏する。
【図１】半導体集積回路内におけるプルダウンN-chトラ
ンジスタの接続を示す回路図である。
ンジスタの接続を示す回路図である。
【図２】本発明に係る半導体集積回路の第１実施例を示
す回路図である。
す回路図である。
【図３】図２に示す半導体集積回路を LCDマイコンに適
用した場合を示す回路図である。
用した場合を示す回路図である。
【図４】本発明に係る半導体集積回路の第２実施例を示
す回路図である。
す回路図である。
【図５】本発明に係る半導体集積回路の第３実施例を示
す回路図である。
す回路図である。
【図６】本発明に係る半導体集積回路の第４実施例を示
す回路図である。
す回路図である。
【図７】図６に示す半導体集積回路を LCDマイコンに適
用した場合を示す回路図である。
用した場合を示す回路図である。
【図８】本発明に係る半導体集積回路の第５実施例を示
す回路図である。
す回路図である。
【図９】本発明に係る半導体集積回路の第６実施例を示
す回路図である。
す回路図である。
ＴN1，ＴN4 プルダウンN-chトランジスタ ＴN2，ＴN5 保護N-chトランジスタ Ｖcc 電源 Ｓ1 プルダウン制御信号 １ 入力端子 ２ 抵抗
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−99319（ＪＰ，Ａ) 特開 昭50−10450（ＪＰ，Ａ) 特開 昭62−176326（ＪＰ，Ａ) 特開 平３−74863（ＪＰ，Ａ) 特開 平２−158166（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/08 H03K 19/003
Claims (4)
- 【請求項１】 プルダウン又はプルアップトランジスタ
を備える半導体集積回路において、前記プルダウン又は
プルアップトランジスタと入，出力端子との間に、前記
プルダウン又はプルアップトランジスタより駆動能力が
高い保護トランジスタを接続し、前記プルダウン又はプ
ルアップトランジスタ及び前記保護トランジスタのゲー
トへプルダウン又はプルアップ制御信号を与える構成と
なしてあることを特徴とする半導体集積回路。 - 【請求項２】 プルダウン又はプルアップトランジスタ
を備える半導体集積回路において、前記プルダウン又は
プルアップトランジスタと入，出力端子との間に、前記
プルダウン又はプルアップトランジスタより駆動能力が
高い保護トランジスタを接続し、前記プルダウン又はプ
ルアップトランジスタのゲートへプルダウン又はプルア
ップ制御信号を与え、前記保護トランジスタは常時オン
状態とする構成となしてあることを特徴とする半導体集
積回路。 - 【請求項３】 プルダウン又はプルアップトランジスタ
を備える半導体集積回路において、前記プルダウン又は
プルアップトランジスタと入，出力端子との間に、前記
プルダウン又はプルアップトランジスタより駆動能力が
高い保護トランジスタを接続し、前記プルダウン又はプ
ルアップトランジスタを常時オン状態とし、前記保護ト
ランジスタのゲートへプルダウン又はプルアップ制御信
号を与える構成となしてあることを特徴とする半導体集
積回路。 - 【請求項４】 前記プルダウン又はプルアップトランジ
スタと前記保護トランジスタとの間に、前記プルダウン
又はプルアップトランジスタのオン抵抗より小さい抵抗
値を有する抵抗を備えることを特徴とする請求項１，２
又は３記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4298353A JP2997858B2 (ja) | 1992-11-09 | 1992-11-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4298353A JP2997858B2 (ja) | 1992-11-09 | 1992-11-09 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06152352A JPH06152352A (ja) | 1994-05-31 |
| JP2997858B2 true JP2997858B2 (ja) | 2000-01-11 |
Family
ID=17858589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4298353A Expired - Lifetime JP2997858B2 (ja) | 1992-11-09 | 1992-11-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2997858B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004023402A (ja) * | 2002-06-14 | 2004-01-22 | Ricoh Co Ltd | Ｉｏセル回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5433707B2 (ja) * | 1973-06-06 | 1979-10-22 | ||
| JPS62176326A (ja) * | 1986-01-30 | 1987-08-03 | Seiko Epson Corp | プルアツプ，プルダウン抵抗の一体化のセル |
| JPH0199319A (ja) * | 1987-10-12 | 1989-04-18 | Seiko Epson Corp | 入力回路 |
| ES2055795T3 (es) * | 1988-11-22 | 1994-09-01 | At & T Corp | Separador de salida de circuito integrado que tiene proteccion de esd mejorada. |
| JPH0374863A (ja) * | 1989-08-16 | 1991-03-29 | Matsushita Electron Corp | 半導体装置 |
-
1992
- 1992-11-09 JP JP4298353A patent/JP2997858B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06152352A (ja) | 1994-05-31 |
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