JP3916694B2 - 耐高電圧cmos入力/出力パッド回路 - Google Patents
耐高電圧cmos入力/出力パッド回路 Download PDFInfo
- Publication number
- JP3916694B2 JP3916694B2 JP20440896A JP20440896A JP3916694B2 JP 3916694 B2 JP3916694 B2 JP 3916694B2 JP 20440896 A JP20440896 A JP 20440896A JP 20440896 A JP20440896 A JP 20440896A JP 3916694 B2 JP3916694 B2 JP 3916694B2
- Authority
- JP
- Japan
- Prior art keywords
- coupled
- drain
- channel fet
- source
- fet device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【産業上の利用分野】
本発明は、一般に、集積回路のパッド回路に関するものであり、とりわけ、耐高電圧CMOS入力/出力パッド回路に関するものである。
【0002】
【従来の技術】
集積密度、高性能、信頼性のある回路、及び、低電力を追求する最新の集積回路(IC)製造プロセスにおいて、最近はICチップを動作させるのに必要な電源電圧を低下させる措置が講じられるようになってきた。この電圧を低下させると、製造プロセスにおいて、集積回路の信頼性及び品質について劣化することなく、形状寸法を小さくし、性能を向上させることが可能になる。
【0003】
低電源電圧を用いる結果の1つとして、入力及び出力パッドが、ICの電源電圧より高い外部電圧によって損傷を受けやすくなる。この状況は、より高い電圧電源で動作し、入力/出力パッドに電気的に結合されている外部装置によって、該パッドがICの電源より高い電圧まで駆動される場合に発生することが多い。また、この状況は、ICの電源における過渡スパイクから生じる可能性もある。過電圧がトランジスタの3つの端子(ゲート、ソース、ドレイン)のうち任意の2つの間に生じると損傷を被る。
【0004】
さらに、トランジスタのドレインからソースに大量の電流が流れるのを放置しておくと、ホット・キャリヤの注入によって、トランジスタのゲート酸化膜に損傷を生じる。トランジスタがオンの場合、トランジスタのソースとドレイン間に過電圧が印加されると、過電流が流れて、トランジスタが永久的な損傷を受けることがある。
【0005】
上記状況に関連した例が、集積回路における5Vから3.3Vへの移行に見受けられる。この移行を行うと、5Vと3.3Vの両方で同じバスを駆動する応用例が実施されつつある。5Vと3.3Vのチップによる駆動及び受信論理レベルは通常同じであるため、上記状況が起り得る。例えば、5Vと3.3Vのチップは、両方とも、論理「1」が2.4Vを超える任意の電圧であり、論理「0」が0.4V以下の任意の電圧であるとみなす。しかし、混合IC応用例の結果として、3.3Vのソースで電力供給を受けるICは、5Vの信号に耐える必要がある。これらの信号は超高速信号である可能性もあるため、3.3V チップは、増大する伝送回線のスパイク及び速度の上昇によって生じる反射に対しても耐性を持たねばならない。
【0006】
【発明が解決しようとする課題】
本発明の目的は、電源電圧、駆動電圧が異なるICが混在しているICにおいて、両IC間で、パッド・トランジスタに損傷を加えたり、あるいは、集積回路の信頼性または品質の低下のおそれが生じないようにして、集積回路に過電圧を印加することが可能な回路を提供することにある。
【0007】
【課題を解決するための手段】
本発明には、出力パッドを低レベル、高レベル、あるいはトライ・ステートにするための3つの関連するステージから構成される耐高電圧CMOS出力駆動回路が含まれている。
【0008】
耐高電圧CMOS出力駆動回路が動作し、出力パッドを低レベルにすると、第1のステージが使用可能になる。第1のステージには、そのソースがアースに結合されている第1のNFET(NチャンネルFET、以下NFETで記述する)デバイスのゲートに結合された、インバータが含まれている。第1のNFETのドレインは、第2のNFETのソースに結合されている。第2のNFETのゲートは、チップ電源VDDに結合されており、従って、そのソースにおける電圧がVDD−VTを超えることはないという保証が得られるが、ここで、VTはNFETデバイスのしきい値電圧である。トライ・ステート動作の場合、第2のNFETは、第1のステージを出力パッドに生じる過電圧から防護する働きをする。
【0009】
耐高電圧CMOS出力駆動回路が動作し、出力パッドを高レベルにすると、第2のステージが使用可能になる。第2のステージには、第1のPFET(PチャンネルFET、以下PFETで記述する)デバイスのゲートに結合された、インバータが含まれている。第2のステージには、そのソースがアースに結合され、そのゲートがインバータの入力に結合された、第3のNFETデバイスも含まれている。第3のNFETデバイスのドレインは、第4のNFETデバイスのソースに結合されており、第4のNFETデバイスのゲートは、そのソースにおける電圧がVDD−VTを決して超えることがないようにチップ電源VDDに結合されている。第4のNFETデバイスは、従って、トライ・ステート・モード時にそのドレインに生じる過電圧に対するシールドの働きをする。第4のNFETデバイスのドレインは、第2のPFETデバイスのゲートに結合され、第2のPFETデバイスのソースは、チップ電源VDDに結合されている。第2のPFETデバイスのドレインは、第1のPFETデバイスのソースに結合され、第1のPFETデバイスのゲートは、インバータの出力に結合され、そのドレインは、出力パッドに結合されている。
【0010】
耐高電圧CMOS出力駆動回路がトライ・ステート・モードで動作する場合、第3のステージが必要になる。第3のステージには、ソースが出力パッドに結合され、ゲートがチップ電源VDDに結合され、ドレインが第4のNFETデバイスのドレインと第2のPFETデバイスのゲートの両方に結合された、第3のPFETデバイスが含まれている。トライ・ステート・モードにおいて、第1及び第2のステージがディスエイブルになると、外部装置によって出力パッドを駆動することが可能になる。出力パッドが外部からの駆動で低レベルになると、第1及び第3のPFETデバイスがオフになり、出力パッドが第2のステージから有効に分離される。出力パッドが、駆動されてVDD+VTを超える電圧VD5になると、第2のステージの第1のPFETデバイスがオンになり、ドレイン・ゲート間電圧VDG>VDDによる過電圧条件にさらされることになる可能性がある。第2のPFETデバイスのドレインが駆動されてVD5になると、第2のPFETデバイスがオンになり、電流が第1と第2のPFETデバイスを介して出力パッドからチップ電源に流れる。しかし、本発明の場合には、同時に、第3のPFETデバイスがオンになって、第2のPFETデバイスのゲートをVD5にし、これによって、第2のPFETデバイスがオンになるのが阻止されるため、この問題は解消される。このため、その端子のうちの任意の2つの間における電圧もVDDを超えることがなく、第1と第2のPFETデバイスを介して、出力パッドからチップ電源に流れる電流もないという保証が得られる。
【0011】
耐高電圧CMOS出力駆動回路に加えて、本発明には、耐高電圧CMOS入力受信回路も含まれている。該受信回路には、ソースが入力パッドに結合され、ゲートがチップ電源VDDに結合され、ドレインがインバータの入力に結合されたNFETデバイスが含まれている。NFETデバイスは、そのドレイン・ノードにおけるVDD−VTの最大電圧を許容することによって受信回路に対するシールドの働きをする。耐高電圧CMOS入力受信回路に対する強化策として、ソースがチップ電源VDDに結合され、ドレインがNFETデバイスのドレインとインバータの入力の両方に結合され、ゲートがインバータの出力に結合されたPFETデバイスが挿入される。PFETは、プル・アップ・デバイスとして機能し、インバータの入力における論理レベルを高レベルすなわちVDDにする。
【0012】
耐高電圧CMOS出力駆動回路及び耐高電圧COMS入力受信回路の電圧耐性は、2つの新規の技法を用いることによって得られる。まず、常にオンのシールド・トランジスタを用いることによって、パッド回路における任意のトランジスタの任意の2端子間における過電圧条件が阻止される。第2に、PFETデバイスの場合、通常はデバイスのソース(VDD)に接続されるバック・ゲート(Nウェル基板)が、より高い電源VD5に接続するように改善される。この結果、順バイアスをかけて、過電流がデバイスのNウェルに流入するようにしなくても、PFETデバイスのドレイン電圧はVDDを超えることが可能になる。
【0013】
【実施例】
本明細書の図面には、耐高電圧入力/出力パッドを必要とする用途に用いられる本発明による耐高電圧CMOS入力/出力パッド回路が示されている。図1には、耐高電圧CMOS出力駆動回路100が示され、図2には、強化された実施例が示され、図3には、耐高電圧CMOS入力受信回路200が示されている。
【0014】
1.出力ドライバ
次に図面を詳細に検討すると、図1には、本発明による耐高電圧CMOS駆動回路100が示されている。さらに詳細に後述するように、図1の耐高電圧CMOS出力駆動回路100によって、出力パッドを3つの状態、すなわち、低レベル、高レベル、及び、ハイ・インピーダンス(トライ・ステート)の1つにする機能性が得られる。耐高電圧CMOS出力駆動回路100の機能性は、3つの機能ステージ、すなわち、低ステージS1、高ステージS2、及び、トライ・ステート・ステージS3に分割することが可能である。
【0015】
低ステージS1には、インバータ2の入力30に結合された第1のデータ入力ノードN13が含まれている。好適な実施例の場合、インバータ2は、図2に示す、PFETデバイスM15及びNFETデバイスM16から構成される相補対称インバータを用いて実施される。インバータ2の出力31は、ノードN12において第1のNFETデバイスM5のゲート32に結合されている。第1のNFETデバイスM5は、ソース34がアースに結合され、ドレイン33がノードN10において第2のNFETデバイスM4のソース37に結合されている。電源VDDは、第2のNFETデバイスM4のゲート35に結合されている。第2のNFETデバイスM4のドレイン36は、パッド・ノードN7に結合されている。
【0016】
高ステージS2には、インバータ1の入力に結合された第2のデータ入力ノードN1が含まれている。好適な実施例の場合、インバータ1は、図2に示す、PFETデバイスM13及びNFETデバイスM14から構成される相補対称インバータを用いて実施される。インバータ1の出力11は、ノードN2において第1のPFETデバイスM3のゲート12に結合される。第2のデータ入力ノードN1は、第3のNFETデバイスM9のゲート16にも結合されている。第3のNFETデバイスM9は、ソース18がアースに結合され、ドレイン17が第4のNFETデバイスM8のソース20に結合されている。第4のNFETデバイスM8は、ゲート19が電源VDDに結合され、ドレイン21が第2のPFETデバイスM2のゲート25に結合されている。第2のPFETデバイスM2は、ソース26が電源VDDに結合され、ドレイン27が第1のPFETデバイスM3のソース13に結合されている。第1のPFETデバイスM3のドレイン14は、パッド・ノードN7に結合されている。
【0017】
トライ・ステート・ステージS3には、ソース24がパッド・ノードN7に結合され、ゲート22が電源VDDに結合され、ドレインがノードN4においてNFETデバイスM8のドレイン21と第2のPFETデバイスM2のゲート25の両方に結合された第3のPFETデバイスM7が含まれている。
【0018】
耐高電圧CMOS出力駆動回路100の重要な設計上の特徴には、PFETデバイスM2、M3、及び、M7のNウェル基板をVD5の高電源に結合するように改善することが含まれる。通常、MOSデバイスの場合、デバイスの基板本体は、内部でソースに結合されている。従って、PFETの場合、基板は、通常、チップ電源VDDに結合されることになる。本発明の場合、PFETデバイスM2、M3、及び、M7のそれぞれの基板すなわちバック・ゲートを高電源VD5に結合することによって、M2、M3、及び、M7のドレイン及びソースの電圧はVDDを超えることが可能になるので、順バイアスをかけることによって、PFETのNウェルに過電流が流入し、トランジスタが永久的な損傷を被るといったことは生じない。この状況が生じる可能性が最も高いのは、耐高電圧CMOS出力駆動回路100がトライ・ステート・モードで動作しており、外部デバイスが出力パッド95をVD5にする場合である。しかし、それは、耐高電圧CMOS出力駆動回路100が出力パッド95をVDDに駆動している際の過渡現象のいくつかにおける短い時間に生じる可能性もある。PFETのバック・ゲートをVD5に結合し、ソースをVDDに結合する結果の1つは、より高いバック・ゲート電圧の導入によってチャネル形成に変化が生じることによる、所与のVGSに対するトランジスタのドレイン・ソース間電流IDSの減少である。IDSの減少は、トランジスタのサイズを大きくすることによって克服することが可能である。
【0019】
耐高電圧CMOS出力駆動回路100は、ノードN13及びN1において受信する入力データ信号D0及びD1によって決まる3状態の1つで動作する。D0及びD1が、両方とも低レベルの場合、耐高電圧CMOS出力駆動回路100は、出力パッド95を低レベルにする。D0及びD1が両方とも高レベルの場合、出力パッド95は高レベルに駆動される。D0が高レベル、D1が低レベルの場合は、耐高電圧CMOS出力駆動回路100は、トライ・ステートになる。トライ・ステート動作中、耐高電圧出力駆動回路100は、外部接続された集積回路がより高い電源で動作することによって生じる過電圧状態から保護される。
【0020】
一般に、耐高電圧CMOS出力駆動回路100は、それぞれ、ノードN13及びノードN1においてデータ入力信号D0及びD1を受信する働きをする。低ステージS1は、ノードN13において入力信号D0を受信し、高ステージS2及びトライ・ステート・ステージS3は、ノードN1において入力信号D1を受信する。入力データD0及びD1は、低レベルまたは高レベル、すなわち、受信電圧レベルVlowまたはVhighという2進値である。好適な実施例の場合、Vlow=0V、Vhigh=3.3Vである。さらに、耐高電圧CMOS出力駆動回路100に用いられるNFET及びPFETは、それぞれ、しきい値電圧VTを特徴とする。好適な実施例の場合、NFETのしきい値電圧、VTは約0.7Vであり、PFETのしきい値電圧、VTは約0.6〜0.8Vである。
【0021】
a.低レベルにする
耐高電圧CMOS出力駆動回路100が、出力パッド95を低レベルにする働きをする場合、入力データ信号D0及びD1は、両方とも低レベルになり、従って、N1及びN13は、両方とも、電位がVlowになる。低ステージS1は、出力パッド95を低レベルにする機能を果たす。Vlowは、インバータ2によってVhighに反転される。インバータ2の出力31は、ノードN12において、NFETデバイスM5のゲート32に結合されているので、ゲート32も電位はVhighになる。NFETデバイスM5のソース34は、アースに結合されているので、ゲート・ソース間電圧VGSは3.3V(VGS=Vhigh=3.3V)になる。VGS>VTのため、M5がオンになり、ノードN10及びM4のソース37が大地電位になる。M4のゲート35は、VDDに結合されているので、ゲート・ソース間電圧VGSが、しきい値電圧VTを超えて、M4がオンになり、パッド・ノードN7において出力パッド95が大地電位すなわちVlowになる。
【0022】
D0とD1の両方が低レベルの場合、高ステージS2は、下記のようにディスエイブルになる。電位がVlowのノードN1がインバータ1の入力に結合され、その出力11から反転信号Vhighが送り出される。PFETデバイスM3のゲート12が、ノードN2においてインバータ1に結合され、従って、電位がVhighになる。PFETデバイスM3のソース13は、VDD+VTを超えないので、PFETデバイスM3はオフになり、高ステージS2はディスエイブルになる。
【0023】
D0とD1の両方が低レベルの場合、トライ・ステート・ステージS3が同様にディスエイブルになる。低ステージS1によって低レベルになる(Vlow)出力パッド95は、ノードN7においてPFETデバイスM7のソース24に結合されるので、PFETデバイスM7のソース24も電位Vlowになる。次に、PFETデバイスM7のゲート22がチップ電源VDDに結合されるので、正のゲート・ソース間電圧VGSによってM7がオフになり、この結果、トライ・ステート・ステージS3がディスエイブルになる。
【0024】
b.高レベルにする
耐高電圧CMOS出力駆動回路100が、出力パッド95を高レベルにする働きをする場合、入力データ信号D0及びD1は、両方とも高レベルになり、従って、N1及びN13は、両方とも、電位がVhighになる。
【0025】
ノードN1の電位がVhighの場合、高ステージS2が、出力パッド・ノードN7を高レベルにする働きをする。N1は、そのソース18がアース(Vlow)に結合されたNFETデバイスM9のゲート16に結合されるので、ゲート・ソース間電圧VGSがVTを超えて、NFETデバイスM9がオンになり、電流がドレイン17からソース18に引き込まれ、ノードN3がVlowになる。NFETデバイスM8のソース20は、電位がVlowのノードN3においてNFETデバイスM9のドレイン17に結合される。NFETデバイスM8のゲートは、チップ電源VDDに結合され、ゲート・ソース間電圧VGSがVTを超えるので、M8がオンになり、ノードN4におけるPFETデバイスM2のゲート25がVlowになる。PFETデバイスM2のソース26は、チップ電源VDDに結合されるので、ゲート・ソース間電圧VGSがVTを超えて、PFETデバイスM2がオンになり、PFETデバイスM3のソース13がノードN6においてVDD=Vhighになる。同時に、データ信号D1を受信するようにノードN1において結合されたインバータ1の入力10は、電位がVhighになる。インバータ1は、信号を反転し、ノードN2においてPFETデバイスM3のゲート12に結合された出力11からVlowを送り出す。PFETデバイスM3のソース13は、電位がVhighになるので、ゲート・ソース間電圧VGSがVTを超え、PFETデバイスM3がオンになって、出力パッド・ノードN7がVhighになる。
【0026】
耐高電圧CMOS出力駆動回路100が動作しており、出力パッドを下記のように高レベルにする場合、トライ・ステート・ステージS3がディスエイブルになる。PFETデバイスM7のソース24は、出力パッド・ノードN7に結合され、詳細に上述のように、高ステージS2によって高レベルに駆動されてVhighになる。PFETデバイスM7のゲート22は、チップ電源VDDに結合され、ソース電圧はVDD+VTを超えないので、M7がオフになり、トライ・ステート・ステージS3がディスエイブルになる。
【0027】
ノードN13の電位がVhighの場合、低ステージS1は下記のようにディスエイブルになる。ノードN13がインバータ2の入力30に結合され、その出力31から反転信号Vlowが送り出される。出力31は、ノードN12においてNFETデバイスM5のゲート32に結合されるので、NFETデバイスM5におけるゲート・ソース間電圧VGSがゼロになり、NFETデバイスM5がオフになる。NFETデバイスM4のゲート35がチップ電源VDDに結合されるので、NFETデバイスM4は、通常オンになり、ノードN10はパッド・ノードN7の電圧に従うことになる。しかし、パッド・ノードN7の電圧がVDD−VTによって決まるレベル以上になると、NFETデバイスM4が飽和に達し、ノードN10における電圧はVDD−VTにとどまることになる。以上の説明から明らかなように、NFETデバイスM4は、シールドの働きをして、低ステージ1の回路要素が、任意のデバイスの任意の2端子間においてVDDを超える電圧を受けないように保護する。好適実施例において、最高の電圧が発生するのは、出力パッドノードN7が低レベルであり、VDD電圧が最大の3.6Vの時である。
【0028】
c.トライ・ステート・モード
耐高電圧CMOS出力駆動回路100が、トライ・ステート・モードで動作する場合、別のデバイスによって、出力パッド・ノードN7が結合された外部バスを駆動できるようにするため、低ステージS1及び高ステージS2がディスエイブルになる。トライ・ステート・モードの場合、入力データ信号D0及びD1が、それぞれ、高レベル及び低レベルになるので、N13は電位がVhighになり、N1は電位がVlowになる。
【0029】
トライ・ステート・ステージは、外部デバイスに起因する過電圧状態から耐高電圧CMOS出力駆動回路100を保護する働きをする。外部デバイスは、耐高電圧CMOS出力駆動回路100のチップ電源VDDに対応するものより高いチップ電源VD5で動作することが可能である。好適な実施例の場合、VD5=5V及びVDD=3.3Vであり、従って、VD5>VDD。図2に示すように、高電圧のVD5によって生じる損傷を防止するため、トライ・ステート・ステージS3は、シールドNFETデバイスM4、M8、及び、M10に連係して動作し、耐高電圧CMOS出力駆動回路100の任意のデバイスの任意の2端子間には、VDD以上の電圧は生じないという保証が得られるようにする。
【0030】
トライ・ステート・モードにおいて、入力データD0が高レベルの場合、ノードN13の電位はVhighになる。詳細に上述のように、ノードN13における電位Vhighによって、NFETデバイスM5がディスエイブルになる。NFETデバイスM4のゲート35は、チップ電源VDDに結合されているので、NFETデバイスM4がオンになる。ドレイン36に結合されたパッド・ノードN7における電圧がVDD−VTを超えると、NFETデバイスM4が飽和し、従って、ノードN10は、決してVDD−VTの電圧すなわち 2.6Vを超えることがない。NFETデバイスM4は、出力パッド95が外部デバイスによってVD5以上になる場合に、出力ステージにおけるデバイスが、低ステージ1の任意のデバイスの任意の2端子間における過電圧状態(すなわち、好適な実施例の場合、3.6Vを超える)にさらされないように保護することになるので、耐高電圧CMOS出力駆動回路100の設計にとって重要である。図1から明らかなように、パッド・ノードN7が外部駆動によってVD5になると、M4が飽和し、好適な実施例の場合、VGS=VDD−VT ≒2.6V、及び、
VDS=VD5−VGS≒2.4Vになる。M4がオンになると、NFETデバイスM5のドレイン33に結合されたノードN10は、VDD−VTの電位になる可能性があり、耐高電圧CMOS出力駆動回路100がトライ・ステート・モードで動作している場合、ゲート32の電位がVlowのため、M5がオフになり、保護されるドレイン・ソース間電圧VDSがVDD−VTに等しくなる。
【0031】
トライ・ステート・モードの場合、データ信号D1は低レベルであり、従って、ノードN1は電位がVlowになる。詳細に上述のように、ノードN1における電位Vlowによって、パッド・ノードN7がVDD+VTすなわち 4V未満になると、PFETデバイスM3とPFETデバイスM7の両方がディスエイブルになる。トライ・ステート・モードの場合、外部デバイスによって、パッド・ノードN7がVD5にされ、M3とM7の両方が電流を供給して、ノードN4及びN6がVD5になる可能性がある。
【0032】
図1から明らかなように、NFETデバイスM8はNFETデバイスM9に対するシールドの働きをする、すなわち、NFETデバイスM8がなければ、ノードN3がノードN4に結合され、NFETデバイスM9が、VD5のドレイン・ソース間電圧による過電圧状態にさらされることになる。シールドNFETデバイスM8を所定位置に配置すると、ノードN3は、好適な実施例の場合、最大でVDD−VT、すなわち、〜2.6Vになる。従って、M9のドレイン・ソース間電圧はVDD−VTになる。NFETデバイスM8のドレイン・ソース間電圧は、好適な実施例の場合、VD5−(VDD−VT)すなわち〜2.4Vになる。
【0033】
図2において、パッド・ノードN7の電圧がVD5になる場合、PFETデバイスM3がオンになり、ノードN6におけるM3のソース13はVD5になる。ノードN5とN6の間におけるPFETデバイスM2の両端間における過電圧状態を回避し、PFETデバイスM2及びM3が出力パッドからVDDに電流を引き込むのを阻止するため、PFETデバイスM7を含むトライ・ステート・ステージS3が必要になる。PFETデバイスM7は、PFETデバイスM2のゲートをVD5まで駆動し、そのゲート・ソース間電圧VGSをゼロまで低下させることによって、PFETデバイスM2を保護する。PFETデバイスM7によって、PFETデバイスM2がオフの状態にとどまり、電流を供給しないという保証も得られる。
【0034】
以上の説明から明らかなように、耐高電圧CMOS出力駆動回路100における全てのデバイスが保護される。これは、任意のデバイスの任意の2端子間における過電圧状態とM2及びM3を介して出力パッドからVDDに流れる過電流の両方を阻止するシールド・トランジスタを用いることによって実現する。さらに、順バイアスをかけて、過電流を流し、その結果、PFETのゲート酸化物に損傷を生じさせたり、あるいは、ホット・キャリヤの注入による損傷を与えたりすることがないようにして、PFETのドレインにおける電圧がVDDを超えることができるようにするため、PFETデバイスの基板は、VDDではなくVD5になるように改善される。
【0035】
図2には、図1に示す耐高電圧CMOS出力駆動回路100の強化バージョンである、好適な本発明の代替実施例が示されている。図2に示す実施例の場合、2つの追加NFETデバイスM10及びM11、及び、インバータ3が、耐高電圧CMOS出力駆動回路に挿入される。NFETデバイスM10は、ソース43がパッド・ノードN7に結合され、ゲート41がチップ電源VDDに結合され、ドレイン42がノードN9においてインバータ3の入力45に結合される。インバータ3は、出力46がNFETデバイスM11のゲート47に結合され、M11のソース49は、アースに結合され、ドレイン48は、ノードN3に結合される。好適な実施例の場合、インバータ3は、PFETデバイスM17とNFETデバイスM18から構成されるCMOSインバータを用いて実施される。
【0036】
追加ループの目的は、トライ・ステート・モードで動作しており、外部デバイスが、出力パッド95を最初に高レベルにし、次に低レベルにする場合に、PFETデバイスM2の放電遅延時間を短縮することにある。M10、インバータ3、及び、M11を含むこのループは、外部デバイスがバスを高レベルから低レベルにした後、再充電の準備を行う働きをする。外部デバイスによって、出力パッド95が高レベルからVD5になると、PFETデバイスM7は、M2のゲート25をVD5にする働きをする。外部デバイスが、引き続き、出力パッド95を低レベルにすると、NFETデバイスM10のソース43がVlowを受信して、M10をオンにし、M10のゲート42及びインバータ3の入力45をVlowにする。インバータ3は、その出力46から反転入力信号Vhighを発生し、該信号はNFETデバイスM11のゲート47に結合されて、M11をオンにし、ノードN3においてM8のソース20をVlowにする。M8がオンになると、M2のゲート25の電位がVlowになり、PFETデバイスM2がオンになって、PFETデバイスM3のソース13がノードN6においてVDDになる。このループがなければ、出力パッド95が、外部デバイスによって低レベルになると、M7及びM3はディスエイブルになる。M7及びM3がディスエイブルになる瞬間、ノードN4は、電位がVD5のままであり、ノードN6は、電位が VD5のままである。PFETデバイスM2は、オフになるまで、ゆっくりと放電する。M10、インバータ3、及び、M11を含むループは、M2のゲート25を迅速にVlowにすることによって、放電プロセスをスピード・アップする。
【0037】
図2にも示されている様に、代替実施例には、追加PFETデバイスM12が含まれている。PFETデバイスM12は、インバータ3によって生じる望ましくない静電電流を除去する。前述のように、M10、インバータ3、及び、M11を含むループにおけるインバータ3は、相補対称デバイスPFETデバイスM17及びNFETデバイスM18によって実施される。図2から明らかなように、インバータ3の入力に結合されたノードN9は、出力パッドがVD5にされても、シールドNFETデバイスM10のため、VDD−VTの最大値に達する。インバータ3に対する入力は、真の高レベル状態VDDにはないため、PFETデバイスM17は真にカット・オフされるわけではなく、NFETデバイスM18は真に飽和するわけではないので、インバータ3においてVDDからアースにわずかな静電電流が生じることになる。この静電電流を除去するため、ソース52がチップ電源VDDに結合された追加PFETデバイスM12が導入され、そのドレイン53はインバータ3の入力45に結合され、そのゲート51はインバータ3の出力に結合される。追加PFETデバイスM12は、プル・アップ・トランジスタの働きをし、ノードN9におけるインバータ3の入力をVDD−VTからVDDに引き上げるので、PFETデバイスM17が真にカット・オフされ、NFETデバイスM18が真に飽和する。
【0038】
図2には、追加NFETデバイスM6及び追加PFETデバイスM1を備えた、耐高電圧CMOS出力駆動回路100に対する追加強化案が示されている。NFETデバイスM6は、NFETデバイスM5のソース34に関してノードN11におけるアース信号をクリーンに保ち、ドライバによって引き込まれる可能性のある電流を制限するための電流制限プル・ダウン・トランジスタの働きをする。同様に、PFETデバイスM1は、PFETデバイスM2のソース26に関してノードN5におけるチップ電源信号VDDをクリーンに保ち、ドライバによって供給される可能性のある電流を制限するための電流制限プル・アップ・トランジスタの働きをする。
【0039】
電流制限デバイスPFETデバイスM1及びNFETデバイスM6の代わりとして、並列FET電流制限ラダーに置き換えることも可能であり、この場合、ラダーの有効抵抗は、ラダーのFETデバイスのそれぞれにおけるゲート電圧のデジタル制御を介してデジタル式に選択可能である。FETサイズは、2mA、4mA、8mA等の一般的な電流の供給に合わせることが可能である。
【0040】
2.受信器
図3には、本発明による耐高電圧CMOS入力受信回路200が示されている。図3において明らかなように、耐高電圧CMOS入力受信回路200には、NFETデバイスM19及びインバータ4が含まれている。NFETデバイスM19は、ソース60がパッド・ノードN7において出力パッド95に結合され、ゲート61がチップ電源信号VDDに結合され、ドレイン62がノードN20においてインバータ4の入力80に結合されている。インバータ4の出力81は、チップの内部回路要素(不図示)によって用いられるように入力ノードN21に結合される。好適な実施例の場合、インバータ4は、PFETデバイスM20及びNFETデバイスM21から構成される相補対称インバータを用いて実施される。
【0041】
耐高電圧CMOS入力受信回路200において、NFETデバイスM19は、シールド・デバイスの働きをする。ゲート61は、チップ電源信号VDDに結合されるので、出力パッド95が外部デバイスによってVD5になったとしても、M19のドレイン62に結合されたノードM20が、VDD−VTを超えることは決してない。従って、M19は、チップの内部回路要素を過電圧状態から保護する。
【0042】
耐高電圧CMOS入力受信回路200に対する強化案には、追加PFETデバイスM22が含まれている。PFETデバイスM22は、プル・アップ・トランジスタの働きをし、ノードN20をVDD−VTからVDDにブーストして、望ましくない静電電流を除去する。
【0043】
3.ドライバ/受信器の組み合わせ
好適な実施例の場合、耐高電圧CMOS出力駆動回路100と耐高電圧CMOS入力受信回路200は、同じ出力パッドに設けられている。ドライバ/受信器の組み合わせによって、例えば、データ・バスにおけるデータ回線に必要とされる入力と出力の両方を必要とするパッドのための二重機能性が得られる。
【0044】
以上、本発明の実施例について詳述したが、以下、本発明の各実施態様の例を示す。
【0045】
〔実施態様1〕
第1の入力データ信号(D0)を受信して、第1の反転信号を発生するように結合された第1のインバータ(2)と、チップ・アースに結合されたソース(34)、前記第1の反転信号を受信するように結合されたゲート(32)、及び、ドレイン(33)を備える第1のNチャネルFETデバイス(M5)と、前記第1のNチャネルFETデバイス(M5)の前記ドレイン(33)に結合されたソース(37)、チップ電源(VDD)に結合されたゲート(35)、及び、出力パッド・ノード(N7、95)に結合されたドレイン(36)を備える第2のNチャネルFETデバイス(M4)を含む、前記出力パッド・ノード(N7、95)を低レベルにする第1のステージ(低ステージ、S1)と、
第2の入力データ信号(D1)を受信して、第2の反転信号を発生するように結合された第2のインバータ(1)と、前記第2の反転信号を受信するように結合されたゲート(12)を備え、さらに、前記出力パッド・ノード(N7、95)に結合されたドレイン(14)、高電源(VD5)に結合されたバック・ゲート、及び、ソース(13)を備える第1のPチャネルFETデバイス(M3)と、前記第2の入力データ信号(D1)を受信するように結合されたゲート(16)、前記チップ・アースに結合されたソース(18)、及び、ドレイン(17)を備えた第3のNチャネルFETデバイス(M9)と、前記第3のNチャネルFETデバイス(M9)の前記ドレイン(17)に結合されたソース(20)、前記チップ電源(VDD)に結合されたゲート(19)、及び、ドレイン(21)を備えた第4のNチャネルFETデバイス(M8)と、前記第4のNチャネルFETデバイス(M8)の前記ドレイン(21)に結合されたゲート(25)、前記高電源(VD5)に結合されたバック・ゲート、前記チップ電源(VDD)に結合されたソース(26)、及び、前記第1のPチャネルFETデバイス(M3)の前記ソース(13)に結合されたドレイン(27)を備える第2のPチャネルFETデバイス(M2)を含む、前記出力パッド・ノード(N7、95)を高レベルにする第2のステージ(高ステージ、S2)と、
前記出力パッド・ノード(N7、95)に結合されたソース(24)、前記チップ電源(VDD)に結合されたゲート(22)、前記高電源(VD5)に結合されたバック・ゲート、及び、前記第4のNチャネルFETデバイス(M8)のドレイン(21)及び前記第2のPチャネルFETデバイス(M2)の前記ゲート(25)に結合されたドレインを備える第3のPチャネルFETデバイス(M7)を含む第3のステージ(トライ・ステート・ステージ、S3)と、
を含む出力ドライバ回路(100)を含む集積回路用の耐高電圧CMOSパッド回路。
【0046】
〔実施態様2〕
前記入力パッド・ノード(N7、95)に結合されたソース(60)、前記チップ電源(VDD)に結合されたゲート(61)、及び、ドレイン(62)を備える受信NチャネルFETデバイス(M19)と、前記受信NチャネルFETデバイス(M19)の前記ドレイン(62)に結合された入力(80)、及び、受信ノード(N21)に結合され、集積回路の内部回路要素によって用いられるための反転論理受信信号を発生する出力(81)を備える受信インバータを含む受信回路(200)
を含むことを特徴とする、実施態様1に記載の耐高電圧CMOSパッド回路。
【0047】
〔実施態様3〕
前記出力ドライバ回路(100)が、
前記出力パッド・ノード(N7、95)に結合されたソース(43)、前記チップ電源(VDD)に結合されたゲート(41)、及び、ドレイン(42)を備える第5のNチャネルFET(M10)と、前記第5のNチャネルFETデバイス(M10)の前記ドレイン(42)に結合された入力(45)、及び、出力(46)を備える遅延抑制強化回路インバータ(3)と、前記遅延抑制強化回路インバータの前記出力(46)に結合されたゲート(47)、前記チップ・アースに結合されたソース(49)、及び、前記第3のNチャネルFETデバイス(M9)の前記ドレイン(17)及び前記第4のNチャネルFETデバイス(M8)の前記ソース(20)に結合されたドレイン(48)を備える第6のNチャネルFETデバイス(M11)を含む
前記遅延抑制強化回路を含む
ことを特徴とする、実施態様1または2に記載の耐高電圧CMOSパッド回路。
【0048】
〔実施態様4〕
前記遅延抑制強化回路が、さらに、前記遅延抑制強化回路インバータ(3)における静電電流を除去するためのプル・アップ・デバイスを含むことと、前記プル・アップ・デバイスが、前記チップ電源(VDD)と遅延抑制強化回路インバータ入力(45)の間に結合される
ことを特徴とする実施態様3に記載の耐高電圧CMOSプル・アップ回路。
【0049】
〔実施態様5〕
前記プル・アップ・デバイスが、前記チップ電源(VDD)に結合されたソース(52)、前記遅延抑制強化回路インバータ出力(46)に結合されたゲート(51)、及び、前記遅延抑制強化回路インバータ入力(45)に結合されたドレイン(53)を備えたPチャネルFETデバイス(M12)を含む
ことを特徴とする実施態様4に記載の耐高電圧CMOSプル・アップ回路。
【0050】
〔実施態様6〕
入力イネーブル信号(D0)を受信し、反転信号を発生するように結合されたインバータ(2)と、チップ・アースに結合されたソース(34)、前記反転信号を受信するように結合されたゲート(32)、及び、ドレイン(33)を備える第1のNチャネルFETデバイス(M5)と、前記第1のNチャネルFETデバイス(M5)の前記ドレイン(33)に結合されたソース(37)、チップ電源(VDD)に結合されたゲート(35)、及び、出力パッド・ノード(N7、95)に結合されたドレイン(36)を備えた第2のNチャネルFETデバイス(M4)を含む、
集積回路の前記出力パッド・ノード(N7、95)を論理レベル低レベルにするための耐高電圧CMOSプル・ダウン回路。
【0051】
〔実施態様7〕
入力イネーブル信号(D1)を受信して、反転信号を発生するように結合されたインバータ(1)と、前記反転信号を受信するように結合されたゲート(12)を備え、さらに、出力パッド・ノード(N7、95)に結合されたドレイン(14)、高電源(VD5)に結合されたバック・ゲート、及び、ソース(13)を備えた第1のPチャネルFETデバイス(M3)と、入力イネーブル信号(D1)を受信するように結合されたゲート(16)、チップ・アースに結合されたソース(18)、及び、ドレイン(17)を備える第1のNチャネルFETデバイス(M9)と、前記第1のNチャネルFETデバイス(M9)の前記ドレイン(17)に結合されたソース(20)、チップ電源(VDD)に結合されたゲート(19)、及び、ドレイン(21)を備える第2のNチャネルFETデバイス(M8)と、前記第2のNチャネルFETデバイス(M8)の前記ドレイン(21)に結合されたゲート(25)、前記高電源(VD5)に結合されたバック・ゲート、前記チップ電源(VDD)に結合されたソース(26)、及び、前記第1のPチャネルFETデバイス(M3)の前記ソース(13)に結合されたドレイン(27)第2のPチャネルFETデバイス(M2)と、前記出力パッド・ノード(N7、95)に結合されたソース(24)、前記チップ電源(VDD)に結合されたゲート(22)、前記高電源(VD5)に結合されたバック・ゲート、及び、前記第2のNチャネルFETデバイス(M8)の前記ドレイン(21)及び前記第2のPチャネルFETデバイス(M2)の前記ゲート(25)に結合されたドレインを備える第3のPチャネルFETデバイス(M7)を含む、
集積回路の前記出力パッド・ノード(N7、95)を論理レベル高レベルにするための耐高電圧CMOSプル・アップ回路。
【0052】
〔実施態様8〕
前記出力パッド・ノード(N7、95)に結合されたソース(43)、前記チップ電源(VDD)に結合されたゲート(41)、及び、ドレイン(42)を備える第3のNチャネルFETデバイス(M10)と、前記第3のNチャネルFETデバイス(M10)の前記ドレイン(42)に結合された入力(45)を備え、さらに、出力(46)を備える遅延抑制強化回路インバータ(3)と、前記遅延抑制強化回路インバータ出力(46)に結合されたゲート(47)、前記チップ・アースに結合されたソース(49)、及び、前記第1のNチャネルFETデバイス(M9)の前記ドレイン(17)及び前記第2のNチャネルFETデバイス(M8)の前記ソース(20)に結合されたドレイン(48)を備える第4のNチャネルFETデバイス(M11)を含む、
遅延抑制強化回路を含む
ことを特徴とする実施態様7に記載の耐高電圧CMOSプル・アップ回路。
【0053】
〔実施態様9〕
前記遅延抑制強化回路が、前記遅延抑制強化回路インバータ(3)における静電電流を除去するためのプル・アップ・デバイスを含むことと、前記プル・アップ・デバイスが、前記チップ電源(VDD)と遅延抑制強化回路インバータ入力(45)の間に結合される
ことを特徴とする実施態様8に記載の耐高電圧CMOSプル・アップ回路。
【0054】
〔実施態様10〕
前記プル・アップ・デバイスが、前記チップ電源(VDD)に結合されたソース(52)、遅延抑制強化回路インバータ出力(46)に結合されたゲート(51)、及び、前記遅延抑制強化回路インバータ入力(45)に結合されたドレイン(53)を含む
ことを特徴とする実施態様9に記載の耐高電圧CMOSプル・アップ回路。
【0055】
【発明の効果】
上述の詳細な説明に基づいて、本発明は、集積回路の品質、信頼性、または、機能性に悪影響を及ぼすことなく、過電圧状態にさらすことが可能な、集積回路のための耐高電圧CMOS入力/出力パッドを提供する。本発明の耐高電圧CMOS入力/出力パッドは、外界が0〜5V電源で動作している場合に、0〜3.3Vの電源を必要とする回路に極めて有効である。
【0056】
本発明の例証となる、現在のところ好適な実施例について詳述してきたが、もちろん、本発明の概念は、別様にさまざまに実施し、用いることが可能であり、先行技術による制限がある場合を除いて、前述の請求項はこうした変更を含むものと解釈されることを意図したものである。
【図面の簡単な説明】
【図1】 本発明の耐高電圧CMOS出力駆動回路の略図である。
【図2】 図1の耐高電圧CMOSの強化された出力駆動回路の1実施例を示す図である。
【図3】 本発明の耐高電圧CMOS入力受信回路の略図である。
【符号の説明】
1、2、3:インバータ
95:出力パッド
100:耐高電圧CMOS出力駆動回路
200:耐高電圧CMOS入力受信回路
M1、M2、M3、M7、M13、M15、M17、M22:PFETデバイスM4、M6、M9、M11、M14、M16、M18:NFETデバイス
M5、M8、M10、M19:シールド・トランジスタ
S1:低ステージ
S2:高ステージ
S3:トライ・ステート・ステージ
VDD:低電源電圧
VD5:高電源電圧
Claims (9)
- 第1の入力データ信号を受信して、第1の反転信号を発生するように結合された第1のインバータと、チップ・アースに結合されたソース、前記第1の反転信号を受信するように結合されたゲート、及び、ドレインを備える第1のNチャネルFETデバイス(M5)と、前記第1のNチャネルFETデバイスの前記ドレインに結合されたソース、チップ電源に結合されたゲート、及び、出力パッド・ノードに結合されたドレインを備える第2のNチャネルFETデバイス(M4)を含む、前記出力パッド・ノードを低レベルにする第1のステージと、
第2の入力データ信号を受信して、第2の反転信号を発生するように結合された第2のインバータと、前記第2の反転信号を受信するように結合されたゲートを備え、さらに、前記出力パッド・ノードに結合されたドレイン、高電源に結合されたバック・ゲート、及び、ソースを備える第1のPチャネルFETデバイスと、前記第2の入力データ信号を受信するように結合されたゲート、前記チップ・アースに結合されたソース、及び、ドレインを備えた第3のNチャネルFETデバイスと、前記第3のNチャネルFETデバイスの前記ドレインに結合されたソース、前記チップ電源に結合されたゲート、及び、ドレインを備えた第4のNチャネルFETデバイスと、前記第4のNチャネルFETデバイスの前記ドレインに結合されたゲート、前記高電源に結合されたバック・ゲート、前記チップ電源に結合されたソース、及び、前記第1のPチャネルFETデバイスの前記ソースに結合されたドレインを備える第2のPチャネルFETデバイスを含む、前記出力パッド・ノードを高レベルにする第2のステージと、
前記出力パッド・ノードに結合されたソース、前記チップ電源に結合されたゲート、前記高電源に結合されたバック・ゲート、及び、前記第4のNチャネルFETデバイスのドレイン及び前記第2のPチャネルFETデバイスの前記ゲートに結合されたドレインを備える第3のPチャネルFETデバイスを含む第3のステージと、
を含む出力ドライバ回路を含む集積回路用の耐高電圧CMOSパッド回路。 - 前記入力パッド・ノードに結合されたソース、前記チップ電源に結合されたゲート、及び、ドレインを備える受信NチャネルFETデバイスと、前記受信NチャネルFETデバイスの前記ドレインに結合された入力、及び、受信ノードに結合され、集積回路の内部回路要素によって用いられるための反転論理受信信号を発生する出力を備える受信インバータを含む受信回路を含むことを特徴とする、請求項1に記載の耐高電圧CMOSパッド回路。
- 前記出力ドライバ回路が、前記出力パッド・ノードに結合されたソース、前記チップ電源に結合されたゲート、及び、ドレインを備える第5のNチャネルFETと、前記第5のNチャネルFETデバイスの前記ドレインに結合された入力、及び、出力を備える遅延抑制強化回路インバータと、前記遅延抑制強化回路インバータの前記出力に結合されたゲート、前記チップ・アースに結合されたソース、及び、前記第3のNチャネルFETデバイスの前記ドレイン及び前記第4のNチャネルFETデバイスの前記ソースに結合されたドレインを備える第6のNチャネルFETデバイスを含む前記遅延抑制強化回路を含むことを特徴とする、請求項1または2に記載の耐高電圧CMOSパッド回路。
- 前記遅延抑制強化回路が、さらに、前記遅延抑制強化回路インバータにおける静電電流を除去するためのプル・アップ・デバイスを含むことと、前記プル・アップ・デバイスが、前記チップ電源と遅延抑制強化回路インバータ入力(45)の間に結合されることを特徴とする請求項3に記載の耐高電圧CMOSプル・アップ回路。
- 前記プル・アップ・デバイスが、前記チップ電源に結合されたソース、前記遅延抑制強化回路インバータ出力に結合されたゲート、及び、前記遅延抑制強化回路インバータ入力に結合されたドレインを備えたPチャネルFETデバイスを含むことを特徴とする請求項4に記載の耐高電圧CMOSプル・アップ回路。
- 入力イネーブル信号を受信して、反転信号を発生するように結合されたインバータと、
前記反転信号を受信するように結合されたゲートを備え、さらに、出力パッド・ノードに結合されたドレイン、高電源に結合されたバック・ゲート、及び、ソースを備えた第1のPチャネルFETデバイスと、
入力イネーブル信号を受信するように結合されたゲート、チップ・アースに結合されたソース、及び、ドレインを備える第1のNチャネルFETデバイスと、
前記第1のNチャネルFETデバイスの前記ドレインに結合されたソース、チップ電源に結合されたゲート、及び、ドレインを備える第2のNチャネルFETデバイスと、
前記第2のNチャネルFETデバイスの前記ドレインに結合されたゲート、前記高電源に結合されたバック・ゲート、前記チップ電源に結合されたソース、及び、前記第1のPチャネルFETデバイスの前記ソースに結合されたドレインを備える第2のPチャネルFETデバイスと、
前記出力パッド・ノードに結合されたソース、前記チップ電源に結合されたゲート、前記高電源に結合されたバック・ゲート、及び、前記第2のNチャネルFETデバイスの前記ドレイン及び前記第2のPチャネルFETデバイスの前記ゲートに結合されたドレインを備える第3のPチャネルFETデバイスとを含む、集積回路の前記出力パッド・ノードを論理レベル高レベルにするための耐高電圧CMOSプル・アップ回路。 - 前記出力パッド・ノードに結合されたソース、前記チップ電源に結合されたゲート、及び、ドレインを備える第3のNチャネルFETデバイス(M10)と、
前記第3のNチャネルFETデバイスの前記ドレインに結合された入力を備え、
さらに、出力を備える遅延抑制強化回路インバータと、
前記遅延抑制強化回路インバータ出力に結合されたゲート、前記チップ・アースに結合されたソース、及び、前記第1のNチャネルFETデバイスの前記ドレイン及び前記第2のNチャネルFETデバイスの前記ソースに結合されたドレインを備える第4のNチャネルFETデバイスとを含む、遅延抑制強化回路を有する請求項6に記載の耐高電圧CMOSプル・アップ回路。 - 前記遅延抑制強化回路が、前記遅延抑制強化回路インバータにおける静電電流を除去するためのプル・アップ・デバイスを含むことと、前記プル・アップ・デバイスが、前記チップ電源と遅延抑制強化回路インバータ入力の間に結合されることを特徴とする請求項7に記載の耐高電圧CMOSプル・アップ回路。
- 前記プル・アップ・デバイスが、前記チップ電源に結合されたソース、遅延抑制強化回路インバータ出力に結合されたゲート、及び、前記遅延抑制強化回路インバータ入力に結合されたドレインを含むことを特徴とする請求項8に記載の耐高電圧CMOSプル・アップ回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US520,218 | 1995-08-28 | ||
US08/520,218 US5646809A (en) | 1995-08-28 | 1995-08-28 | High voltage tolerant CMOS input/output pad circuits |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09121150A JPH09121150A (ja) | 1997-05-06 |
JP3916694B2 true JP3916694B2 (ja) | 2007-05-16 |
Family
ID=24071665
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20440896A Expired - Fee Related JP3916694B2 (ja) | 1995-08-28 | 1996-08-02 | 耐高電圧cmos入力/出力パッド回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5646809A (ja) |
JP (1) | JP3916694B2 (ja) |
Families Citing this family (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6043702A (en) * | 1998-01-29 | 2000-03-28 | Sun Microsystems, Inc. | Dynamic biasing for overshoot and undershoot protection circuits |
US6097237A (en) * | 1998-01-29 | 2000-08-01 | Sun Microsystems, Inc. | Overshoot/undershoot protection scheme for low voltage output buffer |
US6091265A (en) * | 1998-02-20 | 2000-07-18 | Sun Microsystems, Inc. | Low voltage CMOS input buffer with undershoot/overshoot protection |
US6141200A (en) * | 1998-04-20 | 2000-10-31 | International Business Machines Corporation | Stacked PFET off-chip driver with a latch bias generator for overvoltage protection |
US6236236B1 (en) | 1999-06-02 | 2001-05-22 | National Semiconductor Corporation | 2.5 volt input/output buffer circuit tolerant to 3.3 and 5 volts |
US6256184B1 (en) | 1999-06-16 | 2001-07-03 | International Business Machines Corporation | Method and apparatus for providing electrostatic discharge protection |
US6147884A (en) * | 1999-06-28 | 2000-11-14 | Agilent Technologies, Inc. | Method and apparatus for low-power charge transition in an I/O system of an integrated circuit |
US6724595B1 (en) | 2000-02-23 | 2004-04-20 | National Semiconductor Corporation | Output driver with over voltage protection |
US6369619B1 (en) * | 2000-05-26 | 2002-04-09 | Artisan Components, Inc. | Voltage tolerant input/output circuit |
US6580291B1 (en) | 2000-12-18 | 2003-06-17 | Cypress Semiconductor Corp. | High voltage output buffer using low voltage transistors |
US6859074B2 (en) * | 2001-01-09 | 2005-02-22 | Broadcom Corporation | I/O circuit using low voltage transistors which can tolerate high voltages even when power supplies are powered off |
US6798629B1 (en) | 2001-06-15 | 2004-09-28 | Integrated Device Technology, Inc. | Overvoltage protection circuits that utilize capacitively bootstrapped variable voltages |
US7138836B2 (en) * | 2001-12-03 | 2006-11-21 | Broadcom Corporation | Hot carrier injection suppression circuit |
US20040013003A1 (en) * | 2002-07-19 | 2004-01-22 | Micron Technology, Inc. | First bit data eye compensation for open drain output driver |
US6670829B1 (en) | 2002-07-19 | 2003-12-30 | Pericom Semiconductor Corp. | Isolating circuit for P/N transmission gate during hot-plug insertion |
US6867957B1 (en) | 2002-10-09 | 2005-03-15 | Pericom Semiconductor Corp. | Stacked-NMOS-triggered SCR device for ESD-protection |
US7504861B2 (en) * | 2003-11-20 | 2009-03-17 | Transpacific Ip, Ltd. | Input stage for mixed-voltage-tolerant buffer with reduced leakage |
US7378876B2 (en) * | 2006-03-14 | 2008-05-27 | Integrated Device Technology, Inc. | Complementary output inverter |
US7375555B1 (en) * | 2007-05-15 | 2008-05-20 | Microchip Technology Incorporated | Five volt tolerant integrated circuit signal pad with three volt assist |
KR101548242B1 (ko) * | 2008-07-21 | 2015-09-04 | 삼성전자주식회사 | 반도체 장치의 출력구동장치, 이의 동작 방법, 및 이를 포함하는 전자 처리 장치 |
US8026745B2 (en) | 2009-03-16 | 2011-09-27 | Apple Inc. | Input/output driver with controlled transistor voltages |
JP2011091708A (ja) * | 2009-10-23 | 2011-05-06 | Elpida Memory Inc | 半導体装置 |
US8411062B1 (en) | 2012-03-14 | 2013-04-02 | Cypress Semiconductor Corporation | Adaptive drive system |
US10637473B2 (en) | 2015-06-18 | 2020-04-28 | European Space Agency | High voltage tolerant CMOS driver for low-voltage bi-directional communication buses |
JP6802497B2 (ja) | 2016-04-25 | 2020-12-16 | 株式会社ソシオネクスト | 入力回路 |
US11101799B2 (en) | 2017-05-24 | 2021-08-24 | SK Hynix Inc. | Voltage driving circuit |
KR102311490B1 (ko) | 2017-05-26 | 2021-10-13 | 에스케이하이닉스 주식회사 | 입력 버퍼 회로를 포함하는 메모리 장치 및 메모리 시스템 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5140174A (en) * | 1991-01-25 | 1992-08-18 | Hewlett-Packard Co. | Symmetric edge true/complement buffer/inverter and method therefor |
US5452171A (en) * | 1992-06-15 | 1995-09-19 | Hewlett-Packard Company | Electrostatic discharge protection circuit for integrated circuits |
US5400202A (en) * | 1992-06-15 | 1995-03-21 | Hewlett-Packard Company | Electrostatic discharge protection circuit for integrated circuits |
US5319259A (en) * | 1992-12-22 | 1994-06-07 | National Semiconductor Corp. | Low voltage input and output circuits with overvoltage protection |
US5550699A (en) * | 1994-08-15 | 1996-08-27 | Hewlett-Packard Co. | Hot plug tolerant ESD protection for an IC |
-
1995
- 1995-08-28 US US08/520,218 patent/US5646809A/en not_active Expired - Lifetime
-
1996
- 1996-08-02 JP JP20440896A patent/JP3916694B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US5646809A (en) | 1997-07-08 |
JPH09121150A (ja) | 1997-05-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3916694B2 (ja) | 耐高電圧cmos入力/出力パッド回路 | |
EP0614279B1 (en) | Overvoltage tolerant output buffer circuit | |
JP3258866B2 (ja) | 集積回路 | |
EP0668658B1 (en) | Output circuit for use in a semiconductor integrated circuit | |
US7430100B2 (en) | Buffer circuit with enhanced overvoltage protection | |
US5576635A (en) | Output buffer with improved tolerance to overvoltage | |
US5635861A (en) | Off chip driver circuit | |
US5926056A (en) | Voltage tolerant output buffer | |
US6911860B1 (en) | On/off reference voltage switch for multiple I/O standards | |
US6377075B1 (en) | High voltage protection circuit on standard CMOS process | |
US6285209B1 (en) | Interface circuit and input buffer integrated circuit including the same | |
EP0135504A4 (en) | SUBSTRATE POLARIZATION CONTROL METHOD AND CIRCUIT. | |
US6300800B1 (en) | Integrated circuit I/O buffer with series P-channel and floating well | |
US5894230A (en) | Modified keeper half-latch receiver circuit | |
US5804998A (en) | Voltage upwardly compliant CMOS off-chip driver | |
JP2009060676A (ja) | 低電圧での能力を備えた高速出力回路 | |
US5966035A (en) | High voltage tolerable input buffer | |
US6201428B1 (en) | 5-volt tolerant 3-volt drive push-pull buffer/driver | |
US6294943B1 (en) | Method of designing fail-safe CMOS I/O buffers whose external nodes accept voltages higher than the maximum gate oxide operating voltage | |
US6169432B1 (en) | High voltage switch for providing voltages higher than 2.5 volts with transistors made using a 2.5 volt process | |
US6437611B1 (en) | MOS output driver circuit with linear I/V characteristics | |
JP3400294B2 (ja) | プル・アップ回路及び半導体装置 | |
US6084431A (en) | Output circuit providing protection against external voltages in excess of power-supply voltage | |
US6351157B1 (en) | Output buffer for making a high voltage (5.0 volt) compatible input/output in a low voltage (2.5 volt) semiconductor process | |
US6914466B2 (en) | Input circuit with hysteresis |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051128 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051208 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20060106 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060308 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060313 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060606 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060629 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060704 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060728 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060802 |
|
AA92 | Notification that decision to refuse application was cancelled |
Free format text: JAPANESE INTERMEDIATE CODE: A971092 Effective date: 20060815 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061201 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070206 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070207 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |