JP3366484B2 - 出力ドライバ回路 - Google Patents
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Description
される第1の回路と、この電源電位よりも高い電源電位
が供給される第2の回路との間のインタフェースをとる
ための第1の回路の出力ドライバ回路に関するものであ
る。
例えば次のようなものがあった。 文献1;Symposium on VLSI Circuits Digest of Techn
ical Papers,(1992) IEEE(米),Yukio Wada,Junkei Go
toh,Hiroshi Takakura,Tetsuya Iida,Tatsuo Noguchi*,
ToshibaSemiconductor SystemEngineering Center,*Tos
hibaMicroelectronics Center“HighlyReliable Insent
ive 3.3V-5V Interface Circuit”P.90-91 文献2;日経マイクロデバイス、1992-10 、日経BP
社、西原道哲、上田真、押川浩、三好章夫、日本アイ・
ビー・エム野洲事業所“LSI外販に走るIBM 中核
になるゲート・アレイ技術を公表 3V電源のノート・
パソコンに採用”P.83-88 文献3;特開平4−290008号公報 図2は、従来の双方向出力ドライバ回路及びプリドライ
バ回路を示す概略の回路図である。この双方向出力ドラ
イバ回路では、プリドライバ回路10に電源電位Vdd
が供給された出力ドライバ回路20が接続されている。
又、プリドライバ回路30に電源電位Vddより高い電
源電位VDDが供給された出力ドライバ回路40が接続
されている。更に、出力ドライバ回路20の出力端子O
UT1と出力ドライバ回路40の出力端子OUT2とが
バスBLを介して接続されている。プリドライバ回路1
0は、入力信号vi1を入力する入力端子Vi1を有
し、入力端子Vi1は、2入力NANDゲート11の一
方の入力側に接続されると共に、2入力NORゲート1
2の一方の入力側に接続されている。又、このプリドラ
イバ回路10は、イネーブル信号en1を入力する入力
端子En1を有し、入力端子En1は、2入力NAND
ゲート11の他方の入力側に接続されると共に、図示し
ないインバータを介して2入力NORゲート12の他方
の入力側に接続されている。
例えば、3.3Vの電源電位Vddとグランドとの間に
直列接続されたPチャネル型MOSトランジスタ(以
下、PMOSという)21とNチャネル型MOSトラン
ジスタ(以下、NMOSという)22とでCMOS構成
され、PMOS21はNANDゲート11から出力され
る信号S1により、又NMOS22はNORゲート12
から出力される信号S2により、それぞれ相補的にオン
/オフ動作し、出力端子OUT1を介してバスBL上に
高レベル(以下、“H”という)又は低レベル(以下、
“L”という)の電圧を供給する回路である。プリドラ
イバ回路30は、入力信号vi2を入力する入力端子V
i2を有し、入力端子Vi2は、2入力NANDゲート
31の一方の入力側に接続されると共に、2入力NOR
ゲート32の一方の入力側に接続されている。又、この
プリドライバ回路30は、イネーブル信号en2を入力
する入力端子En2を有し、入力端子En2は、NAN
Dゲート31の他方の入力側に接続されると共に、図示
しないインバータを介してNORゲート32の他方の入
力側に接続されている。高電源電位用の出力ドライバ回
路40は、低電源電位用の出力ドライバ回路20に対し
て相補的にイネーブル/ディスイネーブル状態となり、
例えば、5Vの電源電位VDDとグランドとの間に直列
接続されたPMOS41とNMOS42とでCMOS構
成され、PMOS41はNANDゲート31から出力さ
れる信号S3により、又NMOS42はNORゲート3
2から出力される信号S4により、それぞれ相補的にオ
ン/オフ動作し、出力端子OUT2を介してバスBL上
に“H”又は“L”の電圧を供給する回路である。次
に、図2の双方向出力ドライバ回路の動作(1)〜
(3)を説明をする。
かつ入力信号vi1が“L”のとき プリドライバ回路10中のNANDゲート11の一方の
入力側が“H”になり、又、NORゲート12の一方の
入力側にイネーブル信号en1が反転された信号が入力
されて“L”になる。この時、“L”の入力信号vi1
がNANDゲート11及びNORゲート12の一方の入
力側に入力されると、NANDゲート11の出力側から
“H”の信号S1が得られ、NORゲート10の出力側
から“H”の信号S2が得られる。信号S1及び信号S
2が“H”になると、PMOS21はオフし、NMOS
22はオンする。一方、出力ドライバ回路40は、出力
ドライバ回路20に対して相補的にイネーブル/ディス
イネーブル状態となるので、信号S3が“H”になり、
信号S4が“L”になり、PMOS41及びNMOS4
2は共にオフとなって出力端子OUT2は高インピーダ
ンスとなる。その結果、バスBLは“L”になる。 (2) イネーブル信号en1が“H”、かつ入力信号
vi1が“H”のとき NANDゲート11の一方の入力側が“H”に、又、N
ORゲート12の一方の入力側にen1が反転された信
号が入力されて“L”になる。この時、“H”の入力信
号vi1がNANDゲート11及びNORゲート12の
他方の入力側に入力されると、NANDゲート11の出
力側から“L”の信号S1が得られ、NORゲート10
の出力側から“L”の信号S2が得られる。信号S1及
び信号S2が“L”になると、PMOS21はオンし、
NMOS22はオフする。一方、前記(1)と同様に信
号S3が“H”になり、信号S4が“L”になり、PM
OS41及びNMOS42は共にオフとなって出力端子
OUT2は高インピーダンスとなる。その結果、バスB
Lは“H”になる。
とき NANDゲート11の一方の入力側が“L”になり、
又、NORゲート12の一方の入力側にイネーブル信号
en1が反転された信号が入力されて“H”になる。こ
の時、“H”の入力信号vi1がNANDゲート11及
びNORゲート12の各他方の入力側に入力されると、
NANDゲート11の出力側から“H”の信号S1が得
られ、NORゲート12の出力側から“L”の信号S2
が得られる。又、入力信号vi1が“L”になっても、
同様にNANDゲート11の出力側から“H”の信号S
1が得られ、NORゲート12の出力側から“L”の信
号S2が得られる。この時、出力ドライバ回路20は、
ディスエーブルになり、出力ドライバ回路40をイネー
ブル状態として出力ドライバ回路40によりバスBLの
論理レベルを“H”又は“L”のいずれか一方を決定す
るように動作する。しかしながら、図2中の出力ドライ
バ回路20,40では、高電源電位側の出力ドライバ回
路40によってバスBLの論理レベルが“H”に決定さ
れると、バスBL上に高電源電位VDDが与えられるの
で、ディスエーブルされている低電源電位側の出力ドラ
イバ回路20のPMOS21のドレインとサブストレー
トとの間のPN接合が順バイアスされて順方向電流が流
れる。更に、出力ドライバ回路20のPMOS21がオ
ン状態となり、低電源電位Vdd側へオン電流が流れる
という問題があった。又、低電源電位Vdd側のデバイ
スは、薄いゲート酸化膜を用いているので、高電源電位
VDDが与えられると、ゲート酸化膜の破壊が生じた
り、ゲートチャネル長の縮小化のためにホットキャリア
が生じる等、信頼性の問題があった。前記従来技術の持
っていた課題を解決する1つの手段として上記文献1に
記載された出力ドライバ回路がある。
の双方向出力ドライバ回路及びプリドライバ回路を示す
概略の回路図であり、図2と共通の要素には共通の符号
が付されている。この図3では、出力ドライバ回路20
Aの構成が図2中の出力ドライバ回路20と異なり、他
は図2と同様の構成である。出力ドライバ回路20Aで
は、図2中の出力ドライバ回路20のPMOS21と出
力端子OUT1との間にゲートGが電源電位Vddに接
続されたNMOS23が接続されている。又、NMOS
22と出力端子OUT1との間にゲートGが電源電位V
ddに接続されたNMOS24が接続されている。尚、
NMOS23は、出力ドライバ回路20Aの“H”のレ
ベルがTTLレベルになるようにするためにデプレッシ
ョン型のものを使用している。次に、図3の双方向出力
ドライバ回路の動作を説明する。この双方向出力ドライ
バ回路は、図2と同様の動作をするが、次の点が異なっ
ている。即ち、バスBLから高電源電位VDDが印加さ
れてもNMOS23により降圧され、PMOS21には
高電源電位VDDからNMOS23の閾値Vtを差し引
いた値(VDD−Vt)が印加され、高電源電位VDD
が印加されるのを防止している。同様に、バスBLから
高電源電位VDDが印加されてもNMOS24により降
圧され、NMOS22には高電源電位VDDからNMO
S24の閾値Vtを差し引いた値(VDD−Vt)が印
加され、高電源電位VDDが印加されるのを防止してい
る。前記従来技術の持っていた課題を解決するもう1つ
の手段として上記文献2及び文献3に記載された出力ド
ライバ回路がある。
た従来の他の双方向出力ドライバ回路及びプリドライバ
回路を示す概略の回路図であり、図3と共通の要素には
共通の符号が付されている。又、図5は、P型基板50
に形成された図4中の出力ドライバ回路20Bの断面図
である。これらの図を参照しつつ図4の構成を説明す
る。この図4では、出力ドライバ回路20Bの構成が図
3中の出力ドライバ回路20Aと異なり、他は図3と同
様の構成である。即ち、出力ドライバ回路20Bでは、
出力ドライバ回路20A中のNMOS23が除去され、
出力端子OUT1とPMOS21のゲートGとの間に、
ゲートGが電源電位Vddに接続されたPMOS25が
接続されている。PMOS25は、バスBLから出力端
子OUT1に高電源電位VDDが印加されたとき、オン
状態となってPMOS21のゲートGに高電源電位VD
Dを入力する素子である。又、プリドライバ回路10中
のNANDゲート11の出力側とPMOS21のゲート
Gとの間に、ゲートGが電源電位Vddに固定されたN
MOS26が接続されている。このNMOS26は、N
ANDゲート11の出力側に高電源電位VDDが印加さ
れるのを防止する素子である。更に、PMOS21のゲ
ートGに電源電位Vddのレベルの信号を送るために、
NMOS26と並列に接続され、ゲートGが出力端子O
UT1に接続されたPMOS27が設けられている。更
に、ゲートGが出力端子OUT1に接続され、ソースS
が電源電位Vddに接続されたPMOS28が、設けら
れている。PMOS28のドレインは、PMOS21、
PMOS25、及びPMOS27が共有するNウェル2
9に接続されている。
作を説明する。この双方向出力ドライバ回路は図2と同
様の動作をするが、次の点が異なっている。即ち、出力
ドライバ回路20Bは、信号S1が“H”、信号S2が
“L”のときディスイネーブル状態となり、この時、バ
スBLから出力端子OUT1に高電源電位VDDが印加
されると、PMOS25がオンするため,PMOS21
のゲートGに高電源電位VDDが入力される。このた
め、PMOS21はオフ状態となるので、電源電位Vd
dへのオン電流を防止する。又、このとき、NMOS2
6はプリドライバ回路10中のNANDゲート11の出
力側に高電源電位VDDが印加されるのを防止する。一
方、NANDゲート11から出力された“H”の信号S
1は、NMOS26を経てPMOS21のゲートGに入
力されるが、この信号S1は、電源電位VddとNMO
S26の閾値Vtとの差分(Vdd−Vt)のレベルま
でしか上がらない。ところが、NMOS26にはPMO
S27が並列に接続されているので、PMOS21のゲ
ートGには電源電位Vddのレベルの信号が送られる。
又、PMOS21、PMOS25、PMOS27、及び
PMOS28は共通のNウェル29上に形成されてお
り、出力端子OUT1に高電源電位VDDが入力される
と、PMOS25のPN接合を通じてNウェル29は高
電源電位VDD近くまで上昇するので、低電源電位Vd
dへの順方向電流の発生を防ぐことができる。又、この
時PMOS28はオフ状態であるが、出力端子OUT1
が“L”になるとPMOS28はオン状態になり、Nウ
ェル29を電源電位Vddのレベルに充電する。
出力ドライバ回路においては、次のような課題があっ
た。図3の出力ドライバ回路20Aでは、NMOS23
はデプレッション型である必要があるので、プロセス工
程の追加が必要であり、開発期間及び費用がかかる。更
に、NMOS23の閾値Vtを管理する必要がある。図
4の出力ドライバ回路20Bでは、プリドライバ回路1
0のNANDゲート11とPMOS21との間に挿入さ
れた伝送ゲートのNMOS26は、出力端子OUT1の
電圧レベルによりスイッチング動作を行う。例えば、プ
リドライバ回路10中のNANDゲート11から“H”
が出力されると、PMOS21のゲートGにはNMOS
26から伝送された(Vdd−Vt)の電圧レベルが入
力される。一方、NMOS22がオンして出力端子OU
T1が“L”となってNMOS26がオンする。そのた
め、Vddレベルの信号がPMOS21のゲートGに伝
達するまでに遅延を生じ、その間、PMOS21から出
力端子OUT1へリーク貫通電流が発生する。このPM
OS21のゲートGの電圧が(Vdd−Vt)からVd
dになるまでの遅延時間は、出力端子OUT1に接続さ
れた負荷が大きくなるにつれて長くなり、PMOS21
から多大のリーク貫通電流が流れる。本発明は、以上述
べた従来技術における低電源電位Vdd側の出力ドライ
バ回路のPMOSのドレインとサブストレート間とのP
N接合が順バイアスされて生じる順方向電流や、低電源
電位Vdd側の出力ドライバ回路のPMOSがオン状態
となって生じる低電源電位Vdd側へのオン電流及びゲ
ート酸化膜への過大な電圧応力によるゲート酸化膜の破
壊等を生じない出力ドライバ回路を提供するものであ
る。
に、請求項1、3、4に係る発明では、出力ドライバ回
路において、第1導電型の第1、第2、第5及び第7の
MOSトランジスタと、前記第1導電型とは逆極性の第
2導電型の第3、第4及び第6のMOSトランジスタと
を備えている。 前記第1のMOSトランジスタは、第1
の電源電位ノードに接続された第1−1の電極と、第1
−2の電極と、イネーブル時には第1と第2の論理レベ
ルに遷移し、ディスエーブル時には前記第1又は第2の
論理レベルに固定される第1の入力信号に基づき、前記
第1−1及び第1−2の電極間の導通状態を制御する第
1の制御電極とを、有している。前記第2のMOSトラ
ンジスタは、前記第1−2の電極に接続された第2−1
の電極と、出力端子に接続された第2−2の電極と、前
記第2−1及び第2−2の電極間の導通状態を制御する
第2の制御電極とを、有している。 前記第3のMOSト
ランジスタは、前記第1の電源電位よりも低い第2の電
源電位が与えられる第2の電源電位ノードに接続された
第3−1の電極と、第3−2の電極と、前記イネーブル
時には前記第1の入力信号と同一の論理レベルに遷移
し、前記ディスエーブル時には前記第1の入力信号とは
異なる前記第2又は第1の論理レベルに固定される第2
の入力信号に基づき、前記第3−1及び第3−2の電極
間の導通状態を制御する第3の制御電極とを、有してい
る。 前記第4のMOSトランジスタは、前記第3−2の
電極に接続された第4−1の電極と、前記出力端子に接
続された第4−2の電極と、前記第1の電源電位に基づ
いて前記第4−1及び第4−2の電極間の導通状態を制
御する第4の制御電極とを、有している。前記第5のM
OSトランジスタは、前記出力端子に接続された第5−
1の電極と、前記第2の制御電極に接続された第5−2
の電極と、前記第1の電源電位に基づいて前記第5−1
及び第5−2の電極間の導通状態を制御する第5の制御
電極とを有し、自己のウェルが前記第2のMOSトラン
ジスタのウェルと共通に接続されている。 前記第6のM
OSトランジスタは、前記第5−2の電極に接続された
第6−1 の電極と、前記第1の制御電極に接続された第
6−2の電極と、前記第1の電源電位に基づいて前記第
6−1及び第6−2の電極間の導通状態を制御する第6
の制御電極とを、有している。前記第7のMOSトラン
ジスタは、前記第2及び第5のMOSトランジスタのウ
ェルと共通に接続されている自己のウェルに接続された
第7−1の電極と、前記第1の電源電位ノードに接続さ
れた第7−2の電極と、前記出力端子の電位に基づいて
前記第7−1及び第7−2の電極間の導通状態を制御す
る第7の制御電極とを、有している。
ライバ回路において、請求項1に記載された第1、第
2、第3、第4、第5及び第7のMOSトランジスタ
と、第1導電型の第8のMOSトランジスタと、第2導
電型の第9、第10及び第11のMOSトランジスタと
を備えている。 前記第8のMOSトランジスタは、前記
第1の電源電位ノードに接続された第8−1の電極と、
第8−2の電極と、イネーブル時に活性化される第3の
入力信号に基づき、前記第8−1及び第8−2の電極間
の導通状態を制御する第8の制御電極とを、有してい
る。前記第9のMOSトランジスタは、前記第2の電源
電位ノードに接続された第9−1の電極と、第9−2の
電極と、前記第3の入力信号に基づいて前記第9−1及
び第9−2の電極間の導通状態を制御する第9の制御電
極とを、有している。 前記第10のMOSトランジスタ
は、前記第9−2の電極に接続された第10−1の電極
と、前記第2の制御電極に接続された第10−2の電極
と、前記第1の電源電位に基づいて前記第10−1及び
第10−2の電極間の導通状態を制御する第10の制御
電極とを、有している。前記第11のMOSトランジス
タは、前記第10−2の電極に接続された第11−1の
電極と、前記第8−2の電極に接続された第11−2の
電極と、前記第3の入力信号に基づいて前記第11−1
及び第11−2の電極間の導通状態を制御する第11の
制御電極とを、有している。
入力信号及び第2の入力信号に基づいて出力端子が高イ
ンピーダンス状態となったとき、他の出力ドライバ回路
から高電源電位が出力端子に印加されると、第5のMO
Sトランジスタがオン状態となり、高電源電位が第2の
MOSトランジスタの第2の制御電極に入力される。す
ると、第2のMOSトランジスタはオフ状態となるの
で、第1のMOSトランジスタに高電源電位が印加され
るのを防止する。又、第6のMOSトランジスタはオフ
状態となるので、第1のMOSトランジスタの第1の制
御電極には高電源電位が印加されず、第1の入力信号が
入力されたままの状態となる。この時、第5のMOSト
ランジスタの第5−1の電極とウェルの接合部の順方向
バイアスによって電流がウェルに流れる。そのため、ウ
ェルの電圧が、出力端子の電圧から、ウェル内に形成さ
れた寄生トランジスタにおけるエミッタとベースとの間
の電圧降下を差し引いた値まで上昇する。このウェルに
接続されている第7のMOSトランジスタは、この時オ
フ状態であるので、低電源電位への電流を遮断する。一
方、高電源電位は、第4のMOSトランジスタによって
降圧されるので、第3のMOSトランジスタのゲート酸
化膜破壊やホットキャリアによる性能劣化を防止する。
出力端子のレベルが高電源電位から低下するにつれてウ
ェルの電圧も低下し、低電源電位のレベルになると第7
のMOSトランジスタがオン状態になるので、ウェルに
低電源電位が供給される。請求項2、3、4に係る発明
によれば、第8のMOSトランジスタ及び第9のMOS
トランジスタの第8及び第9の制御電極には第3の入力
信号が入力され、第2のMOSトランジスタの第2の制
御電極には、第3の入力信号が反転された信号が入力さ
れる。そのため、出力ドライバ回路がイネーブル状態の
とき、第2のMOSトランジスタは常にオン状態とな
り、請求項1に係る発明と比較して第1の入力信号に対
する負荷が低減されるので、より高速の動作を行う。
尚、第10のMOSトランジスタは、第9のMOSトラ
ンジスタに高電源電位が印加されるのを防止し、第11
のMOSトランジスタは、第8のMOSトランジスタに
高電源電位が印加されるのを防止する。従って、前記課
題を解決できるのである。
及びプリドライバ回路の回路図であり、従来の図2と共
通の要素には共通の符号が付されている。この図1で
は、図2と同様のプリドライバ回路10に出力ドライバ
回路60が接続されている。更に、出力ドライバ回路6
0の出力側には、図示しない図2と同様のバスBL、出
力ドライバ回路40及びプリドライバ回路30が接続さ
れている。出力ドライバ回路60では、第1の電源電位
(例えば、3.3Vの電源電位Vdd)ノードに第1の
MOSトランジスタ(例えば、PMOS61)の第1−
1の電極(ソースS)が接続され、PMOS61の第1
−2の電極1−2(ドレインD)が第2のMOSトラン
ジスタ(例えば、PMOS62)の第2−1の電極(ソ
ース)に接続されている。PMOS62の第2−2の電
極(ドレインD)は出力端子OUT1に接続されてい
る。一方、第2の電源電位ノード(例えば、グランド)
に第3のMOSトランジスタ(例えば、NMOS63)
の第3−1の電極(ソースS)が接続され、NMOS6
3の第3−2の電極(ドレインD)が第4のMOSトラ
ンジスタ(例えば、NMOS64)の第4−1の電極
(ソースS)に接続されている。更に、NMOS64の
第4−2の電極(ドレインD)が出力端子OUT1に接
続されている。NMOS64の第4の制御電極(ゲート
G)は、電源電位Vddノードに接続されている。PM
OS61の第1の制御電極(ゲートG)には、プリドラ
イバ回路10中のNANDゲート11の出力側が接続さ
れ、NMOS63の第3の制御電極(ゲートG)には、
NORゲート12の出力側が接続されている。尚、PM
OS61は、NANDゲート11の出力信号S1により
オン/オフ動作するトランジスタであり、NMOS63
は、NORゲート12の出力信号S2によりPMOS6
1に対して相補的にオン/オフ動作するトランジスタで
ある。
ートG)と出力端子OUT1との間に、第5の制御電極
(ゲートG)が電源電位Vddノードに接続された第5
のMOSトランジスタ(例えば、PMOS65)が接続
されている。更に、PMOS62のゲートGとPMOS
61のゲートGとの間に、第6の制御電極(ゲートG)
が電源電位Vddノードに接続された第6のMOSトラ
ンジスタ(例えば、NMOS66)が接続されている。
更に、電源電位Vddノードに第7−2の電極(ドレイ
ンD)が接続され、第7の制御電極(ゲートG)が出力
端子OUT1に接続された第7のMOSトランジスタ
(例えば、PMOS67)のサブストレートは、PMO
S62及びPMOS65と共通のNウェル68によって
形成され、PMOS67の第7−1の電極(ソースS)
はNウェル68に接続されている。又、PMOS61の
ソースSは、Nウェル69に接続されている。図6は、
図1中の出力ドライバ回路60の断面図である。P型基
板70には、図1中のPMOS61、PMOS62、P
MOS65、及びPMOS67が形成されている。次
に、図1の出力ドライバ回路の動作(1)〜(3)を説
明する。
vi1が“L”のとき 図2と同様に、信号S1及び信号S2が“H”になる。
そのため、PMOS61はオフ状態、NMOS63はオ
ン状態となる。又、“H”の信号S1は、NMOS66
を介してPMOS62のゲートGに入力される。この
時、PMOS65はオフ状態であり、出力端子OUT1
には“L”の出力信号が得られる。 (2) イネーブル信号en1が“H”、かつ入力信号
vi1が“H”のとき 図2と同様に、信号S1及び信号S2が“L”になる。
そのため、PMOS61はオン状態、NMOS63はオ
フ状態となる。又、“L”の信号S1は、NMOS66
を介してPMOS62のゲートGに入力され、PMOS
62はオン状態となる。この時、PMOS65はオフ状
態であり、出力端子OUT1には“H”の出力信号が得
られる。 (3) イネーブル信号en1が“L”のとき 図2と同様に、信号S1が“H”になり、信号S2が
“L”になる。そのため、PMOS61及びNMOS6
3は共にオフ状態となる。又、“H”の信号S1は、N
MOS66を介してPMOS62のゲートGに入力され
る。この時、PMOS65はオフ状態であり、出力端子
OUT1は高インピーダンス状態となる。このようにイ
ネーブル信号en1が“L”のとき、出力ドライバ回路
60は高インピーダンス状態となるが、この時、例え
ば、5Vの高電源電位VDDが図示しないバスBLを通
じて出力端子OUT1に印加されると、PMOS65が
オン状態となり、高電源電位VDDがPMOS62のゲ
ートGに入力される。すると、PMOS62はオフ状態
となるので、PMOS61のドレインDに高電源電位V
DDが印加されるのを防止する。又、NMOS66はオ
フ状態となるので、PMOS61のゲートGには高電源
電位VDDが印加されず、“H”のS1が入力されたま
まの状態となる。
ウェル68の接合部の順方向バイアスにより電流がNウ
ェル68中に流れる。そのため、Nウェル68の電圧
が、出力端子OUT1の電圧からNウェル68内に形成
された寄生pnpトランジスタにおけるエミッタとベー
スとの間の電圧降下を差し引いた値まで上昇する。この
Nウェル68に接続されているPMOS67は、この時
オフ状態であるので、低電源電位Vddへの電流を遮断
する。又、高電源電位VDDは、NMOS64によって
(VDD−Vt)近い値まで降圧されるので、NMOS
63のゲート酸化膜破壊やホットキャリアによる性能劣
化を防止する。出力端子OUT1のレベルが高電源電位
VDDから低下するにつれてNウェル68の電圧も低下
し、低電源電位VddのレベルになるとPMOS67が
オン状態になるので、Nウェル68に電源電位Vddが
供給される。以上のように、この第1の実施例では、以
下の利点がある。
ンス状態のとき、バスBLを介して他の出力ドライバ回
路から高電源電位VDDが印加されても、低電源電位V
ddへの電流が流れない。 (b) 低電源電位側のPMOS61及びグランド側の
NMOS63に高電源電位VDDが印加されないように
したので、ゲート酸化膜破壊やホットキャリアによる性
能劣化等の信頼性の問題もなく、しかもプロセス工程の
変更も伴わずに出力ドライバ回路を実現できる。 (c) PMOS61及びNMOS63に直接高電源電
位をかけないようにしてあるので、プリドライバ回路1
0とPMOS61及びNMOS63との間に特別な手段
を設けることなく、信号S1,S2のフル振幅によって
PMOS61及びNMOS63のスイッチング動作を迅
速に行うことができる。従って、3.3V電源の回路で
ありながら5V電源のシステムに直接接続できる。
の回路図であり、図1中の要素と共通の要素には共通の
符号が付されている。この図7では、図1と同様のプリ
ドライバ回路10に出力ドライバ回路60Aが接続され
ている。出力ドライバ回路60Aでは、図1中の出力ド
ライバ回路60中のNMOS66が除去されている。更
に、第8−1の電極(ソースS)が電源電位Vddノー
ドに接続され、第8の制御電極(ゲートG)がイネーブ
ル信号入力端子En1に接続された第8のMOSトラン
ジスタ(例えば、PMOS71)と、第9−1の電極
(ソースS)がグランドに接続され、第9の制御電極
(ゲートG)がイネーブル信号入力端子En1に接続さ
れた第9のMOSトランジスタ(例えば、NMOS7
2)とを、備えている。又、第10−1の電極(ソース
S)がNMOS72の第9−2の電極(ドレインD)に
接続され、第10−2の電極(ドレインD)がPMOS
62の第2の制御電極(ゲートG)に接続され、第10
の制御電極(ゲートG)が電源電位Vddノードに接続
された第10のMOSトランジスタ(例えば、NMOS
73)と、第11−1の電極(ソースS)がPMOS6
2のゲートGに接続され、第11−2の電極(ドレイン
D)がPMOS71の第8−2の電極(ドレインD)に
接続され、第11の制御電極(ゲートG)が入力端子E
n1に接続された第11のMOSトランジスタ(例え
ば、NMOS74)とが、設けられている。
明する。この出力ドライバ回路60Aは、図1中の出力
ドライバ回路60と同様の動作をするが、次の点が異な
っている。即ち、PMOS71とNMOS72,74と
の各ゲートGにはイネーブル信号en1が入力され、P
MOS62のゲートGには、イネーブル信号en1が反
転された信号が入力される。そのため、出力ドライバ回
路60Aがイネーブル状態のとき、PMOS62は常に
オン状態となり、第1の実施例と比較してNANDゲー
ト11に対する負荷が低減されるので、より高速の動作
を行う。尚、NMOS73は、NMOS72に高電源電
位VDDが印加されるのを防止し、NMOS74は、P
MOS71に高電源電位VDDが印加されるのを防止す
る。以上のように、この第2の実施例では、出力ドライ
バ回路60Aがイネーブル状態のとき、PMOS62は
常にオン状態となり、第1の実施例と比較してNAND
ゲート11に対する負荷が低減できるので、より高速の
出力ドライバ回路が実現できる。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 (1) 上記各実施例において、第1の電源電位と第2
の電源電位との極性を変えることにより、PMOSの代
わりにNMOS、NMOSの代わりにPMOSを使用し
てもよい。 (2) 上記各実施例において、各MOSトランジスタ
をバイポーラトランジスタ等の素子で構成してもよい。 (3) 上記各実施例において、バスBLを共有する他
の出力ドライバ回路を増設してもよい。
3、4に係る発明によれば、低電源電位側の出力ドライ
バ回路の出力端子が高インピーダンス状態のとき、この
出力端子に高電源電位側の出力ドライバ回路から高電源
電位が印加されても、低電源電位への電流が流れない。
更に、第1のMOSトランジスタ及び第3のMOSトラ
ンジスタに高電源電位が印加されないようにしたので、
プリドライバ回路との間に特別な手段を設けることな
く、第1、第2の入力信号のフル振幅によって第1及び
第3のMOSトランジスタのスイッチング動作を迅速に
行うことができる。その上、ゲート酸化膜破壊やホット
キャリアによる性能劣化等の信頼性の問題もなく、しか
もプロセス工程の変更も伴わずに低電源電位の回路であ
りながら高電源電位のシステムに直接接続できる出力ド
ライバ回路を実現できる。請求項2、3、4に係る発明
によれば、請求項1、3、4に係る発明とほぼ同様の効
果が得られる他に、出力ドライバ回路がイネーブル状態
のとき、第2のMOSトランジスタは常にオン状態とな
り、請求項1に係る発明と比較して第1の入力信号に対
する負荷が低減できるので、より高速の出力ドライバ回
路が実現できる。
及びプリドライバ回路の回路図である。
バ回路を示す回路図である。
ライバ回路を示す回路図である。
ライバ回路を示す回路図である。
及びプリドライバ回路の回路図である。
OSトランジスタ) 62 PMOS(第2のM
OSトランジスタ) 63 NMOS(第3のM
OSトランジスタ) 64 NMOS(第4のM
OSトランジスタ) 65 PMOS(第5のM
OSトランジスタ) 66 NMOS(第6のM
OSトランジスタ) 67 PMOS(第7のM
OSトランジスタ) 71 PMOS(第8のM
OSトランジスタ) 72 NMOS(第9のM
OSトランジスタ) 73 NMOS(第10の
MOSトランジスタ) 74 NMOS(第11の
MOSトランジスタ)
Claims (4)
- 【請求項1】 第1の電源電位が与えられる第1の電源
電位ノードに接続された第1−1の電極と、第1−2の
電極と、イネーブル時には第1と第2の論理レベルに遷
移し、ディスエーブル時には前記第1又は第2の論理レ
ベルに固定される第1の入力信号に基づき、前記第1−
1及び第1−2の電極間の導通状態を制御する第1の制
御電極とを、有する第1導電型の第1のMOSトランジ
スタと、 前記第1−2の電極に接続された第2−1の電極と、出
力端子に接続された第2−2の電極と、前記第2−1及
び第2−2の電極間の導通状態を制御する第2の制御電
極とを、有する前記第1導電型の第2のMOSトランジ
スタと、 前記第1の電源電位よりも低い第2の電源電位が与えら
れる第2の電源電位ノードに接続された第3−1の電極
と、第3−2の電極と、前記イネーブル時には前記第1
の入力信号と同一の論理レベルに遷移し、前記ディスエ
ーブル時には前記第1の入力信号とは異なる前記第2又
は第1の論理レベルに固定される第2の入力信号に基づ
き、前記第3−1及び第3−2の電極間の導通状態を制
御する第3の制御電極とを、有する前記第1導電型とは
逆極性の第2導電型の第3のMOSトランジスタと、 前記第3−2の電極に接続された第4−1の電極と、前
記出力端子に接続された第4−2の電極と、前記第1の
電源電位に基づいて前記第4−1及び第4−2の電極間
の導通状態を制御する第4の制御電極とを、有する前記
第2導電型の第4のMOSトランジスタと、 前記出力端子に接続された第5−1の電極と、前記第2
の制御電極に接続された第5−2の電極と、前記第1の
電源電位に基づいて前記第5−1及び第5−2の電極間
の導通状態を制御する第5の制御電極とを有し、自己の
ウェルが前記第2のMOSトランジスタのウェルと共通
に接続されている前記第1導電型の第5のMOSトラン
ジスタと、 前記第5−2の電極に接続された第6−1の電極と、前
記第1の制御電極に接続された第6−2の電極と、前記
第1の電源電位に基づいて前記第6−1及び第6−2の
電極間の導通状態を制御する第6の制御電極とを、有す
る前記第2導電 型の第6のMOSトランジスタと、 前記第2及び第5のMOSトランジスタのウェルと共通
に接続されている自己のウェルに接続された第7−1の
電極と、前記第1の電源電位ノードに接続された第7−
2の電極と、前記出力端子の電位に基づいて前記第7−
1及び第7−2の電極間の導通状態を制御する第7の制
御電極とを、有する前記第1導電型の第7のMOSトラ
ンジスタとを、 備えたことを特徴とする出力ドライバ回路。 - 【請求項2】 請求項1に記載された第1、第2、第
3、第4、第5及び第7のMOSトランジスタと、 前記第1の電源電位ノードに接続された第8−1の電極
と、第8−2の電極と、イネーブル時に活性化される第
3の入力信号に基づき、前記第8−1及び第8−2の電
極間の導通状態を制御する第8の制御電極とを、有する
前記第1導電型の第8のMOSトランジスタと、 前記第2の電源電位ノードに接続された第9−1の電極
と、第9−2の電極と、前記第3の入力信号に基づいて
前記第9−1及び第9−2の電極間の導通状態を制御す
る第9の制御電極とを、有する前記第2導電型の第9の
MOSトランジスタと、 前記第9−2の電極に接続された第10−1の電極と、
前記第2の制御電極に接続された第10−2の電極と、
前記第1の電源電位に基づいて前記第10−1及び10
−2の電極間の導通状態を制御する第10の制御電極と
を、有する前記第2導電型の第10のMOSトランジス
タと、 前記第10−2の電極に接続された第11−1の電極
と、前記第8−2の電極に接続された第11−2の電極
と、前記第3の入力信号に基づいて前記第11−1及び
第11−2の電極間の導通状態を制御する第11の制御
電極とを、有する前記第2導電型の第11のMOSトラ
ンジスタとを、 備えたことを特徴とする出力ドライバ回路。 - 【請求項3】 前記第1導電型のMOSトランジスタ
は、Pチャネル型MOSトランジスタであり、前記第2
導電型のMOSトランジスタは、Nチャネル型MOSト
ランジスタであることを特徴とする請求項1又は2記載
の出力ドライバ 回路。 - 【請求項4】 前記第1の電源電位は、前記ディスエー
ブル時に前記出力端子に与えられる高電源電位よりも低
い低電源電位であり、前記第2の電源電位は、グランド
電位であることを特徴とする請求項1又は2記載の出力
ドライバ回路。
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---|---|---|---|
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JPH08265131A JPH08265131A (ja) | 1996-10-11 |
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JP06820595A Expired - Fee Related JP3366484B2 (ja) | 1995-03-27 | 1995-03-27 | 出力ドライバ回路 |
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1995
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