JP2993413B2 - Semiconductor integrated circuit device - Google Patents
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Description
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、ＣＭＯＳＩＣにおけるラッチアップ防
止の技術に関るものである。The present invention relates to a semiconductor integrated circuit device, and more particularly to a technology for preventing latch-up in a CMOS IC.
【０００２】[0002]
【従来の技術】一般にＣＭＯＳＩＣは、例えば携帯端末
用のような、低消費電力化が重要とされるＩＣに多用さ
れている。図４は、携帯端末機器のコントローラ部に使
用されるＣＭＯＳＩＣの、一例のブロック図である。図
４を参照して、このＣＭＯＳＩＣには、ＣＰＵ２，ＲＡ
Ｍ３およびＡ／Ｄコンバータ４が含まれている。尚、通
常、上記の回路の他に、例えばパラレルインタフェース
のような周辺回路も搭載されているが、図４には図示省
略されている。ここで、各回路は双方向データバス７で
接続され、回路間で相互にデータがやり取りされる。Ａ
／Ｄコンバータ４では、出力データバス９が双方向デー
タバス７に接続されている。2. Description of the Related Art Generally, CMOS ICs are frequently used for ICs for which low power consumption is important, such as for portable terminals. FIG. 4 is a block diagram of an example of a CMOS IC used for a controller of a portable terminal device. Referring to FIG. 4, this CMOSIC includes CPU2, RA
M3 and A / D converter 4 are included. Usually, peripheral circuits such as a parallel interface are mounted in addition to the above circuits, but are not shown in FIG. Here, each circuit is connected by a bidirectional data bus 7, and data is exchanged between the circuits. A
In the / D converter 4, the output data bus 9 is connected to the bidirectional data bus 7.
【０００３】ところで、Ａ／Ｄコンバータ４はアナログ
回路を含んでおり、この回路に各種のバイアス電流が流
れることから他の回路ブロックよりも消費電力が大き
く、ＩＣ全体としての低消費電力化を妨げる一因となっ
ている。そこで、Ａ／Ｄコンバータ４を間欠的にしか使
用しない場合に、その不使用の期間にはＡ／Ｄコンバー
タへの電力供給を外部のスイッチ１０で遮断することに
よって消費電力を低減する技術が提唱されている。そし
てそのために、図４に示すＣＭＯＳＩＣにおいては、Ａ
／Ｄコンバータ４用の第２電源ライン６を他の回路用の
第１電源ライン５とは別にして、独立した電源端子３３
を設けている。The A / D converter 4 includes an analog circuit, and since various bias currents flow through this circuit, the power consumption is larger than that of other circuit blocks, which hinders a reduction in power consumption of the entire IC. It has contributed. Therefore, when the A / D converter 4 is used only intermittently, a technique for reducing power consumption by shutting off the power supply to the A / D converter by the external switch 10 during the non-use period is proposed. Have been. Therefore, in the CMOS IC shown in FIG.
The second power supply line 6 for the A / D converter 4 is separated from the first power supply line 5 for other circuits, and an independent power supply terminal 33 is provided.
Is provided.
【０００４】[0004]
【発明が解決しようとする課題】上述した従来のＣＭＯ
ＳＩＣにおいて、低消費電力化のためにＡ／Ｄコンバー
タ４に電力を供給する第２電源ライン６を接・断するに
際して、ＣＰＵ２又はＲＡＭ３によって双方向データバ
ス７上にハイレベルの信号（このハイレベル電圧は、第
１電源ライン５の電圧に相当する）が出力されていると
きにＡ／Ｄコンバータ４の電源電圧が立ち上ると、ラッ
チアップが生じることがある。以下に、その説明を行
う。SUMMARY OF THE INVENTION The above-mentioned conventional CMO
In the SIC, when connecting / disconnecting the second power supply line 6 for supplying power to the A / D converter 4 to reduce power consumption, a high-level signal (this high-level signal) is output from the CPU 2 or the RAM 3 onto the bidirectional data bus 7. If the power supply voltage of the A / D converter 4 rises while the level voltage is being output (corresponding to the voltage of the first power supply line 5), latch-up may occur. The description is given below.
【０００５】図５は、上記のラッチアップ現象を説明す
るための、ＣＭＯＳＩＣの模式的断面図である。ｐ型基
板上に形成されたＣＭＯＳトランジスタの断面および電
気的接続を模式的に示す。図５を参照して、第２電源ラ
イン６は、ｐチャネル型ＭＯＳ型電界効果トランジスタ
（以後、ｐＭＯＳトランジスタと記す）１４のソース領
域２７に接続されている。双方向データバス７は、ｐＭ
ＯＳトランジスタ１４のドレイン領域２８とｎチャネル
型ＭＯＳ型電界効果トランジスタ（以後、ｎＭＯＳトラ
ンジスタと記す）１５のドレイン領域３２に接続されて
いる。ｎＭＯＳトランジスタ１５のソース領域３１は接
地されている。FIG. 5 is a schematic cross-sectional view of a CMOS IC for explaining the above-mentioned latch-up phenomenon. 1 schematically illustrates a cross section and electrical connections of a CMOS transistor formed on a p-type substrate. Referring to FIG. 5, the second power supply line 6 is connected to a source region 27 of a p-channel MOS field effect transistor (hereinafter, referred to as a pMOS transistor). The bidirectional data bus 7 has pM
The drain region 28 of the OS transistor 14 is connected to the drain region 32 of an n-channel MOS field effect transistor (hereinafter, referred to as an nMOS transistor) 15. The source region 31 of the nMOS transistor 15 is grounded.
【０００６】このように接続されたＣＭＯＳＩＣにおい
て、双方向データバス７にハイレベル電圧（＝第１電源
電圧ＶDD1 ）のみが印加されており、第２電源ライン６
ではスイッチ１０がオフ状態にあって、ｐＭＯＳトラン
ジスタ１４には未だ第２電源電圧が印加されていない状
態を考える。ｐＭＯＳトランジスタ１４のソース領域２
７，ｎウェル層２９，ｐ型基板３０及びｎＭＯＳトラン
ジスタ１５のソース領域３１によって、ｐｎｐｎサイリ
スタが形成されている。In the CMOS IC thus connected, only the high-level voltage (= first power supply voltage V DD1 ) is applied to the bidirectional data bus 7 and the second power supply line 6
Now, let us consider a state where the switch 10 is in the off state and the second power supply voltage is not yet applied to the pMOS transistor 14. Source region 2 of pMOS transistor 14
7, a pnpn thyristor is formed by the n-well layer 29, the p-type substrate 30, and the source region 31 of the nMOS transistor 15.
【０００７】この状態で、第２電源ライン６の電圧が立
ち上る。このとき、第２電源電圧をＶDD2 としてＶDD2
＜ＶDD1 −ＶF の領域では、上記のｐｎｐｎサイリスタ
が駆動されて第２電源ライン６から接地に向って電流が
流れ、ラッチアップ現象が起る。尚、上式のうちＶ
F は、ダイオードの順方向電圧である。In this state, the voltage of the second power supply line 6 rises. At this time, the second power supply voltage is set to V DD2 and V DD2
In the region of <V DD1 −V F , the above-mentioned pnpn thyristor is driven and a current flows from the second power supply line 6 to the ground, and a latch-up phenomenon occurs. In the above equation, V
F is the forward voltage of the diode.
【０００８】上述のラッチアップ現象を避けるために
は、双方向データバス７上の電圧を接地レベルに落して
から第２電源ライン６の電圧を立ち上る必要がある。し
かし、この対策では、第２電源電圧を立ち上る際にＣＰ
Ｕ２やＲＡＭ３の使用に制限が加わることになってしま
う。In order to avoid the above-described latch-up phenomenon, it is necessary to lower the voltage on the bidirectional data bus 7 to the ground level before raising the voltage of the second power supply line 6. However, in this measure, when the second power supply voltage rises, CP
This limits the use of U2 and RAM3.
【０００９】従って、本発明は、双方向データバスとイ
ンタフェースを持つ回路の電源ラインを、ラッチアップ
を起すことなく自在に接・断できるようにして、ＣＭＯ
ＳＩＣの消費電力を低減できるようにすることを目的と
するものである。Accordingly, the present invention provides a CMO capable of freely connecting and disconnecting a power supply line of a circuit having an interface with a bidirectional data bus without causing latch-up.
It is an object of the present invention to reduce power consumption of the SIC.
【００１０】本発明の半導体集積回路は、同一チップ上
に第１の電源線と第２の電源線とを備え、前記第１の電
源線から電力を供給される第１の回路と前記第２の電源
線から電力を供給される第２の回路とが双方向データバ
スで接続される構成の半導体集積回路装置において、前
記第１の電源線の電圧と前記第２の電源線の電圧との差
異がｐｎ接合ダイオードの順方向電圧以上であるか否か
を検知して、その検知結果を二値の信号に変換する検知
手段と、前記第２の回路と前記双方向データバスとの間
のデータバス中に設けられて、前記検知手段からの信号
に応じて、前記データバスを接続し又は切断するトラン
スファゲートとを設けたことを特徴としている。[0010] The semiconductor integrated circuit of the present invention is on the same chip
A first power supply line and a second power supply line;
A first circuit supplied with power from a source line and the second power supply
A bidirectional data bus is connected to a second circuit supplied with power from the line.
In a semiconductor integrated circuit device configured to be connected by
The difference between the voltage of the first power supply line and the voltage of the second power supply line
Whether the difference is greater than or equal to the forward voltage of the pn junction diode
Detection that detects a signal and converts the detection result into a binary signal
Means, between the second circuit and the bidirectional data bus
A signal from the detection means
According to the connection or disconnection of the data bus.
It is characterized by having a sphagate .
【００１１】上記の信号授受遮断手段は、前記第１の電
源線の電圧と前記第２の電源線の電圧との差異がｐｎ接
合ダイオードの順方向電圧以上であるか否かを検知し
て、その検知結果を二値の信号に変換する検知手段と、
前記第２の回路と前記双方向データバスとの間のデータ
バス中に設けられて、前記検知手段からの信号に応じ
て、前記データバスを接続し又は切断するトランスファ
ゲートとを含んでなる。The signal transmission / reception interrupting means detects whether or not the difference between the voltage of the first power supply line and the voltage of the second power supply line is equal to or greater than the forward voltage of the pn junction diode. Detecting means for converting the detection result into a binary signal;
A transfer gate provided in a data bus between the second circuit and the bidirectional data bus, for connecting or disconnecting the data bus in accordance with a signal from the detection means.
【００１２】前記検知手段はこれを、アノード電極が前
記第１の電源線に接続されカソード電極が電流源を介し
て基準電位点に接続されたｐｎ接合ダイオードと、その
ｐｎ接合ダイオードのカソード電極の電圧と前記第２の
電源線の電圧とを比較する電圧比較器とで構成し、又、
前記トランスファゲートはこれを、ｐチャネル型ＭＯＳ
型電界効果トランジスタとｎチャネル型ＭＯＳ型電界効
果トランジスタの並列接続回路で構成することができ
る。そして、前記トランスファゲートを構成する二つの
ＭＯＳ型電界効果トランジスタのゲート電極に、前記電
圧比較器からの出力信号を互いに逆位相になるように、
入力する。The detecting means includes a pn junction diode having an anode electrode connected to the first power supply line and a cathode electrode connected to a reference potential point via a current source, and a cathode electrode of the pn junction diode. A voltage comparator for comparing a voltage with the voltage of the second power supply line;
The transfer gate is a p-channel MOS
And an n-channel MOS field-effect transistor in parallel connection. Then, the output signals from the voltage comparator are connected to the gate electrodes of the two MOS type field effect transistors constituting the transfer gate in opposite phases to each other.
input.
【００１３】[0013]
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して説明する。図１は、本発明の一実施
の形態によるＣＭＯＳＩＣのブロック図である。図１を
参照して、本実施の形態のＣＭＯＳＩＣは、ＣＰＵ２，
ＲＡＭ３，Ａ／Ｄコンバータ４の各回路に加えて、分離
回路１１を備えている。Ａ／Ｄコンバータ４以外の回路
は第１電源ライン５から電力を供給され、双方向データ
バス７に直接接続されており、相互にデータがやり取り
される。Ａ／Ｄコンバータ４は第２電源ライン６から電
力を供給され、分離回路１１を介して双方向データバス
７に接続されている。Next, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram of a CMOS IC according to an embodiment of the present invention. Referring to FIG. 1, a CMOS IC according to the present embodiment
A separation circuit 11 is provided in addition to the circuits of the RAM 3 and the A / D converter 4. Circuits other than the A / D converter 4 are supplied with power from the first power supply line 5, are directly connected to the bidirectional data bus 7, and exchange data with each other. The A / D converter 4 is supplied with power from the second power supply line 6, and is connected to the bidirectional data bus 7 via the separation circuit 11.
【００１４】ここで、本実施の形態において、Ａ／Ｄコ
ンバータ４に電力を供給するための第２電源ライン６
は、他の回路用の第１電源ライン５とは別にされてお
り、独立した電源端子３３を持つ。尚、分離回路１１に
も第２電源ライン６が接続されているが、これは第２電
源ライン６の電圧を監視するためであり、分離回路１１
への電力は第１電源ライン５から供給されている。Here, in the present embodiment, the second power supply line 6 for supplying power to the A / D converter 4
Are separated from the first power supply line 5 for other circuits and have independent power supply terminals 33. Note that the second power supply line 6 is also connected to the separation circuit 11 for monitoring the voltage of the second power supply line 6.
Is supplied from the first power supply line 5.
【００１５】図１において、消費電流低減のためにＡ／
Ｄコンバータ４を使用しない期間に外部スイッチ１０に
より第２電源ライン６を切断すると、分離回路１１が第
２電源ライン６の電圧低下を検知する。そして、ＶDD2
＜ＶDD1 −ＶF の領域では、Ａ／Ｄコンバータ４の出力
データバス９を双方向データバス７から分離する。次い
で第２電源ライン６が接続されたときも、ＶDD2 ＜Ｖ
DD1 −ＶF の間はＡ／Ｄコンバータ４の出力データバス
９は分離されている。従って、たとえ双方向データバス
７上にハイレベルの電圧が印加されていたとしても、ラ
ッチアップ現象が生じることはない。このように、本実
施の形態においては、ＣＰＵ２，ＲＡＭ３の使用に何ら
制限を加えることなしに、第２電源ライン６を接・断で
きる。In FIG. 1, A /
When the second power supply line 6 is disconnected by the external switch 10 during a period when the D converter 4 is not used, the separation circuit 11 detects a voltage drop of the second power supply line 6. And V DD2
In the region of <V DD1 −V F , the output data bus 9 of the A / D converter 4 is separated from the bidirectional data bus 7. Next, when the second power supply line 6 is connected, V DD2 <V
Between DD1 -V F output data bus 9 of the A / D converter 4 are separated. Therefore, even if a high-level voltage is applied to the bidirectional data bus 7, the latch-up phenomenon does not occur. Thus, in the present embodiment, the second power supply line 6 can be connected / disconnected without any restriction on the use of the CPU 2 and the RAM 3.
【００１６】図２は、図１に示したブロック図中の分離
回路１１およびＡ／Ｄコンバータ４の出力部の、トラン
ジスタレベルの回路図である。図２を参照して、Ａ／Ｄ
コンバータ４は、トライステートバッファの出力段１６
を備えている。この出力段１６は、ｐＭＯＳトランジス
タ１４とｎＭＯＳトランジスタ１５とで構成されてお
り、第２電源ライン６に接続されている。FIG. 2 is a circuit diagram at the transistor level of the output section of the separation circuit 11 and the A / D converter 4 in the block diagram shown in FIG. Referring to FIG. 2, A / D
The converter 4 is connected to the output stage 16 of the tristate buffer.
It has. This output stage 16 includes a pMOS transistor 14 and an nMOS transistor 15 and is connected to the second power supply line 6.
【００１７】分離回路１１は、トランスファゲート１７
と、電圧比較器２０とから構成されている。トランスフ
ァゲート１７は、ｐＭＯＳトランジスタ１８とｎＭＯＳ
トランジスタ１９との並列接続回路からなる。Ａ／Ｄコ
ンバータ４の出力段１６から双方向データバス７に至る
出力データバス９Ａ，９Ｂ中に挿入され、比較器２０の
出力信号によってオン・オフを制御されて、出力データ
バス９Ａ，９Ｂを双方向データバス７に接続し又はこれ
から切り離す。電圧比較器２０では、第１電源ライン５
と接地点との間にｐｎ接合ダイオード２１と電流源２２
とをこの順に直列に接続することにより、ダイオード２
１のカソード電極にＶDD1 −ＶF の電圧を生成し、この
電圧を比較器２０の反転入力端子に加えている。一方、
比較器２０の非反転入力端子には第２電源ライン６の電
圧を入力している。このようにすることにより、ＶDD2
＞ＶDD1 −ＶF の領域ではトランスファゲート１７がオ
ン状態となり、Ａ／Ｄコンバータ４の出力データバス９
Ａ，９Ｂは双方向データバス７に接続される。一方、Ｖ
DD2 ＜ＶDD1 −ＶF の領域では、トランスファゲート１
７はオフ状態となる。これにより、Ａ／Ｄコンバータ４
の出力データバス９Ａ，９Ｂは、双方向データバス７か
ら分離される。従って、たとえ双方向データバス７上に
ハイレベルの電圧が存在していたとしても、ラッチアッ
プを起すことはない。The separation circuit 11 includes a transfer gate 17
And a voltage comparator 20. The transfer gate 17 includes a pMOS transistor 18 and an nMOS
It comprises a parallel connection circuit with the transistor 19. The output data buses 9A and 9B are inserted into output data buses 9A and 9B extending from the output stage 16 of the A / D converter 4 to the bidirectional data bus 7, and are controlled on and off by the output signal of the comparator 20 to switch the output data buses 9A and 9B. Connect to or disconnect from bidirectional data bus 7. In the voltage comparator 20, the first power supply line 5
Pn junction diode 21 and current source 22 between
Are connected in series in this order, so that the diode 2
A voltage of V DD1 −V F is generated at one cathode electrode, and this voltage is applied to the inverting input terminal of the comparator 20. on the other hand,
The voltage of the second power supply line 6 is input to the non-inverting input terminal of the comparator 20. By doing so, V DD2
> V DD1 -V F , the transfer gate 17 is turned on, and the output data bus 9 of the A / D converter 4
A and 9B are connected to the bidirectional data bus 7. On the other hand, V
In the region of DD2 <V DD1 −V F , transfer gate 1
7 is turned off. Thereby, the A / D converter 4
Output data buses 9A and 9B are separated from the bidirectional data bus 7. Therefore, even if a high-level voltage exists on the bidirectional data bus 7, latch-up does not occur.
【００１８】図３は、本発明の他の実施の形態におけ
る、Ａ／Ｄコンバータ２４及び分離回路１１の部分の回
路図である。図３を参照して、本実施の形態のＡ／Ｄコ
ンバータ２４は、トライステートバッファ出力段１６と
入力バッファ２６とを備えており、双方向データバス９
Ａ，９Ｂにより双方向データバス７とデータをやり取り
する。このような構成においても、分離回路１１が第１
の実施の形態におけると同様に作用するので、ラッチア
ップを起すことなく第２電源ライン６を接・断できる。FIG. 3 is a circuit diagram of the A / D converter 24 and the separation circuit 11 according to another embodiment of the present invention. Referring to FIG. 3, A / D converter 24 of the present embodiment includes a tri-state buffer output stage 16 and an input buffer 26,
A and 9B exchange data with the bidirectional data bus 7. Even in such a configuration, the separation circuit 11
The second power supply line 6 can be connected / disconnected without causing latch-up.
【００１９】尚、これまでの実施の形態では、Ａ／Ｄコ
ンバータを用いた例について説明したが、本発明はこれ
に限られるものではない。使用しない期間に電源ライン
を切断する構成の他の回路を搭載するＣＭＯＳＩＣにお
いても、実施の形態におけると同様の効果を得ることが
できる。In the above embodiments, an example using an A / D converter has been described, but the present invention is not limited to this. The same effect as in the embodiment can be obtained also in a CMOS IC in which another circuit configured to disconnect the power supply line during a period not used is mounted.
【００２０】[0020]
【発明の効果】以上説明したように、本発明は、同一チ
ップ上に第１の電源線と第２の電源線とを備え、第１の
電源線から電力を供給される第１の回路と第２の電源線
から電力を供給される第２の回路とが双方向データバス
で接続される構成の半導体集積回路装置に対し、第２の
回路と双方向データバスとの間のデータバス中に、第２
の電源線の電圧の低下を検出して第２の回路と双方向デ
ータバスとの間の信号の授受を遮断する手段を設けてい
る。これにより本発明によれば、ラッチアップを起すこ
となく、第２の電源ラインを自在に接・断し、消費電力
を低減できる。As described above, according to the present invention, the first power supply line and the second power supply line are provided on the same chip, and the first circuit supplied with power from the first power supply line has For a semiconductor integrated circuit device having a configuration in which a second circuit to which power is supplied from a second power supply line is connected by a bidirectional data bus, a data bus between the second circuit and the bidirectional data bus is provided. And the second
Means for detecting a drop in the voltage of the power supply line and interrupting transmission and reception of signals between the second circuit and the bidirectional data bus. Thus, according to the present invention, the second power supply line can be freely connected / disconnected without causing latch-up, and power consumption can be reduced.
【図１】本発明の一実施の形態のブロック図である。FIG. 1 is a block diagram of an embodiment of the present invention.
【図２】図１中の分離回路及びＡ／Ｄコンバータの出力
部の回路図である。FIG. 2 is a circuit diagram of an output unit of a separation circuit and an A / D converter in FIG.
【図３】本発明の他の実施例における分離回路及びＡ／
Ｄコンバータの出力部の回路図である。FIG. 3 shows a separation circuit and an A /
FIG. 3 is a circuit diagram of an output unit of the D converter.
【図４】従来のＣＭＯＳＩＣの一例のブロック図であ
る。FIG. 4 is a block diagram of an example of a conventional CMOS IC.
【図５】ＣＭＯＳＩＣにおけるラッチアップ現象を説明
するための、ＣＭＯＳトランジスタの模式的断面図であ
る。FIG. 5 is a schematic cross-sectional view of a CMOS transistor for explaining a latch-up phenomenon in a CMOS IC.
１ ＣＭＯＳＩＣ ２ ＣＰＵ ３ ＲＡＭ ４，２４ Ａ／Ｄコンバータ ５，６ 電源ライン ７ 双方向データバス ９，９Ａ，９Ｂ 出力データバス １０ スイッチ １１ 分離回路 １４，１８ ｐＭＯＳトランジスタ １５，１９ ｎＭＯＳトランジスタ １６ 出力バッファ １７ トランスファゲート ２０ 電圧比較器 ２１ ｐｎ接合ダイオード ２２ 電流源 ２６ 入力バッファ ２７，３１ ソース領域 ２８，３２ ドレイン領域 ２９ ｎウェル層 ３０ ｐ型基板 ３３ 電源端子 DESCRIPTION OF SYMBOLS 1 CMOSIC 2 CPU 3 RAM 4,24 A / D converter 5,6 Power supply line 7 Bidirectional data bus 9,9A, 9B Output data bus 10 Switch 11 Separation circuit 14,18 pMOS transistor 15,19 nMOS transistor 16 Output buffer 17 Transfer gate 20 voltage comparator 21 pn junction diode 22 current source 26 input buffer 27, 31 source region 28, 32 drain region 29 n-well layer 30 p-type substrate 33 power supply terminal
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｋ 19/00 Ｈ０１Ｌ 27/08 ３２１Ｌ 19/003 ──────────────────────────────────────────────────続 き Continued on front page (51) Int.Cl. 6 Identification code FI H03K 19/00 H01L 27/08 321L 19/003
Claims (2)
源線とを備え、前記第１の電源線から電力を供給される
第１の回路と前記第２の電源線から電力を供給される第
２の回路とが双方向データバスで接続される構成の半導
体集積回路装置において、 前記第１の電源線の電圧と前記第２の電源線の電圧との
差異がｐｎ接合ダイオードの順方向電圧以上であるか否
かを検知して、その検知結果を二値の信号に変換する検
知手段と、 前記第２の回路と前記双方向データバスとの間のデータ
バス中に設けられて、前記検知手段からの信号に応じ
て、前記データバスを接続し又は切断するトランスファ
ゲートとを設けたことを特徴とする半導体集積回路装
置。1. A power supply comprising: a first power supply line and a second power supply line on a same chip; and a first circuit supplied with power from the first power supply line and a power supply from the second power supply line. In a semiconductor integrated circuit device having a configuration in which a supplied second circuit is connected by a bidirectional data bus, a difference between a voltage of the first power supply line and a voltage of the second power supply line is determined by a pn junction diode. Detecting means for detecting whether or not the voltage is equal to or higher than the forward voltage, and converting the detection result into a binary signal; provided in a data bus between the second circuit and the bidirectional data bus. A transfer gate for connecting or disconnecting the data bus in accordance with a signal from the detecting means.
いて、 前記検知手段を、アノード電極が前記第１の電源線に接
続されカソード電極が電流源を介して基準電位点に接続
されたｐｎ接合ダイオードと、そのｐｎ接合ダイオード
のカソード電極の電圧と前記第２の電源線の電圧とを比
較する電圧比較器とで構成すると共に、前記トランスフ
ァゲートを、ｐチャネル型ＭＯＳ型電界効果トランジス
タとｎチャネル型ＭＯＳ型電界効果トランジスタの並列
接続回路で構成して、 前記トランスファゲートを構成する二つのＭＯＳ型電界
効果トランジスタのゲート電極に、前記電圧比較器から
の出力信号を、互いに逆位相になるように入力すること
を特徴とする半導体集積回路装置。2. The semiconductor integrated circuit device according to claim 1 , wherein said detecting means comprises a pn junction in which an anode electrode is connected to said first power supply line and a cathode electrode is connected to a reference potential point via a current source. A diode and a voltage comparator for comparing the voltage of the cathode electrode of the pn junction diode with the voltage of the second power supply line, and the transfer gate is composed of a p-channel type MOS field-effect transistor and an n-channel type. The output signals from the voltage comparator are connected to the gate electrodes of the two MOS field effect transistors constituting the transfer gate so that the output signals are in opposite phases to each other. A semiconductor integrated circuit device characterized by inputting.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7311232A JP2993413B2 (en) | 1995-11-29 | 1995-11-29 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7311232A JP2993413B2 (en) | 1995-11-29 | 1995-11-29 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09153804A JPH09153804A (en) | 1997-06-10 |
| JP2993413B2 true JP2993413B2 (en) | 1999-12-20 |
Family
ID=18014688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7311232A Expired - Lifetime JP2993413B2 (en) | 1995-11-29 | 1995-11-29 | Semiconductor integrated circuit device |
Country Status (1)
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| JP (1) | JP2993413B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6749700B2 (en) | 2001-02-14 | 2004-06-15 | Hitachi Metals Ltd. | Method for producing amorphous alloy ribbon, and method for producing nano-crystalline alloy ribbon with same |
-
1995
- 1995-11-29 JP JP7311232A patent/JP2993413B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09153804A (en) | 1997-06-10 |
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