JP2988859B2 - パワーｍｏｓｆｅｔ - Google Patents

パワーｍｏｓｆｅｔ

Info

Publication number
JP2988859B2
JP2988859B2 JP7220757A JP22075795A JP2988859B2 JP 2988859 B2 JP2988859 B2 JP 2988859B2 JP 7220757 A JP7220757 A JP 7220757A JP 22075795 A JP22075795 A JP 22075795A JP 2988859 B2 JP2988859 B2 JP 2988859B2
Authority
JP
Japan
Prior art keywords
mosfet
power mosfet
transistor
power
control
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP7220757A
Other languages
English (en)
Other versions
JPH08102539A (ja
Inventor
ブルノ・セ・ナッド
タルボット・エム・ホーク
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
INTAANASHONARU REKUCHIFUAIYAA CORP
Original Assignee
INTAANASHONARU REKUCHIFUAIYAA CORP
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by INTAANASHONARU REKUCHIFUAIYAA CORP filed Critical INTAANASHONARU REKUCHIFUAIYAA CORP
Publication of JPH08102539A publication Critical patent/JPH08102539A/ja
Application granted granted Critical
Publication of JP2988859B2 publication Critical patent/JP2988859B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
    • H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K2017/0806—Modifications for protecting switching circuit against overcurrent or overvoltage against excessive temperature

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electronic Switches (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、同じチップに集積
された制御回路を有するパワーＭＯＳＦＥＴに関し、よ
り詳しくは、制御回路のフォールト（ｆａｕｌｔ）ラッ
チのリセットの失敗を防止するとともに、（Ｎチャンネ
ルデバイスのとき）全制御回路のＰウエルをＭＯＳＦＥ
Ｔボデイダイオードと分離する新規な制御回路に関す
る。
【０００２】
【従来の技術】１９９４年９月８日出願の本願の出願人
の出願にかかる第２１４６３１／１９９４号のデバイス
は、完全な保護機能を有する３端子モノリシック「スマ
ートパワー（Ｓｍａｒｔ Ｐｏｗｅｒ）」ＭＯＳＦＥＴ
であって、回路短絡保護のための過電流遮断および過電
圧保護のためのゲート・ドレイン間のクランプ回路に特
徴を有している。より詳しくは、上記デバイスはゲート
・ソース電圧から電源が供給される制御回路を有する単
なるパワーＭＯＳＦＥＴである。該ＦＥＴデバイスは、
本発明の譲受人である「インターナショナル・レクチフ
ァイヤー・コーポレイション（Ｉｎｔｅｒｎａｔｉｏｎ
ａｌ Ｒｅｃｔｉｆｉｅｒ Ｃｏｒｐｏｒａｔｉｏ
ｎ）」の商標である「スマートＦＥＴ」である。上記制
御回路内には、１）オン／オフ回路もしくは外部から印
加される入力・ソース間電圧およびロジック回路の出力
に応答するパワーＭＯＳＦＥＴ駆動回路、２）過電流保
護回路、３）過温度保護回路、および４）すべてのそれ
らの制御信号を処理するロジック回路がある。さらに、
上記デバイスはアクティブドレイン・ゲート間過電圧ク
ランプ回路を有している。過温度状態または過電流状態
のいずれかの状態となると、ロジック回路内のフォール
トラッチがセットされ、パワーＭＯＳＦＥＴがオフとな
る。さらに、（上記ラッチに電源を供給している）パワ
ーＭＯＳＦＥＴの入力・ソース間電圧が零になるまで、
上記ラッチはセット状態を保持する。
【０００３】ある種の適用分野では、たとえば上記パワ
ーＭＯＳＦＥＴが「ローサイドスイッチ（ｌｏｗ ｓｉ
ｄｅ ｓｗｉｔｃｈ）」構成で誘導負荷を駆動するよう
なときや、パワーＭＯＳＦＥＴの過温度状態に対応する
いわゆる「クランプドインダクティブフライバック（ｃ
ｌａｍｐｅｄ ｉｎｄｕｃｔｉｖｅ ｆｌｙｂａｃ
ｋ）」の間に、上記フォールト状態がまだ存在している
にもかかわらず上記フォールト回路がリセットされてし
まうということがわかった。
【０００４】より詳しくは、上記ＭＯＳＦＥＴのドレイ
ンと正電圧電源との間に接続された誘導負荷を駆動する
ｄ−ｃスイッチとして使用されている（集積回路化され
た制御回路を有していない）ソース接地のパワーＭＯＳ
ＦＥＴのような簡単なケースでは、上記ＭＯＳＦＥＴ内
での導電損失とスイッチング損失との和はデバイスの信
頼性が損なわれるほどダイ（ｄｉｅ）の接合部の温度を
高くする。しかしながら、「スマートデバイス」の場合
は、上記パワーデバイスの接合温度があらかじめ設定さ
れたしきい値（通常摂氏１６０度）を越えて上昇する
と、制御フォールトラッチがセットされて、上記ＭＯＳ
ＦＥＴのゲートをローに引き下げてターンオフさせる。
一旦、上記ＭＯＳＦＥＴのゲートがローに引き下げられ
ると、上記誘導負荷の電流は減少し、（Ｖ＝Ｌｄｉ／ｄ
ｔであり、ｄｉ／ｄｔは負であるから）負荷の両端の電
圧は逆転し、上記パワーＭＯＳＦＥＴのドレイン電圧が
上昇する。クランプがなく、重い誘導負荷が接続されて
いるときには、該ドレイン電圧は上記パワーＭＯＳＦＥ
Ｔのドレイン・ソース接合が降伏するまで上昇し、その
後に減衰する負荷電流が上記ＭＯＳＦＥＴのドレイン・
ソース間接合を通して流れる。
【０００５】パワーＭＯＳＦＥＴはこの降伏領域での動
作にはあまり耐久性を有していないので、ＳＭＡＲＴＦ
ＥＴデバイスはアクティブドレイン・ゲート間クランプ
を有しており、該クランプは上記ドレイン・ゲート間電
圧があらかじめ定められたしきい値を越え、ドレイン・
ソース間電圧が上記ドレイン・ソース間ダイオードの降
伏電圧よりも小さいドレイン・ソース電圧にて、パワー
ＭＯＳＦＥＴをターンオンさせる。このようにして、上
記パワーＭＯＳＦＥＴにより吸収されるエネルギー（通
常「アバランシェ定格」と称される）は、大幅に（１０
ないし１００倍の程度）増加する。
【０００６】したがって、上記の「ＳＭＡＲＴＦＥＴ」
デバイスが過温度状態では、上記ゲートは最初ローに引
き込まれており、上記ドレインはハイであり（ＭＯＳＦ
ＥＴオフ）、それから上記ゲートがドレイン・ゲートク
ランプによって再びハイに引き上げられる（上記ドレイ
ン・ゲート間クランプはフォールトラッチ信号を無効に
する）。しかしながら、上記ドレイン・ゲート間クラン
プおよびパワーＭＯＳＦＥＴがオンである間でも、上記
フォールトラッチはその「ラッチオフ」ロジック状態を
保持する必要があり、そのため上記誘導負荷の電流が一
旦、零近くまで減衰し、上記ドレイン電圧はパワーＭＯ
ＳＦＥＴのオフを回復させる。
【０００７】
【発明が解決しようとする課題】我々が確認した問題
は、一旦負荷電流が十分に減衰すると、標準的なパワー
ＭＯＳＦＥＴのドレイン電圧は、ある種の適用分野で
は、ダンピングがほとんどかからない振動となって現
れ、該振動は時として供給電圧を越え、過渡モードで
は、上記デバイスのドレイン・ソース間ボデイダイオー
ドを順方向バイアスする。このボデイダイオードが順方
向バイアスされると、寄生逆転バイポーラＮＰＮ動作が
ドレイン/エピ層（ＮＰＮのエミッタ）電圧、上記パワ
ーＭＯＳＦＥＴのソース（ＮＰＮのベース）に接続され
た制御回路のＰウエル、および半導体制御回路（ＮＰＮ
のマルチコレクタ）の表面のＮ+領域の間で起こる。該
Ｎ+領域は、たとえば、上記制御回路に使用されている
ＮＭＯＳデバイスのドレインもしくはソース領域により
形成することができる。典型的なＮＭＯＳインバータの
場合には、かかる寄生ＮＰＮは入力電圧にかかわらず上
記インバータの出力をローのロジックレベルにする。上
記パワーＭＯＳＦＥＴのボデイダイオードが導通すると
上記フォールトラッチがリセットされ、その結果、過温
度遮断状態から復帰した後、上記パワーＭＯＳＦＥＴは
オフであるべきときにオンとなり、それは過温度保護の
目的を喪失している。
【０００８】
【課題を解決するための手段】本発明の一つの特徴は、
意図的に他の反転ＮＰＮトランジスタを導入することに
より、上記寄生ＮＰＮによりロジック回路が動作不能と
なるのを防止するようにしたことである。
【０００９】新規な逆転ＮＰＮのＰウエルバイアスがま
た、全制御回路のＰウエルを上記ＭＯＳＦＥＴボデイダ
イオードにと分離するために、全制御回路のＰウエルの
ために使用されてもよい。したがって、たとえば、Ｈブ
リッジ回路等の「ＳＭＡＲＴＦＥＴ」デバイスの多くの
応用では、設計者はパワーＭＯＳＦＥＴのボデイダイオ
ードを負荷電流を循環させるために利用する。この場
合、上記ボデイダイオードは短い過渡状態では導通しな
いが、数ミリセコンドを越えると大きな電流が流れる。
大きなＮ+からＰボデイの入力保護ツエナーを含む全制
御回路に関連する寄生ＮＰＮトランジスタが導通する。
そのとき上記制御回路が動作不良となるばかりでなく、
入力保護構造体の大きいＮ+領域は「ＳＭＡＲＴＦＥ
Ｔ」デバイスの入力ピンを接地電位よりも下に引き込
む。したがって、ある試験では、上記ＦＥＴボデイダイ
オードに１アンペアの電流が流れたときに、上記入力端
子には５０ミリアンペア流れることがわかった。この値
は上記ＳＭＡＲＴＦＥＴを駆動している回路がどのよう
なものであれ壊滅的な値である。
【００１０】意図的に組み込まれた寄生反転ＮＰＮトラ
ンジスタの上記した新しいアイデアを適用することによ
り上記状態を緩和することができる。
【００１１】より詳しくは、本発明の新規な回路は上記
ボデイダイオードの過渡期間に一つの入力の電圧をフォ
ールトラッチハイ（それは上記パワーＭＯＳＦＥＴをオ
フに保持していることを表している）に保持するキャパ
シタを採用し、上記ＭＯＳＦＥＴのドレインが完全に復
帰するまで、上記パワーデバイスにオフの状態を保持さ
せる。
【００１２】該回路の第２の観点によれば、Ｐウエルの
接続を含んでおり、該Ｐウエルでは上記ホールドキャパ
シタおよびフォールトラッチ（上記Ｐウエル）の入力を
駆動するスイッチは上記ボデイダイオードのトランジェ
ント期間にエピ層ポテンシャルに近く、上記Ｐウエルに
関連する反転ＮＰＮをデイスエイブルとする。実際に、
上記フォールトラッチ内の特定のＮＭＯＳデバイスのＰ
ウエルに関連する寄生反転ＮＰＮをホールドオフするた
めに意図的に設計された反転ＮＰＮが設けられ、上記ホ
ールドキャパシタの電圧に依存して上記パワーＭＯＳＦ
ＥＴのドレインが復帰したときに、上記フォールトラッ
チが適正な状態にセットされるのを保証する。
【００１３】
【発明の実施の形態】以下に、添付の図面を参照して本
発明の実施の形態を説明する。図１において、パワーＭ
ＯＳＦＥＴ部分１０が制御回路とともに同じシリコンチ
ップに集積されている周知のパワー集積回路が示されて
いる。
【００１４】上記パワーＭＯＳＦＥＴ１０は、ドレイン
端子１１，ソース端子１２，および入力端子１３を有す
る電流検知デバイスとして示されており、該電流検知デ
バイスは３端子のＴＯ２２０型パッケージに収容されて
いる。かかるデバイスはＴＯ２２０型パッケージを有す
るどのようなＭＯＳＦＥＴともいわゆるピンコンパチブ
ルで置き換えることができる。しかしながら、以下に説
明する本発明はどのようなパッケージを有するパワー集
積回路にも適用することができる。
【００１５】全ての上記デバイスはたとえば、逆電圧定
格が６０ボルトの回路、さらには３０ボルトから６００
ボルトを越えるような回路にも使用することもできる。
上記端子１３における入力電圧は約１０ボルト以下であ
る。また、補助電流検知出力端子１４を備えている。
【００１６】パワーＭＯＳＦＥＴ１０と同じシリコンチ
ップに集積されている制御回路は、ＭＯＳＦＥＴ回路に
より構成することができるＯＮ／ＯＦＦスイッチ回路２
０，本発明にかかる新規な特徴を有する後に説明するロ
ジック回路２１，過電流監視回路２２および過温度監視
回路２３を含んでいる。回路２０ないし２３は同時出願
中の出願第０８／１２１，２８８号に示されているよう
に構成することができる。
【００１７】ツェナーダイオード３０および逆極性のダ
イオード３１からなるクランプ回路は、パワーＭＯＳＦ
ＥＴ１０のゲート電極とドレイン電極との間に接続され
ている。パワーＭＯＳＦＥＴ１０はまた、図示のよう
に、インテグラル（ｉｎｔｅｇｒａｌ）ダイオード３２
を有している。いま一つのツェナーダイオードクランプ
３３がソース端子１２と入力端子１３との間に接続され
ている。
【００１８】図１の回路は、誘導負荷を駆動するのに使
用されている。したがって、図面では、電源Ｖｃｃの端
子４０とドレイン端子１１との間にインダクタンス４１
が接続されている。
【００１９】図１の回路は次のように動作する。すなわ
ち、上記パワーＭＯＳＦＥＴ１０をターンオンさせるた
めに、入力電圧が入力端子１３に印加される。これによ
り上記ＯＮ／ＯＦＦスイッチ回路２０がターンオンし、
上記ＭＯＳＦＥＴ１０のゲート・ソース間容量をチャー
ジしてＭＯＳＦＥＴ１０をターンオンさせる。電流はそ
のとき、端子４０から誘導負荷４１を通してドレイン端
子１１に流れ、ＭＯＳＦＥＴ１０を通してソース端子１
２に流れる。過電流または過温度障害（ｆａｕｌｔ）の
いずれかが回路２２または２３のいずれかにより検知さ
れると、上記ロジック回路２１はスイッチ２０をターン
オフさせて上記パワーＭＯＳＦＥＴ１０をターンオフさ
せる。同様に、端子１３の入力が除去されると、上記Ｏ
Ｎ／ＯＦＦスイッチ２０は上記パワーＭＯＳＦＥＴ１０
をターンオフさせる。
【００２０】クランプ回路３０−３１は、ＭＯＳＦＥＴ
１０のターンオフ動作中にターンオンし、ＭＯＳＦＥＴ
１０がターンオフ中にＭＯＳＦＥＴ１０がアバランシェ
降伏するのを防止する。したがって、上記クランプ回路
３０は寄生ターンオンを防止するためにアバランシェ電
圧よりも低いしきい値を設定し、上記パワーＦＥＴはタ
ーンオフ中に全エネルギを制御するようになっている。
【００２１】図２の（Ａ），（Ｂ），（Ｃ）および
（Ｄ）は、図１の回路がスイッチングレギュレータに使
用され、過熱状態のときに上記回路に現れる波形を示し
ており、上記スイッチングレギュレータではパワーＭＯ
ＳＦＥＴ１０は図１の入力端子１３はのユーザの入力に
より決定される周波数およびデューティサイクルの変化
に応じてオンおよびオフされる。
【００２２】図２の（Ａ）は端子１３の入力電圧を示し
ている。図２の（Ｂ）は図１においてクランプ３０によ
りクランプされたときのＭＯＳＦＥＴ１０のドレイン電
圧を示している。したがって、上記入力信号がＭＯＳＦ
ＥＴ１０をターンオフさせると、上記ドレイン電圧はク
ランプされた誘導負荷による高いピーク値を有してい
る。上記ピーク値に到達してクランプされた後、上記ド
レイン電圧は減少して上記電圧Ｖｃｃの上下でリンギン
グを生じる。この作用は後に図３にて詳細に説明する。
【００２３】図２の（Ｃ）はＭＯＳＦＥＴ１０の接合温
度Ｔｊを示しており、該接合温度Ｔｊは連続ドレイン電
流に比例する。図１の上記過温度監視回路２３は１６０
℃のしきい値温度を有するように設計されており、該し
きい値温度では図１のＭＯＳＦＥＴ１０はターンオフす
る。パワーＭＯＳＦＥＴ１０が導通しているときには上
記温度Ｔｊは上昇し、ＭＯＳＦＥＴ１０がオフのときは
上記温度Ｔｊは降下することに注意すべきである。ま
た、図２の（Ｃ）の例では、上記温度Ｔｊが最終的には
１６０℃を越えていることに注意すべきである。
【００２４】図２の（Ｄ）はＭＯＳＦＥＴ１０のゲート
電圧を示している。したがって、Ｔｊが１６０℃を越え
る点（図２の（Ｃ））では、ロジック回路２１内のフォ
ールトラッチが図２の（Ｄ）に示すようにセットされ、
上記パワーＭＯＳＦＥＴゲートをローレベル（図１には
図示されていない）に引き込むことにより上記パワーＭ
ＯＳＦＥＴ１０をターンオフさせる。上記フォールトラ
ッチは入力端子１３を接地することにより上記ロジック
回路２１によるターンオフの後にのみリセットさせるこ
とができる。
【００２５】図３は、クランプされた誘導フライバック
によるＭＯＳＦＥＴ１０のドレイン電圧の減衰振動を示
している。上記ＭＯＳＦＥＴ１０がオンすると、上記電
圧は零ないしはローレベルである。ＭＯＳＦＥＴ１０が
ターンオフすると、ドレイン電圧はクランプ３０により
設定されたクランプ電圧まで上昇する。上記ドレイン電
圧はそのとき上記回路の浮遊容量により電圧Ｖｃｃ附近
で振動もしくはリンギングを発生する。
【００２６】上記温度Ｔｊが高いときには、上記ドレイ
ン電圧の最初の下方へのスイングは、図３に示すよう
に、零の下にまで達する。その点では、上記ＭＯＳＦＥ
Ｔ１０のＭＯＳＦＥＴボデイダイオードは順方向バイア
スされ、後述するように、上記ＭＯＳＦＥＴ１０のＰ型
領域内に少数キャリヤを注入する。この少数キャリヤの
注入はまた集積回路の制御回路部品にも発生し、それら
の動作を無効にする。
【００２７】図４は図１の入力ロジック回路２１の回路
図を示している。図４のロジック回路の入力端子は接地
（ＧＮＤ）端子５０，（図１のＯＮ／ＯＦＦ回路２０へ
の）出力オフ端子５１，入力Ｖｃｃ端子５２，（図１の
ドレイン端子１１からの）入力ＶDD端子５３，過電流信
号入力端子５４および超過温度信号入力端子５５を含ん
でいる。図２の接合温度が１６０℃に達すると、上記入
力端子５５はローレベルとなる。
【００２８】多数のＭＯＳ制御トランジスタＭ１ないし
Ｍ１１が図４に示されており、これらトランジスタは上
記パワーＭＯＳＦＥＴ１０の接合部を含むシリコンに集
積されている。これらのトランジスタは通常Ｐウエルに
形成されており、該ＰウエルはＮチャンネルパワーＭＯ
ＳＦＥＴ部分から横方向に間隔を有しており、次の機能
を有している。
【００２９】ＭＯＳＦＥＴ Ｍ１およびＭ２はインバー
タを構成するとともに、「ＯＮ」ノードからのトランジ
スタＭ１のゲート電圧に応じて、上記オフ端子５１をハ
イとローとの間でスイッチする。
【００３０】トランジスタＭ９，Ｍ１０およびＭ１１は
ナンド回路として動作しており、それらの入力のいずれ
かがローとなると、「フォールト（ＦＡＵＬＴ）」ライ
ンがハイとなる。トランジスタＭ８およびＭ３はデプレ
ッションモードのダミー負荷トランジスタである。
【００３１】本発明の一つの観点によれば、デプレッシ
ョンモードＮＭＯＳデバイスとして示されている新規な
トランジスタＭ７はターンオンすると、「フォールト」
がハイである時間の間にＭＯＳＦＥＴダイオードのよう
に動作する。トランジスタＭ７の動作は後に説明する。
【００３２】トランジスタＭ４，Ｍ５およびＭ６は、上
記「フォールト」がハイとなったときに、ターンオンす
る。そのとき上記「ＯＮ」ノードがローとなる。トラン
ジスタＭ４，Ｍ５およびＭ６はトランジスタＭ９，Ｍ１
０，Ｍ１１と交差接続されていて再生効果を生じること
に注意すべきである。
【００３３】キャパシタＣ１は、ほんの短い時間（数マ
イクロ秒）の間、ノードＸの状態を記憶するために設け
られている。
【００３４】図４の回路には、寄生トランジスタ９１の
ような、多数の意識的に形成されたものではない寄生Ｎ
ＰＮトランジスタが存在する。これらのトランジスタは
上記制御回路を含んでいるＰウエルに配置されるととも
に、上記ＭＯＳＦＥＴボデイダイオードが順方向バイア
スされたとき（図３参照）にターンオンする。それらが
ターンオンすると、それらは上記ラッチを誤ってセット
し上記パワーＭＯＳＦＥＴを逆方向にターンオンさせ
る。
【００３５】寄生トランジスタ９１のこの動作を相殺す
るために、ＮＰＮトランジスタ１００（寄生トランジス
タも）が上記回路に意図的に付加される。トランジスタ
１００は新規なスイッチＭ７のＰウエルを制御する。Ｐ
領域が電気的に接地されていないので、スイッチＭ７は
パワーＭＯＳＦＥＴセクションからアイソレートされて
いる。抵抗Ｒ１がまた正常動作中にスイッチＭ７のＰウ
エルを接地電位にバイアスするために設けられている。
上記寄生トランジスタ１００もトランジスタ９１ととも
にターンオンするが、トランジスタ１００がターンオン
すると、それはトランジスタＭ７が近接して位置してい
るＰウエルをエピ（ｅｐｉ）層電位に引き込む。これは
ＭＯＳＦＥＴ１０のボデイダイオードが導通している間
に、ノード「Ｘ」を「フォールト」ノードとアイソレー
トする。したがって、この導通期間に、ノード「ＯＮ」
および「フォールト」が接地電位の下に引き込まれ、ノ
ード「Ｘ」はハイである。デプレッションモードＮＭＯ
ＳトランジスタＭ７は低い値の電流源として動作し、ノ
ード「Ｘ」が少なくとも上記ＭＯＳＦＥＴ１０のボデイ
ダイオードの導通期間の間ロジックレベルがハイとなる
ように設計されている。上記した機能を有しているなら
ば上記ＭＯＳＦＥＴ７に代えてどのようなトランジスタ
や回路も使用することができる。
【００３６】一旦、上記ＭＯＳＦＥＴ１０のボデイダイ
オードの導通期間が過ぎると、上記寄生ＮＰＮトランジ
スタ９１がターンオフし、上記回路はノード「Ｘ」にお
けるロジックレベルハイに回復する。このノード「Ｘ」
のロジックハイレベルはそのとき「ＯＮ」をローとし、
上記ＭＯＳＦＥＴ１０はそのボデイダイオードが導通し
た後にオフに保持されるようにする。
【００３７】図５は本発明により製作されたスマートフ
ェット（ＳｍａｒｔＦｅｔ）デバイスの上記パワーＭＯ
ＳＦＥＴおよび制御回路の接合パターンを示すととも
に、寄生反転ＮＰＮトランジスタの位置を示している。
図５において、図示のチップの部分は、図１のパワーＭ
ＯＳＦＥＴのドレインとして作用するＮ+サブストレー
ト１１０を有している。Ｎ（−）エピタキシャル層１１
１（「エピ」層）は上記パワーＭＯＳＦＥＴ部分のセル
１１２のようなセルを有しており、これらセルはそれぞ
れ米国特許第５，００８，７２５号に示された構成を有
していてもよい。上記Ｎ（−）エピ層１１１にはまたＰ
（−）ウエル１２０が形成されていて、それはシンカ
（ｓｉｎｋｅｒ）１２１，１２２，１２３のようなＰ+
シンカにより多数の制御回路に分離されていてもよい。
上記Ｐ+シンカは同時に上記パワーＭＯＳＦＥＴセル１
１２のＰ+ボデイ部分と同時に形成されてもよい。した
がって、上記ボデイダイオード１３０が順方向バイアス
される（図３参照）と、すべての関連する寄生ボデイダ
イオード（１３１，１３２）はまた順方向バイアスされ
る。
【００３８】横方向ＭＯＳＦＥＴを使用した典型的な制
御回路がＰ（−）領域１２０のＰ（−）ウエル部分１２
０ａ，１２０ｂに示されている。これらのＰ（−）ウエ
ルはまたインテグラル寄生逆転ＮＰＮトランジスタ１４
０および１４１を有している。これらの寄生トランジス
タは図４のトランジスタ９１に対応しており、それらは
低不純物濃度のＰ（−）領域を有しているので利得を有
している。したがって、チップの上記Ｐ+領域が上記メ
インパワーＭＯＳＦＥＴのボデイダイオードとともに順
方向バイアスされると、それらはターンオンする。
【００３９】図６は、図５のシリコンにおける図４のト
ランジスタ１００の位置を、より詳細に示している。し
たがって、図６は図４の接地端子５０，ノード「Ｘ」お
よび「フォールト」端子およびノードを示すとともに、
上記Ｐ+ウエルの上のポリシリコンプレートにより形成
されたキャパシタ，図４のデプレッションモードのトラ
ンジスタＭ７，ポリシリコン抵抗Ｒ１およびトランジス
タ１００を示している。
【００４０】図６の構成を有するデバイスの動作は次の
通りである。ＶDDが接地電位よりも低くなる（すなわ
ち、ＭＯＳＦＥＴ１０のボデイダイオードが順方向にバ
イアスされて導通する）と、トランジスタ１００は逆転
モードにターンオンし、デプレッションモードのトラン
ジスタＭ７の上記Ｐウエルは上記エピ層電位（ＶDD）の
近くに引き下げられる。これにより上記Ｐウエル内にお
けるいかなる寄生ＮＰＮ動作も防止されるとともに、キ
ャパシタＣ１はノード「Ｘ」のロジックレベルをハイに
保持する。トランジスタ１００がオンの期間、Ｍ７は低
電流の電流源として機能し、上記ＭＯＳＦＥＴ１０のボ
デイダイオードの導通の間にキャパシタＣ１が放電しな
いように設計される。明らかに、上記ボデイダイオード
が導通すると、Ｍ７は時々完全にＣ１を放電させて、フ
ォールト情報が失われる。したがって、このボデイダイ
オードの導通時間は有限であるべきである。一旦、ＭＯ
ＳＦＥＴ１０のボデイダイオードの導通が停止すると、
ＶDDがハイとなり、トランジスタ１００がターンオフす
るとともにノード「Ｈ」の上記ロジックレベルがハイで
あるので上記ラッチは所期の状態に復帰する。
【００４１】図７は本発明のいま一つの実施の形態を示
すもので、図示の制御回路における抵抗Ｒ１，トランジ
スタ１００および寄生ＮＰＮトランジスタＭ７の関係を
再び示している。トランジスタＭ７は上記Ｐウエル・エ
ピ層接合ダイオードに関連するＮＰＮトランジスタであ
る。本発明によれば、このトランジスタＭ７は、トラン
ジスタ１００のターンオンによるメインパワーＭＯＳＦ
ＥＴ１０のボデイダイオード３２の導通中にオフに保持
されるか、または高インピーダンスに保持される。
【００４２】本発明は特定の実施の形態について説明し
たが、他の変形もしくは改変等が当業者にはとって明ら
かである。したがって、本発明は本明細書の特定の開示
に限定されるものではなく、添付の特許請求の範囲によ
ってのみ規定されるものである。
【図面の簡単な説明】
【図１】 誘導負荷を駆動するスイッチングレギュレー
タとして使用される、集積回路化された制御回路を有す
る周知のタイプのパワーＭＯＳＦＥＴのブロック回路図
である。
【図２】 図１の各部の動作波形図であって、（Ａ）は
時間の関数としての入力電圧を示しており、（Ｂ）は
（Ａ）と同じ時間軸における図１のクランプされた誘導
負荷によりデバイスに誘起される逆電圧を示しており、
（Ｃ）は（Ａ）と同じ時間軸における誘導負荷の障害に
対応するパワーＭＯＳＦＥＴの接合温度を示しており、
（Ｄ）は（Ａ）と同じ時間軸におけるパワーＭＯＳＦＥ
Ｔのゲート電圧を示している。
【図３】 クランプされた誘導フライバックを使用して
いる回路における図１のパワーＭＯＳＦＥＴのドレイン
電圧の減衰振動を拡大して示すとともに、ＭＯＳＦＥＴ
のボデイダイオードがどのようにして順方向バイアスさ
れるかを図示している。
【図４】 ターンオンされたときに、パワーＭＯＳＦＥ
Ｔのボデイダイオードから制御Ｐウエルをアイソレート
する新規な所期の寄生ＮＰＮトランジスタおよび新規な
短時間蓄積キャパシタを採用した図１の入力ロジック回
路を示している。
【図５】 本発明に組み込まれているパワー集積回路の
接合パターンの断面図である。
【図６】 本発明を説明するための説明図である。
【図７】 本発明のいま一つの実施の形態の説明図であ
る。
【符号の説明】
１０ パワーＭＯＳＦＥＴ部分 １１ ドレイン端子 １２ ソース端子 １３ 入力端子 １４ 補助電流検知出力端子 ２０ ＯＮ／ＯＦＦスイッチ回路 ２１ ロジック回路 ２２ 過電流監視回路 ２３ 過温度監視回路 ３０ ツェナーダイオード ３１ ダイオード ３２ インテグラルダイオード ３３ ツェナーダイオードクランプ ４０ 端子 ４１ インダクタ ５４ 過電流信号入力端子 ５５ 過温度信号入力端子 ９１ 寄生トランジスタ １００ ＮＰＮトランジスタ １１０ Ｎ+サブストレート １１１ Ｎ（−）エピタキシャル層 １１２ セル １２０ａ ウエル部分 １２０ｂ ウエル部分 １３０ ボデイダイオード １３１ ボデイダイオード １４０ 寄生逆転ＮＰＮトランジスタ １４１ 寄生逆転ＮＰＮトランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 タルボット・エム・ホーク アメリカ合衆国90232カリフォルニア州 カルバー・シティ、ビントン・アベニュ ー4249番 (56)参考文献 特開 平１−261856（ＪＰ，Ａ) 特開 平６−244414（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78 H01L 27/088 H01L 27/04

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 パワーＭＯＳＦＥＴの接合部を含む同じ
    シリコンチップに集積されたフォールト応答信号回路を
    有するパワーＭＯＳＦＥＴ（１０）であって、各々のＰ
    型ボデイに形成された複数のセル（１１２）を有するＮ
    型シリコンサブストレートを含み、上記複数のセルは共
    通のソース、ドレインおよびゲート電極を有し、Ｐ型の
    ウエルは上記Ｎ−エピタキシャル層に形成されており、
    上記フォールト応答信号回路は上記Ｐ型ウエルに形成さ
    れており、上記フォールト応答信号回路がフォールト状
    態に応答して上記パワーＭＯＳＦＥＴをターンオフする
    ための上記ゲート電極に結合された手段（２０）を含
    み、上記フォールト応答信号回路が上記Ｐ型ウエル内に
    集積されたバイポーラトランジスタ（１００）を含むと
    ともに上記パワーＭＯＳＦＥＴのボデイダイオード（１
    ３０）の順方向バイアスに応答して逆転モードでターン
    オンするように接続されており、ターンオンしたときに
    上記バイポーラトランジスタが上記Ｎ型サブストレート
    を上記Ｐ型ウエルに短絡し、第２のＰ型ウエル内に集積
    されるとともに上記バイポーラトランジスタに直列に接
    続された制御ＭＯＳＦＥＴトランジスタが上記バイポー
    ラトランジスタのターンオンに応答してターンオフし、
    上記制御ＭＯＳＦＥＴトランジスタは上記ボデイダイオ
    ードが導通したときに上記ゲートをデイスエイブルとす
    るとともに上記パワーＭＯＳＦＥＴをターンオフするた
    め上記手段（２０）に結合されるパワーＭＯＳＦＥＴ。
  2. 【請求項２】 上記制御ＭＯＳＦＥＴトランジスタと直
    列に接続されたキャパシタをさらに含み、上記バイポー
    ラトランジスタがターンオンしたときに、上記制御ＭＯ
    ＳＦＥＴトランジスタと上記キャパシタとの間のノード
    が上記Ｎ型サブストレートと切り離される請求項１記載
    のパワーＭＯＳＦＥＴ。
  3. 【請求項３】 上記制御ＭＯＳＦＥＴトランジスタがデ
    プレッションモードのＭＯＳＦＥＴである請求項１記載
    のパワーＭＯＳＦＥＴ。
  4. 【請求項４】 上記制御ＭＯＳＦＥＴトランジスタがデ
    プレッションモードのＭＯＳＦＥＴである請求項２記載
    のパワーＭＯＳＦＥＴ。
  5. 【請求項５】 上記手段が過温度状態に応答して動作す
    る請求項１記載のパワーＭＯＳＦＥＴ。
  6. 【請求項６】 上記手段が過温度状態に応答して動作す
    る請求項２記載のパワーＭＯＳＦＥＴ。
  7. 【請求項７】 上記制御ＭＯＳＦＥＴのボデイと上記制
    御ＭＯＳＦＥＴの主電極との間に接続されて上記キャパ
    シタとともに閉回路を構成する抵抗を含む請求項２記載
    のパワーＭＯＳＦＥＴ。
  8. 【請求項８】 上記制御ＭＯＳＦＥＴのボデイと上記制
    御ＭＯＳＦＥＴの主電極との間に接続されて上記キャパ
    シタとともに閉回路を構成する抵抗を含む請求項６記載
    のパワーＭＯＳＦＥＴ。
  9. 【請求項９】 上記制御ＭＯＳＦＥＴトランジスタがデ
    プレッションモードＭＯＳＦＥＴである請求項８記載の
    パワーＭＯＳＦＥＴ。
JP7220757A 1994-08-30 1995-08-29 パワーｍｏｓｆｅｔ Expired - Lifetime JP2988859B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/298,383 US5550701A (en) 1994-08-30 1994-08-30 Power MOSFET with overcurrent and over-temperature protection and control circuit decoupled from body diode
US298383 1994-08-30

Publications (2)

Publication Number Publication Date
JPH08102539A JPH08102539A (ja) 1996-04-16
JP2988859B2 true JP2988859B2 (ja) 1999-12-13

Family

ID=23150264

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7220757A Expired - Lifetime JP2988859B2 (ja) 1994-08-30 1995-08-29 パワーｍｏｓｆｅｔ

Country Status (7)

Country Link
US (1) US5550701A (ja)
JP (1) JP2988859B2 (ja)
DE (1) DE19530664C2 (ja)
FR (1) FR2725306A1 (ja)
GB (1) GB2292834B (ja)
IT (1) IT1282940B1 (ja)
SG (1) SG34262A1 (ja)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0808420B1 (de) * 1995-02-03 1999-04-07 Robert Bosch Gmbh Startvorrichtung zum starten einer brennkraftmaschine
US5563759A (en) * 1995-04-11 1996-10-08 International Rectifier Corporation Protected three-pin mosgated power switch with separate input reset signal level
US5798538A (en) * 1995-11-17 1998-08-25 International Rectifier Corporation IGBT with integrated control
US5761020A (en) * 1996-01-29 1998-06-02 International Rectifier Corporation Fast switching smartfet
DE19745040C2 (de) 1997-02-10 2003-03-27 Daimler Chrysler Ag Anordnung und Verfahren zum Messen einer Temperatur
US6066971A (en) * 1997-10-02 2000-05-23 Motorola, Inc. Integrated circuit having buffering circuitry with slew rate control
JP3758366B2 (ja) * 1998-05-20 2006-03-22 富士通株式会社 半導体装置
DE69834321T2 (de) * 1998-07-31 2006-09-14 Freescale Semiconductor, Inc., Austin Halbleiterstruktur für Treiberschaltkreise mit Pegelverschiebung
US6115151A (en) * 1998-12-30 2000-09-05 Digilens, Inc. Method for producing a multi-layer holographic device
EP1049165B1 (en) * 1999-04-30 2002-09-11 STMicroelectronics S.r.l. Integrated circuit structure comprising a power circuit portion and a control circuit portion, without parasitic currents
JP3660566B2 (ja) * 2000-06-30 2005-06-15 新電元工業株式会社 過電流制限型半導体素子
GB2368210A (en) * 2000-10-21 2002-04-24 Trw Ltd Controllable current decay rate for hydraulic brake system solenoids
DE10103336C1 (de) 2001-01-25 2002-12-05 Dialog Semiconductor Gmbh Lade-/Entlade-Schutzschaltung für eine wiederaufladbare Batterie
DE10123818B4 (de) * 2001-03-02 2006-09-07 Infineon Technologies Ag Anordnung mit Schutzfunktion für ein Halbleiterbauelement
DE10137875C1 (de) * 2001-08-02 2003-04-30 Dialog Semiconductor Gmbh Lade/Entlade-Schutzschaltung
JP2003100899A (ja) * 2001-09-27 2003-04-04 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6410963B1 (en) * 2001-10-16 2002-06-25 Macronix International Co., Ltd. Electrostatic discharge protection circuits with latch-up prevention function
DE10241156A1 (de) * 2002-09-05 2004-03-18 Infineon Technologies Ag Verfahren zum Herstellen einer integrierten pin-Diode und zugehörige Schaltungsanordnung
DE10243956A1 (de) * 2002-09-20 2004-04-15 Carl Freudenberg Kg Schaltungsanordnung für ein pulsweitenmoduliert ansteuerbares elektromagnetisches Regenerierventil zur Tankentlüftung eines Kraftfahrzeugs
US8570699B2 (en) 2005-04-22 2013-10-29 Lear Corporation Relayless and fuseless junction box
US7468874B1 (en) 2005-11-08 2008-12-23 Yazaki North America, Inc. Protection circuit for digital power module
US20080062088A1 (en) * 2006-09-13 2008-03-13 Tpo Displays Corp. Pixel driving circuit and OLED display apparatus and electrionic device using the same
US7656634B2 (en) * 2006-11-30 2010-02-02 Hamilton Sundstrand Corporation Increasing the system stability and lightning capability in a power distribution system that utilizes solid-state power controllers
US7511357B2 (en) * 2007-04-20 2009-03-31 Force-Mos Technology Corporation Trenched MOSFETs with improved gate-drain (GD) clamp diodes
US8063516B2 (en) * 2009-01-15 2011-11-22 Microsemi Corporation Four quadrant MOSFET based switch
US8800697B2 (en) 2009-09-01 2014-08-12 Ryno Motors, Inc. Electric-powered self-balancing unicycle with steering linkage between handlebars and wheel forks
US7940505B1 (en) 2009-12-01 2011-05-10 Texas Instruments Incorporated Low power load switch with protection circuitry
AU2013305694A1 (en) 2012-08-22 2015-04-09 Ryno Motors, Inc. Electric-powered self-balancing unicycle
US9413348B2 (en) 2014-07-29 2016-08-09 Semiconductor Components Industries, Llc Electronic circuit including a switch having an associated breakdown voltage and a method of using the same
WO2017115553A1 (ja) * 2015-12-28 2017-07-06 ローム株式会社 半導体装置
US10211270B2 (en) * 2016-11-30 2019-02-19 Lg Display Co., Ltd. Thin film transistor and display panel using the same having serially connected gates
CN109301794A (zh) * 2018-11-08 2019-02-01 深圳市创鹏翔科技有限公司 一种可自动恢复的超高速短路保护电路
JP7324016B2 (ja) * 2019-03-07 2023-08-09 ローム株式会社 半導体装置
CN114551601B (zh) * 2022-04-26 2022-07-15 成都蓉矽半导体有限公司 高抗浪涌电流能力的集成栅控二极管的碳化硅mosfet

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5008725C2 (en) * 1979-05-14 2001-05-01 Internat Rectifer Corp Plural polygon source pattern for mosfet
JPH01147854A (ja) * 1987-12-04 1989-06-09 Nissan Motor Co Ltd 半導体装置
DE58900553D1 (de) * 1988-05-11 1992-01-23 Siemens Ag Schaltungsanordnung zum erfassen der uebertemperatur eines halbleiterbauelements.
US5077521A (en) * 1989-12-26 1991-12-31 Ncr Corporation Supply connection integrity monitor
EP0565807A1 (en) * 1992-04-17 1993-10-20 STMicroelectronics S.r.l. MOS power transistor device
EP0631390B1 (en) * 1993-06-22 1999-09-01 Philips Electronics Uk Limited A power semiconductor circuit
DE4429903B4 (de) * 1993-09-14 2004-02-05 International Rectifier Corp., El Segundo Leistungshalbleiteranordnung mit Überlastschutzschaltung
US5497285A (en) * 1993-09-14 1996-03-05 International Rectifier Corporation Power MOSFET with overcurrent and over-temperature protection

Also Published As

Publication number Publication date
US5550701A (en) 1996-08-27
JPH08102539A (ja) 1996-04-16
SG34262A1 (en) 1996-12-06
GB9517148D0 (en) 1995-10-25
ITMI951818A1 (it) 1997-03-01
GB2292834B (en) 1998-09-09
GB2292834A (en) 1996-03-06
FR2725306A1 (fr) 1996-04-05
DE19530664C2 (de) 1998-10-15
IT1282940B1 (it) 1998-04-02
ITMI951818A0 (it) 1995-08-29
DE19530664A1 (de) 1996-03-07

Similar Documents

Publication Publication Date Title
JP2988859B2 (ja) パワーｍｏｓｆｅｔ
US5978192A (en) Schmitt trigger-configured ESD protection circuit
US6628159B2 (en) SOI voltage-tolerant body-coupled pass transistor
US5173755A (en) Capacitively induced electrostatic discharge protection circuit
US5818281A (en) Semiconductor circuit having turn-on prevention capability of switching semiconductor device during off cycle thereof by undesired transient voltages
JP3926975B2 (ja) スタック型ｍｏｓトランジスタ保護回路
US6064249A (en) Lateral DMOS design for ESD protection
US7738222B2 (en) Circuit arrangement and method for protecting an integrated semiconductor circuit
EP0305937B1 (en) Mos i/o protection using switched body circuit design
US7102864B2 (en) Latch-up-free ESD protection circuit using SCR
US5115369A (en) Avalanche stress protected semiconductor device having variable input impedance
JPH07236229A (ja) オフラインブートストラップ型スタートアップ回路
JP3164065B2 (ja) 半導体装置
US7671638B2 (en) Negative N-epi biasing sensing and high side gate driver output spurious turn-on prevention due to N-epi P-sub diode conduction during N-epi negative transient voltage
US20180115311A1 (en) Configurable Clamp Circuit
JPH0213115A (ja) 電力用電界効果トランジスタ駆動回路
US7561391B2 (en) Input voltage sensing circuit
US20050111150A1 (en) Electrostatic discharge protection circuit
US6597550B1 (en) High voltage integrated circuit with resistor connected between substrate and ground to limit current during negative voltage spike
JP3139223B2 (ja) 半導体装置及びその製造方法
JP4501178B2 (ja) 半導体装置のための保護装置
JP3537061B2 (ja) 半導体装置
US5466952A (en) Semiconductor device having an IGET and a control or protection component
US6683777B2 (en) Semiconductor protective control unit for controlling output transistors connected to inductive load
JPH0290570A (ja) 電力ｍｏｓｆｅｔに対するゲート・ソース保護回路

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081008

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091008

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091008

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101008

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101008

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111008

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121008

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131008

Year of fee payment: 14

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term