JP3537061B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3537061B2 JP3537061B2 JP09288595A JP9288595A JP3537061B2 JP 3537061 B2 JP3537061 B2 JP 3537061B2 JP 09288595 A JP09288595 A JP 09288595A JP 9288595 A JP9288595 A JP 9288595A JP 3537061 B2 JP3537061 B2 JP 3537061B2
- Authority
- JP
- Japan
- Prior art keywords
- mosfet
- voltage
- gate
- power
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明はパワーＭＯＳＦＥＴを出
力段にソースフォロア形態で用いた半導体装置に係り、
特に誘導性負荷を高速駆動するハイサイドスイッチ用に
好適な半導体装置に関する。
力段にソースフォロア形態で用いた半導体装置に係り、
特に誘導性負荷を高速駆動するハイサイドスイッチ用に
好適な半導体装置に関する。
【０００２】
【従来の技術】この種のハイサイドスイッチ用の回路に
ついては、例えば米国特許第４，９２８，０５３号に開
示された構成が知られている。この従来のハイサイドス
イッチ回路（ソースフォロア回路）の要部の構成を図１
１に示す。図１１において、参照符号７０はパワーＭＯ
ＳＦＥＴを示し、パワーＭＯＳＦＥＴ７０のドレインは
電源端子ＶDDに接続されると共にソースは出力端子ＯＵ
Ｔを介して誘導性負荷７１に接続されている。パワーＭ
ＯＳＦＥＴ７０のゲートとソース間には、パワーＭＯＳ
ＦＥＴ７０を遮断するためのＮチャネルＭＯＳＦＥＴ７
２のドレインとソースが各々接続され、このＮチャネル
ＭＯＳＦＥＴ７２のゲートは回路のグランドに接続され
ている。また、ＰチャネルＭＯＳＦＥＴ７５のドレイン
とゲートは、それぞれパワーＭＯＳＦＥＴ７０のゲート
と回路のグランドに接続されている。電源端子ＶDDとパ
ワーＭＯＳＦＥＴ７０のゲートとの間には、パワーＭＯ
ＳＦＥＴ７０を遮断したときの出力端子ＯＵＴの電圧の
最小値を決めるクランプダイオード７４と、逆方向電圧
による電流阻止用ダイオード７３との直列回路が接続さ
れる。
ついては、例えば米国特許第４，９２８，０５３号に開
示された構成が知られている。この従来のハイサイドス
イッチ回路（ソースフォロア回路）の要部の構成を図１
１に示す。図１１において、参照符号７０はパワーＭＯ
ＳＦＥＴを示し、パワーＭＯＳＦＥＴ７０のドレインは
電源端子ＶDDに接続されると共にソースは出力端子ＯＵ
Ｔを介して誘導性負荷７１に接続されている。パワーＭ
ＯＳＦＥＴ７０のゲートとソース間には、パワーＭＯＳ
ＦＥＴ７０を遮断するためのＮチャネルＭＯＳＦＥＴ７
２のドレインとソースが各々接続され、このＮチャネル
ＭＯＳＦＥＴ７２のゲートは回路のグランドに接続され
ている。また、ＰチャネルＭＯＳＦＥＴ７５のドレイン
とゲートは、それぞれパワーＭＯＳＦＥＴ７０のゲート
と回路のグランドに接続されている。電源端子ＶDDとパ
ワーＭＯＳＦＥＴ７０のゲートとの間には、パワーＭＯ
ＳＦＥＴ７０を遮断したときの出力端子ＯＵＴの電圧の
最小値を決めるクランプダイオード７４と、逆方向電圧
による電流阻止用ダイオード７３との直列回路が接続さ
れる。
【０００３】このように構成されるハイサイドスイッチ
回路は、次のように動作する。ＰチャネルＭＯＳＦＥＴ
７５のソースの電位ＶSを低電位から高電位にすること
によりＰチャネルＭＯＳＦＥＴ７５がオンしてパワーＭ
ＯＳＦＥＴ７０のゲートが駆動されてパワーＭＯＳＦＥ
Ｔ７０が導通し、電源端子ＶDDからパワーＭＯＳＦＥＴ
７０のドレイン・ソースを介して誘導性負荷７１に電流
が供給される。
回路は、次のように動作する。ＰチャネルＭＯＳＦＥＴ
７５のソースの電位ＶSを低電位から高電位にすること
によりＰチャネルＭＯＳＦＥＴ７５がオンしてパワーＭ
ＯＳＦＥＴ７０のゲートが駆動されてパワーＭＯＳＦＥ
Ｔ７０が導通し、電源端子ＶDDからパワーＭＯＳＦＥＴ
７０のドレイン・ソースを介して誘導性負荷７１に電流
が供給される。
【０００４】一方、ＰチャネルＭＯＳＦＥＴ７５のソー
スの電位ＶSを高電位から低電位にして、ＰチャネルＭ
ＯＳＦＥＴ７５に内蔵する寄生ダイオード（破線で示
す）を順バイアスさせることにより、パワーＭＯＳＦＥ
Ｔ７０のゲートから電荷が引き抜かれてパワーＭＯＳＦ
ＥＴ７０が遮断状態となる。パワーＭＯＳＦＥＴ７０を
遮断させると、誘導性負荷７１に逆起電圧が発生してパ
ワーＭＯＳＦＥＴ７０のソース（出力端子ＯＵＴ）はグ
ランド電位以下に下がり、パワーＭＯＳＦＥＴ７０のソ
ースが負電圧になった後は、ＮチャネルＭＯＳＦＥＴ７
２がオンすることにより、パワーＭＯＳＦＥＴ７０を遮
断させ続ける。その後、クランプダイオード７４で決ま
る負の出力電圧値（以下、これを負出力維持電圧と称す
る）となると、パワーＭＯＳＦＥＴ７０はオンして出力
電圧の低下は止まる。こうして負荷電流が遮断するま
で、誘導性負荷７１に蓄積されていたエネルギが放出さ
れ続ける。ここで、誘導性負荷７１に供給する電流を高
速に遮断するためには、出力電圧をできるだけグランド
電圧より下げるようにする必要がある。
スの電位ＶSを高電位から低電位にして、ＰチャネルＭ
ＯＳＦＥＴ７５に内蔵する寄生ダイオード（破線で示
す）を順バイアスさせることにより、パワーＭＯＳＦＥ
Ｔ７０のゲートから電荷が引き抜かれてパワーＭＯＳＦ
ＥＴ７０が遮断状態となる。パワーＭＯＳＦＥＴ７０を
遮断させると、誘導性負荷７１に逆起電圧が発生してパ
ワーＭＯＳＦＥＴ７０のソース（出力端子ＯＵＴ）はグ
ランド電位以下に下がり、パワーＭＯＳＦＥＴ７０のソ
ースが負電圧になった後は、ＮチャネルＭＯＳＦＥＴ７
２がオンすることにより、パワーＭＯＳＦＥＴ７０を遮
断させ続ける。その後、クランプダイオード７４で決ま
る負の出力電圧値（以下、これを負出力維持電圧と称す
る）となると、パワーＭＯＳＦＥＴ７０はオンして出力
電圧の低下は止まる。こうして負荷電流が遮断するま
で、誘導性負荷７１に蓄積されていたエネルギが放出さ
れ続ける。ここで、誘導性負荷７１に供給する電流を高
速に遮断するためには、出力電圧をできるだけグランド
電圧より下げるようにする必要がある。
【０００５】
【発明が解決しようとする課題】しかしながら、前述し
た従来の回路構成によれば、出力電圧の下限値はＮチャ
ネルＭＯＳＦＥＴ７２のゲート・ソース間耐圧（通常は
２０Ｖ程度）により制限される。さらに、電源としてバ
ッテリを使用する場合にはバッテリの充電レベルにより
電源電圧変動（５Ｖ程度）があるため、従来の回路構成
ではこのマージンを見込む必要があり、負出力維持電圧
は−１５Ｖ程度が限界であった。このため、誘導性負荷
の遮断速度を高速化することは難しいという問題があっ
た。
た従来の回路構成によれば、出力電圧の下限値はＮチャ
ネルＭＯＳＦＥＴ７２のゲート・ソース間耐圧（通常は
２０Ｖ程度）により制限される。さらに、電源としてバ
ッテリを使用する場合にはバッテリの充電レベルにより
電源電圧変動（５Ｖ程度）があるため、従来の回路構成
ではこのマージンを見込む必要があり、負出力維持電圧
は−１５Ｖ程度が限界であった。このため、誘導性負荷
の遮断速度を高速化することは難しいという問題があっ
た。
【０００６】また、従来の回路構成では、ＰチャネルＭ
ＯＳＦＥＴ７５のゲートはグランドと接続され、ドレイ
ンはパワーＭＯＳＦＥＴのゲートと接続されているため
パワーＭＯＳＦＥＴのゲートとグランド間に印加する電
圧（バッテリ電圧＋８Ｖ程度）を、ＰチャネルＭＯＳＦ
ＥＴ７５のゲート・ソース間耐圧より低くする必要があ
る。このため、例えば２４Ｖのような電圧が高いバッテ
リを用いる場合には使用できないという問題があった。
ＯＳＦＥＴ７５のゲートはグランドと接続され、ドレイ
ンはパワーＭＯＳＦＥＴのゲートと接続されているため
パワーＭＯＳＦＥＴのゲートとグランド間に印加する電
圧（バッテリ電圧＋８Ｖ程度）を、ＰチャネルＭＯＳＦ
ＥＴ７５のゲート・ソース間耐圧より低くする必要があ
る。このため、例えば２４Ｖのような電圧が高いバッテ
リを用いる場合には使用できないという問題があった。
【０００７】さらに、従来のハイサイドスイッチ回路に
おいては、バッテリが誤って逆接続された場合にパワー
ＭＯＳＦＥＴを駆動する制御回路に過電流が流れた場合
に対する対策がなされていなかった。
おいては、バッテリが誤って逆接続された場合にパワー
ＭＯＳＦＥＴを駆動する制御回路に過電流が流れた場合
に対する対策がなされていなかった。
【０００８】そこで、本発明の目的は、誘導性負荷を高
速遮断することが可能なハイサイドスイッチ用の半導体
装置を提供することにある。また、本発明の他の目的
は、２４Ｖ以上の高い電圧のバッテリを用いることが可
能なハイサイドスイッチ用の半導体装置を提供すること
にある。さらに、本発明の他の目的は、バッテリを誤っ
て逆接続した場合にも破壊することがないハイサイドス
イッチ用の半導体装置を提供することにある。
速遮断することが可能なハイサイドスイッチ用の半導体
装置を提供することにある。また、本発明の他の目的
は、２４Ｖ以上の高い電圧のバッテリを用いることが可
能なハイサイドスイッチ用の半導体装置を提供すること
にある。さらに、本発明の他の目的は、バッテリを誤っ
て逆接続した場合にも破壊することがないハイサイドス
イッチ用の半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体装置は、例えば図１に示すよう
に、ドレインが電源端子３１に接続されると共にソース
が出力端子３３に接続されたパワーＭＯＳＦＥＴ１と、
パワーＭＯＳＦＥＴ１のゲートと制御回路用グランドす
なわちグランドライン３４との間に配置されて入力端子
３２の電圧に基づいてパワーＭＯＳＦＥＴ１をオフする
第１のＭＯＳＦＥＴすなわちＭＯＳＦＥＴ２と、パワー
ＭＯＳＦＥＴ１のゲートと前記出力端子３３との間に配
置されて前記入力端子３２の電圧に基づいてパワーＭＯ
ＳＦＥＴ１をオフする第２のＭＯＳＦＥＴすなわちＭＯ
ＳＦＥＴ３と、パワーＭＯＳＦＥＴ１のゲートに接続さ
れて前記入力端子３２の電圧に基づいてパワーＭＯＳＦ
ＥＴ１をオンするゲート充電回路すなわち昇圧回路１９
と、から少なくとも構成されることを特徴とするもので
ある。
に、本発明に係る半導体装置は、例えば図１に示すよう
に、ドレインが電源端子３１に接続されると共にソース
が出力端子３３に接続されたパワーＭＯＳＦＥＴ１と、
パワーＭＯＳＦＥＴ１のゲートと制御回路用グランドす
なわちグランドライン３４との間に配置されて入力端子
３２の電圧に基づいてパワーＭＯＳＦＥＴ１をオフする
第１のＭＯＳＦＥＴすなわちＭＯＳＦＥＴ２と、パワー
ＭＯＳＦＥＴ１のゲートと前記出力端子３３との間に配
置されて前記入力端子３２の電圧に基づいてパワーＭＯ
ＳＦＥＴ１をオフする第２のＭＯＳＦＥＴすなわちＭＯ
ＳＦＥＴ３と、パワーＭＯＳＦＥＴ１のゲートに接続さ
れて前記入力端子３２の電圧に基づいてパワーＭＯＳＦ
ＥＴ１をオンするゲート充電回路すなわち昇圧回路１９
と、から少なくとも構成されることを特徴とするもので
ある。
【００１０】前記半導体装置において、前記パワーＭＯ
ＳＦＥＴのゲートと制御回路用グランドとの間に、前記
第１のＭＯＳＦＥＴのドレイン・ソース間に存在する寄
生ダイオードを介して流れる電流を阻止するためのダイ
オード、すなわち図１に示すようにダイオード８を接続
配置すれば好適である。
ＳＦＥＴのゲートと制御回路用グランドとの間に、前記
第１のＭＯＳＦＥＴのドレイン・ソース間に存在する寄
生ダイオードを介して流れる電流を阻止するためのダイ
オード、すなわち図１に示すようにダイオード８を接続
配置すれば好適である。
【００１１】また、前記第２のＭＯＳＦＥＴをオンする
第３のＭＯＳＦＥＴ、すなわち図１に示すようにＭＯＳ
ＦＥＴ４と、前記ＭＯＳＦＥＴ３のゲート・ソース間に
接続されて前記ＭＯＳＦＥＴ３をオフするための抵抗１
７とを更に設ければ好適である。
第３のＭＯＳＦＥＴ、すなわち図１に示すようにＭＯＳ
ＦＥＴ４と、前記ＭＯＳＦＥＴ３のゲート・ソース間に
接続されて前記ＭＯＳＦＥＴ３をオフするための抵抗１
７とを更に設ければ好適である。
【００１２】また、前記第２のＭＯＳＦＥＴをオンする
第３のＭＯＳＦＥＴと、前記第２のＭＯＳＦＥＴのゲー
トとソースの間に接続されて前記第２のＭＯＳＦＥＴを
オフするための第４のＭＯＳＦＥＴ、すなわち図４に示
すようにＭＯＳＦＥＴ２３を前記抵抗１７の代わりに設
けてもよい。
第３のＭＯＳＦＥＴと、前記第２のＭＯＳＦＥＴのゲー
トとソースの間に接続されて前記第２のＭＯＳＦＥＴを
オフするための第４のＭＯＳＦＥＴ、すなわち図４に示
すようにＭＯＳＦＥＴ２３を前記抵抗１７の代わりに設
けてもよい。
【００１３】更に、電源電圧から所定の定電圧を得る定
電圧電源、例えば図３に示すように電圧レギュレータ２
０を設け、該電圧レギュレータ２０と前記ＭＯＳＦＥＴ
３のゲートとの間に、前記ＭＯＳＦＥＴ４と、ＭＯＳＦ
ＥＴ４のドレイン・ソース間に存在する寄生ダイオード
を介して流れる電流を阻止するダイオード９との直列回
路を設けることができる。
電圧電源、例えば図３に示すように電圧レギュレータ２
０を設け、該電圧レギュレータ２０と前記ＭＯＳＦＥＴ
３のゲートとの間に、前記ＭＯＳＦＥＴ４と、ＭＯＳＦ
ＥＴ４のドレイン・ソース間に存在する寄生ダイオード
を介して流れる電流を阻止するダイオード９との直列回
路を設けることができる。
【００１４】また、前記パワーＭＯＳＦＥＴのゲート
と、電源端子及び／又は定電圧電源との間に、クランプ
用ダイオード、例えば図１或いは図４に示すように、ク
ランプ用ダイオード１３及び／又は１４を更に設ければ
好適である。
と、電源端子及び／又は定電圧電源との間に、クランプ
用ダイオード、例えば図１或いは図４に示すように、ク
ランプ用ダイオード１３及び／又は１４を更に設ければ
好適である。
【００１５】また、前記パワーＭＯＳＦＥＴのゲートと
電源端子との間に接続した第１のダイオードと第５のＭ
ＯＳＦＥＴの直列回路、例えば図５に示すように、ダイ
オード１２とＭＯＳＦＥＴ６の直列回路を設け、ＭＯＳ
ＦＥＴ６のゲートとソースとの間に抵抗１８を設け、前
記パワーＭＯＳＦＥＴ１のゲートから前記のＭＯＳＦＥ
Ｔ６のゲートを経由して前記電源端子３１に至る間に第
２のクランプ用ダイオードすなわちダイオード１３を設
け、電源端子３１に印加される電源電圧から所定の定電
圧を得る定電圧電源すなわち電圧レギュレータ２０を設
け、前記パワーＭＯＳＦＥＴ１のゲートから前記ＭＯＳ
ＦＥＴ６のゲートを経由して前記電圧レギュレータ２０
に至る間に第３のクランプ用ダイオードすなわちダイオ
ード１４を設けてもよい。
電源端子との間に接続した第１のダイオードと第５のＭ
ＯＳＦＥＴの直列回路、例えば図５に示すように、ダイ
オード１２とＭＯＳＦＥＴ６の直列回路を設け、ＭＯＳ
ＦＥＴ６のゲートとソースとの間に抵抗１８を設け、前
記パワーＭＯＳＦＥＴ１のゲートから前記のＭＯＳＦＥ
Ｔ６のゲートを経由して前記電源端子３１に至る間に第
２のクランプ用ダイオードすなわちダイオード１３を設
け、電源端子３１に印加される電源電圧から所定の定電
圧を得る定電圧電源すなわち電圧レギュレータ２０を設
け、前記パワーＭＯＳＦＥＴ１のゲートから前記ＭＯＳ
ＦＥＴ６のゲートを経由して前記電圧レギュレータ２０
に至る間に第３のクランプ用ダイオードすなわちダイオ
ード１４を設けてもよい。
【００１６】この場合、前記第５のＭＯＳＦＥＴのゲー
トとソースとの間に設けた抵抗すなわち抵抗１８の代わ
りに、ドレインとゲートをダイオード接続した第６のＭ
ＯＳＦＥＴ、すなわち図６に示すように、ＭＯＳＦＥＴ
２８を前記ＭＯＳＦＥＴ６のゲートとソースとの間に設
けることができる。
トとソースとの間に設けた抵抗すなわち抵抗１８の代わ
りに、ドレインとゲートをダイオード接続した第６のＭ
ＯＳＦＥＴ、すなわち図６に示すように、ＭＯＳＦＥＴ
２８を前記ＭＯＳＦＥＴ６のゲートとソースとの間に設
けることができる。
【００１７】また、前記パワーＭＯＳＦＥＴのゲートと
前記第１のＭＯＳＦＥＴとの間にゲートが出力端子に接
続された第７のＭＯＳＦＥＴ、すなわち図７に示すよう
に、ＭＯＳＦＥＴ５を更に設けてもよい。
前記第１のＭＯＳＦＥＴとの間にゲートが出力端子に接
続された第７のＭＯＳＦＥＴ、すなわち図７に示すよう
に、ＭＯＳＦＥＴ５を更に設けてもよい。
【００１８】更に、ドレインをグランド端子に接続し、
ソースとボディを前記制御回路用グランドに接続し、ゲ
ートを前記電源端子もしくはこの電源端子と同極性の電
圧を有する部分に接続した第８のＭＯＳＦＥＴ、すなわ
ち図８で言えばＭＯＳＦＥＴ７を接続すれば好適であ
る。
ソースとボディを前記制御回路用グランドに接続し、ゲ
ートを前記電源端子もしくはこの電源端子と同極性の電
圧を有する部分に接続した第８のＭＯＳＦＥＴ、すなわ
ち図８で言えばＭＯＳＦＥＴ７を接続すれば好適であ
る。
【００１９】また、本発明に係る半導体装置は、第１導
電型の同一半導体基板、例えば図９に示すように、半導
体基板１０１上に縦型パワーＭＯＳＦＥＴ１と該パワー
ＭＯＳＦＥＴ１のゲートを制御する制御回路とを少なく
とも有する半導体装置であって、前記パワーＭＯＳＦＥ
Ｔ１の領域は、基板１０１側から順に、第１導電型すな
わちＮ型の第１半導体層と該第１半導体層よりも低濃度
の第１導電型の第２半導体層すなわちＮ型エピタキシャ
ル層１０５ａとを有すると共にパワーＭＯＳＦＥＴ領域
の周辺部に表面から前記第１半導体層まで達する前記第
２半導体層より高濃度の第１導電型の第３半導体層すな
わち高濃度Ｎ型半導体領域１０７ａを有し、前記制御回
路領域は、基板側１０１から順に、第２導電型の第４半
導体層すなわちＰ型エピタキシャル層１０３ａ，１０３
ｂと第１導電型の前記第２半導体層１０５ｂ〜１０５ｄ
とを有すると共に、この第２半導体層を島状に分離して
複数の島状領域１０５ｂ〜１０５ｄを構成するために、
表面からＰ型エピタキシャル層に達するこのＰ型エピタ
キシャル層より高濃度の第２導電型の第５半導体層すな
わち高濃度Ｐ型拡散層１０８ａ，１０８ｂを有する半導
体装置において、少なくとも１つの前記島状領域を他の
島状領域とから分離するように、表面から前記半導体基
板１０１まで達する前記Ｎ型エピタキシャル層より高濃
度の第１導電型の第６半導体層、すなわち図９の場合、
高濃度Ｎ型半導体領域１０７ａと高濃度Ｎ型埋込み層１
０２ａと１０４ａとからなる半導体層を設けたことを特
徴とする。
電型の同一半導体基板、例えば図９に示すように、半導
体基板１０１上に縦型パワーＭＯＳＦＥＴ１と該パワー
ＭＯＳＦＥＴ１のゲートを制御する制御回路とを少なく
とも有する半導体装置であって、前記パワーＭＯＳＦＥ
Ｔ１の領域は、基板１０１側から順に、第１導電型すな
わちＮ型の第１半導体層と該第１半導体層よりも低濃度
の第１導電型の第２半導体層すなわちＮ型エピタキシャ
ル層１０５ａとを有すると共にパワーＭＯＳＦＥＴ領域
の周辺部に表面から前記第１半導体層まで達する前記第
２半導体層より高濃度の第１導電型の第３半導体層すな
わち高濃度Ｎ型半導体領域１０７ａを有し、前記制御回
路領域は、基板側１０１から順に、第２導電型の第４半
導体層すなわちＰ型エピタキシャル層１０３ａ，１０３
ｂと第１導電型の前記第２半導体層１０５ｂ〜１０５ｄ
とを有すると共に、この第２半導体層を島状に分離して
複数の島状領域１０５ｂ〜１０５ｄを構成するために、
表面からＰ型エピタキシャル層に達するこのＰ型エピタ
キシャル層より高濃度の第２導電型の第５半導体層すな
わち高濃度Ｐ型拡散層１０８ａ，１０８ｂを有する半導
体装置において、少なくとも１つの前記島状領域を他の
島状領域とから分離するように、表面から前記半導体基
板１０１まで達する前記Ｎ型エピタキシャル層より高濃
度の第１導電型の第６半導体層、すなわち図９の場合、
高濃度Ｎ型半導体領域１０７ａと高濃度Ｎ型埋込み層１
０２ａと１０４ａとからなる半導体層を設けたことを特
徴とする。
【００２０】この場合、前記第４半導体層の所要部分の
表面に、前記第２半導体層より高濃度の第１導電型の第
７半導体層、すなわち図９に示すように高濃度Ｎ型埋込
み層１０４ｂ〜１０４ｄ、を設けてもよい。
表面に、前記第２半導体層より高濃度の第１導電型の第
７半導体層、すなわち図９に示すように高濃度Ｎ型埋込
み層１０４ｂ〜１０４ｄ、を設けてもよい。
【００２１】また、前記第１半導体層は、前記半導体基
板に前記第４半導体層形成前に設けた第１導電型の不純
物のわき上がり層、すなわち図９に示すように高濃度Ｎ
型埋込み層１０２ａと、高濃度Ｎ型埋込み層１０４ａと
から構成すれば好適である。
板に前記第４半導体層形成前に設けた第１導電型の不純
物のわき上がり層、すなわち図９に示すように高濃度Ｎ
型埋込み層１０２ａと、高濃度Ｎ型埋込み層１０４ａと
から構成すれば好適である。
【００２２】また、前記第６半導体層は、前記わき上が
り層、すなわち図９に示すように高濃度Ｎ型埋込み層１
０２ａと、高濃度Ｎ型埋込み層１０４ａと、高濃度Ｎ型
半導体領域１０７ａとから構成することができる。
り層、すなわち図９に示すように高濃度Ｎ型埋込み層１
０２ａと、高濃度Ｎ型埋込み層１０４ａと、高濃度Ｎ型
半導体領域１０７ａとから構成することができる。
【００２３】更に、前記制御回路領域の第６半導体層、
すなわち図９に示すように、高濃度Ｎ型埋込み層１０２
ａ，１０４ａ及び高濃度Ｎ型領域１０７ａにより分離さ
れた少なくとも１つの島状領域のＰ型エピタキシャル層
１０３ａと高濃度Ｐ型拡散層１０８ａをパワーＭＯＳＦ
ＥＴ領域に形成したパワーＭＯＳＦＥＴ１のソース電位
に電気的に接続し、第６半導体層により分離された他の
少なくとも１つの島状領域のＰ型エピタキシャル層１０
３ｂと高濃度Ｐ型拡散層１０８ｂを制御回路のグランド
に電気的に接続すれば好適である。
すなわち図９に示すように、高濃度Ｎ型埋込み層１０２
ａ，１０４ａ及び高濃度Ｎ型領域１０７ａにより分離さ
れた少なくとも１つの島状領域のＰ型エピタキシャル層
１０３ａと高濃度Ｐ型拡散層１０８ａをパワーＭＯＳＦ
ＥＴ領域に形成したパワーＭＯＳＦＥＴ１のソース電位
に電気的に接続し、第６半導体層により分離された他の
少なくとも１つの島状領域のＰ型エピタキシャル層１０
３ｂと高濃度Ｐ型拡散層１０８ｂを制御回路のグランド
に電気的に接続すれば好適である。
【００２４】また、前記第６半導体層により分離された
他の少なくとも１つの島状領域であって、前記第４半導
体層と第５半導体層が制御回路のグランドに接続された
島状領域に、ドレインが外部電源の接続されるグランド
端子、すなわち図８で言えばグランド端子３０、に電気
的に接続され、ソースとボディが前記制御回路のグラン
ド、すなわち図８で言えばグランドライン３４であって
図１０の島状領域で言えば制御回路のグランドに接続さ
れるＰ型エピタキシャル層１０３ｂと高濃度Ｐ型拡散層
１０８ｂに電気的に接続に接続され、ゲートが外部電源
の接続される電源端子すなわち図８で言えば電源端子３
１もしくはこの電源端子と同極性の電圧を有する部分に
接続されるＭＯＳＦＥＴ７を設ければ好適である。
他の少なくとも１つの島状領域であって、前記第４半導
体層と第５半導体層が制御回路のグランドに接続された
島状領域に、ドレインが外部電源の接続されるグランド
端子、すなわち図８で言えばグランド端子３０、に電気
的に接続され、ソースとボディが前記制御回路のグラン
ド、すなわち図８で言えばグランドライン３４であって
図１０の島状領域で言えば制御回路のグランドに接続さ
れるＰ型エピタキシャル層１０３ｂと高濃度Ｐ型拡散層
１０８ｂに電気的に接続に接続され、ゲートが外部電源
の接続される電源端子すなわち図８で言えば電源端子３
１もしくはこの電源端子と同極性の電圧を有する部分に
接続されるＭＯＳＦＥＴ７を設ければ好適である。
【００２５】
【作用】本発明に係る半導体装置によれば、誘導性負荷
を駆動するパワーＭＯＳＦＥＴのゲートと制御回路用グ
ランドとの間に配置された第１のＭＯＳＦＥＴは、パワ
ーＭＯＳＦＥＴのゲート電圧がグランド端子よりも高い
電圧でパワーＭＯＳＦＥＴの遮断動作を行い、パワーＭ
ＯＳＦＥＴのゲートと出力端子との間に配置された第２
のＭＯＳＦＥＴは、前記第１のＭＯＳＦＥＴによりパワ
ーＭＯＳＦＥＴがオフしてパワーＭＯＳＦＥＴのゲート
電圧が電源電圧に近い電圧となってからパワーＭＯＳＦ
ＥＴの遮断動作を行うと共に出力端子がグランド端子の
電圧以下の負電圧になってもパワーＭＯＳＦＥＴの遮断
動作を行い、パワーＭＯＳＦＥＴをオンするゲート充電
回路は、入力電圧を電源電圧以上に昇圧してパワーＭＯ
ＳＦＥＴのゲートを駆動する。
を駆動するパワーＭＯＳＦＥＴのゲートと制御回路用グ
ランドとの間に配置された第１のＭＯＳＦＥＴは、パワ
ーＭＯＳＦＥＴのゲート電圧がグランド端子よりも高い
電圧でパワーＭＯＳＦＥＴの遮断動作を行い、パワーＭ
ＯＳＦＥＴのゲートと出力端子との間に配置された第２
のＭＯＳＦＥＴは、前記第１のＭＯＳＦＥＴによりパワ
ーＭＯＳＦＥＴがオフしてパワーＭＯＳＦＥＴのゲート
電圧が電源電圧に近い電圧となってからパワーＭＯＳＦ
ＥＴの遮断動作を行うと共に出力端子がグランド端子の
電圧以下の負電圧になってもパワーＭＯＳＦＥＴの遮断
動作を行い、パワーＭＯＳＦＥＴをオンするゲート充電
回路は、入力電圧を電源電圧以上に昇圧してパワーＭＯ
ＳＦＥＴのゲートを駆動する。
【００２６】また、パワーＭＯＳＦＥＴのゲートと制御
回路用グランドとの間に、第１のＭＯＳＦＥＴのドレイ
ン・ソース間に存在する寄生ダイオードを介して流れる
電流を阻止するために設けたダイオードにより、パワー
ＭＯＳＦＥＴのゲート電圧がグランド電圧以下すなわち
負電圧となるのを可能にする。ここで、パワーＭＯＳＦ
ＥＴのゲート電圧の上限を制限するのは第１のＭＯＳＦ
ＥＴのドレイン・ソース間耐圧であるが、高耐圧の縦型
ＭＯＳＦＥＴを使用する場合には６０Ｖ以上の耐圧が容
易に得られるため２４Ｖ以上のバッテリを使用すること
が可能となる。
回路用グランドとの間に、第１のＭＯＳＦＥＴのドレイ
ン・ソース間に存在する寄生ダイオードを介して流れる
電流を阻止するために設けたダイオードにより、パワー
ＭＯＳＦＥＴのゲート電圧がグランド電圧以下すなわち
負電圧となるのを可能にする。ここで、パワーＭＯＳＦ
ＥＴのゲート電圧の上限を制限するのは第１のＭＯＳＦ
ＥＴのドレイン・ソース間耐圧であるが、高耐圧の縦型
ＭＯＳＦＥＴを使用する場合には６０Ｖ以上の耐圧が容
易に得られるため２４Ｖ以上のバッテリを使用すること
が可能となる。
【００２７】また、第３のＭＯＳＦＥＴのオンにより第
２のＭＯＳＦＥＴをオンし、第３のＭＯＳＦＥＴのオフ
により第２のＭＯＳＦＥＴをオフし、第２のＭＯＳＦＥ
Ｔのゲート・ソース間に接続された抵抗により第２のＭ
ＯＳＦＥＴをオフする際のゲート電荷を放電させるよう
にした。これにより、第２のＭＯＳＦＥＴのゲート電圧
はグランド電圧より下げられるため、負出力維持電圧の
絶対値は第２のＭＯＳＦＥＴのゲート・ソース間耐圧に
より制限されない大きな値にできる。このため、誘導性
負荷の遮断速度を高速化できる。ここで、第２のＭＯＳ
ＦＥＴを遮断する際の上記抵抗の代わりに、第４のＭＯ
ＳＦＥＴを第２のＭＯＳＦＥＴのゲートとソースの間に
接続して用いることもできる。
２のＭＯＳＦＥＴをオンし、第３のＭＯＳＦＥＴのオフ
により第２のＭＯＳＦＥＴをオフし、第２のＭＯＳＦＥ
Ｔのゲート・ソース間に接続された抵抗により第２のＭ
ＯＳＦＥＴをオフする際のゲート電荷を放電させるよう
にした。これにより、第２のＭＯＳＦＥＴのゲート電圧
はグランド電圧より下げられるため、負出力維持電圧の
絶対値は第２のＭＯＳＦＥＴのゲート・ソース間耐圧に
より制限されない大きな値にできる。このため、誘導性
負荷の遮断速度を高速化できる。ここで、第２のＭＯＳ
ＦＥＴを遮断する際の上記抵抗の代わりに、第４のＭＯ
ＳＦＥＴを第２のＭＯＳＦＥＴのゲートとソースの間に
接続して用いることもできる。
【００２８】また、定電圧電源は電源電圧から所定の定
電圧が得られ、この定電圧電源と第２のＭＯＳＦＥＴの
ゲートとの間に設けたダイオードは第３のＭＯＳＦＥＴ
のドレイン・ソース間に存在する寄生ダイオードを介し
て流れる電流を阻止する。
電圧が得られ、この定電圧電源と第２のＭＯＳＦＥＴの
ゲートとの間に設けたダイオードは第３のＭＯＳＦＥＴ
のドレイン・ソース間に存在する寄生ダイオードを介し
て流れる電流を阻止する。
【００２９】また、パワーＭＯＳＦＥＴのゲートと電源
端子との間に設けたクランプ用ダイオードは負出力維持
電圧を決定すると共に、バッテリ電圧が規格以上に増加
した場合にパワーＭＯＳＦＥＴのドレイン・ソース間に
高電圧が印加されることを防止する。
端子との間に設けたクランプ用ダイオードは負出力維持
電圧を決定すると共に、バッテリ電圧が規格以上に増加
した場合にパワーＭＯＳＦＥＴのドレイン・ソース間に
高電圧が印加されることを防止する。
【００３０】また、パワーＭＯＳＦＥＴのゲートと定電
圧電源との間に設けたクランプ用ダイオードは負出力維
持電圧を決定するが、定電圧電源と接続したことによ
り、電源端子に接続されるバッテリの電圧変化に起因す
る誘導性負荷の遮断速度の変動を防止できる。
圧電源との間に設けたクランプ用ダイオードは負出力維
持電圧を決定するが、定電圧電源と接続したことによ
り、電源端子に接続されるバッテリの電圧変化に起因す
る誘導性負荷の遮断速度の変動を防止できる。
【００３１】また、前記パワーＭＯＳＦＥＴのゲートと
電源端子との間に接続した第１のダイオードと第５のＭ
ＯＳＦＥＴの直列回路の第１のダイオードは、前記ゲー
ト充電回路すなわち昇圧回路により電源電圧よりもゲー
ト電位が高くなることを可能にし、第５のＭＯＳＦＥＴ
は負出力維持電圧を保つための電流を供給する。第５の
ＭＯＳＦＥＴのゲート・ソース間に設けた抵抗は、出力
端子電圧が負出力維持電圧よりも高いときに第５のＭＯ
ＳＦＥＴをオフするように動作する。第２のクランプ用
ダイオードは、パワーＭＯＳＦＥＴのゲートと電源端子
との間に設けた前記クランプ用ダイオードと同様に、負
出力維持電圧を決定すると共に、バッテリ電圧が規格以
上に増加した場合にパワーＭＯＳＦＥＴのドレイン・ソ
ース間に高電圧が印加されることを防止する。第３のク
ランプ用ダイオードは、パワーＭＯＳＦＥＴのゲートと
定電圧電源との間に設けた前記クランプ用ダイオードと
同様に、負出力維持電圧を決定するが、定電圧電源と接
続したことにより、電源端子に接続されるバッテリの電
圧変化に起因する誘導性負荷の遮断速度の変動を防止す
る。また、第５のＭＯＳＦＥＴが、負出力維持電圧を保
つためのパワーＭＯＳＦＥＴのゲート電流を供給するの
で、第２及び第３のクランプ用ダイオードの素子サイズ
を小さくできる。
電源端子との間に接続した第１のダイオードと第５のＭ
ＯＳＦＥＴの直列回路の第１のダイオードは、前記ゲー
ト充電回路すなわち昇圧回路により電源電圧よりもゲー
ト電位が高くなることを可能にし、第５のＭＯＳＦＥＴ
は負出力維持電圧を保つための電流を供給する。第５の
ＭＯＳＦＥＴのゲート・ソース間に設けた抵抗は、出力
端子電圧が負出力維持電圧よりも高いときに第５のＭＯ
ＳＦＥＴをオフするように動作する。第２のクランプ用
ダイオードは、パワーＭＯＳＦＥＴのゲートと電源端子
との間に設けた前記クランプ用ダイオードと同様に、負
出力維持電圧を決定すると共に、バッテリ電圧が規格以
上に増加した場合にパワーＭＯＳＦＥＴのドレイン・ソ
ース間に高電圧が印加されることを防止する。第３のク
ランプ用ダイオードは、パワーＭＯＳＦＥＴのゲートと
定電圧電源との間に設けた前記クランプ用ダイオードと
同様に、負出力維持電圧を決定するが、定電圧電源と接
続したことにより、電源端子に接続されるバッテリの電
圧変化に起因する誘導性負荷の遮断速度の変動を防止す
る。また、第５のＭＯＳＦＥＴが、負出力維持電圧を保
つためのパワーＭＯＳＦＥＴのゲート電流を供給するの
で、第２及び第３のクランプ用ダイオードの素子サイズ
を小さくできる。
【００３２】また、前記第５のＭＯＳＦＥＴのゲート・
ソース間の抵抗の代わりに設けたダイオード接続の第６
のＭＯＳＦＥＴは、第５のＭＯＳＦＥＴとカレントミラ
ーを構成するので、前記第２及び第３のクランプ用ダイ
オードの素子サイズを小さくできる。
ソース間の抵抗の代わりに設けたダイオード接続の第６
のＭＯＳＦＥＴは、第５のＭＯＳＦＥＴとカレントミラ
ーを構成するので、前記第２及び第３のクランプ用ダイ
オードの素子サイズを小さくできる。
【００３３】また、前記パワーＭＯＳＦＥＴのゲートと
前記第１のＭＯＳＦＥＴとの間に第７のＭＯＳＦＥＴを
設けたことにより、第１のＭＯＳＦＥＴは第７のＭＯＳ
ＦＥＴのしきい電圧分だけパワーＭＯＳＦＥＴの遮断動
作を速く終了するため、ターンオフがソフトになり、低
雑音のスイッチングを行える。
前記第１のＭＯＳＦＥＴとの間に第７のＭＯＳＦＥＴを
設けたことにより、第１のＭＯＳＦＥＴは第７のＭＯＳ
ＦＥＴのしきい電圧分だけパワーＭＯＳＦＥＴの遮断動
作を速く終了するため、ターンオフがソフトになり、低
雑音のスイッチングを行える。
【００３４】更に、ドレインをグランド端子に接続し、
ソースとボディを前記制御回路用グランドに接続し、ゲ
ートを前記電源端子もしくはこの電源端子と同極性の電
圧を有する部分に接続した第８のＭＯＳＦＥＴは、電源
端子とグランド端子間に正常にバッテリが接続された場
合にはオン状態となり制御回路用グランドとグランド端
子を接続し、バッテリが逆接続された場合にはオフ状態
となり、制御回路用グランドとグランド端子を切離し、
制御回路用グランドと電源端子間に存在する寄生ダイオ
ードを介して流れる電流を阻止する。
ソースとボディを前記制御回路用グランドに接続し、ゲ
ートを前記電源端子もしくはこの電源端子と同極性の電
圧を有する部分に接続した第８のＭＯＳＦＥＴは、電源
端子とグランド端子間に正常にバッテリが接続された場
合にはオン状態となり制御回路用グランドとグランド端
子を接続し、バッテリが逆接続された場合にはオフ状態
となり、制御回路用グランドとグランド端子を切離し、
制御回路用グランドと電源端子間に存在する寄生ダイオ
ードを介して流れる電流を阻止する。
【００３５】また、本発明に係る半導体装置では、パワ
ーＭＯＳＦＥＴの領域は、基板１０１側から順に第１導
電型の第１半導体層と該第１半導体層よりも低濃度の第
１導電型の第２半導体層としたことにより、パワーＭＯ
ＳＦＥＴのドレイン端子を基板側から取り出すことを可
能にし、パワーＭＯＳＦＥＴ領域の周辺部に表面から前
記第１半導体層まで達する高濃度の第１導電型の第３半
導体層は、同一半導体基板上の制御回路領域の第２導電
型の半導体層と、パワーＭＯＳＦＥＴのボディおよび第
４半導体層との間のリーク電流のストッパとして働く。
制御回路領域の第２導電型の第４の半導体層と第５の半
導体層で囲まれる第１導電型の第１の半導体層の複数の
島状領域はそれぞれ制御回路用素子形成部となり、表面
から前記半導体基板まで達する第１導電型の第６半導体
層は、前記島状領域の各々を更に電気的に分離すること
を可能にする。
ーＭＯＳＦＥＴの領域は、基板１０１側から順に第１導
電型の第１半導体層と該第１半導体層よりも低濃度の第
１導電型の第２半導体層としたことにより、パワーＭＯ
ＳＦＥＴのドレイン端子を基板側から取り出すことを可
能にし、パワーＭＯＳＦＥＴ領域の周辺部に表面から前
記第１半導体層まで達する高濃度の第１導電型の第３半
導体層は、同一半導体基板上の制御回路領域の第２導電
型の半導体層と、パワーＭＯＳＦＥＴのボディおよび第
４半導体層との間のリーク電流のストッパとして働く。
制御回路領域の第２導電型の第４の半導体層と第５の半
導体層で囲まれる第１導電型の第１の半導体層の複数の
島状領域はそれぞれ制御回路用素子形成部となり、表面
から前記半導体基板まで達する第１導電型の第６半導体
層は、前記島状領域の各々を更に電気的に分離すること
を可能にする。
【００３６】第４半導体層の所要部分の表面に設けた高
濃度の第１導電型の第７半導体層は、制御回路用素子の
低抵抗埋込み層として働くので素子特性が向上する。
濃度の第１導電型の第７半導体層は、制御回路用素子の
低抵抗埋込み層として働くので素子特性が向上する。
【００３７】また、前記第１半導体層を、半導体基板に
第４半導体層形成前に設けた第１導電型の不純物のわき
上がり層と、前記第７半導体層とから構成することによ
り、パワーＭＯＳＦＥＴ領域に形成された第４半導体層
を第１導電型の層で容易に貫通することができ、第２半
導体層と基板との間の導通が取れる。
第４半導体層形成前に設けた第１導電型の不純物のわき
上がり層と、前記第７半導体層とから構成することによ
り、パワーＭＯＳＦＥＴ領域に形成された第４半導体層
を第１導電型の層で容易に貫通することができ、第２半
導体層と基板との間の導通が取れる。
【００３８】更に、前記制御回路領域の第６半導体層に
より分離された少なくとも１つの島状領域の第４半導体
層と第５半導体層をパワーＭＯＳＦＥＴ領域に形成した
パワーＭＯＳＦＥＴのソース電位に電気的に接続し、第
６半導体層により分離された他の少なくとも１つの島状
領域の第４半導体層と第５半導体層を制御回路のグラン
ドに電気的に接続することにより、前者の島状領域は負
電位への変化が可能となり、パワーＭＯＳＦＥＴのソー
スと共に電位が変化するプルダウン素子用として好適に
使用でき、負出力維持電圧の絶対値を大きくでき誘導性
負荷を高速に遮断できる。
より分離された少なくとも１つの島状領域の第４半導体
層と第５半導体層をパワーＭＯＳＦＥＴ領域に形成した
パワーＭＯＳＦＥＴのソース電位に電気的に接続し、第
６半導体層により分離された他の少なくとも１つの島状
領域の第４半導体層と第５半導体層を制御回路のグラン
ドに電気的に接続することにより、前者の島状領域は負
電位への変化が可能となり、パワーＭＯＳＦＥＴのソー
スと共に電位が変化するプルダウン素子用として好適に
使用でき、負出力維持電圧の絶対値を大きくでき誘導性
負荷を高速に遮断できる。
【００３９】また、前記制御回路領域の第６半導体層に
より分離された少なくとも１つの島状領域であって、第
４半導体層と第５半導体層とを制御回路のグランドに電
気的に接続した島状領域に、ドレインがグランド端子に
接続され、ソースとボディが制御回路のグランドに接続
され、ゲートが電源端子に接続されたＭＯＳＦＥＴを設
けることにより、このＭＯＳＦＥＴはバッテリ逆接続し
た場合にオフ動作し、正常に接続した場合にオンするバ
ッテリ逆接続保護動作を行うことができる。
より分離された少なくとも１つの島状領域であって、第
４半導体層と第５半導体層とを制御回路のグランドに電
気的に接続した島状領域に、ドレインがグランド端子に
接続され、ソースとボディが制御回路のグランドに接続
され、ゲートが電源端子に接続されたＭＯＳＦＥＴを設
けることにより、このＭＯＳＦＥＴはバッテリ逆接続し
た場合にオフ動作し、正常に接続した場合にオンするバ
ッテリ逆接続保護動作を行うことができる。
【００４０】
【実施例】次に、本発明に係る半導体装置の実施例につ
き、添付図面を参照しながら以下詳細に説明する。 ＜実施例１＞図１は本発明に係る半導体装置の第１の実
施例を示し、誘導性負荷を駆動する駆動回路の要部回路
図であり、図２は図１に示した駆動回路の入出力波形図
である。図１において、参照符号５０は本発明の半導体
装置を示し、この半導体装置５０の電源端子３１にはバ
ッテリ４１の一方の端子が接続され、バッテリ４１の他
方の端子はグランド端子３０に接続されると共に、ソレ
ノイドやモータ等の誘導性負荷４０を介して出力端子３
３に接続される。
き、添付図面を参照しながら以下詳細に説明する。 ＜実施例１＞図１は本発明に係る半導体装置の第１の実
施例を示し、誘導性負荷を駆動する駆動回路の要部回路
図であり、図２は図１に示した駆動回路の入出力波形図
である。図１において、参照符号５０は本発明の半導体
装置を示し、この半導体装置５０の電源端子３１にはバ
ッテリ４１の一方の端子が接続され、バッテリ４１の他
方の端子はグランド端子３０に接続されると共に、ソレ
ノイドやモータ等の誘導性負荷４０を介して出力端子３
３に接続される。
【００４１】また、本実施例の半導体装置５０の内部回
路は、ハイサイドスイッチとして使用するパワーＭＯＳ
ＦＥＴ１と、このパワーＭＯＳＦＥＴ１のゲートを制御
する制御回路とを備えている。すなわち、半導体装置５
０の内部回路は、電源端子３１にドレインが接続される
と共にソースが出力端子３３に接続されたＮチャネルの
パワーＭＯＳＦＥＴ１と、パワーＭＯＳＦＥＴ１のゲー
ト・ソース間にそれぞれドレインとソースが接続された
ＮチャネルＭＯＳＦＥＴ３と、ドレインがパワーＭＯＳ
ＦＥＴ１のゲートにダイオード８を介して接続されると
共にソースが制御回路のグランドライン（第１グランド
ライン）３４を介してグランド端子３０に接続されたＮ
チャネルＭＯＳＦＥＴ２と、出力がＭＯＳＦＥＴ２のゲ
ートに接続されたインバータ２１と、ソースとドレイン
が電源端子３１とＭＯＳＦＥＴ３のゲートにそれぞれ接
続されたＰチャネルＭＯＳＦＥＴ４と、パワーＭＯＳＦ
ＥＴ１のゲートに接続された昇圧回路１９と、電源端子
３１とパワーＭＯＳＦＥＴ１のゲートとの間にアノード
同士が接続されたダイオード１２，１３の直列回路と、
出力端子３３に接続される第２グランドライン３６とパ
ワーＭＯＳＦＥＴ１のゲートとの間にカソード同士が接
続されたダイオード２６，２７の直列回路と、ＭＯＳＦ
ＥＴ３のゲート・ソース間に接続された抵抗１７と、入
力側が入力端子３２に接続されると共に出力側が昇圧回
路の入力とＭＯＳＦＥＴ４のゲートとインバータ２１の
入力に接続された入力信号処理回路３５と、から構成さ
れる。なお、入力信号処理回路３５には、図示しない
が、レベルシフト回路、過熱保護回路、過電流保護回
路、等が内蔵されている。
路は、ハイサイドスイッチとして使用するパワーＭＯＳ
ＦＥＴ１と、このパワーＭＯＳＦＥＴ１のゲートを制御
する制御回路とを備えている。すなわち、半導体装置５
０の内部回路は、電源端子３１にドレインが接続される
と共にソースが出力端子３３に接続されたＮチャネルの
パワーＭＯＳＦＥＴ１と、パワーＭＯＳＦＥＴ１のゲー
ト・ソース間にそれぞれドレインとソースが接続された
ＮチャネルＭＯＳＦＥＴ３と、ドレインがパワーＭＯＳ
ＦＥＴ１のゲートにダイオード８を介して接続されると
共にソースが制御回路のグランドライン（第１グランド
ライン）３４を介してグランド端子３０に接続されたＮ
チャネルＭＯＳＦＥＴ２と、出力がＭＯＳＦＥＴ２のゲ
ートに接続されたインバータ２１と、ソースとドレイン
が電源端子３１とＭＯＳＦＥＴ３のゲートにそれぞれ接
続されたＰチャネルＭＯＳＦＥＴ４と、パワーＭＯＳＦ
ＥＴ１のゲートに接続された昇圧回路１９と、電源端子
３１とパワーＭＯＳＦＥＴ１のゲートとの間にアノード
同士が接続されたダイオード１２，１３の直列回路と、
出力端子３３に接続される第２グランドライン３６とパ
ワーＭＯＳＦＥＴ１のゲートとの間にカソード同士が接
続されたダイオード２６，２７の直列回路と、ＭＯＳＦ
ＥＴ３のゲート・ソース間に接続された抵抗１７と、入
力側が入力端子３２に接続されると共に出力側が昇圧回
路の入力とＭＯＳＦＥＴ４のゲートとインバータ２１の
入力に接続された入力信号処理回路３５と、から構成さ
れる。なお、入力信号処理回路３５には、図示しない
が、レベルシフト回路、過熱保護回路、過電流保護回
路、等が内蔵されている。
【００４２】このように、半導体装置５０はパワーＭＯ
ＳＦＥＴ１をソースフォロア接地にしたハイサイドスイ
ッチと、これを制御するＭＯＳＦＥＴ２，３，４や昇圧
回路１９等からなる制御回路とで構成され、図２に示す
ような入出力特性を有する。なお、図２は図１に示した
ように誘導性負荷４０と電圧ＶDDのバッテリ４１を接続
した半導体装置５０の、入力端子３２における入力電圧
波形と出力端子３３における出力電圧波形とを示す入出
力特性図である。すなわち、図２に示すように入力端子
３２に例えば５Ｖの電圧を印加すると、入力信号処理回
路３５を介して昇圧回路１９に入力された電圧は、昇圧
回路１９によってバッテリ４１の電源電圧ＶDD以上に昇
圧されてパワーＭＯＳＦＥＴ１のゲートに印加され、パ
ワーＭＯＳＦＥＴ１をオン状態にする。電源電圧ＶDD以
上の十分高いゲート電圧で駆動するため、パワーＭＯＳ
ＦＥＴ１は１００ｍΩ程度以下の低いオン抵抗となり、
出力端子３３はほぼ電源電圧ＶDDと同じ電圧になる。な
お、昇圧回路１９の具体的回路構成例としては、例え
ば、ＰＣＩＭ’８８のプロシーディングズ、第３２〜４
０頁(PCIM'88 PROCEEDINGS, pp.32-40)の中に記載され
ているチャージポンプ回路を好適に使用することができ
る。図１において、ダイオード１２はパワーＭＯＳＦＥ
Ｔ１のゲートが電源端子３１の電圧ＶDD以上に昇圧でき
るようにするために設けてあり、ダイオード２６，２７
はパワーＭＯＳＦＥＴ１のゲート保護ダイオードであ
る。
ＳＦＥＴ１をソースフォロア接地にしたハイサイドスイ
ッチと、これを制御するＭＯＳＦＥＴ２，３，４や昇圧
回路１９等からなる制御回路とで構成され、図２に示す
ような入出力特性を有する。なお、図２は図１に示した
ように誘導性負荷４０と電圧ＶDDのバッテリ４１を接続
した半導体装置５０の、入力端子３２における入力電圧
波形と出力端子３３における出力電圧波形とを示す入出
力特性図である。すなわち、図２に示すように入力端子
３２に例えば５Ｖの電圧を印加すると、入力信号処理回
路３５を介して昇圧回路１９に入力された電圧は、昇圧
回路１９によってバッテリ４１の電源電圧ＶDD以上に昇
圧されてパワーＭＯＳＦＥＴ１のゲートに印加され、パ
ワーＭＯＳＦＥＴ１をオン状態にする。電源電圧ＶDD以
上の十分高いゲート電圧で駆動するため、パワーＭＯＳ
ＦＥＴ１は１００ｍΩ程度以下の低いオン抵抗となり、
出力端子３３はほぼ電源電圧ＶDDと同じ電圧になる。な
お、昇圧回路１９の具体的回路構成例としては、例え
ば、ＰＣＩＭ’８８のプロシーディングズ、第３２〜４
０頁(PCIM'88 PROCEEDINGS, pp.32-40)の中に記載され
ているチャージポンプ回路を好適に使用することができ
る。図１において、ダイオード１２はパワーＭＯＳＦＥ
Ｔ１のゲートが電源端子３１の電圧ＶDD以上に昇圧でき
るようにするために設けてあり、ダイオード２６，２７
はパワーＭＯＳＦＥＴ１のゲート保護ダイオードであ
る。
【００４３】パワーＭＯＳＦＥＴ１をオフするために
は、図２に示すように入力端子３２の入力電圧ＶINを０
Ｖに下げて、昇圧回路１９の動作を停止させる。この
時、ＭＯＳＦＥＴ２のゲートに入力信号処理回路３５及
びインバータ２１を介して高電位（例えば５Ｖ）が印加
されるためＭＯＳＦＥＴ２がオンする。また、入力信号
処理回路３５を介してＭＯＳＦＥＴ４のゲートは低電位
（例えば０Ｖ）になるため、ＭＯＳＦＥＴ４がオンして
ＭＯＳＦＥＴ３を駆動するので、ＭＯＳＦＥＴ３もオン
する。
は、図２に示すように入力端子３２の入力電圧ＶINを０
Ｖに下げて、昇圧回路１９の動作を停止させる。この
時、ＭＯＳＦＥＴ２のゲートに入力信号処理回路３５及
びインバータ２１を介して高電位（例えば５Ｖ）が印加
されるためＭＯＳＦＥＴ２がオンする。また、入力信号
処理回路３５を介してＭＯＳＦＥＴ４のゲートは低電位
（例えば０Ｖ）になるため、ＭＯＳＦＥＴ４がオンして
ＭＯＳＦＥＴ３を駆動するので、ＭＯＳＦＥＴ３もオン
する。
【００４４】ここで、出力端子３３の立ち下げのために
ＭＯＳＦＥＴ２とＭＯＳＦＥＴ３を使用するのは、以下
の理由による。出力端子３３の電圧ＶOUTが、ＭＯＳＦ
ＥＴ２に関しては式(1)の範囲において、ＭＯＳＦＥＴ
３に関しては式(2)の範囲において、パワーＭＯＳＦＥ
Ｔ１を遮断できなくなるためである。
ＭＯＳＦＥＴ２とＭＯＳＦＥＴ３を使用するのは、以下
の理由による。出力端子３３の電圧ＶOUTが、ＭＯＳＦ
ＥＴ２に関しては式(1)の範囲において、ＭＯＳＦＥＴ
３に関しては式(2)の範囲において、パワーＭＯＳＦＥ
Ｔ１を遮断できなくなるためである。
【００４５】
【数１】ＶOUT＜Ｖon(2)＋Ｖf(8)−Ｖth(1) …(1)
ＶOUT＞ＶDD−Ｖon(4)−Ｖth(3) …(2)
上式において、ＶDDは電源端子３１の電圧、Ｖth(1)と
Ｖth(3)は各々パワーＭＯＳＦＥＴ１とＭＯＳＦＥＴ３
のしきい電圧、Ｖf(8)はダイオード８の順方向電圧、Ｖ
on(2)とＶon(4)はＭＯＳＦＥＴ２とＭＯＳＦＥＴ４のオ
ン電圧である。
Ｖth(3)は各々パワーＭＯＳＦＥＴ１とＭＯＳＦＥＴ３
のしきい電圧、Ｖf(8)はダイオード８の順方向電圧、Ｖ
on(2)とＶon(4)はＭＯＳＦＥＴ２とＭＯＳＦＥＴ４のオ
ン電圧である。
【００４６】更に詳細に説明すれば、以下の通りであ
る。ＭＯＳＦＥＴ２がオンしてもパワーＭＯＳＦＥＴ１
のゲート電圧をほぼグランド端子３０の電位となる電圧
（Ｖon(2)＋Ｖf(8)）までしか下げられないので、出力
端子３３の電圧ＶOUTが逆起電力によってこのグランド
端子の電圧すなわち接地に近い電圧（Ｖon(2)＋
Ｖf(8)）よりもＶth(1)低い電位に低下するとパワーＭ
ＯＳＦＥＴ１がオンするため、ＭＯＳＦＥＴ２では遮断
できなくなる。
る。ＭＯＳＦＥＴ２がオンしてもパワーＭＯＳＦＥＴ１
のゲート電圧をほぼグランド端子３０の電位となる電圧
（Ｖon(2)＋Ｖf(8)）までしか下げられないので、出力
端子３３の電圧ＶOUTが逆起電力によってこのグランド
端子の電圧すなわち接地に近い電圧（Ｖon(2)＋
Ｖf(8)）よりもＶth(1)低い電位に低下するとパワーＭ
ＯＳＦＥＴ１がオンするため、ＭＯＳＦＥＴ２では遮断
できなくなる。
【００４７】また、ＭＯＳＦＥＴ３のソース電位は、パ
ワーＭＯＳＦＥＴ１がオン状態のときに出力端子３３の
電圧すなわちほぼ電源電圧ＶDDとなっているので、ＭＯ
ＳＦＥＴ４をオンにしてもＭＯＳＦＥＴ３のゲート電位
はＶDD−Ｖon(4)と、ＭＯＳＦＥＴ３のソース電位より
も低く、ＭＯＳＦＥＴ３をオンできない。ＭＯＳＦＥＴ
３がオンするためには、ソース電位はゲート電位よりも
Ｖth(3)以上低くなければならない。従って、ＭＯＳＦ
ＥＴ３は出力端子３３の電圧ＶOUTが電源電圧に近い電
圧（ＶDD−Ｖon(4)−Ｖth(3)）よりも高いとパワーＭＯ
ＳＦＥＴ１を遮断できなくなる。
ワーＭＯＳＦＥＴ１がオン状態のときに出力端子３３の
電圧すなわちほぼ電源電圧ＶDDとなっているので、ＭＯ
ＳＦＥＴ４をオンにしてもＭＯＳＦＥＴ３のゲート電位
はＶDD−Ｖon(4)と、ＭＯＳＦＥＴ３のソース電位より
も低く、ＭＯＳＦＥＴ３をオンできない。ＭＯＳＦＥＴ
３がオンするためには、ソース電位はゲート電位よりも
Ｖth(3)以上低くなければならない。従って、ＭＯＳＦ
ＥＴ３は出力端子３３の電圧ＶOUTが電源電圧に近い電
圧（ＶDD−Ｖon(4)−Ｖth(3)）よりも高いとパワーＭＯ
ＳＦＥＴ１を遮断できなくなる。
【００４８】すなわち、ＭＯＳＦＥＴ２はパワーＭＯＳ
ＦＥＴ１をオン状態からオフにし、出力端子電圧ＶOUT
が低下して上記のグランド端子電圧に近い電圧までの範
囲でパワーＭＯＳＦＥＴ１を遮断し続ける動作を実行で
き、ＭＯＳＦＥＴ３はＭＯＳＦＥＴ２によってパワーＭ
ＯＳＦＥＴ１がオフしてから出力端子電圧ＶOUTが上記
電源電圧に近い電圧となってから動作し、そして出力端
子電圧ＶOUTがグランド端子レベル以下の負電圧になっ
てもパワーＭＯＳＦＥＴ１をオフし続ける動作を実行で
きる。なお、ダイオード８は、パワーＭＯＳＦＥＴ１の
ゲート電位が負電圧になった場合にグランド端子３０か
らＭＯＳＦＥＴ２のソース・ドレイン間に存在する寄生
ダイオードを介して流れる電流を阻止して、パワーＭＯ
ＳＦＥＴ１のゲート電圧が出力端子電圧に従って負電圧
となることを可能にするためのものであり、ＭＯＳＦＥ
Ｔ２のソース側にダイオード８を接続してもよい。
ＦＥＴ１をオン状態からオフにし、出力端子電圧ＶOUT
が低下して上記のグランド端子電圧に近い電圧までの範
囲でパワーＭＯＳＦＥＴ１を遮断し続ける動作を実行で
き、ＭＯＳＦＥＴ３はＭＯＳＦＥＴ２によってパワーＭ
ＯＳＦＥＴ１がオフしてから出力端子電圧ＶOUTが上記
電源電圧に近い電圧となってから動作し、そして出力端
子電圧ＶOUTがグランド端子レベル以下の負電圧になっ
てもパワーＭＯＳＦＥＴ１をオフし続ける動作を実行で
きる。なお、ダイオード８は、パワーＭＯＳＦＥＴ１の
ゲート電位が負電圧になった場合にグランド端子３０か
らＭＯＳＦＥＴ２のソース・ドレイン間に存在する寄生
ダイオードを介して流れる電流を阻止して、パワーＭＯ
ＳＦＥＴ１のゲート電圧が出力端子電圧に従って負電圧
となることを可能にするためのものであり、ＭＯＳＦＥ
Ｔ２のソース側にダイオード８を接続してもよい。
【００４９】次に、負出力維持電圧について説明する。
本実施例の半導体装置５０の負荷が誘導性負荷４０であ
るため、パワーＭＯＳＦＥＴ１を遮断すると誘導性負荷
４０の両端に逆起電力が発生する。このため誘導性負荷
４０に流れる出力電流ＩOUTは流れ続け、図２に示すよ
うに出力端子３３の電圧ＶOUTはクランプ用ダイオード
１３が降伏しパワーＭＯＳＦＥＴ１がオンするまで低下
する。この時の出力電圧が負出力維持電圧ＶSUSとな
り、ダイオード１３の降伏電圧をＢＶ(13)、ダイオード
１２の順方向電圧をＶf(12)とすると、次式で表され
る。
本実施例の半導体装置５０の負荷が誘導性負荷４０であ
るため、パワーＭＯＳＦＥＴ１を遮断すると誘導性負荷
４０の両端に逆起電力が発生する。このため誘導性負荷
４０に流れる出力電流ＩOUTは流れ続け、図２に示すよ
うに出力端子３３の電圧ＶOUTはクランプ用ダイオード
１３が降伏しパワーＭＯＳＦＥＴ１がオンするまで低下
する。この時の出力電圧が負出力維持電圧ＶSUSとな
り、ダイオード１３の降伏電圧をＢＶ(13)、ダイオード
１２の順方向電圧をＶf(12)とすると、次式で表され
る。
【００５０】
【数２】
ＶSUS＝ＶDD−ＢＶ(13)−Ｖf(12)−Ｖth(1) …(3)
この後、誘導性負荷４０を流れる出力電流ＩOUTは減少
し、この電流が流れなくなると出力端子電圧ＶOUTはゼ
ロボルトになる。ここで、誘導性負荷４０のインダクタ
ンス成分をＬL、抵抗成分をＲLとすると、誘導性負荷４
０に流れる出力電流ＩOUTの遮断時間ｔoffは、式(4)で
表されるため、負出力維持電圧ＶSUSが大きいほど、遮
断時間ｔoffを小さくすることができる。
し、この電流が流れなくなると出力端子電圧ＶOUTはゼ
ロボルトになる。ここで、誘導性負荷４０のインダクタ
ンス成分をＬL、抵抗成分をＲLとすると、誘導性負荷４
０に流れる出力電流ＩOUTの遮断時間ｔoffは、式(4)で
表されるため、負出力維持電圧ＶSUSが大きいほど、遮
断時間ｔoffを小さくすることができる。
【００５１】
【数３】
ｔoff＝（ＬL／ＲL)・ｌｎ（１−ＩOUT・ＲL／ＶSUS） …(4)
図１１に示した従来回路では、本実施例のＭＯＳＦＥＴ
３に相当するＮチャネルＭＯＳＦＥＴ７２のゲートが本
実施例の第１グランドライン３４に相当するグランドに
接続されていたため、負出力維持電圧ＶSUSをＭＯＳＦ
ＥＴ７２のゲート・ソース間耐圧よりも大きくすること
ができなかった。このため、遮断時間ｔoffの短縮が制
限されていた。これに対して本実施例では、ＭＯＳＦＥ
Ｔ３のゲートは抵抗１７を介して出力端子３３に接続さ
れているため、ＭＯＳＦＥＴ３のゲート電圧を第１グラ
ンドライン３４の電圧より低くできる分だけ負出力維持
電圧ＶSUSの値を大きくすることができる。このため、
遮断速度の高速化が可能となる。例えば、本実施例の場
合、バッテリ４１の電圧ＶDD＝１２Ｖ、ダイオード１３
の降伏電圧ＢＶ(13)＝４４Ｖ、ダイオード１２の順方向
電圧Ｖf(12)＝０．６Ｖ、パワーＭＯＳＦＥＴ１のしき
い電圧Ｖth(1)＝２Ｖとすると、式(3)より負出力維持電
圧ＶSUSは約−３５Ｖと大きい値にできる。このため、
パルス幅変調駆動を行う場合には、パルス幅の最小値の
制約を受けてパルス幅の制御範囲が制限されるという問
題を解決することができる。
３に相当するＮチャネルＭＯＳＦＥＴ７２のゲートが本
実施例の第１グランドライン３４に相当するグランドに
接続されていたため、負出力維持電圧ＶSUSをＭＯＳＦ
ＥＴ７２のゲート・ソース間耐圧よりも大きくすること
ができなかった。このため、遮断時間ｔoffの短縮が制
限されていた。これに対して本実施例では、ＭＯＳＦＥ
Ｔ３のゲートは抵抗１７を介して出力端子３３に接続さ
れているため、ＭＯＳＦＥＴ３のゲート電圧を第１グラ
ンドライン３４の電圧より低くできる分だけ負出力維持
電圧ＶSUSの値を大きくすることができる。このため、
遮断速度の高速化が可能となる。例えば、本実施例の場
合、バッテリ４１の電圧ＶDD＝１２Ｖ、ダイオード１３
の降伏電圧ＢＶ(13)＝４４Ｖ、ダイオード１２の順方向
電圧Ｖf(12)＝０．６Ｖ、パワーＭＯＳＦＥＴ１のしき
い電圧Ｖth(1)＝２Ｖとすると、式(3)より負出力維持電
圧ＶSUSは約−３５Ｖと大きい値にできる。このため、
パルス幅変調駆動を行う場合には、パルス幅の最小値の
制約を受けてパルス幅の制御範囲が制限されるという問
題を解決することができる。
【００５２】また、従来回路では、パワーＭＯＳＦＥＴ
７０のゲートとグランドの間に制御用のＰチャネルＭＯ
ＳＦＥＴ７５のソースとゲートが接続されていたため、
パワーＭＯＳＦＥＴ７０のゲート電圧は制御用ＭＯＳＦ
ＥＴ７５のゲート耐圧（通常２０Ｖ程度）により制限さ
れていた。このため、電源電圧ＶDDとして２４Ｖ以上の
バッテリを使用し、かつ、パワーＭＯＳＦＥＴ７０のオ
ン抵抗を小さくするためにパワーＭＯＳＦＥＴ７０のゲ
ートを更に２４Ｖ以上の高電圧で駆動するということは
できなかった。これに対して、本実施例の半導体装置５
０ではパワーＭＯＳＦＥＴ１のゲート電圧はＭＯＳＦＥ
Ｔ２，３のゲート耐圧により制限されないので、ＭＯＳ
ＦＥＴ２，３としてドレイン・ソース間耐圧が７０Ｖ程
度の高耐圧ＭＯＳＦＥＴを使用できる。このため、バッ
テリ４１に２４Ｖ以上の高い電圧を使用でき、しかも、
パワーＭＯＳＦＥＴ１のゲート電圧は昇圧回路１９によ
り電源端子３１の電圧より８Ｖ程度昇圧した電圧を印加
できるので、パワーＭＯＳＦＥＴ１のオン抵抗も小さく
できるという利点がある。
７０のゲートとグランドの間に制御用のＰチャネルＭＯ
ＳＦＥＴ７５のソースとゲートが接続されていたため、
パワーＭＯＳＦＥＴ７０のゲート電圧は制御用ＭＯＳＦ
ＥＴ７５のゲート耐圧（通常２０Ｖ程度）により制限さ
れていた。このため、電源電圧ＶDDとして２４Ｖ以上の
バッテリを使用し、かつ、パワーＭＯＳＦＥＴ７０のオ
ン抵抗を小さくするためにパワーＭＯＳＦＥＴ７０のゲ
ートを更に２４Ｖ以上の高電圧で駆動するということは
できなかった。これに対して、本実施例の半導体装置５
０ではパワーＭＯＳＦＥＴ１のゲート電圧はＭＯＳＦＥ
Ｔ２，３のゲート耐圧により制限されないので、ＭＯＳ
ＦＥＴ２，３としてドレイン・ソース間耐圧が７０Ｖ程
度の高耐圧ＭＯＳＦＥＴを使用できる。このため、バッ
テリ４１に２４Ｖ以上の高い電圧を使用でき、しかも、
パワーＭＯＳＦＥＴ１のゲート電圧は昇圧回路１９によ
り電源端子３１の電圧より８Ｖ程度昇圧した電圧を印加
できるので、パワーＭＯＳＦＥＴ１のオン抵抗も小さく
できるという利点がある。
【００５３】尚、図１の回路例では、ダイオード１２，
１３をアノード同士が接続された直列回路としたが、順
番を入れ替えてカソード同士が接続された直列回路とし
てもよい。また、クランプ用ダイオード１３は所望の耐
圧が得られるように複数のダイオードを直列接続して構
成したものを用いてもよい。
１３をアノード同士が接続された直列回路としたが、順
番を入れ替えてカソード同士が接続された直列回路とし
てもよい。また、クランプ用ダイオード１３は所望の耐
圧が得られるように複数のダイオードを直列接続して構
成したものを用いてもよい。
【００５４】ここで図９に、本実施例の半導体装置５０
を構成するパワーＭＯＳＦＥＴ１及びＭＯＳＥＦＥＴ
２，３，４等の主要素子の断面構造を示す。尚、図９に
おいて参照符号の番号が同じでアルファベットが異なる
半導体層領域は、同じ製造プロセス工程で形成されるけ
れども電気的に分離されている領域であることを示し、
参照符号の番号が同じでもアルファベットが付いていな
い半導体層は、同じ製造プロセス工程で形成されること
だけを示している。
を構成するパワーＭＯＳＦＥＴ１及びＭＯＳＥＦＥＴ
２，３，４等の主要素子の断面構造を示す。尚、図９に
おいて参照符号の番号が同じでアルファベットが異なる
半導体層領域は、同じ製造プロセス工程で形成されるけ
れども電気的に分離されている領域であることを示し、
参照符号の番号が同じでもアルファベットが付いていな
い半導体層は、同じ製造プロセス工程で形成されること
だけを示している。
【００５５】本実施例の半導体装置５０は、アンチモン
又は砒素を不純物とした抵抗率０．０２Ω・ｃｍ〜０．
００２Ω・ｃｍ程度の高濃度Ｎ型半導体基板１０１上
に、抵抗率３Ω・ｃｍ程度のＰ型エピタキシャル層１０
３ａ，１０３ｂを２０μｍ程度形成し、この上に抵抗率
１Ω・ｃｍ程度のＮ型エピタキシャル層１０５ａ〜１０
５ｄを１２μｍ程度形成し、前記Ｐ型エピタキシャル層
を１０３ａと１０３ｂの領域に分離するために、Ｐ型エ
ピタキシャル層の形成前に５×１０14ｃｍ-2程度のリン
を半導体基板１０１の所定領域にホトレジストマスク等
を用いて選択的にイオン打込みして形成した高濃度Ｎ型
埋込み層１０２ａと、Ｐ型エピタキシャル層を形成後に
Ｐ型エピタキシャル層の所定領域に選択的に拡散形成し
たアンチモンを不純物とした層抵抗２０Ω／□程度の高
濃度Ｎ型埋込み層１０４ａとを更に熱拡散を行って接続
する。或いは、高濃度Ｎ型埋込み層１０４ａを熱拡散で
形成時に同時に高濃度Ｎ型埋込み層１０２ａと接続する
ようにしてもい。また、前記Ｎ型エピタキシャル層を１
０５ａ〜１０５ｄの領域に分離するために、層抵抗３Ω
／□程度の高濃度Ｐ型拡散層１０８ａと１０８ｂを、半
導体表面からＰ型エピタキシャル層１０３ａと１０３ｂ
に各々到達するように形成することにより、パワーＭＯ
ＳＦＥＴ１と分離された制御回路用の複数の島領域を形
成することができる。
又は砒素を不純物とした抵抗率０．０２Ω・ｃｍ〜０．
００２Ω・ｃｍ程度の高濃度Ｎ型半導体基板１０１上
に、抵抗率３Ω・ｃｍ程度のＰ型エピタキシャル層１０
３ａ，１０３ｂを２０μｍ程度形成し、この上に抵抗率
１Ω・ｃｍ程度のＮ型エピタキシャル層１０５ａ〜１０
５ｄを１２μｍ程度形成し、前記Ｐ型エピタキシャル層
を１０３ａと１０３ｂの領域に分離するために、Ｐ型エ
ピタキシャル層の形成前に５×１０14ｃｍ-2程度のリン
を半導体基板１０１の所定領域にホトレジストマスク等
を用いて選択的にイオン打込みして形成した高濃度Ｎ型
埋込み層１０２ａと、Ｐ型エピタキシャル層を形成後に
Ｐ型エピタキシャル層の所定領域に選択的に拡散形成し
たアンチモンを不純物とした層抵抗２０Ω／□程度の高
濃度Ｎ型埋込み層１０４ａとを更に熱拡散を行って接続
する。或いは、高濃度Ｎ型埋込み層１０４ａを熱拡散で
形成時に同時に高濃度Ｎ型埋込み層１０２ａと接続する
ようにしてもい。また、前記Ｎ型エピタキシャル層を１
０５ａ〜１０５ｄの領域に分離するために、層抵抗３Ω
／□程度の高濃度Ｐ型拡散層１０８ａと１０８ｂを、半
導体表面からＰ型エピタキシャル層１０３ａと１０３ｂ
に各々到達するように形成することにより、パワーＭＯ
ＳＦＥＴ１と分離された制御回路用の複数の島領域を形
成することができる。
【００５６】図９において、高濃度Ｎ型半導体領域１０
１，１０２ａ，１０４ａ，１０７ａにより分離され、Ｐ
型エピタキシャル層１０３ｂと高濃度Ｐ型拡散層１０８
ｂで構成されるＰ型半導体領域を図１に示した第１グラ
ンドライン３４の領域とし、Ｐ型エピタキシャル層１０
３ａと高濃度Ｐ型拡散層１０８ａで構成されるＰ型半導
体領域を図１に示した出力端子３３に接続される第２グ
ランドライン３６の領域とし、パワーＭＯＳＦＥＴ１は
高濃度Ｎ型半導体領域１０１と高濃度Ｎ型埋込み層１０
２ａ，１０４ａ並びにＮ型エピタキシャル層領域１０５
ａをドレイン、多結晶シリコン層１１０をゲート電極、
Ｎ型拡散層１１３をソース、Ｐ型拡散層１１１をチャネ
ル拡散層（ボディ）とすることにより形成し、パワーＭ
ＯＳＦＥＴ１のソース用アルミ電極１１４ａは第２グラ
ンド領域となる高濃度Ｐ型拡散層１０８ａにも接続す
る。また、ＭＯＳＦＥＴ２とＭＯＳＦＥＴ３は、それぞ
れＮ型拡散層１１３をソース、Ｐ型拡散層１１１をチャ
ネル拡散層、Ｎ型エピタキシャル層１０５ｃ，１０５ｂ
をドレインとする縦型の高耐圧ＮチャネルＭＯＳＦＥＴ
であり、ＭＯＳＦＥＴ２はＰ型エピタキシャル層１０３
ｂと高濃度Ｐ型拡散層１０８ｂからなる第１グランド領
域により素子分離され、ＭＯＳＦＥＴ３はＰ型エピタキ
シャル層１０３ａと高濃度Ｐ型拡散層１０８ａからなる
第２グランド領域により素子分離される。ＭＯＳＦＥＴ
４はＰ型拡散層１１２をソースとドレイン、低濃度Ｐ型
拡散層１１５を高耐圧化用のオフセットドレイン領域と
する横型の高耐圧ＰチャネルＭＯＳＦＥＴであり、ＭＯ
ＳＦＥＴ１０は図１の要部回路には示していないが同一
チップ上で必要に応じて使用でき、Ｎ型拡散層１１３を
ソースとドレインとする横型のＮチャネルＭＯＳＦＥＴ
でＣＭＯＳ回路に使用する。なお、参照符号１０６は酸
化膜等の絶縁膜である。
１，１０２ａ，１０４ａ，１０７ａにより分離され、Ｐ
型エピタキシャル層１０３ｂと高濃度Ｐ型拡散層１０８
ｂで構成されるＰ型半導体領域を図１に示した第１グラ
ンドライン３４の領域とし、Ｐ型エピタキシャル層１０
３ａと高濃度Ｐ型拡散層１０８ａで構成されるＰ型半導
体領域を図１に示した出力端子３３に接続される第２グ
ランドライン３６の領域とし、パワーＭＯＳＦＥＴ１は
高濃度Ｎ型半導体領域１０１と高濃度Ｎ型埋込み層１０
２ａ，１０４ａ並びにＮ型エピタキシャル層領域１０５
ａをドレイン、多結晶シリコン層１１０をゲート電極、
Ｎ型拡散層１１３をソース、Ｐ型拡散層１１１をチャネ
ル拡散層（ボディ）とすることにより形成し、パワーＭ
ＯＳＦＥＴ１のソース用アルミ電極１１４ａは第２グラ
ンド領域となる高濃度Ｐ型拡散層１０８ａにも接続す
る。また、ＭＯＳＦＥＴ２とＭＯＳＦＥＴ３は、それぞ
れＮ型拡散層１１３をソース、Ｐ型拡散層１１１をチャ
ネル拡散層、Ｎ型エピタキシャル層１０５ｃ，１０５ｂ
をドレインとする縦型の高耐圧ＮチャネルＭＯＳＦＥＴ
であり、ＭＯＳＦＥＴ２はＰ型エピタキシャル層１０３
ｂと高濃度Ｐ型拡散層１０８ｂからなる第１グランド領
域により素子分離され、ＭＯＳＦＥＴ３はＰ型エピタキ
シャル層１０３ａと高濃度Ｐ型拡散層１０８ａからなる
第２グランド領域により素子分離される。ＭＯＳＦＥＴ
４はＰ型拡散層１１２をソースとドレイン、低濃度Ｐ型
拡散層１１５を高耐圧化用のオフセットドレイン領域と
する横型の高耐圧ＰチャネルＭＯＳＦＥＴであり、ＭＯ
ＳＦＥＴ１０は図１の要部回路には示していないが同一
チップ上で必要に応じて使用でき、Ｎ型拡散層１１３を
ソースとドレインとする横型のＮチャネルＭＯＳＦＥＴ
でＣＭＯＳ回路に使用する。なお、参照符号１０６は酸
化膜等の絶縁膜である。
【００５７】このような断面構造を有することにより、
本実施例の半導体装置５０では、ＭＯＳＦＥＴ３を素子
分離している第２グランド領域のＰ型半導体層領域１０
３ａ，１０８ａの電位が、パワーＭＯＳＦＥＴ１のソー
ス（図１の出力端子３３）の電位と一緒に変動するた
め、第１グランド領域（図１の制御回路用グランドライ
ン３４）を構成するＰ型半導体層領域１０３ｂ，１０８
ｂよりも出力端子３３の電位が下がってもパワーＭＯＳ
ＦＥＴ１を遮断させるようにＭＯＳＦＥＴ３をオン状態
に保つことができる。
本実施例の半導体装置５０では、ＭＯＳＦＥＴ３を素子
分離している第２グランド領域のＰ型半導体層領域１０
３ａ，１０８ａの電位が、パワーＭＯＳＦＥＴ１のソー
ス（図１の出力端子３３）の電位と一緒に変動するた
め、第１グランド領域（図１の制御回路用グランドライ
ン３４）を構成するＰ型半導体層領域１０３ｂ，１０８
ｂよりも出力端子３３の電位が下がってもパワーＭＯＳ
ＦＥＴ１を遮断させるようにＭＯＳＦＥＴ３をオン状態
に保つことができる。
【００５８】また、第２グランド領域（図１の出力端子
３３に接続される第２グランドライン３６）とパワーＭ
ＯＳＦＥＴ１のドレインである導体基板１０１（図１の
電源端子３１に接続される）との耐圧は、高濃度の拡散
層同士が接していないため８０Ｖ以上の高耐圧設計がで
き、更に、第１グランド領域と第２グランド領域との間
には、これらのグランド領域よりも高い電位（図１の電
源端子３１の電圧）に保たれた高濃度のＮ型領域１０
１，１０２ａ，１０４ａ，１０７ａが存在するため、Ｐ
型層領域１０３ａ，１０８ａからなる第２グランド領域
は、半導体基板１０１に対しても８０Ｖ以上低い電位に
設定できる。従って、第２グランド領域は、Ｐ型層領域
１０３ｂ，１０８ｂからなる第１グランド領域よりも高
電位になっても低電位になっても、両グランド領域間に
存在する寄生トランジスタが動作することはない。
３３に接続される第２グランドライン３６）とパワーＭ
ＯＳＦＥＴ１のドレインである導体基板１０１（図１の
電源端子３１に接続される）との耐圧は、高濃度の拡散
層同士が接していないため８０Ｖ以上の高耐圧設計がで
き、更に、第１グランド領域と第２グランド領域との間
には、これらのグランド領域よりも高い電位（図１の電
源端子３１の電圧）に保たれた高濃度のＮ型領域１０
１，１０２ａ，１０４ａ，１０７ａが存在するため、Ｐ
型層領域１０３ａ，１０８ａからなる第２グランド領域
は、半導体基板１０１に対しても８０Ｖ以上低い電位に
設定できる。従って、第２グランド領域は、Ｐ型層領域
１０３ｂ，１０８ｂからなる第１グランド領域よりも高
電位になっても低電位になっても、両グランド領域間に
存在する寄生トランジスタが動作することはない。
【００５９】また、ＭＯＳＦＥＴ４は、ドレイン側に低
濃度のＰ型オフセット領域１１５を設けてあるので、ド
レイン・ソース間耐圧を４０Ｖ以上に容易に設定するこ
とができる。例えば、負出力維持電圧ＶSUSを図１で試
算したように−３５Ｖとするには、電源端子電圧が１２
Ｖの場合、ＭＯＳＦＥＴ４の耐圧は４７Ｖ以上の耐圧に
設定することにより実現することができる。ＭＯＳＦＥ
Ｔ２およびＭＯＳＦＥＴ３は、図９に示したように高耐
圧化が容易な縦型ＭＯＳＦＥＴを用いることができるた
め、ドレイン・ソース間耐圧は７０Ｖ以上が容易に得ら
れる。従ってバッテリ４１として、車載用に通常用いら
れる１２Ｖ或いは２４Ｖのバッテリを使用する場合、パ
ワーＭＯＳＦＥＴ１のゲート電圧はＭＯＳＦＥＴ２，３
のドレイン・ソース間耐圧によって制限されずに昇圧す
ることが可能である。
濃度のＰ型オフセット領域１１５を設けてあるので、ド
レイン・ソース間耐圧を４０Ｖ以上に容易に設定するこ
とができる。例えば、負出力維持電圧ＶSUSを図１で試
算したように−３５Ｖとするには、電源端子電圧が１２
Ｖの場合、ＭＯＳＦＥＴ４の耐圧は４７Ｖ以上の耐圧に
設定することにより実現することができる。ＭＯＳＦＥ
Ｔ２およびＭＯＳＦＥＴ３は、図９に示したように高耐
圧化が容易な縦型ＭＯＳＦＥＴを用いることができるた
め、ドレイン・ソース間耐圧は７０Ｖ以上が容易に得ら
れる。従ってバッテリ４１として、車載用に通常用いら
れる１２Ｖ或いは２４Ｖのバッテリを使用する場合、パ
ワーＭＯＳＦＥＴ１のゲート電圧はＭＯＳＦＥＴ２，３
のドレイン・ソース間耐圧によって制限されずに昇圧す
ることが可能である。
【００６０】なお、上記製造プロセスの条件の数値は一
例であって、これに限るものではなく、必要とする耐圧
に応じて適宜変更可能であることは言うまでもない。
例であって、これに限るものではなく、必要とする耐圧
に応じて適宜変更可能であることは言うまでもない。
【００６１】＜実施例２＞図３は本発明に係る半導体装
置の第２の実施例を示し、誘導性負荷を駆動する駆動回
路の要部回路図である。尚、説明の便宜上、図３におい
て実施例１の図１に示した構成部分と同一の構成部分に
ついては、同一の参照符号を付してその詳細な説明は省
略する。すなわち、本実施例では電源端子３１に接続さ
れた電圧レギュレータ２０が設けられ、この電圧レギュ
レータ２０の定電圧出力ライン３９とパワーＭＯＳＦＥ
Ｔ１のゲート間にアノード同士が接続されたダイオード
１２，１４の直列回路が接続される点と、ＰチャネルＭ
ＯＳＦＥＴ４のソースが電圧レギュレータ２０の定電圧
出力ライン３９に接続されると共にドレインがダイオー
ド９を介してＭＯＳＦＥＴ３のゲートに接続されている
点とが実施例１の構成と相違する。
置の第２の実施例を示し、誘導性負荷を駆動する駆動回
路の要部回路図である。尚、説明の便宜上、図３におい
て実施例１の図１に示した構成部分と同一の構成部分に
ついては、同一の参照符号を付してその詳細な説明は省
略する。すなわち、本実施例では電源端子３１に接続さ
れた電圧レギュレータ２０が設けられ、この電圧レギュ
レータ２０の定電圧出力ライン３９とパワーＭＯＳＦＥ
Ｔ１のゲート間にアノード同士が接続されたダイオード
１２，１４の直列回路が接続される点と、ＰチャネルＭ
ＯＳＦＥＴ４のソースが電圧レギュレータ２０の定電圧
出力ライン３９に接続されると共にドレインがダイオー
ド９を介してＭＯＳＦＥＴ３のゲートに接続されている
点とが実施例１の構成と相違する。
【００６２】このように本実施例の半導体装置５１は、
電圧レギュレータ２０により例えば５Ｖの定電圧を発生
させ、この定電圧出力ライン３９に、負出力維持電圧Ｖ
SUSを決定するクランプ用ダイオード１４のカソードを
接続しているため、負出力維持電圧ＶSUSの値が変動せ
ずに安定する。また、ＭＯＳＦＥＴ４のソースを定電圧
出力ライン３９に接続しているため、ＭＯＳＦＥＴ３が
パワーＭＯＳＦＥＴ１を遮断することができなくなる出
力端子電圧ＶOUTの範囲は、定電圧出力ライン３９の電
圧をＶDD0とすると、前述した式(2)の代わりに次式のよ
うになる。
電圧レギュレータ２０により例えば５Ｖの定電圧を発生
させ、この定電圧出力ライン３９に、負出力維持電圧Ｖ
SUSを決定するクランプ用ダイオード１４のカソードを
接続しているため、負出力維持電圧ＶSUSの値が変動せ
ずに安定する。また、ＭＯＳＦＥＴ４のソースを定電圧
出力ライン３９に接続しているため、ＭＯＳＦＥＴ３が
パワーＭＯＳＦＥＴ１を遮断することができなくなる出
力端子電圧ＶOUTの範囲は、定電圧出力ライン３９の電
圧をＶDD0とすると、前述した式(2)の代わりに次式のよ
うになる。
【００６３】
【数４】ＶOUT＞ＶDD0−Ｖth(3)−Ｖon(4) …(5)
なお、本実施例でＭＯＳＦＥＴ４のソースとＭＯＳＦＥ
Ｔ３のゲート間に設けたダイオード９は、出力端子３３
が定電圧出力ライン３９の電圧ＶDD0より高くなる場合
に、ＭＯＳＦＥＴ４のドレイン・ボディ間に存在する寄
生ダイオードが順バイアスされて出力端子３３から抵抗
１７を通り定電圧出力ライン３９に電流が流入すること
を防止する働きをする。
Ｔ３のゲート間に設けたダイオード９は、出力端子３３
が定電圧出力ライン３９の電圧ＶDD0より高くなる場合
に、ＭＯＳＦＥＴ４のドレイン・ボディ間に存在する寄
生ダイオードが順バイアスされて出力端子３３から抵抗
１７を通り定電圧出力ライン３９に電流が流入すること
を防止する働きをする。
【００６４】また、本実施例ではＭＯＳＦＥＴ４のソー
スが電源端子３１より電圧が低い定電圧出力ライン３９
に接続してあるため、負出力維持電圧ＶSUSの絶対値を
大きくするために必要なＭＯＳＦＥＴ４のドレイン・ソ
ース間耐圧ＢＶDSS(4)が小さくてすむという利点があ
る。すなわち、図１の構成では負出力維持電圧ＶSUSの
絶対値は式(6)を満足する必要があったが、本実施例で
は式(7)を満足すればよい。従って、本実施例での負出
力維持電圧ＶSUSは式(8)となる。
スが電源端子３１より電圧が低い定電圧出力ライン３９
に接続してあるため、負出力維持電圧ＶSUSの絶対値を
大きくするために必要なＭＯＳＦＥＴ４のドレイン・ソ
ース間耐圧ＢＶDSS(4)が小さくてすむという利点があ
る。すなわち、図１の構成では負出力維持電圧ＶSUSの
絶対値は式(6)を満足する必要があったが、本実施例で
は式(7)を満足すればよい。従って、本実施例での負出
力維持電圧ＶSUSは式(8)となる。
【００６５】
【数５】
｜ＶSUS｜＜ＶDD−｜ＢＶDSS(4)｜ …(6)
｜ＶSUS｜＜ＶDD0−｜ＢＶDSS(4)｜−Ｖf(9) …(7)
ＶSUS ＝ＶDD0−ＢＶ(14)−Ｖf(12)−Ｖth(1) …(8)
さらに、電圧ＶDD0は定電圧出力ライン３９の電圧であ
るため、実施例１のようにバッテリ４１の電圧ＶDDを直
接使用する場合に比べて負出力維持電圧ＶSUSの変動が
低減され、遮断速度の変動が小さくなるという利点があ
る。その他の点に関しては、図１の実施例と同様の効果
があることは勿論である。
るため、実施例１のようにバッテリ４１の電圧ＶDDを直
接使用する場合に比べて負出力維持電圧ＶSUSの変動が
低減され、遮断速度の変動が小さくなるという利点があ
る。その他の点に関しては、図１の実施例と同様の効果
があることは勿論である。
【００６６】なお、負出力維持電圧ＶSUSを決定するク
ランプ用ダイオード１４と逆流防止用ダイオード１２の
直列回路は、グランド端子３０と出力端子３３の間に接
続配置することも可能である。この場合の負出力維持電
圧ＶSUSは、上式(8)においてＶDD0＝０Ｖとして設計で
きる。
ランプ用ダイオード１４と逆流防止用ダイオード１２の
直列回路は、グランド端子３０と出力端子３３の間に接
続配置することも可能である。この場合の負出力維持電
圧ＶSUSは、上式(8)においてＶDD0＝０Ｖとして設計で
きる。
【００６７】また、負出力維持電圧を決定するダイオー
ド１４，１２を図３のように定電圧出力ライン３９とパ
ワーＭＯＳＦＥＴ１のゲートとの間に接続配置し、さら
に図１のように電源端子３１とパワーＭＯＳＦＥＴ１の
ゲートとの間にアノード同士が接続されたダイオード１
２とクランプ用ダイオード１３の直列回路を接続配置し
た場合には、通常の負出力維持電圧ＶSUSの値はクラン
プ用ダイオード１４により一定に保ち、なおかつ、クラ
ンプ用ダイオード１３により電源端子３１と出力端子３
３の間に過電圧が印加されてもパワーＭＯＳＦＥＴ１が
破壊することがないように保護することが可能となる。
尚、それぞれのクランプ用ダイオード１３，１４の耐圧
は所望の値のものを用いればよい。例えば、定電圧出力
ライン３９の電圧を５Ｖ、バッテリ４１の電圧を１２
Ｖ、負出力維持電圧ＶSUSを−３５Ｖ、パワーＭＯＳＦ
ＥＴ１の耐圧を７０Ｖ程度とすれば、クランプ用ダイオ
ード１４の耐圧は３７．４Ｖに、クランプ用ダイオード
１３の耐圧は６５Ｖに設定すればよい。また、クランプ
用ダイオード１３，１４は、所望の必要耐圧を得られる
ように複数のダイオードを直列接続してクランプ用ダイ
オードとして構成したものを用いてもよい。
ド１４，１２を図３のように定電圧出力ライン３９とパ
ワーＭＯＳＦＥＴ１のゲートとの間に接続配置し、さら
に図１のように電源端子３１とパワーＭＯＳＦＥＴ１の
ゲートとの間にアノード同士が接続されたダイオード１
２とクランプ用ダイオード１３の直列回路を接続配置し
た場合には、通常の負出力維持電圧ＶSUSの値はクラン
プ用ダイオード１４により一定に保ち、なおかつ、クラ
ンプ用ダイオード１３により電源端子３１と出力端子３
３の間に過電圧が印加されてもパワーＭＯＳＦＥＴ１が
破壊することがないように保護することが可能となる。
尚、それぞれのクランプ用ダイオード１３，１４の耐圧
は所望の値のものを用いればよい。例えば、定電圧出力
ライン３９の電圧を５Ｖ、バッテリ４１の電圧を１２
Ｖ、負出力維持電圧ＶSUSを−３５Ｖ、パワーＭＯＳＦ
ＥＴ１の耐圧を７０Ｖ程度とすれば、クランプ用ダイオ
ード１４の耐圧は３７．４Ｖに、クランプ用ダイオード
１３の耐圧は６５Ｖに設定すればよい。また、クランプ
用ダイオード１３，１４は、所望の必要耐圧を得られる
ように複数のダイオードを直列接続してクランプ用ダイ
オードとして構成したものを用いてもよい。
【００６８】また、ＭＯＳＦＥＴ４のソースは５Ｖの定
電圧出力ライン３９に接続されているので、ＭＯＳＦＥ
Ｔ４の耐圧は、電源端子電圧が１２Ｖの場合で、負出力
電圧ＶSUSを−３５Ｖを実現するのに、実施例１の場合
と異なり４０Ｖ程度の低い耐圧に設定すればよい。尚、
本実施例の半導体装置５１の断面構造に関しては、実施
例１と同様であるので説明を省略する。
電圧出力ライン３９に接続されているので、ＭＯＳＦＥ
Ｔ４の耐圧は、電源端子電圧が１２Ｖの場合で、負出力
電圧ＶSUSを−３５Ｖを実現するのに、実施例１の場合
と異なり４０Ｖ程度の低い耐圧に設定すればよい。尚、
本実施例の半導体装置５１の断面構造に関しては、実施
例１と同様であるので説明を省略する。
【００６９】＜実施例３＞図４は本発明に係る半導体装
置の第３の実施例を示し、誘導性負荷を駆動する駆動回
路の要部回路図である。尚、説明の便宜上、図４におい
て実施例１の図１に示した構成部分と同一の構成部分に
ついては、同一の参照符号を付してその詳細な説明は省
略する。すなわち、本実施例では入力信号処理回路３５
に更に追加の１出力を設け、この追加の１出力を入力と
するインバータ２２と、ゲートがインバータ２２の出力
に接続されると共にソースが電源端子３１に接続される
ＰチャネルＭＯＳＦＥＴ２５と、ＭＯＳＦＥＴ３のゲー
ト・ソース間の抵抗１７の代わりにドレインがＭＯＳＦ
ＥＴ３のゲートに接続されると共にソースがＭＯＳＦＥ
Ｔ３のソースに接続されたＮチャネルＭＯＳＦＥＴ２３
と、このＭＯＳＦＥＴ２３のゲート・ソース間に接続さ
れた抵抗２４と、が設けられ、かつ、ＭＯＳＦＥＴ２５
のドレインがＭＯＳＦＥＴ２３のゲートに接続された構
成となっている点が実施例１の構成と相違する。
置の第３の実施例を示し、誘導性負荷を駆動する駆動回
路の要部回路図である。尚、説明の便宜上、図４におい
て実施例１の図１に示した構成部分と同一の構成部分に
ついては、同一の参照符号を付してその詳細な説明は省
略する。すなわち、本実施例では入力信号処理回路３５
に更に追加の１出力を設け、この追加の１出力を入力と
するインバータ２２と、ゲートがインバータ２２の出力
に接続されると共にソースが電源端子３１に接続される
ＰチャネルＭＯＳＦＥＴ２５と、ＭＯＳＦＥＴ３のゲー
ト・ソース間の抵抗１７の代わりにドレインがＭＯＳＦ
ＥＴ３のゲートに接続されると共にソースがＭＯＳＦＥ
Ｔ３のソースに接続されたＮチャネルＭＯＳＦＥＴ２３
と、このＭＯＳＦＥＴ２３のゲート・ソース間に接続さ
れた抵抗２４と、が設けられ、かつ、ＭＯＳＦＥＴ２５
のドレインがＭＯＳＦＥＴ２３のゲートに接続された構
成となっている点が実施例１の構成と相違する。
【００７０】このように構成される本実施例の半導体装
置５２では、図１に示した抵抗１７の代わりに設けたＭ
ＯＳＦＥＴ２３が次のように動作してＭＯＳＦＥＴ３を
遮断する。入力端子３２が高電位になると、入力信号処
理回路３５の追加の１出力がインバータ２２を介して低
電位となって、ＭＯＳＦＥＴ２５のゲートに印加され
る。このためＭＯＳＦＥＴ２５がオンしてＭＯＳＦＥＴ
２３のゲートを駆動するので、ＭＯＳＦＥＴ２３がオン
し、ＭＯＳＦＥＴ３を遮断する。また、入力端子３２が
低電位になると、入力信号処理回路３５とインバータ２
２を介してＭＯＳＦＥＴ２５に印加されるゲート電圧は
高電位となるため、ＭＯＳＦＥＴ２５がオフし、ＭＯＳ
ＦＥＴ２３のゲートに蓄積された電荷は抵抗２４を介し
て放電されるのでＭＯＳＦＥＴ２３もオフする。一方、
この時ＭＯＳＦＥＴ４のゲートに印加される入力信号処
理回路３５の出力は低電位であるため、ＭＯＳＦＥＴ４
がオンしてＭＯＳＦＥＴ３のゲートを駆動するので、Ｍ
ＯＳＦＥＴ３もオンする。その他の点に関しては、図１
で示した実施例１と同じ構成および半導体構造であるた
め、同様の作用および効果があることは勿論である。
置５２では、図１に示した抵抗１７の代わりに設けたＭ
ＯＳＦＥＴ２３が次のように動作してＭＯＳＦＥＴ３を
遮断する。入力端子３２が高電位になると、入力信号処
理回路３５の追加の１出力がインバータ２２を介して低
電位となって、ＭＯＳＦＥＴ２５のゲートに印加され
る。このためＭＯＳＦＥＴ２５がオンしてＭＯＳＦＥＴ
２３のゲートを駆動するので、ＭＯＳＦＥＴ２３がオン
し、ＭＯＳＦＥＴ３を遮断する。また、入力端子３２が
低電位になると、入力信号処理回路３５とインバータ２
２を介してＭＯＳＦＥＴ２５に印加されるゲート電圧は
高電位となるため、ＭＯＳＦＥＴ２５がオフし、ＭＯＳ
ＦＥＴ２３のゲートに蓄積された電荷は抵抗２４を介し
て放電されるのでＭＯＳＦＥＴ２３もオフする。一方、
この時ＭＯＳＦＥＴ４のゲートに印加される入力信号処
理回路３５の出力は低電位であるため、ＭＯＳＦＥＴ４
がオンしてＭＯＳＦＥＴ３のゲートを駆動するので、Ｍ
ＯＳＦＥＴ３もオンする。その他の点に関しては、図１
で示した実施例１と同じ構成および半導体構造であるた
め、同様の作用および効果があることは勿論である。
【００７１】＜実施例４＞図５は本発明に係る半導体装
置の第４の実施例を示し、誘導性負荷を駆動する駆動回
路の要部回路図である。尚、説明の便宜上、図４におい
て実施例２の図３に示した構成部分と同一の構成部分に
ついては、同一の参照符号を付してその詳細な説明は省
略する。すなわち、本実施例ではドレインが電源端子３
１に接続されると共にソースが逆流防止用のダイオード
１２のアノードに接続されたＮチャネルＭＯＳＦＥＴ６
と、カソード同士が接続されたダイオード１４，１５
と、カソードが電源端子３１に接続されると共にアノー
ドがダイオード１５のアノードに接続されたダイオード
１３と、カソードがダイオード１３のアノードに接続さ
れると共にアノードが電圧レギュレータ２０の定電圧出
力ライン３９に接続されたダイオード１６と、ＭＯＳＦ
ＥＴ６のゲート・ソース間に接続された抵抗１８と、を
設け、クランプ用ダイオード１４のアノードがＭＯＳＦ
ＥＴ６のゲートに接続配置されている点が実施例３の構
成と相違する。
置の第４の実施例を示し、誘導性負荷を駆動する駆動回
路の要部回路図である。尚、説明の便宜上、図４におい
て実施例２の図３に示した構成部分と同一の構成部分に
ついては、同一の参照符号を付してその詳細な説明は省
略する。すなわち、本実施例ではドレインが電源端子３
１に接続されると共にソースが逆流防止用のダイオード
１２のアノードに接続されたＮチャネルＭＯＳＦＥＴ６
と、カソード同士が接続されたダイオード１４，１５
と、カソードが電源端子３１に接続されると共にアノー
ドがダイオード１５のアノードに接続されたダイオード
１３と、カソードがダイオード１３のアノードに接続さ
れると共にアノードが電圧レギュレータ２０の定電圧出
力ライン３９に接続されたダイオード１６と、ＭＯＳＦ
ＥＴ６のゲート・ソース間に接続された抵抗１８と、を
設け、クランプ用ダイオード１４のアノードがＭＯＳＦ
ＥＴ６のゲートに接続配置されている点が実施例３の構
成と相違する。
【００７２】このように構成した本実施例の半導体装置
５３では、ＭＯＳＦＥＴ６によって負出力維持電圧Ｖ
SUSを保つための電流が供給されるので、ダイオード１
３，１４，１５，１６の素子サイズを小さくすることが
できる。なお、抵抗１８は出力端子電圧ＶOUTが負出力
維持電圧ＶSUS以上のときにＭＯＳＦＥＴ６をオフにす
る働きをする。
５３では、ＭＯＳＦＥＴ６によって負出力維持電圧Ｖ
SUSを保つための電流が供給されるので、ダイオード１
３，１４，１５，１６の素子サイズを小さくすることが
できる。なお、抵抗１８は出力端子電圧ＶOUTが負出力
維持電圧ＶSUS以上のときにＭＯＳＦＥＴ６をオフにす
る働きをする。
【００７３】本実施例での通常の負出力維持電圧ＶSUS
は、クランプ用ダイオード１４が降伏する電圧値により
決まり、式(9)で表される。ただし、バッテリ４１の電
源電圧が高くなり過ぎ、パワーＭＯＳＦＥＴ１の耐圧よ
りも、電源端子３１に印加される電源電圧ＶDDと負出力
維持電圧ＶSUSとの差が大きくなった場合に、パワーＭ
ＯＳＦＥＴ１を保護するために最大負出力維持電圧Ｖ
SUSmaxを式(10)のように設定している。その他の点に関
しては、図３の実施例と同様の効果があることは勿論で
ある。
は、クランプ用ダイオード１４が降伏する電圧値により
決まり、式(9)で表される。ただし、バッテリ４１の電
源電圧が高くなり過ぎ、パワーＭＯＳＦＥＴ１の耐圧よ
りも、電源端子３１に印加される電源電圧ＶDDと負出力
維持電圧ＶSUSとの差が大きくなった場合に、パワーＭ
ＯＳＦＥＴ１を保護するために最大負出力維持電圧Ｖ
SUSmaxを式(10)のように設定している。その他の点に関
しては、図３の実施例と同様の効果があることは勿論で
ある。
【００７４】
【数６】
ＶSUS ＝ＶDD0−Ｖf(16)−Ｖf(15)−ＢＶ(14)−Ｖth(6)−Ｖth(1) …(9)
ＶSUSmax＝ＶDD−ＢＶ(13)−Ｖf(15)−ＢＶ(14)−Ｖth(6)−Ｖth(1) …(10)
＜実施例５＞図６は本発明に係る半導体装置の第５の実
施例を示し、誘導性負荷を駆動する駆動回路の要部回路
図である。尚、説明の便宜上、図６において実施例４の
図５に示した構成部分と同一の構成部分については、同
一の参照符号を付してその詳細な説明は省略する。すな
わち、本実施例では図５における抵抗１８の代わりにＮ
チャネルＭＯＳＦＥＴ２８を使用している点が相違す
る。このＭＯＳＦＥＴ２８は、チャネル幅ＷがＭＯＳＦ
ＥＴ６よりも小さく、そのドレイン及びゲートをＭＯＳ
ＦＥＴのゲートに接続すると共にソースをＭＯＳＦＥＴ
６のソースに接続してＭＯＳＦＥＴ６とのカレントミラ
ーを構成している。
施例を示し、誘導性負荷を駆動する駆動回路の要部回路
図である。尚、説明の便宜上、図６において実施例４の
図５に示した構成部分と同一の構成部分については、同
一の参照符号を付してその詳細な説明は省略する。すな
わち、本実施例では図５における抵抗１８の代わりにＮ
チャネルＭＯＳＦＥＴ２８を使用している点が相違す
る。このＭＯＳＦＥＴ２８は、チャネル幅ＷがＭＯＳＦ
ＥＴ６よりも小さく、そのドレイン及びゲートをＭＯＳ
ＦＥＴのゲートに接続すると共にソースをＭＯＳＦＥＴ
６のソースに接続してＭＯＳＦＥＴ６とのカレントミラ
ーを構成している。
【００７５】このように構成した本実施例の半導体装置
５４では、ダイオード１３，１４，１５，１６に流れる
ブレークダウン電流が図５の構成よりも少なく、この少
ないブレークダウン電流で所望の負出力維持電圧ＶSUS
を得ることができる。従って、実施例４よりもダイオー
ド１３，１４，１５，１６の素子サイズを更に小さくで
きるという利点がある。
５４では、ダイオード１３，１４，１５，１６に流れる
ブレークダウン電流が図５の構成よりも少なく、この少
ないブレークダウン電流で所望の負出力維持電圧ＶSUS
を得ることができる。従って、実施例４よりもダイオー
ド１３，１４，１５，１６の素子サイズを更に小さくで
きるという利点がある。
【００７６】＜実施例６＞図７は本発明に係る半導体装
置の第６の実施例を示し、誘導性負荷を駆動する駆動回
路の要部回路図である。尚、説明の便宜上、図７におい
て実施例４の図５に示した構成部分と同一の構成部分に
ついては、同一の参照符号を付してその詳細な説明は省
略する。すなわち、本実施例ではソースをパワーＭＯＳ
ＦＥＴ１のゲートに、ドレインをダイオード８のアノー
ドに、ゲートを出力端子３３にそれぞれ接続したＰチャ
ネルＭＯＳＦＥＴ５を新たに設けている点が実施例４と
相違する。
置の第６の実施例を示し、誘導性負荷を駆動する駆動回
路の要部回路図である。尚、説明の便宜上、図７におい
て実施例４の図５に示した構成部分と同一の構成部分に
ついては、同一の参照符号を付してその詳細な説明は省
略する。すなわち、本実施例ではソースをパワーＭＯＳ
ＦＥＴ１のゲートに、ドレインをダイオード８のアノー
ドに、ゲートを出力端子３３にそれぞれ接続したＰチャ
ネルＭＯＳＦＥＴ５を新たに設けている点が実施例４と
相違する。
【００７７】このように構成した本実施例の半導体装置
５５では、パワーＭＯＳＦＥＴ１のゲート・ソース間電
圧がＭＯＳＦＥＴ５のしきい電圧以下になると、ＭＯＳ
ＦＥＴ２によるパワーＭＯＳＦＥＴ１の遮断動作は終了
するため、パワーＭＯＳＦＥＴ１のターンオフ特性がソ
フトになり雑音が小さくなるという効果がある。
５５では、パワーＭＯＳＦＥＴ１のゲート・ソース間電
圧がＭＯＳＦＥＴ５のしきい電圧以下になると、ＭＯＳ
ＦＥＴ２によるパワーＭＯＳＦＥＴ１の遮断動作は終了
するため、パワーＭＯＳＦＥＴ１のターンオフ特性がソ
フトになり雑音が小さくなるという効果がある。
【００７８】尚、ＭＯＳＦＥＴ２がパワーＭＯＳＦＥＴ
１のゲート電荷を放電することによりパワーＭＯＳＦＥ
Ｔ１の遮断動作ができなくなる出力端子３３の電圧Ｖ
OUTの範囲は、本実施例の場合、実施例１で述べた式(1)
の範囲ではなく、式(11)の範囲となる。但し、式(11)に
おいてＶon(5)はＭＯＳＦＥＴ５のオン電圧である。
１のゲート電荷を放電することによりパワーＭＯＳＦＥ
Ｔ１の遮断動作ができなくなる出力端子３３の電圧Ｖ
OUTの範囲は、本実施例の場合、実施例１で述べた式(1)
の範囲ではなく、式(11)の範囲となる。但し、式(11)に
おいてＶon(5)はＭＯＳＦＥＴ５のオン電圧である。
【００７９】
【数７】
ＶOUT＜Ｖon(2)＋Ｖf(8)＋Ｖon(5)−Ｖth(1) …(11)
また、本実施例の場合、出力端子３３と電源端子３１と
の間で短絡不良が発生すると、ＭＯＳＦＥＴ５がオフす
るためＭＯＳＦＥＴ２に電流が流れなくなる。従って、
ＭＯＳＦＥＴ２が過電流かつ過電圧の状態になって素子
破壊に至ることを防止できるという効果がある。
の間で短絡不良が発生すると、ＭＯＳＦＥＴ５がオフす
るためＭＯＳＦＥＴ２に電流が流れなくなる。従って、
ＭＯＳＦＥＴ２が過電流かつ過電圧の状態になって素子
破壊に至ることを防止できるという効果がある。
【００８０】＜実施例７＞図８は本発明に係る半導体装
置の第７の実施例を示し、誘導性負荷を駆動する駆動回
路の要部回路図である。尚、説明の便宜上、図８におい
て実施例６の図７に示した構成部分と同一の構成部分に
ついては、同一の参照符号を付してその詳細な説明は省
略する。すなわち、本実施例ではドレインがグランド端
子３０に、ソースが第１グランドライン３４に、ゲート
が電源端子３１にそれぞれ接続されたオン抵抗の低い
（例えば１０Ω程度）ＭＯＳＦＥＴ７を新たに設けてい
る点が相違する。尚、図中に示したダイオード２９は寄
生ダイオードであり、第１グランドライン３４と電源端
子３１との間に構造上必ず入る素子で、これまでの実施
例１〜６の半導体装置においても存在するものである。
この寄生ダイオード２９は、図９において示したＰ型層
１０３ｂ，１０８ｂからなる第１グランド領域と、Ｎ型
領域１０１，１０２ａ，１０４ａ，１０７ａとの間で形
成される。
置の第７の実施例を示し、誘導性負荷を駆動する駆動回
路の要部回路図である。尚、説明の便宜上、図８におい
て実施例６の図７に示した構成部分と同一の構成部分に
ついては、同一の参照符号を付してその詳細な説明は省
略する。すなわち、本実施例ではドレインがグランド端
子３０に、ソースが第１グランドライン３４に、ゲート
が電源端子３１にそれぞれ接続されたオン抵抗の低い
（例えば１０Ω程度）ＭＯＳＦＥＴ７を新たに設けてい
る点が相違する。尚、図中に示したダイオード２９は寄
生ダイオードであり、第１グランドライン３４と電源端
子３１との間に構造上必ず入る素子で、これまでの実施
例１〜６の半導体装置においても存在するものである。
この寄生ダイオード２９は、図９において示したＰ型層
１０３ｂ，１０８ｂからなる第１グランド領域と、Ｎ型
領域１０１，１０２ａ，１０４ａ，１０７ａとの間で形
成される。
【００８１】このように構成された本実施例の半導体装
置５６は、バッテリ４１が図８に示すように正常に接続
されている場合にはＭＯＳＦＥＴ７がオン状態となるた
め、第１グランドライン３４とグランド端子３０は同電
位となり、図７の実施例と同じ動作をする。これに対
し、ユーザがバッテリ４１を誤って逆接続した場合には
ＭＯＳＦＥＴ７のゲートに負電圧が印加されることにな
るのでオフ状態となり、グランド端子３０と第１グラン
ドライン３４との間が切り離されるので、グランド端子
３０から寄生ダイオード２９を通って過電流が流れるこ
とはない。このため、バッテリ４１の逆接続に起因する
過電流による素子破壊を防止することができる。なお、
バッテリ４１が逆接続された場合には、出力端子３３か
らパワーＭＯＳＦＥＴ１のドレイン・ボディ間に存在す
る寄生ダイオードを通って電源端子３１に流れる電流も
存在するが、この電流は誘導性負荷４０に存在する寄生
抵抗により抑えられるため、本実施例においては問題と
ならない。従って、本実施例の誘導性負荷を駆動する半
導体装置５６は、バッテリの逆接続保護を実現すること
ができる。
置５６は、バッテリ４１が図８に示すように正常に接続
されている場合にはＭＯＳＦＥＴ７がオン状態となるた
め、第１グランドライン３４とグランド端子３０は同電
位となり、図７の実施例と同じ動作をする。これに対
し、ユーザがバッテリ４１を誤って逆接続した場合には
ＭＯＳＦＥＴ７のゲートに負電圧が印加されることにな
るのでオフ状態となり、グランド端子３０と第１グラン
ドライン３４との間が切り離されるので、グランド端子
３０から寄生ダイオード２９を通って過電流が流れるこ
とはない。このため、バッテリ４１の逆接続に起因する
過電流による素子破壊を防止することができる。なお、
バッテリ４１が逆接続された場合には、出力端子３３か
らパワーＭＯＳＦＥＴ１のドレイン・ボディ間に存在す
る寄生ダイオードを通って電源端子３１に流れる電流も
存在するが、この電流は誘導性負荷４０に存在する寄生
抵抗により抑えられるため、本実施例においては問題と
ならない。従って、本実施例の誘導性負荷を駆動する半
導体装置５６は、バッテリの逆接続保護を実現すること
ができる。
【００８２】ここで、図８に示したバッテリの逆接続保
護を行なうためのＭＯＳＦＥＴ７と、第１グランド３４
との半導体構造を、図１０に断面構造図で示す。尚、そ
の他の断面構造に関しては図９と同じであり、製造プロ
セス条件も同じである。図１０に示すように、ＭＯＳＦ
ＥＴ７は図９におけるＭＯＳＦＥＴ２，３と同じ縦型Ｍ
ＯＳＦＥＴである。ＭＯＳＦＥＴ７のソース１１３ａと
ボディ１１１ａとをアルミ電極１１４ｄを用いて、第１
グランド領域となるＰ型層領域１０８ｂに接続し、ＭＯ
ＳＦＥＴ７のドレイン電極１１４ｅは図８の半導体装置
５６のグランド端子３０に接続（不図示）し、ＭＯＳＦ
ＥＴ７のゲート電極となる多結晶シリコン層１１０ａは
図８の電源端子３１またはこれと同極性の電圧ラインに
接続（不図示）する。
護を行なうためのＭＯＳＦＥＴ７と、第１グランド３４
との半導体構造を、図１０に断面構造図で示す。尚、そ
の他の断面構造に関しては図９と同じであり、製造プロ
セス条件も同じである。図１０に示すように、ＭＯＳＦ
ＥＴ７は図９におけるＭＯＳＦＥＴ２，３と同じ縦型Ｍ
ＯＳＦＥＴである。ＭＯＳＦＥＴ７のソース１１３ａと
ボディ１１１ａとをアルミ電極１１４ｄを用いて、第１
グランド領域となるＰ型層領域１０８ｂに接続し、ＭＯ
ＳＦＥＴ７のドレイン電極１１４ｅは図８の半導体装置
５６のグランド端子３０に接続（不図示）し、ＭＯＳＦ
ＥＴ７のゲート電極となる多結晶シリコン層１１０ａは
図８の電源端子３１またはこれと同極性の電圧ラインに
接続（不図示）する。
【００８３】このように接続することにより、バッテリ
が正しい極性で半導体装置５６に接続されている場合に
は、ＭＯＳＦＥＴ７はオン状態となりグランド端子３０
の電位と第１グランド領域の電位とは等しい。これに対
して、バッテリが逆接続された場合には、ゲートに負電
圧が印加されるのでＭＯＳＦＥＴ７はオフ状態となり、
グランド端子３０と第１グランド領域とは切り離され
る。本実施例の場合、ＭＯＳＦＥＴ７のドレイン・ソー
ス間耐圧は７０Ｖ以上であるため、バッテリの逆接続保
護電圧も７０Ｖ程度以上が得られる。
が正しい極性で半導体装置５６に接続されている場合に
は、ＭＯＳＦＥＴ７はオン状態となりグランド端子３０
の電位と第１グランド領域の電位とは等しい。これに対
して、バッテリが逆接続された場合には、ゲートに負電
圧が印加されるのでＭＯＳＦＥＴ７はオフ状態となり、
グランド端子３０と第１グランド領域とは切り離され
る。本実施例の場合、ＭＯＳＦＥＴ７のドレイン・ソー
ス間耐圧は７０Ｖ以上であるため、バッテリの逆接続保
護電圧も７０Ｖ程度以上が得られる。
【００８４】以上、本発明の好適な実施例について説明
したが、本発明は前記実施例に限定するものではなく、
例えば前記実施例では、ＭＯＳＦＥＴ２，３，７等は高
耐圧が容易に達成できる縦型ＭＯＳＦＥＴを用いて説明
したが、横型のＭＯＳＦＥＴやバイポーラトランジスタ
（この場合、ドレインはコレクタ、ゲートはベース、ソ
ースはエミッタと置き換える）を用いても同様の効果が
得られ、本発明の精神を逸脱しない範囲内において種々
の設計変更をなし得ることは勿論である。
したが、本発明は前記実施例に限定するものではなく、
例えば前記実施例では、ＭＯＳＦＥＴ２，３，７等は高
耐圧が容易に達成できる縦型ＭＯＳＦＥＴを用いて説明
したが、横型のＭＯＳＦＥＴやバイポーラトランジスタ
（この場合、ドレインはコレクタ、ゲートはベース、ソ
ースはエミッタと置き換える）を用いても同様の効果が
得られ、本発明の精神を逸脱しない範囲内において種々
の設計変更をなし得ることは勿論である。
【００８５】
【発明の効果】前述した実施例から明らかなように、本
発明によれば、パワーＭＯＳＦＥＴのゲートと制御回路
用グランド間に接続され、パワーＭＯＳＦＥＴのゲート
電圧がグランド電圧以上でパワーＭＯＳＦＥＴの遮断動
作をする第１のＭＯＳＦＥＴと、パワーＭＯＳＦＥＴの
ゲートと出力端子間に接続され、パワーＭＯＳＦＥＴの
ゲート電圧が電源電圧以下で遮断動作をし、出力端子電
圧が負電圧になっても遮断動作をする第２のＭＯＳＦＥ
Ｔとを用いることにより、誘導性負荷を駆動するパワー
ＭＯＳＦＥＴを高速に遮断することができる。
発明によれば、パワーＭＯＳＦＥＴのゲートと制御回路
用グランド間に接続され、パワーＭＯＳＦＥＴのゲート
電圧がグランド電圧以上でパワーＭＯＳＦＥＴの遮断動
作をする第１のＭＯＳＦＥＴと、パワーＭＯＳＦＥＴの
ゲートと出力端子間に接続され、パワーＭＯＳＦＥＴの
ゲート電圧が電源電圧以下で遮断動作をし、出力端子電
圧が負電圧になっても遮断動作をする第２のＭＯＳＦＥ
Ｔとを用いることにより、誘導性負荷を駆動するパワー
ＭＯＳＦＥＴを高速に遮断することができる。
【００８６】また、パワーＭＯＳＦＥＴのゲート電圧が
前記第１および第２のＭＯＳＦＥＴのゲート耐圧により
制限されない回路構成であるため、第１および第２のＭ
ＯＳＦＥＴに６０Ｖ以上の高耐圧ＭＯＳＦＥＴを使用で
きる結果、バッテリ電圧も２４Ｖ以上の高い電圧を使用
することができる。
前記第１および第２のＭＯＳＦＥＴのゲート耐圧により
制限されない回路構成であるため、第１および第２のＭ
ＯＳＦＥＴに６０Ｖ以上の高耐圧ＭＯＳＦＥＴを使用で
きる結果、バッテリ電圧も２４Ｖ以上の高い電圧を使用
することができる。
【００８７】更に、制御回路用グランドとグランド端子
との間に設けた第８のＭＯＳＦＥＴが、バッテリが逆接
続された場合にオフ状態となり、制御回路用グランドと
グランド端子とを切り離すので、制御回路用グランドと
電源端子間に存在する寄生ダイオードが動作せず半導体
装置の破壊を防止できる。
との間に設けた第８のＭＯＳＦＥＴが、バッテリが逆接
続された場合にオフ状態となり、制御回路用グランドと
グランド端子とを切り離すので、制御回路用グランドと
電源端子間に存在する寄生ダイオードが動作せず半導体
装置の破壊を防止できる。
【図１】本発明に係る半導体装置の第１の実施例を示す
誘導性負荷駆動回路図である。
誘導性負荷駆動回路図である。
【図２】図１に示した誘導性負荷駆動回路の入出力特性
を示す波形図である。
を示す波形図である。
【図３】本発明に係る半導体装置の第２の実施例を示す
誘導性負荷駆動回路図である。
誘導性負荷駆動回路図である。
【図４】本発明に係る半導体装置の第３の実施例を示す
誘導性負荷駆動回路図である。
誘導性負荷駆動回路図である。
【図５】本発明に係る半導体装置の第４の実施例を示す
誘導性負荷駆動回路図である。
誘導性負荷駆動回路図である。
【図６】本発明に係る半導体装置の第５の実施例を示す
誘導性負荷駆動回路図である。
誘導性負荷駆動回路図である。
【図７】本発明に係る半導体装置の第６の実施例を示す
誘導性負荷駆動回路図である。
誘導性負荷駆動回路図である。
【図８】本発明に係る半導体装置の第７の実施例を示す
誘導性負荷駆動回路図である。
誘導性負荷駆動回路図である。
【図９】図１に示した半導体装置の要部断面構造図であ
る。
る。
【図１０】図８に示した半導体装置の要部断面構造図で
ある。
ある。
【図１１】従来の誘導性負荷駆動回路を示す要部回路図
である。
である。
１…パワーＭＯＳＦＥＴ、
２，３，６，７，１０，２３，２８…ＮチャネルＭＯＳ
ＦＥＴ、 ４，５，２５…ＰチャネルＭＯＳＦＥＴ、 ８，９，１２，１３，１４，１５，１６，２６，２７…
ダイオード、 １７，１８，２４…抵抗、 １９…昇圧回路、 ２０…レギュレータ、 ２９…寄生ダイオード、 ２１，２２…インバ−タ、 ３０…グランド端子、 ３１…バッテリ電源端子、 ３２…入力端子、 ３３…出力端子、 ３４…制御回路のグランドライン（第１グランドライ
ン）、 ３５…入力信号処理回路、 ３６…第２グランドライン ３９…定電圧出力ライン、 ４０…誘導性負荷、 ４１…バッテリ、 １０１…高濃度Ｎ形シリコン基板、 １０２ａ，１０４ａ〜１０４ｅ…Ｎ形埋込層、 １０３ａ，１０３ｂ…Ｐ形エピタキシャル層、 １０５ａ〜１０５ｅ…Ｎ形エピタキシャル層、 １０６…絶縁膜、 １０７ａ〜１０７ｄ，１１３，１１３ａ…Ｎ型拡散層、 １０８ａ，１０８ｂ，１０９，１１１，１１１ａ，１１
２…Ｐ形拡散層、 １１５…低濃度Ｐ型拡散層、 １１０，１１０ａ…多結晶シリコン層、 １１４，１１４ａ…アルミ電極層、 １１４ｃ，１１４ｄ…アルミ電極層（第１グランド）。
ＦＥＴ、 ４，５，２５…ＰチャネルＭＯＳＦＥＴ、 ８，９，１２，１３，１４，１５，１６，２６，２７…
ダイオード、 １７，１８，２４…抵抗、 １９…昇圧回路、 ２０…レギュレータ、 ２９…寄生ダイオード、 ２１，２２…インバ−タ、 ３０…グランド端子、 ３１…バッテリ電源端子、 ３２…入力端子、 ３３…出力端子、 ３４…制御回路のグランドライン（第１グランドライ
ン）、 ３５…入力信号処理回路、 ３６…第２グランドライン ３９…定電圧出力ライン、 ４０…誘導性負荷、 ４１…バッテリ、 １０１…高濃度Ｎ形シリコン基板、 １０２ａ，１０４ａ〜１０４ｅ…Ｎ形埋込層、 １０３ａ，１０３ｂ…Ｐ形エピタキシャル層、 １０５ａ〜１０５ｅ…Ｎ形エピタキシャル層、 １０６…絶縁膜、 １０７ａ〜１０７ｄ，１１３，１１３ａ…Ｎ型拡散層、 １０８ａ，１０８ｂ，１０９，１１１，１１１ａ，１１
２…Ｐ形拡散層、 １１５…低濃度Ｐ型拡散層、 １１０，１１０ａ…多結晶シリコン層、 １１４，１１４ａ…アルミ電極層、 １１４ｃ，１１４ｄ…アルミ電極層（第１グランド）。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 17/695
H03K 17/04
H03K 17/06
H03K 19/0175
Claims (6)
- 【請求項１】ドレインが電源端子に接続され、ソースが
出力端子に接続されたパワーＭＯＳＦＥＴと、 前記パワーＭＯＳＦＥＴのゲートと制御回路用グランド
との間に配置されて入力端子の電圧に基づいて前記パワ
ーＭＯＳＦＥＴをオフする第１のＭＯＳＦＥＴと、 前記パワーＭＯＳＦＥＴのゲートと前記出力端子との間
に配置されて前記入力端子の電圧に基づいて前記パワー
ＭＯＳＦＥＴをオフする第２のＭＯＳＦＥＴと、 前記パワーＭＯＳＦＥＴのゲートに接続されて前記入力
端子の電圧に基づいて前記パワーＭＯＳＦＥＴをオンす
るゲート充電回路とを有し、 前記パワーＭＯＳＦＥＴのゲートと前記制御回路用グラ
ンドとの間に、前記第１のＭＯＳＦＥＴのドレイン・ソ
ース間に存在する寄生ダイオードを介して流れる電流を
阻止するためのダイオードを前記前記第１のＭＯＳＦＥ
Ｔと直列に接続配置して成る ことを特徴とする半導体装
置。 - 【請求項２】前記第２のＭＯＳＦＥＴをオンする第３の
ＭＯＳＦＥＴと、前記第２のＭＯＳＦＥＴのゲート・ソ
ース間に接続されて前記第２のＭＯＳＦＥＴをオフする
ための抵抗または第４のＭＯＳＦＥＴと、を更に設けて
成る請求項１記載の半導体装置。 - 【請求項３】電源電圧から所定の定電圧を得る定電圧電
源を設け、該定電圧電源と前記第２のＭＯＳＦＥＴのゲ
ートとの間に、前記第３のＭＯＳＦＥＴと、第３のＭＯ
ＳＦＥＴのドレイン・ソース間に存在する寄生ダイオー
ドを介して流れる電流を阻止するダイオードとの直列回
路を設けたことを特徴とする請求項１または請求項２記
載の半導体装置。 - 【請求項４】前記パワーＭＯＳＦＥＴのゲートと電源端
子あるいは定電圧電源との間にクランプ用ダイオードを
更に設けて成る請求項１〜３のいずれか１項に記載の半
導体装置。 - 【請求項５】前記パワーＭＯＳＦＥＴのゲートと電源端
子との間に接続した第１のダイオードと第５のＭＯＳＦ
ＥＴの直列回路を設け、 第５のＭＯＳＦＥＴのゲートとソースとの間に抵抗また
はドレインとゲートをダイオード接続した第６のＭＯＳ
ＦＥＴを設け、 前記パワーＭＯＳＦＥＴのゲートから前記第５のＭＯＳ
ＦＥＴのゲートを経由して前記電源端子に至る間に第２
のクランプ用ダイオードを設け、 前記電源端子に印加される電源電圧から所定の定電圧を
得る定電圧電源を設け、 前記パワーＭＯＳＦＥＴのゲートから前記第５のＭＯＳ
ＦＥＴのゲートを経由して前記定電圧電源に至る間に第
３のクランプ用ダイオードを設けて成る請求項１〜４の
いずれか１項に記載の半導体装置。 - 【請求項６】前記パワーＭＯＳＦＥＴのゲートと前記第
１のＭＯＳＦＥＴとの間にゲートが出力端子に接続され
た第７のＭＯＳＦＥＴを更に設けて成る請求項１〜５の
いずれか１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09288595A JP3537061B2 (ja) | 1995-04-18 | 1995-04-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09288595A JP3537061B2 (ja) | 1995-04-18 | 1995-04-18 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003408647A Division JP3739376B2 (ja) | 2003-12-08 | 2003-12-08 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08288817A JPH08288817A (ja) | 1996-11-01 |
| JP3537061B2 true JP3537061B2 (ja) | 2004-06-14 |
Family
ID=14066920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09288595A Expired - Fee Related JP3537061B2 (ja) | 1995-04-18 | 1995-04-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3537061B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4390515B2 (ja) * | 2003-09-30 | 2009-12-24 | Ｎｅｃエレクトロニクス株式会社 | 出力ｍｏｓトランジスタの過電圧保護回路 |
| JP5274815B2 (ja) * | 2007-11-20 | 2013-08-28 | ルネサスエレクトロニクス株式会社 | 電力供給制御回路 |
| JP5274824B2 (ja) * | 2007-12-11 | 2013-08-28 | ルネサスエレクトロニクス株式会社 | 電力供給制御回路 |
| JP5274823B2 (ja) * | 2007-12-11 | 2013-08-28 | ルネサスエレクトロニクス株式会社 | 電力供給制御回路 |
| JP5092761B2 (ja) * | 2008-01-16 | 2012-12-05 | 富士電機株式会社 | 半導体試験装置 |
| JP5682269B2 (ja) | 2010-12-06 | 2015-03-11 | サンケン電気株式会社 | ゲート駆動回路及び半導体装置 |
| JP5539587B2 (ja) * | 2011-04-04 | 2014-07-02 | ルネサスエレクトロニクス株式会社 | 電力用半導体装置 |
| JP6330571B2 (ja) * | 2014-08-19 | 2018-05-30 | 富士電機株式会社 | 半導体装置 |
| JP6679992B2 (ja) * | 2016-03-03 | 2020-04-15 | 株式会社デンソー | 半導体装置 |
| JP7342542B2 (ja) * | 2019-09-06 | 2023-09-12 | 富士電機株式会社 | ドライバ回路および半導体装置 |
| CN117121383A (zh) * | 2021-03-22 | 2023-11-24 | 罗姆股份有限公司 | 开关装置、电子设备和车辆 |
| CN116008769B (zh) * | 2023-03-24 | 2023-06-27 | 杭州飞仕得科技股份有限公司 | 一种自驱式功率半导体导通压降检测电路 |
-
1995
- 1995-04-18 JP JP09288595A patent/JP3537061B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08288817A (ja) | 1996-11-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3193579B2 (ja) | ゲート駆動回路及びゲート駆動電圧を発生する方法 | |
| JP3138163B2 (ja) | Ｍｏｓｆｅｔを用いた双方向電流阻止スイッチ、及びそれを用いたスイッチ回路及び電源選択方法 | |
| JP2988859B2 (ja) | パワーｍｏｓｆｅｔ | |
| EP0650111A2 (en) | Off-line bootstrap startup circuit | |
| EP0305937B1 (en) | Mos i/o protection using switched body circuit design | |
| US5543650A (en) | Electrostatic discharge protection circuit employing a mosfet device | |
| JP2726433B2 (ja) | 半導体素子駆動用回路配置 | |
| US4945266A (en) | Composite semiconductor device | |
| KR20150010634A (ko) | 반도체 장치 및 구동 시스템 | |
| JP3537061B2 (ja) | 半導体装置 | |
| JP3386943B2 (ja) | 半導体装置 | |
| US8605399B2 (en) | Load driving device | |
| JPH10233632A (ja) | 高圧側ｍｏｓｆｅｔゲート保護シャント回路 | |
| US4811191A (en) | CMOS rectifier circuit | |
| JPH09509298A (ja) | 保護スイッチ | |
| US6778366B2 (en) | Current limiting protection circuit | |
| US6392463B1 (en) | Electrical load driving circuit with protection | |
| JP3739376B2 (ja) | 半導体装置 | |
| EP1139566B1 (en) | Semiconductor circuit with insulated gate device and associated control circuitry | |
| US6633470B2 (en) | Overvoltage protection circuit for bidirectional transmission gate | |
| US20050072990A1 (en) | Semiconductor device and driving circuit for semiconductor device | |
| US5466952A (en) | Semiconductor device having an IGET and a control or protection component | |
| JP3663258B2 (ja) | 制御回路内蔵絶縁ゲート型半導体装置 | |
| US20010008477A1 (en) | Insulated gate type semiconductor apparatus with a control circuit | |
| JPH05152526A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040309 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040312 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080326 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090326 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |