JP2987112B2 - 半導体素子のオーバレイ検査方法 - Google Patents
半導体素子のオーバレイ検査方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の製造
法に関し、特にオーバレイ測定の誤りを補償し工程歩留
り及び素子動作の信頼性を向上させることができる半導
体素子のオーバレイ検査方法に関する。
法に関し、特にオーバレイ測定の誤りを補償し工程歩留
り及び素子動作の信頼性を向上させることができる半導
体素子のオーバレイ検査方法に関する。
【０００２】
【従来の技術】一般に、半導体装置の製造においては、
高集積半導体素子の場合に多数個の露光マスクが重合し
て用いられる複雑な工程を経ることになる。
高集積半導体素子の場合に多数個の露光マスクが重合し
て用いられる複雑な工程を経ることになる。
【０００３】この際、前記素子の製造工程中に段階別に
用いられる露光マスク等の間のアライメントは特定形状
のマークを基準として行われる。さらに、前記マスク等
には、他のマスク等の間のアライメント（layer to lay
er alignment）や、又はいずれか一つのマスクに対する
台間のアライメントに用いられるアライメント キー（a
lignment key）或はアライメント マークと、パターン
間の重合精密度のオーバレイ（overlay） を測定するた
めのオーバレイ測定マーク等がある。
用いられる露光マスク等の間のアライメントは特定形状
のマークを基準として行われる。さらに、前記マスク等
には、他のマスク等の間のアライメント（layer to lay
er alignment）や、又はいずれか一つのマスクに対する
台間のアライメントに用いられるアライメント キー（a
lignment key）或はアライメント マークと、パターン
間の重合精密度のオーバレイ（overlay） を測定するた
めのオーバレイ測定マーク等がある。
【０００４】そして、半導体素子の製造工程に用いられ
るステップ アンド リピート（stepand repeat） 方式
の露光装備のステッパー（stepper）は、ステージがＸ
−Ｙ方向に動き反復的に移動アライメントして露光する
装置である。
るステップ アンド リピート（stepand repeat） 方式
の露光装備のステッパー（stepper）は、ステージがＸ
−Ｙ方向に動き反復的に移動アライメントして露光する
装置である。
【０００５】なお、前記ステージはアライメント マー
クを基準に自動又は手動でウェーハのアライメントを行
う。そして、このようなステージは機械的に動作するた
め、反復する製造工程の際にアライメント誤差が発生
し、このようなアライメント誤差が許容範囲を超えれば
半導体素子に不良を発生させる。
クを基準に自動又は手動でウェーハのアライメントを行
う。そして、このようなステージは機械的に動作するた
め、反復する製造工程の際にアライメント誤差が発生
し、このようなアライメント誤差が許容範囲を超えれば
半導体素子に不良を発生させる。
【０００６】上記の如く、誤アライメントによる重合正
確度の調整範囲は素子のデザインルール（design rul
e） に従い、通常デザイン ルールの２０〜３０％以内
である。
確度の調整範囲は素子のデザインルール（design rul
e） に従い、通常デザイン ルールの２０〜３０％以内
である。
【０００７】さらに、半導体基板上に形成された各層等
の間のアライメントが正確になされたか否かを確かめる
重合精密度（overlay accuracy）測定マーク、又はオー
バレイ測定マークもアライメント マークと同様の方法
で用いられる。
の間のアライメントが正確になされたか否かを確かめる
重合精密度（overlay accuracy）測定マーク、又はオー
バレイ測定マークもアライメント マークと同様の方法
で用いられる。
【０００８】従来アライメント マーク及びオーバレイ
測定マークは、半導体ウェーハでチップを形成しない部
分のスクライブ ライン（scribe line）上に形成され
る。
測定マークは、半導体ウェーハでチップを形成しない部
分のスクライブ ライン（scribe line）上に形成され
る。
【０００９】前記アライメントを利用した誤アライメン
ト精度の測定は、ベニア（vernier） アライメント マ
ークを利用した視覚点検法と、ボックス イン ボックス
（box in box）やボックス イン バー（box in bar）ア
ライメント マークを利用した自動点検法によりなされ
た後に補償される。
ト精度の測定は、ベニア（vernier） アライメント マ
ークを利用した視覚点検法と、ボックス イン ボックス
（box in box）やボックス イン バー（box in bar）ア
ライメント マークを利用した自動点検法によりなされ
た後に補償される。
【００１０】このような観点で、従来の技術による半導
体素子のオーバレイ測定法を添付の図面を参照して説明
すると次の通りである。図１及び図２は、従来の技術に
よるオーバレイ測定マークの外側及び内側マーク形成用
露光マスクの平面図である。
体素子のオーバレイ測定法を添付の図面を参照して説明
すると次の通りである。図１及び図２は、従来の技術に
よるオーバレイ測定マークの外側及び内側マーク形成用
露光マスクの平面図である。
【００１１】図３は、従来の技術による図１及び図２の
露光マスクを用いてオーバレイ測定マークが形成された
半導体ウェーハのレイアウト図である。先ず、図１に示
すように、外側マーク用露光マスク１は透明基板２上に
４角リング状の光遮断膜パターン３を配列して形成す
る。
露光マスクを用いてオーバレイ測定マークが形成された
半導体ウェーハのレイアウト図である。先ず、図１に示
すように、外側マーク用露光マスク１は透明基板２上に
４角リング状の光遮断膜パターン３を配列して形成す
る。
【００１２】次に、図２に示すように、内側マーク用露
光マスク１１は透明基板１２上に４角状の光遮断膜パタ
ーン１３を配列して形成する。
光マスク１１は透明基板１２上に４角状の光遮断膜パタ
ーン１３を配列して形成する。
【００１３】次いで、図３に示すように、半導体ウェー
ハ２１上にオーバレイ測定マーク用被エッチング層を塗
布し、前記被エッチング層をポジティブ感光膜パターン
をマスクにエッチングして４角リング状の被エッチング
層パターンとなる外側マーク２２を形成する。この際、
外側マーク用感光膜パターンは、図１に示す外側マーク
用露光マスク１を用いて感光膜（図示省略）を露光し現
像して形成する。
ハ２１上にオーバレイ測定マーク用被エッチング層を塗
布し、前記被エッチング層をポジティブ感光膜パターン
をマスクにエッチングして４角リング状の被エッチング
層パターンとなる外側マーク２２を形成する。この際、
外側マーク用感光膜パターンは、図１に示す外側マーク
用露光マスク１を用いて感光膜（図示省略）を露光し現
像して形成する。
【００１４】さらに、前記外側マーク２２内側の半導体
ウェーハ２１上にポジティブ感光膜パターンからなる４
角柱状の内側マーク２３を形成する。
ウェーハ２１上にポジティブ感光膜パターンからなる４
角柱状の内側マーク２３を形成する。
【００１５】この際、内側マーク用感光膜パターンは図
２に示す内側マーク用露光マスク１１を用いて感光膜
（図示省略）を露光し現像して形成する。
２に示す内側マーク用露光マスク１１を用いて感光膜
（図示省略）を露光し現像して形成する。
【００１６】上記のような方法で形成された従来のオー
バレイ測定マークは、図４に示すように、垂直の側壁を
有する内側マーク２３が形成されている場合には、オー
バレイ測定装置が内側マーク２３と外側マーク２２の各
辺の位置を測定して重合精度を直ちに知ることができ、
その値を補正できる。
バレイ測定マークは、図４に示すように、垂直の側壁を
有する内側マーク２３が形成されている場合には、オー
バレイ測定装置が内側マーク２３と外側マーク２２の各
辺の位置を測定して重合精度を直ちに知ることができ、
その値を補正できる。
【００１７】しかし、斜入射露光工程の場合に、光が斜
線方向に入射するため露光の際の工程不安定により、図
５に示すように、内側マーク２３が傾いて形成される。
線方向に入射するため露光の際の工程不安定により、図
５に示すように、内側マーク２３が傾いて形成される。
【００１８】また、オーバレイ測定装置に搭載された半
導体ウェーハ２１が、図６に示すように、角度θほど傾
いて搭載される場合も発生する。
導体ウェーハ２１が、図６に示すように、角度θほど傾
いて搭載される場合も発生する。
【００１９】この際、前記外側マーク２２は薄膜の被エ
ッチング層パターンに形成されており、その肉厚が薄い
ため傾斜による認識位置の変化の幅が非常に小さい。
ッチング層パターンに形成されており、その肉厚が薄い
ため傾斜による認識位置の変化の幅が非常に小さい。
【００２０】その反面、前記内側マーク２３は１μm 以
上の肉厚を有する感光膜パターンで形成されるため傾斜
による認識位置変化が非常に大きく現れる。
上の肉厚を有する感光膜パターンで形成されるため傾斜
による認識位置変化が非常に大きく現れる。
【００２１】一方、オーバレイ測定装置は光反射率差に
よりパターンを認識するため、図５、及び図６のの場合
には、実際形成しようとする大きさが上部エッジ２３
ａ，２３ｃや下部エッジ２３ｂ，２３ｄ部分であるにも
拘らず、前記オーバレイ測定装置は内側マーク２３の位
置を左側上部エッジ２３ａと右側下部エッジ２３ｄで認
識することになるため、図６のに示すように、δｘ程の
認識誤差が発生することになる。
よりパターンを認識するため、図５、及び図６のの場合
には、実際形成しようとする大きさが上部エッジ２３
ａ，２３ｃや下部エッジ２３ｂ，２３ｄ部分であるにも
拘らず、前記オーバレイ測定装置は内側マーク２３の位
置を左側上部エッジ２３ａと右側下部エッジ２３ｄで認
識することになるため、図６のに示すように、δｘ程の
認識誤差が発生することになる。
【００２２】上記のように内側マークが傾斜するよう形
成されたり半導体ウェーハが傾いて搭載される場合に、
傾斜による認識誤差を補償するため一回のオーバレイ測
定を行った半導体ウェーハを１８０°回転させて搭載
し、再びオーバレイ測定を行うＴ.Ｉ.Ｓ（tool induced
shift;ＴＩＳ）工程を行うことになる。
成されたり半導体ウェーハが傾いて搭載される場合に、
傾斜による認識誤差を補償するため一回のオーバレイ測
定を行った半導体ウェーハを１８０°回転させて搭載
し、再びオーバレイ測定を行うＴ.Ｉ.Ｓ（tool induced
shift;ＴＩＳ）工程を行うことになる。
【００２３】図７の（ａ），（ｂ）は、従来技術による
ＴＩＳ工程を説明するための半導体ウェーハの概略図で
ある。
ＴＩＳ工程を説明するための半導体ウェーハの概略図で
ある。
【００２４】先ず、図７の（ａ）に示すように、内側マ
ーク２３と外側マーク２２が形成されている半導体ウェ
ーハ２１が一つの方向にθ角度ほど傾いて搭載されてい
る場合、一次オーバレイ測定では左側上部エッジ２３ａ
と右側下部エッジ２３ｄで認識するようになる。
ーク２３と外側マーク２２が形成されている半導体ウェ
ーハ２１が一つの方向にθ角度ほど傾いて搭載されてい
る場合、一次オーバレイ測定では左側上部エッジ２３ａ
と右側下部エッジ２３ｄで認識するようになる。
【００２５】この際、前記外側マーク２２の両側エッジ
２２ａ、２２ｂと、前記内側マーク２３の左側上部エッ
ジ２３ａ、右側下部エッジ２３ｄとの差（２３ａ−２２
ａ）と（２３ｄ−２２ｂ）が誤アライメント値として計
算される。
２２ａ、２２ｂと、前記内側マーク２３の左側上部エッ
ジ２３ａ、右側下部エッジ２３ｄとの差（２３ａ−２２
ａ）と（２３ｄ−２２ｂ）が誤アライメント値として計
算される。
【００２６】しかし、実際には誤アライメント値が（２
３ｂ−２２ａ）と（２３ｄ−２２ｂ）なので、これを補
正するためＴＩＳを行う。
３ｂ−２２ａ）と（２３ｄ−２２ｂ）なので、これを補
正するためＴＩＳを行う。
【００２７】図７の（ｂ）に示す様に、前記半導体ウェ
ーハ２１を１８０°回転させて搭載し、オーバレイ測定
を行えば左側下部エッジ２３ｂと右側上部エッジ２３ｃ
を認識することになり、（２３ｂ−２２ａ）と（２３ｃ
−２２ｂ）が得られるため、誤差δｘ値である（２３ａ
−２３ｂ）値を得ることができる。
ーハ２１を１８０°回転させて搭載し、オーバレイ測定
を行えば左側下部エッジ２３ｂと右側上部エッジ２３ｃ
を認識することになり、（２３ｂ−２２ａ）と（２３ｃ
−２２ｂ）が得られるため、誤差δｘ値である（２３ａ
−２３ｂ）値を得ることができる。
【００２８】このようにして得られる前記の値をオーバ
レイ測定装置に入力し、他の半導体ウェーハのオーバレ
イ測定作業の際に基準値を補償する。
レイ測定装置に入力し、他の半導体ウェーハのオーバレ
イ測定作業の際に基準値を補償する。
【００２９】前記のようなＴＩＳ工程は、オーバレイ測
定装備で発生可能な固有のエラー値を事前に補償しオー
バレイ測定の正確度を増加させることができる。
定装備で発生可能な固有のエラー値を事前に補償しオー
バレイ測定の正確度を増加させることができる。
【００３０】
【発明が解決しようとする課題】前記のように、従来技
術による半導体素子のオーバレイ検査法においては次の
ような問題点がある。
術による半導体素子のオーバレイ検査法においては次の
ような問題点がある。
【００３１】従来技術による半導体素子のオーバレイ検
査法においては、ＴＩＳ工程により測定された補正値を
後続工程では変更なく引続き用いなければならないた
め、装備の変化や半導体ウェーハの状態変化等による補
正値を得るためにはＴＩＳ工程を再度進めなければなら
ない煩わしさがある。
査法においては、ＴＩＳ工程により測定された補正値を
後続工程では変更なく引続き用いなければならないた
め、装備の変化や半導体ウェーハの状態変化等による補
正値を得るためにはＴＩＳ工程を再度進めなければなら
ない煩わしさがある。
【００３２】さらに、高集積素子の約２５６Ｍ ＤＲＡ
Ｍの場合には新しい補正値を得るため数十回程度のオー
バレイ測定工程を行わなければならない。
Ｍの場合には新しい補正値を得るため数十回程度のオー
バレイ測定工程を行わなければならない。
【００３３】なお、一回のオーバレイ測定作業工程が凡
そ１時間ほど費やされるため全体的な補正値を得ること
が非常に難しく、時間が多く必要となりオーバレイ測定
に伴う工程歩留り及び素子動作の信頼性が低下する問題
点がある。
そ１時間ほど費やされるため全体的な補正値を得ること
が非常に難しく、時間が多く必要となりオーバレイ測定
に伴う工程歩留り及び素子動作の信頼性が低下する問題
点がある。
【００３４】ここに本発明は、前記従来の諸般問題点を
解決するため案出したものであり、一回のオーバレイ測
定工程でオーバレイ補正値を正確に測定することができ
るため、工程を簡単化させることができる半導体素子の
オーバレイ検査法を提供することにその目的がある。
解決するため案出したものであり、一回のオーバレイ測
定工程でオーバレイ補正値を正確に測定することができ
るため、工程を簡単化させることができる半導体素子の
オーバレイ検査法を提供することにその目的がある。
【００３５】さらに、本発明の他の目的はオーバレイ測
定マージンを増加させ工程歩留り及び、素子動作の信頼
性を向上させることができる半導体素子のオーバレイ検
査法を提供することにある。
定マージンを増加させ工程歩留り及び、素子動作の信頼
性を向上させることができる半導体素子のオーバレイ検
査法を提供することにある。
【００３６】また、本発明のさらに他の目的は高集積半
導体素子の製作に適するようにした半導体素子のオーバ
レイ検査法を提供することにある。
導体素子の製作に適するようにした半導体素子のオーバ
レイ検査法を提供することにある。
【００３７】
【課題を解決するための手段】上記課題を解決するため
に、第１の発明（請求項１乃至５記載）は、半導体素子
のオーバレイ検査方法において、半導体ウェーハ(41)上
に被エッチング層パターンであり、４角リング状の外側
マーク(42)を形成する工程と、前記外側マーク(42)の内
側に形成される４角状の島部分(43)と、前記島部分(43)
と一定の幅離隔され、全表面に形成された感光膜パター
ンで形成されるランド部分(44)とから構成される内側マ
ークを、一方に傾くように形成する工程と、前記構造の
オーバレイ測定マークを検査して前記内側マークの島部
分(43)の２つの側辺(43a)、(43d)の座標と、ランド部分
(44)の２つの側辺(44b)、(44c)の座標とを検出する工程
と、前記２つの側辺(44b)、(43a)の座標の値の平均値
と、前記２つの側辺(44c)、(43d)の座標の値の平均値を
求めて、新しい内側マークの位置座標として認識し、こ
の値を基準に前記外側マーク(42)との間隔を検査して、
オーバレイを補償し、オーバレイアライメントを行う工
程と、を含んでいることを特徴とする。
に、第１の発明（請求項１乃至５記載）は、半導体素子
のオーバレイ検査方法において、半導体ウェーハ(41)上
に被エッチング層パターンであり、４角リング状の外側
マーク(42)を形成する工程と、前記外側マーク(42)の内
側に形成される４角状の島部分(43)と、前記島部分(43)
と一定の幅離隔され、全表面に形成された感光膜パター
ンで形成されるランド部分(44)とから構成される内側マ
ークを、一方に傾くように形成する工程と、前記構造の
オーバレイ測定マークを検査して前記内側マークの島部
分(43)の２つの側辺(43a)、(43d)の座標と、ランド部分
(44)の２つの側辺(44b)、(44c)の座標とを検出する工程
と、前記２つの側辺(44b)、(43a)の座標の値の平均値
と、前記２つの側辺(44c)、(43d)の座標の値の平均値を
求めて、新しい内側マークの位置座標として認識し、こ
の値を基準に前記外側マーク(42)との間隔を検査して、
オーバレイを補償し、オーバレイアライメントを行う工
程と、を含んでいることを特徴とする。
【００３８】前記内側マークをネガティブ感光膜で形成
する場合には、感光膜パターンの倒壊を防止するため前
記外側マークのリング状部分を約１μm以上の幅に形成
するのが望ましい。また、前記内側マークの島部分とラ
ンド部分の間隔は、約０.０５μm〜２μmであるのが望
ましい。また、前記内側マークの島部分とランド部分の
間隔は、縮小露光装置で用いる光源の波長（λ）より約
１〜１５倍大きく形成するのが望ましい。
する場合には、感光膜パターンの倒壊を防止するため前
記外側マークのリング状部分を約１μm以上の幅に形成
するのが望ましい。また、前記内側マークの島部分とラ
ンド部分の間隔は、約０.０５μm〜２μmであるのが望
ましい。また、前記内側マークの島部分とランド部分の
間隔は、縮小露光装置で用いる光源の波長（λ）より約
１〜１５倍大きく形成するのが望ましい。
【００３９】また、オーバレイ測定マークを用いた補正
値は、前記外側マークのイメージ位置情報（Ｘ１，Ｙ
１）と前記内側マークの二つの位置情報（Ｘ２，Ｙ
２）、（Ｘ３，Ｙ３）を求め、前記（Ｘ２，Ｙ２）及び
（Ｘ３，Ｙ３）の平均値（（Ｘ２＋Ｘ３）/２，（Ｙ２
＋Ｙ３）/２）を計算し、前記（Ｘ１，Ｙ１）との誤ア
ライメントされた値（δｘ、δｙ）をδｘ＝（Ｘ２＋Ｘ
３）/２−Ｘ１、及びδｙ＝（Ｙ２＋Ｙ３）/２−Ｙ１と
計算して得られる。
値は、前記外側マークのイメージ位置情報（Ｘ１，Ｙ
１）と前記内側マークの二つの位置情報（Ｘ２，Ｙ
２）、（Ｘ３，Ｙ３）を求め、前記（Ｘ２，Ｙ２）及び
（Ｘ３，Ｙ３）の平均値（（Ｘ２＋Ｘ３）/２，（Ｙ２
＋Ｙ３）/２）を計算し、前記（Ｘ１，Ｙ１）との誤ア
ライメントされた値（δｘ、δｙ）をδｘ＝（Ｘ２＋Ｘ
３）/２−Ｘ１、及びδｙ＝（Ｙ２＋Ｙ３）/２−Ｙ１と
計算して得られる。
【００４０】この第１の発明（請求項１乃至５記載）に
よれば、本発明に係わる半導体素子のオーバレイ検査法
においては、オーバレイ測定マークが一方に傾く場合
に、内側マークを島部分と、島部分とは所定の幅ほど離
隔され全表面を覆うランド部分に形成し島部分とランド
部分の測定値を平均し、この値を外側マークの測定値と
比較してオーバレイ補償値を求めることにより簡単にオ
ーバレイ測定値の非正確度を測定して補償することがで
きる。
よれば、本発明に係わる半導体素子のオーバレイ検査法
においては、オーバレイ測定マークが一方に傾く場合
に、内側マークを島部分と、島部分とは所定の幅ほど離
隔され全表面を覆うランド部分に形成し島部分とランド
部分の測定値を平均し、この値を外側マークの測定値と
比較してオーバレイ補償値を求めることにより簡単にオ
ーバレイ測定値の非正確度を測定して補償することがで
きる。
【００４１】さらに、本発明による半導体素子のオーバ
レイ検査法においては、装置や工程条件が変化しオーバ
レイ補正値が変化する場合にも一回のオーバレイ測定工
程で正確なオーバレイ補正値を知ることができる。
レイ検査法においては、装置や工程条件が変化しオーバ
レイ補正値が変化する場合にも一回のオーバレイ測定工
程で正確なオーバレイ補正値を知ることができる。
【００４２】その結果、本発明による半導体素子のオー
バレイ検査法においては、オーバレイ マージンが増加
するため半導体素子の工程歩留りの増加及び素子動作の
信頼性を向上させることができる。
バレイ検査法においては、オーバレイ マージンが増加
するため半導体素子の工程歩留りの増加及び素子動作の
信頼性を向上させることができる。
【００４３】
【００４４】
【００４５】
【００４６】
【００４７】
【００４８】
【００４９】
【発明の実施の形態】以下、本発明による半導体素子の
オーバレイ検査法を添付図面を参照して詳細に説明す
る。
オーバレイ検査法を添付図面を参照して詳細に説明す
る。
【００５０】図８は、本発明の一実施例によるオーバレ
イ測定マークの内側マークを形成するための露光マスク
の平面図である。
イ測定マークの内側マークを形成するための露光マスク
の平面図である。
【００５１】図９は、本発明による図８の露光マスクを
用いてオーバレイ測定マークが形成されている半導体ウ
ェーハのレイアウト図である。
用いてオーバレイ測定マークが形成されている半導体ウ
ェーハのレイアウト図である。
【００５２】図１０は、本発明による図９のＸ−Ｘ’線
による半導体ウェーハの断面図である。
による半導体ウェーハの断面図である。
【００５３】図１１は、本発明の他の実施例によるオー
バレイ測定マークの外側マークを形成するための露光マ
スクの平面図である。
バレイ測定マークの外側マークを形成するための露光マ
スクの平面図である。
【００５４】先ず、図８に示すように、前記内側マーク
用露光マスク３１は透明基板３２上に予定された幅、例
えばウェーハ（未図示）上で約０.０５μm〜２μmの幅
ｄを有するリング状の露光領域３３が光遮断膜３４，３
５により定義された配列をしている。この際、前記露光
領域３３の長さは外側マーク４２の大きさにより調節す
るが、通常の内側マークの大きさである３〜５μm程度
の大きさに形成する。
用露光マスク３１は透明基板３２上に予定された幅、例
えばウェーハ（未図示）上で約０.０５μm〜２μmの幅
ｄを有するリング状の露光領域３３が光遮断膜３４，３
５により定義された配列をしている。この際、前記露光
領域３３の長さは外側マーク４２の大きさにより調節す
るが、通常の内側マークの大きさである３〜５μm程度
の大きさに形成する。
【００５５】なお、前記幅ｄは用いられる縮小露光装置
の光源の波長（λ）より１〜１５倍ほど大きく形成す
る。
の光源の波長（λ）より１〜１５倍ほど大きく形成す
る。
【００５６】その次に、半導体ウェーハ４１にオーバレ
イ測定マーク用被エッチング層（図示せず）を塗布し、
前記被エッチング層をポジティブ型感光膜パターンをマ
スクでエッチングして４角リング状の被エッチング層パ
ターンでなる外側マーク４２を形成する。
イ測定マーク用被エッチング層（図示せず）を塗布し、
前記被エッチング層をポジティブ型感光膜パターンをマ
スクでエッチングして４角リング状の被エッチング層パ
ターンでなる外側マーク４２を形成する。
【００５７】この際、前記感光膜パターンは図１に示す
外側マーク用露光マスク１を用いて露光し現像して形成
する。
外側マーク用露光マスク１を用いて露光し現像して形成
する。
【００５８】次いで、前記半導体基板４１の全体表面に
ポジティブ型感光膜４５を塗布する。
ポジティブ型感光膜４５を塗布する。
【００５９】その次に、図８に示す内側マーク用露光マ
スク３１を介して前記感光膜４５を露光現像し、図１０
に示す感光膜パターンでなる内側マーク４３，４４を形
成する。
スク３１を介して前記感光膜４５を露光現像し、図１０
に示す感光膜パターンでなる内側マーク４３，４４を形
成する。
【００６０】この際、前記内側マーク４３，４４は外側
マーク４２の内側に島状に形成される島部分４３と、前
記島部分４３とは一定幅ほど離隔され全表面に塗布され
ているランド部分４４で構成する。
マーク４２の内側に島状に形成される島部分４３と、前
記島部分４３とは一定幅ほど離隔され全表面に塗布され
ているランド部分４４で構成する。
【００６１】次いで、前記構造の半導体ウェーハ４１を
オーバレイ測定装置に搭載しオーバレイを測定する。
オーバレイ測定装置に搭載しオーバレイを測定する。
【００６２】この際、前記外側マーク４２の両側辺４２
ａ，４２ｂは正確に測定することができる。
ａ，４２ｂは正確に測定することができる。
【００６３】さらに、前記内側マーク４３，４４の側壁
は一側に傾斜しており島部分４３では上部で見える両側
辺である４３ａと４３ｄの座標が検出され、ランド部分
４４では４４ｂと４４ｃの部分が検出される。
は一側に傾斜しており島部分４３では上部で見える両側
辺である４３ａと４３ｄの座標が検出され、ランド部分
４４では４４ｂと４４ｃの部分が検出される。
【００６４】このように検出される４４ｂと４３ａ値の
平均値（ＩＬ）と、４４ｃと４３ｄ値の平均値（ＩＲ）
を新しい内側マークの位置座標に認識した後、この値を
基準に前記外側マーク４２との間隔を検査してオーバレ
イを補償する。
平均値（ＩＬ）と、４４ｃと４３ｄ値の平均値（ＩＲ）
を新しい内側マークの位置座標に認識した後、この値を
基準に前記外側マーク４２との間隔を検査してオーバレ
イを補償する。
【００６５】前記の補償値計算に対し詳細に検討してみ
れば、次の通りである。
れば、次の通りである。
【００６６】先ず、図９に示す内側マーク４３，４４及
び外側マーク４２が形成された状態で辺γのイメージ位
置情報（Ｘ１，Ｙ１） を計算する。
び外側マーク４２が形成された状態で辺γのイメージ位
置情報（Ｘ１，Ｙ１） を計算する。
【００６７】その次に、以後に読み取る二つの辺α、β
の位置情報（Ｘ２，Ｙ２）と（Ｘ３，Ｙ３）を求める。
の位置情報（Ｘ２，Ｙ２）と（Ｘ３，Ｙ３）を求める。
【００６８】次いで、（Ｘ２，Ｙ２）及び（Ｘ３，Ｙ
３）の平均値（（Ｘ２＋Ｘ３）/２，（Ｙ２＋Ｙ３）/
２）をコンピュータで計算し、（Ｘ１，Ｙ１）との誤ア
ライメントされた値（δｘ，δｙ）をδｘ＝（Ｘ２＋Ｘ
３）/２−Ｘ１、及びδｙ＝（Ｙ２＋Ｙ３）/２−Ｙ１と
計算して誤アライメント値を計算する。
３）の平均値（（Ｘ２＋Ｘ３）/２，（Ｙ２＋Ｙ３）/
２）をコンピュータで計算し、（Ｘ１，Ｙ１）との誤ア
ライメントされた値（δｘ，δｙ）をδｘ＝（Ｘ２＋Ｘ
３）/２−Ｘ１、及びδｙ＝（Ｙ２＋Ｙ３）/２−Ｙ１と
計算して誤アライメント値を計算する。
【００６９】この際、上記実施例では内側マークを島部
分とランド部分に形成する。
分とランド部分に形成する。
【００７０】なお、内側マークを薄膜パターンに形成す
る場合には、図１１に示すような光遮断膜パターン５４
を備える露光マスク５１を用いて外側マークを島部分と
ランド部分に形成することもできる。
る場合には、図１１に示すような光遮断膜パターン５４
を備える露光マスク５１を用いて外側マークを島部分と
ランド部分に形成することもできる。
【００７１】そして、前記内側マークをネガティブ感光
膜で形成する場合には露光マスクの光遮断膜パターンが
リング状に形成されていなければならない。
膜で形成する場合には露光マスクの光遮断膜パターンが
リング状に形成されていなければならない。
【００７２】この際、前記光遮断膜パターンがウェーハ
上で約１μm以上の大きさに形成されるようにして感光
膜パターンの倒壊を防止する。
上で約１μm以上の大きさに形成されるようにして感光
膜パターンの倒壊を防止する。
【００７３】
【発明の効果】以上で説明したように、本発明による半
導体素子のオーバレイ検査法においては次のような効果
がある。
導体素子のオーバレイ検査法においては次のような効果
がある。
【００７４】本発明による半導体素子のオーバレイ検査
法においてはオーバレイ測定マークが一方に傾く場合
に、第１の発明（請求項１乃至７記載）によれば、外側
マークを薄膜パターンに形成する場合には、内側マーク
を島部分と、前記島部分とは所定の幅ほど離隔され全表
面を覆うランド部分に形成し島部分とランド部分の測定
値を平均し、この値を外側マーク測定値と比較してオー
バレイ補償値を求めることにより簡単にオーバレイ測定
値の非正確度を測定して補償することができ、また、第
２の発明（請求項８乃至１４記載）によれば、内側マー
クを薄膜パターンに形成する場合には、外側マークを島
部分と、前記島部分とは所定の幅ほど離隔され全表面を
覆うランド部分に形成し島部分とランド部分の測定値を
平均し、この値を内側マーク測定値と比較してオーバレ
イ補償値を求めることにより簡単にオーバレイ測定値の
非正確度を測定して補償することができる。
法においてはオーバレイ測定マークが一方に傾く場合
に、第１の発明（請求項１乃至７記載）によれば、外側
マークを薄膜パターンに形成する場合には、内側マーク
を島部分と、前記島部分とは所定の幅ほど離隔され全表
面を覆うランド部分に形成し島部分とランド部分の測定
値を平均し、この値を外側マーク測定値と比較してオー
バレイ補償値を求めることにより簡単にオーバレイ測定
値の非正確度を測定して補償することができ、また、第
２の発明（請求項８乃至１４記載）によれば、内側マー
クを薄膜パターンに形成する場合には、外側マークを島
部分と、前記島部分とは所定の幅ほど離隔され全表面を
覆うランド部分に形成し島部分とランド部分の測定値を
平均し、この値を内側マーク測定値と比較してオーバレ
イ補償値を求めることにより簡単にオーバレイ測定値の
非正確度を測定して補償することができる。
【００７５】さらに、本発明による半導体素子のオーバ
レイ検査法においては、装置や工程条件が変化しオーバ
レイ補正値が変化する場合にも一回のオーバレイ測定工
程で正確なオーバレイ補正値を知ることができる。
レイ検査法においては、装置や工程条件が変化しオーバ
レイ補正値が変化する場合にも一回のオーバレイ測定工
程で正確なオーバレイ補正値を知ることができる。
【００７６】よって、本発明による半導体素子のオーバ
レイ検査法においては、オーバレイマージンが増加する
ため半導体素子の工程歩留りの増加及び素子動作の信頼
性を向上させることができる。
レイ検査法においては、オーバレイマージンが増加する
ため半導体素子の工程歩留りの増加及び素子動作の信頼
性を向上させることができる。
【図１】従来の技術によるオーバレイ測定マークの外側
マーク形成用露光マスクの平面図。
マーク形成用露光マスクの平面図。
【図２】従来の技術によるオーバレイ測定マークの内側
マーク形成用露光マスクの平面図。
マーク形成用露光マスクの平面図。
【図３】従来の技術による図１及び図２の露光マスクを
用い、オーバレイ測定マークが形成された半導体ウェー
ハのレイアウト図。
用い、オーバレイ測定マークが形成された半導体ウェー
ハのレイアウト図。
【図４】従来の技術の１実施例によるオーバレイ測定マ
ークが形成された半導体ウェーハの断面図。
ークが形成された半導体ウェーハの断面図。
【図５】従来の技術の他の実施例によるオーバレイ測定
マークが形成された半導体ウェーハの断面図。
マークが形成された半導体ウェーハの断面図。
【図６】従来の技術による図４の半導体ウェーハがオー
バレイ測定装置に角度θを持って搭載された状態の断面
図。
バレイ測定装置に角度θを持って搭載された状態の断面
図。
【図７】（ａ）は、従来の技術によるＴＩＳ（tool ind
uced shift;ＴＩＳ）法を説明するための半導体ウェー
ハの概略図、（ｂ）は、従来の技術によるＴＩＳ（tool
induced shift;ＴＩＳ）法を説明するために、図７
（ａ）に記載の導体ウェーハを１８０゜回転させて搭載
した場合の概略図。
uced shift;ＴＩＳ）法を説明するための半導体ウェー
ハの概略図、（ｂ）は、従来の技術によるＴＩＳ（tool
induced shift;ＴＩＳ）法を説明するために、図７
（ａ）に記載の導体ウェーハを１８０゜回転させて搭載
した場合の概略図。
【図８】本発明の１実施例によるオーバレイ測定マーク
の内側マークを形成するための露光マスクの平面図。
の内側マークを形成するための露光マスクの平面図。
【図９】本発明による図８の露光マスクを用いオーバレ
イ測定マークが形成されている半導体ウェーハのレイア
ウト図。
イ測定マークが形成されている半導体ウェーハのレイア
ウト図。
【図１０】本発明による図９でのＸ−Ｘ’線による半導
体ウェーハの断面図。
体ウェーハの断面図。
【図１１】本発明の他の実施例によるオーバレイ測定マ
ークの外側マークを形成するための露光マスクの平面
図。
ークの外側マークを形成するための露光マスクの平面
図。
３１ 露光マスク ３２ 透明基板 ３３ リング型露光領域 ３４、３５ 光遮断膜パターン ４１ 半導体ウェーハ ４２ 外側マーク ４３ 内側マークの島部分 ４４ 内側マークのランド部分 ４５ 感光膜 α 内側マークの島部分の枠辺 β 内側マークのランド部分の枠辺 γ 外側マークの枠辺
Claims (5)
- 【請求項１】半導体ウェーハ(41)上に被エッチング層パ
ターンであり、４角リング状の外側マーク(42)を形成す
る工程と、 前記外側マーク(42)の内側に形成される４角状の島部分
(43)と、前記島部分(43)と一定の幅離隔され、全表面に
形成された感光膜パターンで形成されるランド部分(44)
とから構成される内側マークを、一方に傾くように形成
する工程と、 前記構造のオーバレイ測定マークを検査して前記内側マ
ークの島部分(43)の２つの側辺(43a)、(43d)の座標と、
ランド部分(44)の２つの側辺(44b)、(44c)の座標とを検
出する工程と、 前記２つの側辺(44b)、(43a)の座標の値の平均値と、前
記２つの側辺(44c)、(43d)の座標の値の平均値を求め
て、新しい内側マークの位置座標として認識し、この値
を基準に前記外側マーク(42)との間隔を検査して、オー
バレイを補償し、 オーバレイアライメントを行う工程
と、 を含んでいることを特徴とする半導体素子のオーバレイ
検査方法。 - 【請求項２】 前記内側マークをネガティブ感光膜で形成
する場合に、感光膜パターンの倒壊を防止するため前記
外側マークのリング状部分を約１μm以上の幅に形成す
ることを特徴とする請求項２記載の半導体素子のオーバ
レイ検査方法。 - 【請求項３】 前記内側マークの島部分とランド部分の間
隔は、約０.０５μm〜２μmであることを特徴とする請
求項１記載のオーバレイ検査方法。 - 【請求項４】 前記内側マークの島部分とランド部分の間
隔は、縮小露光装置で用いる光源の波長（λ）より約１
〜１５倍大きく形成することを特徴とする請求項１記載
の半導体素子のオーバレイ検査方法。 - 【請求項５】 前記オーバレイ測定マークを用いた補正値
は、前記外側マークのイメージ位置情報（Ｘ１，Ｙ１）
と前記内側マークの二つの位置情報（Ｘ２，Ｙ２）、
（Ｘ３，Ｙ３）を求め、前記（Ｘ２，Ｙ２）及び（Ｘ
３，Ｙ３）の平均値（（Ｘ２＋Ｘ３）/２，（Ｙ２＋Ｙ
３）/２）を計算し、前記（Ｘ１，Ｙ１）との誤アライ
メントされた値（δｘ、δｙ）をδｘ＝（Ｘ２＋Ｘ３）
/２−Ｘ１、及びδｙ＝（Ｙ２＋Ｙ３）/２−Ｙ１と計算
して得ることを特徴とする請求項１記載の半導体素子の
オーバレイ検査方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950032088A KR0170909B1 (ko) | 1995-09-27 | 1995-09-27 | 반도체 소자의 오버레이 검사방법 |
| KR1995P-32088 | 1995-09-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09148243A JPH09148243A (ja) | 1997-06-06 |
| JP2987112B2 true JP2987112B2 (ja) | 1999-12-06 |
Family
ID=19427983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8254850A Expired - Fee Related JP2987112B2 (ja) | 1995-09-27 | 1996-09-26 | 半導体素子のオーバレイ検査方法 |
Country Status (5)
| Country | Link |
|---|---|
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| JP (1) | JP2987112B2 (ja) |
| KR (1) | KR0170909B1 (ja) |
| GB (1) | GB2305778B (ja) |
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|---|---|---|---|---|
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| KR100268426B1 (ko) * | 1998-05-07 | 2000-11-01 | 윤종용 | 반도체 장치의 제조 방법 |
| JPH11329923A (ja) * | 1998-05-11 | 1999-11-30 | Sony Corp | 半導体装置の製造方法 |
| US6330355B1 (en) | 1999-04-01 | 2001-12-11 | Taiwan Semiconductor Manufacturing Company | Frame layout to monitor overlay performance of chip composed of multi-exposure images |
| KR100437823B1 (ko) * | 2000-02-21 | 2004-06-26 | 주식회사 하이닉스반도체 | 정렬도 측정용 오버레이 패턴 |
| US6484060B1 (en) | 2000-03-24 | 2002-11-19 | Micron Technology, Inc. | Layout for measurement of overlay error |
| US6462818B1 (en) | 2000-06-22 | 2002-10-08 | Kla-Tencor Corporation | Overlay alignment mark design |
| US7068833B1 (en) | 2000-08-30 | 2006-06-27 | Kla-Tencor Corporation | Overlay marks, methods of overlay mark design and methods of overlay measurements |
| US7541201B2 (en) | 2000-08-30 | 2009-06-02 | Kla-Tencor Technologies Corporation | Apparatus and methods for determining overlay of structures having rotational or mirror symmetry |
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| US7804994B2 (en) * | 2002-02-15 | 2010-09-28 | Kla-Tencor Technologies Corporation | Overlay metrology and control method |
| US20040227944A1 (en) * | 2003-02-28 | 2004-11-18 | Nikon Corporation | Mark position detection apparatus |
| US7075639B2 (en) * | 2003-04-25 | 2006-07-11 | Kla-Tencor Technologies Corporation | Method and mark for metrology of phase errors on phase shift masks |
| US7608468B1 (en) | 2003-07-02 | 2009-10-27 | Kla-Tencor Technologies, Corp. | Apparatus and methods for determining overlay and uses of same |
| US7346878B1 (en) | 2003-07-02 | 2008-03-18 | Kla-Tencor Technologies Corporation | Apparatus and methods for providing in-chip microtargets for metrology or inspection |
| US7218399B2 (en) * | 2004-01-21 | 2007-05-15 | Nikon Corporation | Method and apparatus for measuring optical overlay deviation |
| KR100577568B1 (ko) * | 2004-10-07 | 2006-05-08 | 삼성전자주식회사 | 오버레이 측정방법 및 그에 사용되는 오버레이 마크 |
| US7557921B1 (en) | 2005-01-14 | 2009-07-07 | Kla-Tencor Technologies Corporation | Apparatus and methods for optically monitoring the fidelity of patterns produced by photolitographic tools |
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| DE202010013237U1 (de) | 2010-12-30 | 2011-05-26 | Lian Li Industrial Co., Ltd. | Kabelhalter |
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| CN113257704B (zh) * | 2021-06-17 | 2021-10-19 | 绍兴中芯集成电路制造股份有限公司 | 套刻精度的检测方法及其检测结构 |
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- 1996-09-24 US US08/719,069 patent/US5766809A/en not_active Expired - Lifetime
- 1996-09-24 TW TW085111662A patent/TW374219B/zh not_active IP Right Cessation
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