JP2979818B2 - 半導体装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
少なくとも溝型素子分離領域を有する半導体装置におけ
る拡散層と金属配線とを接続するコンタクト孔の構造に
関する。
少なくとも溝型素子分離領域を有する半導体装置におけ
る拡散層と金属配線とを接続するコンタクト孔の構造に
関する。
【０００２】
【従来の技術】ＭＯＳトランジスタを含む半導体装置に
おいては、半導体装置の高集積化，および高速度化の目
的から、微細化が行なわれている。例えば、ＭＯＳトラ
ンジスタにおいては、ゲート電極のゲート長の縮小，ソ
ース，ドレイン領域を成す拡散層の面積の縮小，および
ＭＯＳトランジスタ間の素子分離領域の幅の縮小等によ
り、微細化は実現している。ゲート長を縮小することに
より、ＭＯＳトランジスタのオン抵抗が低下し、ＭＯＳ
トランジスタの電流駆動能力が向上する。これにより、
ゲート幅の縮小が可能となり、ソース，ドレイン領域を
成す拡散層の面積の縮小が可能となる。この拡散層の面
積の縮小は、接合容量の減少を伴なうことになり、この
点からも微細化は高速度化に寄与することになる。
おいては、半導体装置の高集積化，および高速度化の目
的から、微細化が行なわれている。例えば、ＭＯＳトラ
ンジスタにおいては、ゲート電極のゲート長の縮小，ソ
ース，ドレイン領域を成す拡散層の面積の縮小，および
ＭＯＳトランジスタ間の素子分離領域の幅の縮小等によ
り、微細化は実現している。ゲート長を縮小することに
より、ＭＯＳトランジスタのオン抵抗が低下し、ＭＯＳ
トランジスタの電流駆動能力が向上する。これにより、
ゲート幅の縮小が可能となり、ソース，ドレイン領域を
成す拡散層の面積の縮小が可能となる。この拡散層の面
積の縮小は、接合容量の減少を伴なうことになり、この
点からも微細化は高速度化に寄与することになる。
【０００３】しかるに、ソース，ドレイン領域を成す拡
散層の面積の縮小に伴ない、この拡散層と金属配線とを
接続するコンタクト孔の口径も必然的に縮小され、１μ
ｍ□以下のものが要求されるようになっている。ソー
ス，ドレイン領域を成す拡散層以外の拡散層（配線，抵
抗素子等に用いる拡散層）に関しても事情は同じであ
る。コンタクト孔の縮小により、拡散層と金属配線との
間とコンタクト抵抗が増大する。ソース，ドレイン領域
を成す拡散層の場合、コンタクト抵抗の増大はＭＯＳト
ランジスタの電流駆動能力の向上の阻止要因となり、特
にサブミクロン・ルールを採用したＭＯＳトランジスタ
においては支配的となる。コンタクト抵抗の増大に対処
する方法が、特開平２−３１２公報（１９９０年１月５
日）に開示されている。
散層の面積の縮小に伴ない、この拡散層と金属配線とを
接続するコンタクト孔の口径も必然的に縮小され、１μ
ｍ□以下のものが要求されるようになっている。ソー
ス，ドレイン領域を成す拡散層以外の拡散層（配線，抵
抗素子等に用いる拡散層）に関しても事情は同じであ
る。コンタクト孔の縮小により、拡散層と金属配線との
間とコンタクト抵抗が増大する。ソース，ドレイン領域
を成す拡散層の場合、コンタクト抵抗の増大はＭＯＳト
ランジスタの電流駆動能力の向上の阻止要因となり、特
にサブミクロン・ルールを採用したＭＯＳトランジスタ
においては支配的となる。コンタクト抵抗の増大に対処
する方法が、特開平２−３１２公報（１９９０年１月５
日）に開示されている。
【０００４】工程順の略断面図である図９を参照する
と、ＭＯＳトランジスタの形成にこの公報記載の方法を
適用する場合、以下のようになる。Ｐ型のシリコン基板
１０１の表面にゲート酸化膜１０４，ゲート電極１０５
を形成し、ゲート電極１０５に自己整合的な第１の拡散
層となるＮ+ 型の拡散層１０８を形成し、全面に層間絶
縁膜１０９を形成する〔図９（Ａ）〕。次に、フォトレ
ジスト膜（図示せず）をマスクにして層間絶縁膜１０９
および拡散層１０８を順次エッチングし、拡散層１０８
を貫通した溝型コンタクト孔１１０を形成する〔図９
（Ｂ）〕。フォトレジスト膜を除去した後、全面にＮ型
の拡散用不純物を含む有機溶剤（図示せず）を塗布，形
成して熱処理を行ない、溝型コンタクト孔１１０により
露出したシリコン基板１０１（拡散層１０８の一部を含
む）の表面に第２の拡散層となるＮ+型の拡散層１１１
を形成する。拡散層１１１は拡散層１０８に接続されて
いる。この有機溶剤を除去した後、金属配線１１４を形
成する〔図９（Ｃ）〕。この方法では、溝型コンタクト
孔１１０の口径が縮小されても金属配線１１４と拡散層
との接触面積の縮小は回避され、拡散層と金属配線との
間とコンタクト抵抗の増大は抑制される。
と、ＭＯＳトランジスタの形成にこの公報記載の方法を
適用する場合、以下のようになる。Ｐ型のシリコン基板
１０１の表面にゲート酸化膜１０４，ゲート電極１０５
を形成し、ゲート電極１０５に自己整合的な第１の拡散
層となるＮ+ 型の拡散層１０８を形成し、全面に層間絶
縁膜１０９を形成する〔図９（Ａ）〕。次に、フォトレ
ジスト膜（図示せず）をマスクにして層間絶縁膜１０９
および拡散層１０８を順次エッチングし、拡散層１０８
を貫通した溝型コンタクト孔１１０を形成する〔図９
（Ｂ）〕。フォトレジスト膜を除去した後、全面にＮ型
の拡散用不純物を含む有機溶剤（図示せず）を塗布，形
成して熱処理を行ない、溝型コンタクト孔１１０により
露出したシリコン基板１０１（拡散層１０８の一部を含
む）の表面に第２の拡散層となるＮ+型の拡散層１１１
を形成する。拡散層１１１は拡散層１０８に接続されて
いる。この有機溶剤を除去した後、金属配線１１４を形
成する〔図９（Ｃ）〕。この方法では、溝型コンタクト
孔１１０の口径が縮小されても金属配線１１４と拡散層
との接触面積の縮小は回避され、拡散層と金属配線との
間とコンタクト抵抗の増大は抑制される。
【０００５】上記公報には半導体装置の素子分離領域，
および素子分離領域と溝型コンタクト孔との位置関係に
関しての記載は無い。ＭＯＳトランジスタを含む半導体
装置の素子分離領域においても、半導体装置の微細化に
伴ない、溝型素子分離領域とＬＯＣＯＳ型のフィールド
酸化膜との併用が採用されつつある。この場合には、Ｍ
ＯＳトランジスタ等の半導体素子の周辺を囲って、溝型
素子分離領域が形成される。素子分離領域と溝型コンタ
クト孔との位置関係（両者の間の間隔）に関しては、一
般的に、この溝型コンタクト孔を形成するためのフォト
レジスト膜のアライメント・マージンより大きい値の間
隔が素子分離領域と溝型コンタクト孔と間に必要とされ
る。これは溝型コンタクト孔の形成に際して、素子分離
領域のエッチングを避けるためである。
および素子分離領域と溝型コンタクト孔との位置関係に
関しての記載は無い。ＭＯＳトランジスタを含む半導体
装置の素子分離領域においても、半導体装置の微細化に
伴ない、溝型素子分離領域とＬＯＣＯＳ型のフィールド
酸化膜との併用が採用されつつある。この場合には、Ｍ
ＯＳトランジスタ等の半導体素子の周辺を囲って、溝型
素子分離領域が形成される。素子分離領域と溝型コンタ
クト孔との位置関係（両者の間の間隔）に関しては、一
般的に、この溝型コンタクト孔を形成するためのフォト
レジスト膜のアライメント・マージンより大きい値の間
隔が素子分離領域と溝型コンタクト孔と間に必要とされ
る。これは溝型コンタクト孔の形成に際して、素子分離
領域のエッチングを避けるためである。
【０００６】上記公報に素子分離領域としてＬＯＣＯＳ
型のフィールド酸化膜を採用した場合をＮチャネルＭＯ
Ｓトランジスタを例にとって考察する。ＮチャネルＭＯ
Ｓトランジスタからなる半導体装置の略平面図，略断面
図である図１０（Ａ），（Ｂ）を参照すると、素子分離
領域としてＬＯＣＯＳ型のフィールド酸化膜を有し，本
発明者が使用するクォーターミクロン・ルールによるＮ
チャネルＭＯＳトランジスタからなる半導体装置を、上
記公報の方法を用いて形成すれば、以下のようになる。
型のフィールド酸化膜を採用した場合をＮチャネルＭＯ
Ｓトランジスタを例にとって考察する。ＮチャネルＭＯ
Ｓトランジスタからなる半導体装置の略平面図，略断面
図である図１０（Ａ），（Ｂ）を参照すると、素子分離
領域としてＬＯＣＯＳ型のフィールド酸化膜を有し，本
発明者が使用するクォーターミクロン・ルールによるＮ
チャネルＭＯＳトランジスタからなる半導体装置を、上
記公報の方法を用いて形成すれば、以下のようになる。
【０００７】まず、不純物濃度が２〜３×１０17ｃｍ-3
のＰ型のシリコン基板１０１ａの表面に、０．３μｍ程
度の膜厚のＬＯＣＯＳ型のフィールド酸化膜１０２，７
〜１０ｎｍ程度の膜厚のゲート酸化膜１０４ａを形成す
る。フィールド酸化膜１０２の最小幅（Ｚ）は０．３５
μｍである。次に、０．３μｍ程度の膜厚，０．２５μ
ｍのゲート長を有するゲート電極１０５ａ，１０５ｂを
形成する。これらのゲート電極１０５ａ，１０５ｂは、
多結晶シリコン膜，もしくはポリサイド膜から形成され
る。ゲート電極１０５ａ，１０５ｂに自己整合的に、
０．２μｍ程度の接合の深さのＮ- 型の拡散層１０６を
形成する。次に、ゲート電極１０５ａ，１０５ｂの側面
に、シリコン酸化膜からなる０．１μｍ程度の幅のスペ
ーサ１０７を形成する。このスペーサ１０７に自己整合
的に、０．１μｍ程度の接合の深さのＮ+ 型の拡散層１
０８ａを形成する。ここでは、拡散層１０６，１０８ａ
により第１の拡散層が構成される。
のＰ型のシリコン基板１０１ａの表面に、０．３μｍ程
度の膜厚のＬＯＣＯＳ型のフィールド酸化膜１０２，７
〜１０ｎｍ程度の膜厚のゲート酸化膜１０４ａを形成す
る。フィールド酸化膜１０２の最小幅（Ｚ）は０．３５
μｍである。次に、０．３μｍ程度の膜厚，０．２５μ
ｍのゲート長を有するゲート電極１０５ａ，１０５ｂを
形成する。これらのゲート電極１０５ａ，１０５ｂは、
多結晶シリコン膜，もしくはポリサイド膜から形成され
る。ゲート電極１０５ａ，１０５ｂに自己整合的に、
０．２μｍ程度の接合の深さのＮ- 型の拡散層１０６を
形成する。次に、ゲート電極１０５ａ，１０５ｂの側面
に、シリコン酸化膜からなる０．１μｍ程度の幅のスペ
ーサ１０７を形成する。このスペーサ１０７に自己整合
的に、０．１μｍ程度の接合の深さのＮ+ 型の拡散層１
０８ａを形成する。ここでは、拡散層１０６，１０８ａ
により第１の拡散層が構成される。
【０００８】次に、全面に、０．５μｍ程度の膜厚のＢ
ＰＳＧ膜からなる層間絶縁膜１０９ａを形成する。次
に、フォトレジスト膜をマスクにしたＣＦ4 による異方
性エッチングにより、Ｎ- 型の拡散層を貫通する０．４
μｍ□の溝型コンタクト孔１１０ａを形成する。このと
きのアライメント・マージンは±０．１μｍである。こ
の溝型コンタクト孔１１０ａの底面からシリコン基板１
０１ａ（Ｎ- 型の拡散層１０６）の表面までの高さ
（ｈ）は０．２５μｍ程度である。次に、砒素，あるい
は燐の傾斜回転イオン注入法により、溝型コンタクト孔
１１０ａにより露出したシリコン基板１０１ａ（第１の
拡散層である拡散層１０６，１０８ａの一部を含む）の
表面に第２の拡散層である０．１５μｍ程度の接合の深
さ（Ｘ）のＮ+型の拡散層１１１ａを形成する。次に、
Ｎ+ 型の多結晶シリコン膜，あるいはタングステン膜か
らなる導電体膜１１３を溝型コンタクト孔１１０ａ内に
埋め込み、アルミニウム系の合金膜からなる金属配線１
１４ａを形成する。このとき、ゲート電極１０５ａの中
心線とゲート電極１０５ａの中心線との間隔（Ｄ11，お
よびＤ21）は、３．０μｍ，および２．２μｍである。
ＰＳＧ膜からなる層間絶縁膜１０９ａを形成する。次
に、フォトレジスト膜をマスクにしたＣＦ4 による異方
性エッチングにより、Ｎ- 型の拡散層を貫通する０．４
μｍ□の溝型コンタクト孔１１０ａを形成する。このと
きのアライメント・マージンは±０．１μｍである。こ
の溝型コンタクト孔１１０ａの底面からシリコン基板１
０１ａ（Ｎ- 型の拡散層１０６）の表面までの高さ
（ｈ）は０．２５μｍ程度である。次に、砒素，あるい
は燐の傾斜回転イオン注入法により、溝型コンタクト孔
１１０ａにより露出したシリコン基板１０１ａ（第１の
拡散層である拡散層１０６，１０８ａの一部を含む）の
表面に第２の拡散層である０．１５μｍ程度の接合の深
さ（Ｘ）のＮ+型の拡散層１１１ａを形成する。次に、
Ｎ+ 型の多結晶シリコン膜，あるいはタングステン膜か
らなる導電体膜１１３を溝型コンタクト孔１１０ａ内に
埋め込み、アルミニウム系の合金膜からなる金属配線１
１４ａを形成する。このとき、ゲート電極１０５ａの中
心線とゲート電極１０５ａの中心線との間隔（Ｄ11，お
よびＤ21）は、３．０μｍ，および２．２μｍである。
【０００９】
【発明が解決しようとする課題】このＮチャネルＭＯＳ
トランジスタでは、電源電圧が印加される第２の拡散層
１１１ａの空乏層は０．２５μｍ程度伸びるため、ゲー
ト電極１０５ａ，１０５ｂと溝型コンタクト孔１１０ａ
との間隔（Ｙ11）は０．４μｍ程度（Ｘ＋“第２の拡散
層の空乏層の伸び”）必要である。これは第２の拡散層
１１１ａの存在によるこのＭＯＳトランジスタの電流駆
動能力のばらつきを防止するためである。同様に、フィ
ールド酸化膜１０２の幅がＺであるときには、フィール
ド酸化膜１０２と溝型コンタクト孔１１１ａとの間隔
（Ｙ2 ）は０．４μｍ程度（すなわち、Ｙ11＝Ｙ2 ）必
要になる。このＹ2 の存在は、半導体装置の微細化の支
障となる。さらにこのＹ2 の存在は拡散層の接合容量の
増大となり、コンタクト抵抗の減少による浮遊容量の増
加の相殺を上まわる接合容量の増大となるため、半導体
装置の動作速度の高速化に対する障害となる。
トランジスタでは、電源電圧が印加される第２の拡散層
１１１ａの空乏層は０．２５μｍ程度伸びるため、ゲー
ト電極１０５ａ，１０５ｂと溝型コンタクト孔１１０ａ
との間隔（Ｙ11）は０．４μｍ程度（Ｘ＋“第２の拡散
層の空乏層の伸び”）必要である。これは第２の拡散層
１１１ａの存在によるこのＭＯＳトランジスタの電流駆
動能力のばらつきを防止するためである。同様に、フィ
ールド酸化膜１０２の幅がＺであるときには、フィール
ド酸化膜１０２と溝型コンタクト孔１１１ａとの間隔
（Ｙ2 ）は０．４μｍ程度（すなわち、Ｙ11＝Ｙ2 ）必
要になる。このＹ2 の存在は、半導体装置の微細化の支
障となる。さらにこのＹ2 の存在は拡散層の接合容量の
増大となり、コンタクト抵抗の減少による浮遊容量の増
加の相殺を上まわる接合容量の増大となるため、半導体
装置の動作速度の高速化に対する障害となる。
【００１０】一方、素子分離領域として溝型素子分離領
域とＬＯＣＯＳ型のフィールド酸化膜を併用した半導体
装置に上記公報を用いる場合、ＮチャネルＭＯＳトラン
ジスタを例にとると、これの周囲に溝型素子分離領域が
形成される。この場合、溝型コンタクト孔とゲート電極
との間隔は前述の値と同じである。第２の拡散層の底面
より溝型素子分離領域の底面が浅いときには、上述のＬ
ＯＣＯＳ型のフィールド酸化膜の場合と同様に、溝型コ
ンタクト孔と溝型素子分離領域との間隔は０．４μｍ程
度必要である。第２の拡散層の底面より溝型素子分離領
域の底面が深いときには、溝型コンタクト孔と溝型素子
分離領域との間隔はアライメント・マージンである０．
１μｍより大きな値（例えば０．１５μｍ）が必要であ
る。したがって、Ｄ11＝２．７μｍ，およびＤ21＝２．
０５μｍとなる。このため、ＬＯＣＯＳ型のフィールド
酸化膜のみによる素子分離領域の構成の場合より、半導
体装置の微細化，接合容量の増大の防止が可能になる
が、これ以上の微細化は不可能となる。
域とＬＯＣＯＳ型のフィールド酸化膜を併用した半導体
装置に上記公報を用いる場合、ＮチャネルＭＯＳトラン
ジスタを例にとると、これの周囲に溝型素子分離領域が
形成される。この場合、溝型コンタクト孔とゲート電極
との間隔は前述の値と同じである。第２の拡散層の底面
より溝型素子分離領域の底面が浅いときには、上述のＬ
ＯＣＯＳ型のフィールド酸化膜の場合と同様に、溝型コ
ンタクト孔と溝型素子分離領域との間隔は０．４μｍ程
度必要である。第２の拡散層の底面より溝型素子分離領
域の底面が深いときには、溝型コンタクト孔と溝型素子
分離領域との間隔はアライメント・マージンである０．
１μｍより大きな値（例えば０．１５μｍ）が必要であ
る。したがって、Ｄ11＝２．７μｍ，およびＤ21＝２．
０５μｍとなる。このため、ＬＯＣＯＳ型のフィールド
酸化膜のみによる素子分離領域の構成の場合より、半導
体装置の微細化，接合容量の増大の防止が可能になる
が、これ以上の微細化は不可能となる。
【００１１】本発明の目的は、少なくともＭＯＳトラン
ジスタを含み，かつ素子分離領域に少なくとも溝型素子
分離領域を有する半導体装置において、口径が小さく，
かつ拡散層と金属配線とのコンタクト抵抗の増加を抑制
した半導体装置のコンタクト孔を提供し、微細化に適
し，かつ動作速度の高速化に適した半導体装置を提供す
ることにある。
ジスタを含み，かつ素子分離領域に少なくとも溝型素子
分離領域を有する半導体装置において、口径が小さく，
かつ拡散層と金属配線とのコンタクト抵抗の増加を抑制
した半導体装置のコンタクト孔を提供し、微細化に適
し，かつ動作速度の高速化に適した半導体装置を提供す
ることにある。
【００１２】
【課題を解決するための手段】本発明の半導体装置は、
一導電型のシリコン基板の表面に絶縁膜が埋め込まれて
形成された溝型素子分離領域，この溝型素子分離領域に
囲まれてシリコン基板の表面に形成された逆導電型の第
１の拡散層，およびシリコン基板上に形成された層間絶
縁膜を有し、その側面において少なくとも第１の拡散層
の露出した表面を有して導電体膜が埋め込まれた第１の
拡散層と金属配線とを接続する溝型コンタクト孔を有
し、この溝型コンタクト孔により露出された第１の拡散
層を含むシリコン基板の表面に逆導電型の第２の拡散層
を有する半導体装置において、溝型コンタクト孔の底面
の一部において溝型素子分離領域に埋め込まれた絶縁膜
が露出し、第２の拡散層の底面から第１の拡散層の上面
までの高さが、溝型素子分離領域の底面から第１の拡散
層の上面までの高さより低くなっている。
一導電型のシリコン基板の表面に絶縁膜が埋め込まれて
形成された溝型素子分離領域，この溝型素子分離領域に
囲まれてシリコン基板の表面に形成された逆導電型の第
１の拡散層，およびシリコン基板上に形成された層間絶
縁膜を有し、その側面において少なくとも第１の拡散層
の露出した表面を有して導電体膜が埋め込まれた第１の
拡散層と金属配線とを接続する溝型コンタクト孔を有
し、この溝型コンタクト孔により露出された第１の拡散
層を含むシリコン基板の表面に逆導電型の第２の拡散層
を有する半導体装置において、溝型コンタクト孔の底面
の一部において溝型素子分離領域に埋め込まれた絶縁膜
が露出し、第２の拡散層の底面から第１の拡散層の上面
までの高さが、溝型素子分離領域の底面から第１の拡散
層の上面までの高さより低くなっている。
【００１３】好ましくは、溝型コンタクト孔の底面にお
ける上記一部の残りの部分において、第１の拡散層の底
面より深い位置のシリコン基板，もしくは第１の拡散層
の上面が露出している。好ましくは、溝型素子分離領域
を介して設けられた２つの第１の拡散層におけるそれぞ
れの第１の拡散層に対する溝型コンタクト孔が近接する
とき、その部分での溝型素子分離領域の幅は、他の部分
の溝型素子分離領域の幅より広くなっている。好ましく
は、溝型コンタクト孔に埋め込まれた導電体膜は、溝型
コンタクト孔の表面を覆う逆導電型の不純物を含んだ第
１の導電体膜と、第１の導電体膜上に設けられた第２の
導電体膜とから構成されている。さらに好ましくは、第
１の導電体膜は多結晶シリコン膜，もしくは高融点金属
シリサイド膜である。
ける上記一部の残りの部分において、第１の拡散層の底
面より深い位置のシリコン基板，もしくは第１の拡散層
の上面が露出している。好ましくは、溝型素子分離領域
を介して設けられた２つの第１の拡散層におけるそれぞ
れの第１の拡散層に対する溝型コンタクト孔が近接する
とき、その部分での溝型素子分離領域の幅は、他の部分
の溝型素子分離領域の幅より広くなっている。好ましく
は、溝型コンタクト孔に埋め込まれた導電体膜は、溝型
コンタクト孔の表面を覆う逆導電型の不純物を含んだ第
１の導電体膜と、第１の導電体膜上に設けられた第２の
導電体膜とから構成されている。さらに好ましくは、第
１の導電体膜は多結晶シリコン膜，もしくは高融点金属
シリサイド膜である。
【００１４】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１５】半導体装置の略平面図である図１（Ａ），
および図１（Ａ）のＡ−Ａ線での断面図である図１
（Ｂ）を参照すると、本発明の第１の実施例では、不純
物濃度が２〜３×１０17ｃｍ-3のＰ型のシリコン基板２
０１の表面に、膜厚０．３μｍ程度のＬＯＣＯＳ型のフ
ィールド酸化膜２０２および絶縁膜が埋め込まれた溝型
素子分離領域２０３からなる素子分離領域が設けられて
いる。溝型素子分離領域２０３により囲まれたシリコン
基板２０１の表面の素子形成領域には、膜厚７〜１０ｎ
ｍ程度のゲート酸化膜２０４，および０．３μｍ程度の
膜厚を有してＬ（＝０．２５μｍ）のゲート長を有する
ゲート電極２０５ａ，２０５ｂ，およびゲート電極に自
己整合的に形成された０．２μｍ程度の接合の深さを有
するＮ- 型の拡散層２０６，およびゲート電極の側面に
形成された０．１μｍ程度の幅のシリコン酸化膜からな
るスペーサ２０７，およびスペーサ２０７に自己整合的
に形成された０．１μｍ程度の接合の深さを有するＮ+
型の拡散層２０８からなる２つのＮチャネルＭＯＳトラ
ンジスタが形成されている。本実施例において、第１の
拡散層はＮ- 型の拡散層２０６とＮ+ 型の拡散層２０８
とから構成される。素子分離領域上，および素子形成領
域上には、表面が平坦化された膜厚０．５μｍ程度（Ｎ
+ 型の拡散層２０８の上面からこれの上面までの高さ）
層間絶縁膜２０９が設けられている。層間絶縁膜２０９
はシリコン酸化膜，ＢＰＳＧ膜，あるいは上層がＢＰＳ
Ｇ膜で下層がシリコン酸化膜からなる２層膜から構成さ
れる。溝型素子分離領域２０３の底面からシリコン基板
２０１の上面（Ｎ+ 型の拡散層２０８の上面）までの高
さ（溝型素子分離領域２０３の深さ）はＨ1 であり、溝
型素子分離領域２０３に埋め込まれた絶縁膜はシリコン
酸化膜，ＢＰＳＧ膜，あるいは上層がＢＰＳＧ膜で下層
がシリコン酸化膜からなる２層膜からなる。ゲート電極
２０５ａ，２０５ｂは多結晶シリコン膜もしくはポリサ
イド膜からなる。
および図１（Ａ）のＡ−Ａ線での断面図である図１
（Ｂ）を参照すると、本発明の第１の実施例では、不純
物濃度が２〜３×１０17ｃｍ-3のＰ型のシリコン基板２
０１の表面に、膜厚０．３μｍ程度のＬＯＣＯＳ型のフ
ィールド酸化膜２０２および絶縁膜が埋め込まれた溝型
素子分離領域２０３からなる素子分離領域が設けられて
いる。溝型素子分離領域２０３により囲まれたシリコン
基板２０１の表面の素子形成領域には、膜厚７〜１０ｎ
ｍ程度のゲート酸化膜２０４，および０．３μｍ程度の
膜厚を有してＬ（＝０．２５μｍ）のゲート長を有する
ゲート電極２０５ａ，２０５ｂ，およびゲート電極に自
己整合的に形成された０．２μｍ程度の接合の深さを有
するＮ- 型の拡散層２０６，およびゲート電極の側面に
形成された０．１μｍ程度の幅のシリコン酸化膜からな
るスペーサ２０７，およびスペーサ２０７に自己整合的
に形成された０．１μｍ程度の接合の深さを有するＮ+
型の拡散層２０８からなる２つのＮチャネルＭＯＳトラ
ンジスタが形成されている。本実施例において、第１の
拡散層はＮ- 型の拡散層２０６とＮ+ 型の拡散層２０８
とから構成される。素子分離領域上，および素子形成領
域上には、表面が平坦化された膜厚０．５μｍ程度（Ｎ
+ 型の拡散層２０８の上面からこれの上面までの高さ）
層間絶縁膜２０９が設けられている。層間絶縁膜２０９
はシリコン酸化膜，ＢＰＳＧ膜，あるいは上層がＢＰＳ
Ｇ膜で下層がシリコン酸化膜からなる２層膜から構成さ
れる。溝型素子分離領域２０３の底面からシリコン基板
２０１の上面（Ｎ+ 型の拡散層２０８の上面）までの高
さ（溝型素子分離領域２０３の深さ）はＨ1 であり、溝
型素子分離領域２０３に埋め込まれた絶縁膜はシリコン
酸化膜，ＢＰＳＧ膜，あるいは上層がＢＰＳＧ膜で下層
がシリコン酸化膜からなる２層膜からなる。ゲート電極
２０５ａ，２０５ｂは多結晶シリコン膜もしくはポリサ
イド膜からなる。
【００１６】ゲート電極２０５ａからＹ12の位置に溝型
コンタクト孔２１０，２１０ａが形成され、ゲート電極
２０５ｂからＹ12の位置に溝型コンタクト孔２１０，２
１０ｂが形成されている。従来のＮチャネルＭＯＳトラ
ンジスタの場合の同じ理由から、Ｙ12＝Ｙ11（＝０．４
μｍ）である。溝型コンタクト孔２１０，２１０ａ，２
１０ｂの口径はそれぞれ０．４μｍ□である。これらの
溝型コンタクト孔２１０，２１０ａ，２１０ｂはそれぞ
れ素子形成領域と溝型素子分離領域２０３との境界線を
またぐ位置に形成される。これらの溝型コンタクト孔２
１０，２１０ａ，２１０ｂの底面はそれぞれ２つの部分
からなる。溝型コンタクト孔２１０，２１０ａ，２１０
ｂの一方の底面は溝型素子分離領域２０３中に設けら
れ、この底面では溝型素子分離領域２０３の埋め込み絶
縁膜が露出し、この底面からシリコン基板２０１の上面
（Ｎ+ 型の拡散層２０８の上面）までの高さ（この底面
のシリコン基板２０１の上面からの深さ）はｈ11であ
る。溝型コンタクト孔２１０，２１０ａ，２１０ｂの他
方の底面は拡散層２０６の底面より深い位置のシリコン
基板２０１中に設けられ、この底面ではシリコン基板２
０１が露出し、この底面からＮ+ 型の拡散層２０８の上
面までの高さ（この底面のシリコン基板２０１の上面か
らの深さ）はｈ21である。ここで、ｈ11＞ｈ21＞０．２
μｍ（＝Ｎ- 型の拡散層２０６の接合の深さ）である。
コンタクト孔２１０，２１０ａが形成され、ゲート電極
２０５ｂからＹ12の位置に溝型コンタクト孔２１０，２
１０ｂが形成されている。従来のＮチャネルＭＯＳトラ
ンジスタの場合の同じ理由から、Ｙ12＝Ｙ11（＝０．４
μｍ）である。溝型コンタクト孔２１０，２１０ａ，２
１０ｂの口径はそれぞれ０．４μｍ□である。これらの
溝型コンタクト孔２１０，２１０ａ，２１０ｂはそれぞ
れ素子形成領域と溝型素子分離領域２０３との境界線を
またぐ位置に形成される。これらの溝型コンタクト孔２
１０，２１０ａ，２１０ｂの底面はそれぞれ２つの部分
からなる。溝型コンタクト孔２１０，２１０ａ，２１０
ｂの一方の底面は溝型素子分離領域２０３中に設けら
れ、この底面では溝型素子分離領域２０３の埋め込み絶
縁膜が露出し、この底面からシリコン基板２０１の上面
（Ｎ+ 型の拡散層２０８の上面）までの高さ（この底面
のシリコン基板２０１の上面からの深さ）はｈ11であ
る。溝型コンタクト孔２１０，２１０ａ，２１０ｂの他
方の底面は拡散層２０６の底面より深い位置のシリコン
基板２０１中に設けられ、この底面ではシリコン基板２
０１が露出し、この底面からＮ+ 型の拡散層２０８の上
面までの高さ（この底面のシリコン基板２０１の上面か
らの深さ）はｈ21である。ここで、ｈ11＞ｈ21＞０．２
μｍ（＝Ｎ- 型の拡散層２０６の接合の深さ）である。
【００１７】２つのＮチャネルＭＯＳトランジスタのそ
れぞれの溝型コンタクト孔２１０ａと溝型コンタクト孔
２１０ｂとが近接する部分では、溝型素子分離領域２０
３の幅はＷ1 （＝０．６５μｍ）である。このとき、溝
型コンタクト孔２１０ａと溝型コンタクト孔２１０ｂと
の間隔は０．２５μｍである。一方、溝型コンタクト孔
の無い部分および溝型コンタクト孔２１０の有る部分で
は、溝型素子分離領域２０３の幅は最小幅Ｗ2 （＝０．
３５μｍ）である。この場合には、溝型コンタクト孔２
１０とこれが隣接するトランジスタのＮ+ 型の拡散層２
０８との間隔（この間は溝型素子分離領域２０３により
構成されている）は０．１５μｍである。なお、Ｗ1 お
よびＷ2 の値は、後述の第２の拡散層の空乏層の影響を
避けるため，マスク設計およびプロセス上の制約等によ
る。
れぞれの溝型コンタクト孔２１０ａと溝型コンタクト孔
２１０ｂとが近接する部分では、溝型素子分離領域２０
３の幅はＷ1 （＝０．６５μｍ）である。このとき、溝
型コンタクト孔２１０ａと溝型コンタクト孔２１０ｂと
の間隔は０．２５μｍである。一方、溝型コンタクト孔
の無い部分および溝型コンタクト孔２１０の有る部分で
は、溝型素子分離領域２０３の幅は最小幅Ｗ2 （＝０．
３５μｍ）である。この場合には、溝型コンタクト孔２
１０とこれが隣接するトランジスタのＮ+ 型の拡散層２
０８との間隔（この間は溝型素子分離領域２０３により
構成されている）は０．１５μｍである。なお、Ｗ1 お
よびＷ2 の値は、後述の第２の拡散層の空乏層の影響を
避けるため，マスク設計およびプロセス上の制約等によ
る。
【００１８】溝型コンタクト孔２１０，２１０ａ，２１
０ｂの底面と側面とに露出したシリコン基板２０１並び
に拡散層２０６並びに拡散層２０８の表面にはＸ（＝
０．１５μｍ）程度の接合の深さを有する第２の拡散層
であるＮ+ 型の拡散層２１１ａが形成されている。この
拡散層２１１ａは拡散層２０６，２０８と接続される。
電源電圧が印加される第２の拡散層２１１ａの空乏層は
０．２５μｍ程度伸びる。溝型素子分離領域２０３の幅
を上述のように設定することにより、この空乏層が溝型
素子分離領域２０３の底面の下に伸びても問題は無い。
しかしながら、拡散層２１１ａが溝型素子分離領域２０
３の底面の下に形成されることは避ける必要がある。こ
のため、Ｈ1 ＞ｈ11＋Ｘとすることが必要である。
０ｂの底面と側面とに露出したシリコン基板２０１並び
に拡散層２０６並びに拡散層２０８の表面にはＸ（＝
０．１５μｍ）程度の接合の深さを有する第２の拡散層
であるＮ+ 型の拡散層２１１ａが形成されている。この
拡散層２１１ａは拡散層２０６，２０８と接続される。
電源電圧が印加される第２の拡散層２１１ａの空乏層は
０．２５μｍ程度伸びる。溝型素子分離領域２０３の幅
を上述のように設定することにより、この空乏層が溝型
素子分離領域２０３の底面の下に伸びても問題は無い。
しかしながら、拡散層２１１ａが溝型素子分離領域２０
３の底面の下に形成されることは避ける必要がある。こ
のため、Ｈ1 ＞ｈ11＋Ｘとすることが必要である。
【００１９】溝型コンタクト孔２１０，２１０ａ，２１
０ｂには、導電体膜２１３が埋め込まれている。導電体
膜２１３はＮ+ 型の多結晶シリコン膜，もしくはタング
ステン等の高融点金属膜からなる。さらに溝型コンタク
ト孔２１０，２１０ａ，２１０ｂには、導電体膜２１３
を介してアルミニウム系合金膜からなる金属配線２１４
が接続されている。従来の溝型コンタクト孔における導
電体膜と第２の拡散層との接触面積と同じ程度にするた
めには、ｈ11＝０．７μｍ，Ｈ1 ＝１．０μｍ程度に設
定すればよい。このとき、ｈ21＝０．４〜０．５μｍと
なる。
０ｂには、導電体膜２１３が埋め込まれている。導電体
膜２１３はＮ+ 型の多結晶シリコン膜，もしくはタング
ステン等の高融点金属膜からなる。さらに溝型コンタク
ト孔２１０，２１０ａ，２１０ｂには、導電体膜２１３
を介してアルミニウム系合金膜からなる金属配線２１４
が接続されている。従来の溝型コンタクト孔における導
電体膜と第２の拡散層との接触面積と同じ程度にするた
めには、ｈ11＝０．７μｍ，Ｈ1 ＝１．０μｍ程度に設
定すればよい。このとき、ｈ21＝０．４〜０．５μｍと
なる。
【００２０】本実施例は、上述した構造からなるため、
溝型コンタクト孔と溝型素子分離領域との間に間隔を設
ける必要は無い。ここでは、ゲート電極２０５ａの中心
線とゲート電極２０５ａの中心線との間隔（Ｄ12，およ
びＤ22）は、２．１μｍ，および１．６μｍとなり、従
来（溝型素子分離領域を有するもの）に比べて、面積が
７８％に縮小する。これにより、従来技術によるものに
比べて第１の拡散層による接合容量は低減する。また、
コンタクト抵抗は従来の構造と同程度になり、第２の拡
散層による接合容量も同程度となる。
溝型コンタクト孔と溝型素子分離領域との間に間隔を設
ける必要は無い。ここでは、ゲート電極２０５ａの中心
線とゲート電極２０５ａの中心線との間隔（Ｄ12，およ
びＤ22）は、２．１μｍ，および１．６μｍとなり、従
来（溝型素子分離領域を有するもの）に比べて、面積が
７８％に縮小する。これにより、従来技術によるものに
比べて第１の拡散層による接合容量は低減する。また、
コンタクト抵抗は従来の構造と同程度になり、第２の拡
散層による接合容量も同程度となる。
【００２１】図１（Ａ）のＢ−Ｂ線の部分での工程順の
略断面図である図２，図３を併せて参照すると、本実施
例の半導体装置は、まず、不純物濃度が２〜３×１０17
ｃｍ-3のＰ型のシリコン基板２０１の表面に、０．３μ
ｍ程度の膜厚のＬＯＣＯＳ型のフィールド酸化膜２０２
を形成する。次に、素子形成領域の周辺のシリコン基板
２０１を異方性エッチングして、高さがＨ1 ，最大幅が
Ｗ1 ，最小幅がＷ2 の溝を形成し、この溝に絶縁膜を埋
め込み、溝型素子分離領域２０３を形成する。続いて、
素子形成領域のシリコン基板２０１の表面に、７〜１０
ｎｍ程度の膜厚のゲート酸化膜２０４を形成する〔図
１，図２（Ａ）〕。
略断面図である図２，図３を併せて参照すると、本実施
例の半導体装置は、まず、不純物濃度が２〜３×１０17
ｃｍ-3のＰ型のシリコン基板２０１の表面に、０．３μ
ｍ程度の膜厚のＬＯＣＯＳ型のフィールド酸化膜２０２
を形成する。次に、素子形成領域の周辺のシリコン基板
２０１を異方性エッチングして、高さがＨ1 ，最大幅が
Ｗ1 ，最小幅がＷ2 の溝を形成し、この溝に絶縁膜を埋
め込み、溝型素子分離領域２０３を形成する。続いて、
素子形成領域のシリコン基板２０１の表面に、７〜１０
ｎｍ程度の膜厚のゲート酸化膜２０４を形成する〔図
１，図２（Ａ）〕。
【００２２】次に、０．３μｍ程度の膜厚，Ｌ＝０．２
５μｍのゲート電極２０５ａ，２０５ｂを形成する。ゲ
ート電極２０５ａ，２０５ｂに自己整合的に、０．２μ
ｍ程度の接合の深さのＮ- 型の拡散層２０６を形成す
る。次に、ゲート電極２０５ａ，２０５ｂの側面に、シ
リコン酸化膜からなる０．１μｍ程度の幅のスペーサ２
０７を形成する。このスペーサ２０７に自己整合的に、
０．１μｍ程度の接合の深さのＮ+ 型の拡散層２０８ａ
を形成する〔図１，図２（Ｂ）〕。
５μｍのゲート電極２０５ａ，２０５ｂを形成する。ゲ
ート電極２０５ａ，２０５ｂに自己整合的に、０．２μ
ｍ程度の接合の深さのＮ- 型の拡散層２０６を形成す
る。次に、ゲート電極２０５ａ，２０５ｂの側面に、シ
リコン酸化膜からなる０．１μｍ程度の幅のスペーサ２
０７を形成する。このスペーサ２０７に自己整合的に、
０．１μｍ程度の接合の深さのＮ+ 型の拡散層２０８ａ
を形成する〔図１，図２（Ｂ）〕。
【００２３】次に、全面に、０．５μｍ程度の膜厚の層
間絶縁膜２０９ａを形成する。次に、フォトレジスト膜
（図示せず）をマスクにしたＣＦ4 による異方性エッチ
ングにより、層間絶縁膜２０９，および溝型素子分離領
域２０３の埋め込み絶縁膜並びにシリコン基板２０１
（拡散層２０８，２０６を含む）を順次エッチング除去
し、前述の構造の口径が０．４μｍ□の溝型コンタクト
孔２１０，２１０ａ，２１０ｂを形成する。次に、砒
素，あるいは燐の傾斜回転イオン注入法により、溝型コ
ンタクト孔２１０，２１０ａ，２１０ｂにより露出した
シリコン基板２０１（第１の拡散層である拡散層２０
６，２０８の一部を含む）の表面に第２の拡散層である
Ｎ+ 型の拡散層２１１ａを形成する〔図１，図３
（Ａ）〕。
間絶縁膜２０９ａを形成する。次に、フォトレジスト膜
（図示せず）をマスクにしたＣＦ4 による異方性エッチ
ングにより、層間絶縁膜２０９，および溝型素子分離領
域２０３の埋め込み絶縁膜並びにシリコン基板２０１
（拡散層２０８，２０６を含む）を順次エッチング除去
し、前述の構造の口径が０．４μｍ□の溝型コンタクト
孔２１０，２１０ａ，２１０ｂを形成する。次に、砒
素，あるいは燐の傾斜回転イオン注入法により、溝型コ
ンタクト孔２１０，２１０ａ，２１０ｂにより露出した
シリコン基板２０１（第１の拡散層である拡散層２０
６，２０８の一部を含む）の表面に第２の拡散層である
Ｎ+ 型の拡散層２１１ａを形成する〔図１，図３
（Ａ）〕。
【００２４】次に、全面にＮ+ 型の多結晶シリコン膜，
もしくはタングステン膜からなる導電体膜を堆積し、こ
れをエッチバックすることにより溝型コンタクト孔２１
０，２１０ａ，２１０ｂの内部にのみ導電体膜２１３を
埋め込む。続いて、アルミニウム系の合金膜からなる金
属配線２１４を形成し、本実施例による半導体装置を得
る〔図１，図３（Ｂ）〕。
もしくはタングステン膜からなる導電体膜を堆積し、こ
れをエッチバックすることにより溝型コンタクト孔２１
０，２１０ａ，２１０ｂの内部にのみ導電体膜２１３を
埋め込む。続いて、アルミニウム系の合金膜からなる金
属配線２１４を形成し、本実施例による半導体装置を得
る〔図１，図３（Ｂ）〕。
【００２５】工程順の略断面図である図４，図５を併せ
て参照すると、本発明の第２の実施例による半導体装置
は、以下のように製造される。
て参照すると、本発明の第２の実施例による半導体装置
は、以下のように製造される。
【００２６】まず、溝型コンタクト孔２１０，２１０
ａ，２１０ｂの形成までの工程は上記第１の実施例によ
る半導体装置と同様である〔図１（Ａ），図４
（Ａ）〕。次に、全面に第１の導電体膜２１２を堆積す
る。導電体膜２１２の膜厚は５〜１０ｎｍであり、これ
はノンドープ多結晶シリコン膜，もしくは高融点金属膜
からなる〔図４（Ｂ）〕。次に、砒素，もしくは燐のイ
オン注入を行ない、Ｎ+ 型の不純物を含む導電体膜２２
２を形成する。続いて、非酸化性雰囲気での熱処理を施
し、第２の拡散層であるＮ+ 型の拡散層２１１ｂを形成
する。拡散層２１１ｂの接合の深さは、第１の実施例と
同程度（Ｘ＝０．１５μｍ）である〔図５（Ａ）〕。次
に、全面にＮ+ 型の多結晶シリコン膜，もしくはタング
ステン膜からなる第２の導電体膜２１３ａを堆積し、導
電体膜２１３ａ，２２２のエッチバックを行ない、溝型
コンタクト孔２１０，２１０ａ，２１０ｂの内部にのみ
導電体膜２２２および導電体膜２１３ａを埋め込む。続
いて、アルミニウム系の合金膜からなる金属配線２１４
を形成し、本実施例による半導体装置を得る〔図５
（Ｂ）〕。
ａ，２１０ｂの形成までの工程は上記第１の実施例によ
る半導体装置と同様である〔図１（Ａ），図４
（Ａ）〕。次に、全面に第１の導電体膜２１２を堆積す
る。導電体膜２１２の膜厚は５〜１０ｎｍであり、これ
はノンドープ多結晶シリコン膜，もしくは高融点金属膜
からなる〔図４（Ｂ）〕。次に、砒素，もしくは燐のイ
オン注入を行ない、Ｎ+ 型の不純物を含む導電体膜２２
２を形成する。続いて、非酸化性雰囲気での熱処理を施
し、第２の拡散層であるＮ+ 型の拡散層２１１ｂを形成
する。拡散層２１１ｂの接合の深さは、第１の実施例と
同程度（Ｘ＝０．１５μｍ）である〔図５（Ａ）〕。次
に、全面にＮ+ 型の多結晶シリコン膜，もしくはタング
ステン膜からなる第２の導電体膜２１３ａを堆積し、導
電体膜２１３ａ，２２２のエッチバックを行ない、溝型
コンタクト孔２１０，２１０ａ，２１０ｂの内部にのみ
導電体膜２２２および導電体膜２１３ａを埋め込む。続
いて、アルミニウム系の合金膜からなる金属配線２１４
を形成し、本実施例による半導体装置を得る〔図５
（Ｂ）〕。
【００２７】本実施例は上記第１の実施と同様の効果を
有し、さらに、第２の拡散層が第１の実施例より精度よ
く形成される。第１の実施例における第２の拡散層は傾
斜回転イオン注入法により形成した。しかるに本実施例
では、拡散係数の大きな第１の導電体膜２１２をまずＮ
+ 化して第１の導電体膜２２２を形成し、この導電体膜
２２２に含まれるＮ+ の不純物から第２の拡散層２１１
ｂを形成するためである。半導体装置の略平面図である
図６（Ａ），および図６（Ａ）のＡ−Ａ線での断面図で
ある図６（Ｂ）を参照すると、本発明の第３の実施例で
は、不純物濃度が２〜３×１０17ｃｍ-3のＰ型のシリコ
ン基板２０１の表面に、膜厚０．３μｍ程度のＬＯＣＯ
Ｓ型のフィールド酸化膜２０２および絶縁膜が埋め込ま
れた溝型素子分離領域２０３からなる素子分離領域が設
けられている。溝型素子分離領域２０３により囲まれた
シリコン基板２０１の表面の素子形成領域には、膜厚７
〜１０ｎｍ程度のゲート酸化膜２０４，および０．３μ
ｍ程度の膜厚を有してＬ（＝０．２５μｍ）のゲート長
を有するゲート電極２１５ａ，２１５ｂ，およびゲート
電極に自己整合的に形成された０．２μｍ程度の接合の
深さを有するＮ- 型の拡散層２０６，およびゲート電極
の側面に形成された０．１μｍ程度の幅のシリコン酸化
膜からなるスペーサ２０７，およびスペーサ２０７に自
己整合的に形成された０．１μｍ程度の接合の深さを有
するＮ+ 型の拡散層２０８からなる２つのＮチャネルＭ
ＯＳトランジスタが形成されている。本実施例におい
て、第１の拡散層はＮ- 型の拡散層２０６とＮ+ 型の拡
散層２０８とから構成される。素子分離領域上，および
素子形成領域上には、表面が平坦化された膜厚０．５μ
ｍ程度（Ｎ+ 型の拡散層２０８の上面からこれの上面ま
での高さ）層間絶縁膜２０９が設けられている。層間絶
縁膜２０９はシリコン酸化膜，ＢＰＳＧ膜，あるいは上
層がＢＰＳＧ膜で下層がシリコン酸化膜からなる２層膜
から構成される。溝型素子分離領域２０３の底面からシ
リコン基板２０１の上面（Ｎ+ 型の拡散層２０８の上
面）までの高さ（溝型素子分離領域２０３の深さ）はＨ
2 であり、溝型素子分離領域２０３に埋め込まれた絶縁
膜はシリコン酸化膜，ＢＰＳＧ膜，あるいは上層がＢＰ
ＳＧ膜で下層がシリコン酸化膜からなる２層膜からな
る。ゲート電極２１５ａ，２１５ｂは多結晶シリコン膜
もしくはポリサイド膜からなる。
有し、さらに、第２の拡散層が第１の実施例より精度よ
く形成される。第１の実施例における第２の拡散層は傾
斜回転イオン注入法により形成した。しかるに本実施例
では、拡散係数の大きな第１の導電体膜２１２をまずＮ
+ 化して第１の導電体膜２２２を形成し、この導電体膜
２２２に含まれるＮ+ の不純物から第２の拡散層２１１
ｂを形成するためである。半導体装置の略平面図である
図６（Ａ），および図６（Ａ）のＡ−Ａ線での断面図で
ある図６（Ｂ）を参照すると、本発明の第３の実施例で
は、不純物濃度が２〜３×１０17ｃｍ-3のＰ型のシリコ
ン基板２０１の表面に、膜厚０．３μｍ程度のＬＯＣＯ
Ｓ型のフィールド酸化膜２０２および絶縁膜が埋め込ま
れた溝型素子分離領域２０３からなる素子分離領域が設
けられている。溝型素子分離領域２０３により囲まれた
シリコン基板２０１の表面の素子形成領域には、膜厚７
〜１０ｎｍ程度のゲート酸化膜２０４，および０．３μ
ｍ程度の膜厚を有してＬ（＝０．２５μｍ）のゲート長
を有するゲート電極２１５ａ，２１５ｂ，およびゲート
電極に自己整合的に形成された０．２μｍ程度の接合の
深さを有するＮ- 型の拡散層２０６，およびゲート電極
の側面に形成された０．１μｍ程度の幅のシリコン酸化
膜からなるスペーサ２０７，およびスペーサ２０７に自
己整合的に形成された０．１μｍ程度の接合の深さを有
するＮ+ 型の拡散層２０８からなる２つのＮチャネルＭ
ＯＳトランジスタが形成されている。本実施例におい
て、第１の拡散層はＮ- 型の拡散層２０６とＮ+ 型の拡
散層２０８とから構成される。素子分離領域上，および
素子形成領域上には、表面が平坦化された膜厚０．５μ
ｍ程度（Ｎ+ 型の拡散層２０８の上面からこれの上面ま
での高さ）層間絶縁膜２０９が設けられている。層間絶
縁膜２０９はシリコン酸化膜，ＢＰＳＧ膜，あるいは上
層がＢＰＳＧ膜で下層がシリコン酸化膜からなる２層膜
から構成される。溝型素子分離領域２０３の底面からシ
リコン基板２０１の上面（Ｎ+ 型の拡散層２０８の上
面）までの高さ（溝型素子分離領域２０３の深さ）はＨ
2 であり、溝型素子分離領域２０３に埋め込まれた絶縁
膜はシリコン酸化膜，ＢＰＳＧ膜，あるいは上層がＢＰ
ＳＧ膜で下層がシリコン酸化膜からなる２層膜からな
る。ゲート電極２１５ａ，２１５ｂは多結晶シリコン膜
もしくはポリサイド膜からなる。
【００２８】ゲート電極２１５ａからＹ13の位置に溝型
コンタクト孔２２０，２２０ａが形成され、ゲート電極
２１５ｂからＹ13の位置に溝型コンタクト孔２２０，２
２０ｂが形成されている。ここで、Ｙ13＝０．２μｍで
ある。溝型コンタクト孔２２０，２２０ａ，２２０ｂの
口径はそれぞれ０．４μｍ□である。これらの溝型コン
タクト孔２２０，２２０ａ，２２０ｂはそれぞれ素子形
成領域と溝型素子分離領域２０３との境界線をまたぐ位
置に形成される。これらの溝型コンタクト孔２２０，２
２０ａ，２２０ｂの底面はそれぞれ２つの部分からな
る。溝型コンタクト孔２２０，２２０ａ，２２０ｂの一
方の底面は溝型素子分離領域２０３中に設けられ、この
底面では溝型素子分離領域２０３の埋め込み絶縁膜が露
出し、この底面からシリコン基板２０１の上面（Ｎ+ 型
の拡散層２０８の上面）までの高さ（この底面のシリコ
ン基板２０１の上面からの深さ）はｈ12であり、ｈ12＞
０．２μｍ（＝Ｎ- 型の拡散層２０６の接合の深さ）で
ある。溝型コンタクト孔２２０，２２０ａ，２２０ｂの
他方の底面は拡散層２０８の上面からなる。
コンタクト孔２２０，２２０ａが形成され、ゲート電極
２１５ｂからＹ13の位置に溝型コンタクト孔２２０，２
２０ｂが形成されている。ここで、Ｙ13＝０．２μｍで
ある。溝型コンタクト孔２２０，２２０ａ，２２０ｂの
口径はそれぞれ０．４μｍ□である。これらの溝型コン
タクト孔２２０，２２０ａ，２２０ｂはそれぞれ素子形
成領域と溝型素子分離領域２０３との境界線をまたぐ位
置に形成される。これらの溝型コンタクト孔２２０，２
２０ａ，２２０ｂの底面はそれぞれ２つの部分からな
る。溝型コンタクト孔２２０，２２０ａ，２２０ｂの一
方の底面は溝型素子分離領域２０３中に設けられ、この
底面では溝型素子分離領域２０３の埋め込み絶縁膜が露
出し、この底面からシリコン基板２０１の上面（Ｎ+ 型
の拡散層２０８の上面）までの高さ（この底面のシリコ
ン基板２０１の上面からの深さ）はｈ12であり、ｈ12＞
０．２μｍ（＝Ｎ- 型の拡散層２０６の接合の深さ）で
ある。溝型コンタクト孔２２０，２２０ａ，２２０ｂの
他方の底面は拡散層２０８の上面からなる。
【００２９】２つのＮチャネルＭＯＳトランジスタのそ
れぞれの溝型コンタクト孔２２０ａと溝型コンタクト孔
２２０ｂとが近接する部分では、溝型素子分離領域２０
３の幅はＷ1 （＝０．６５μｍ）である。このとき、溝
型コンタクト孔２２０ａと溝型コンタクト孔２２０ｂと
の間隔は０．２５μｍである。一方、溝型コンタクト孔
の無い部分および溝型コンタクト孔２２０の有る部分で
は、溝型素子分離領域２０３の幅は最小幅Ｗ2 （＝０．
３５μｍ）である。この場合には、溝型コンタクト孔２
２０とこれが隣接するトランジスタのＮ+ 型の拡散層２
０８との間隔（この間は溝型素子分離領域２０３により
構成されている）は０．１５μｍである。
れぞれの溝型コンタクト孔２２０ａと溝型コンタクト孔
２２０ｂとが近接する部分では、溝型素子分離領域２０
３の幅はＷ1 （＝０．６５μｍ）である。このとき、溝
型コンタクト孔２２０ａと溝型コンタクト孔２２０ｂと
の間隔は０．２５μｍである。一方、溝型コンタクト孔
の無い部分および溝型コンタクト孔２２０の有る部分で
は、溝型素子分離領域２０３の幅は最小幅Ｗ2 （＝０．
３５μｍ）である。この場合には、溝型コンタクト孔２
２０とこれが隣接するトランジスタのＮ+ 型の拡散層２
０８との間隔（この間は溝型素子分離領域２０３により
構成されている）は０．１５μｍである。
【００３０】溝型コンタクト孔２２０，２２０ａ，２２
０ｂの底面と側面とに露出したシリコン基板２０１並び
に拡散層２０６並びに拡散層２０８の表面にはＸ（＝
０．１５μｍ）程度の接合の深さを有する第２の拡散層
であるＮ+ 型の拡散層２２１ａが形成されている。この
拡散層２２１ａは拡散層２０６，２０８と接続される。
電源電圧が印加される第２の拡散層２２１ａの空乏層は
０．２５μｍ程度伸びる。溝型素子分離領域２０３の幅
を上述のように設定することにより、この空乏層が溝型
素子分離領域２０３の底面の下に伸びても問題は無い。
しかしながら、拡散層２２１ａが溝型素子分離領域２０
３の底面の下に形成されることは避ける必要がある。こ
のため、Ｈ2 ＞ｈ12＋Ｘとすることが必要である。
０ｂの底面と側面とに露出したシリコン基板２０１並び
に拡散層２０６並びに拡散層２０８の表面にはＸ（＝
０．１５μｍ）程度の接合の深さを有する第２の拡散層
であるＮ+ 型の拡散層２２１ａが形成されている。この
拡散層２２１ａは拡散層２０６，２０８と接続される。
電源電圧が印加される第２の拡散層２２１ａの空乏層は
０．２５μｍ程度伸びる。溝型素子分離領域２０３の幅
を上述のように設定することにより、この空乏層が溝型
素子分離領域２０３の底面の下に伸びても問題は無い。
しかしながら、拡散層２２１ａが溝型素子分離領域２０
３の底面の下に形成されることは避ける必要がある。こ
のため、Ｈ2 ＞ｈ12＋Ｘとすることが必要である。
【００３１】溝型コンタクト孔２２０，２２０ａ，２２
０ｂには、導電体膜２１３が埋め込まれている。導電体
膜２１３はＮ+ 型の多結晶シリコン膜，もしくはタング
ステン等の高融点金属膜からなる。さらに溝型コンタク
ト孔２２０，２２０ａ，２２０ｂには、導電体膜２１３
を介してアルミニウム系合金膜からなる金属配線２１４
が接続されている。従来の溝型コンタクト孔における導
電体膜と第２の拡散層との接触面積と同じ程度にするた
めには、ｈ12＝１．２μｍ，Ｈ2 ＝１．５μｍ程度に設
定すればよい。
０ｂには、導電体膜２１３が埋め込まれている。導電体
膜２１３はＮ+ 型の多結晶シリコン膜，もしくはタング
ステン等の高融点金属膜からなる。さらに溝型コンタク
ト孔２２０，２２０ａ，２２０ｂには、導電体膜２１３
を介してアルミニウム系合金膜からなる金属配線２１４
が接続されている。従来の溝型コンタクト孔における導
電体膜と第２の拡散層との接触面積と同じ程度にするた
めには、ｈ12＝１．２μｍ，Ｈ2 ＝１．５μｍ程度に設
定すればよい。
【００３２】本実施例も上記第１の実施例と同様に、溝
型コンタクト孔と溝型素子分離領域との間に間隔を設け
る必要は無い。ここでは、ゲート電極２１５ａの中心線
とゲート電極２１５ａの中心線との間隔（Ｄ13，および
Ｄ23）は、１．７μｍ，および１．４μｍとなり、従来
（溝型素子分離領域を有するもの）に比べて、面積が６
５％程度に縮小する。すたわち、第１の実施例より第１
の拡散層の面積が縮小し、より高集積化，高速度化に寄
与することになる。
型コンタクト孔と溝型素子分離領域との間に間隔を設け
る必要は無い。ここでは、ゲート電極２１５ａの中心線
とゲート電極２１５ａの中心線との間隔（Ｄ13，および
Ｄ23）は、１．７μｍ，および１．４μｍとなり、従来
（溝型素子分離領域を有するもの）に比べて、面積が６
５％程度に縮小する。すたわち、第１の実施例より第１
の拡散層の面積が縮小し、より高集積化，高速度化に寄
与することになる。
【００３３】図６（Ａ）のＢ−Ｂ線の部分での工程順の
略断面図である図７を合せて参照すると、本実施例の半
導体装置は、まず、不純物濃度が２〜３×１０17ｃｍ-3
のＰ型のシリコン基板２０１の表面に、０．３μｍ程度
の膜厚のＬＯＣＯＳ型のフィールド酸化膜２０２を形成
する。次に、素子形成領域の周辺のシリコン基板２０１
を異方性エッチングして、高さがＨ2 ，最大幅がＷ1 ，
最小幅がＷ2 の溝を形成し、この溝に絶縁膜を埋め込
み、溝型素子分離領域２０３を形成する。続いて、素子
形成領域のシリコン基板２０１の表面に、７〜１０ｎｍ
程度の膜厚のゲート酸化膜２０４を形成する。次に、
０．３μｍ程度の膜厚，Ｌ＝０．２５μｍのゲート電極
２１５ａ，２１５ｂを形成する。ゲート電極２１５ａ，
２１５ｂに自己整合的に、０．２μｍ程度の接合の深さ
のＮ- 型の拡散層２０６を形成する。次に、ゲート電極
２１５ａ，２１５ｂの側面に、シリコン酸化膜からなる
０．１μｍ程度の幅のスペーサ２０７を形成する。この
スペーサ２０７に自己整合的に、０．１μｍ程度の接合
の深さのＮ+ 型の拡散層２０８ａを形成する。次に、全
面に、０．５μｍ程度の膜厚の層間絶縁膜２０９ａを形
成する。次に、フォトレジスト膜（図示せず）をマスク
にしたＣＦ4 ＋Ｏ2 ，もしくはＣＨＦ3 による異方性エ
ッチングにより、層間絶縁膜２０９，および溝型素子分
離領域２０３の埋め込み絶縁膜（このとき、シリコン基
板２０１のエッチングは微少である）を順次エッチング
除去し、前述の構造の口径が０．４μｍ□の溝型コンタ
クト孔２２０，２２０ａ，２２０ｂを形成する〔図６
（Ａ），（Ｂ），図７（Ａ）〕。
略断面図である図７を合せて参照すると、本実施例の半
導体装置は、まず、不純物濃度が２〜３×１０17ｃｍ-3
のＰ型のシリコン基板２０１の表面に、０．３μｍ程度
の膜厚のＬＯＣＯＳ型のフィールド酸化膜２０２を形成
する。次に、素子形成領域の周辺のシリコン基板２０１
を異方性エッチングして、高さがＨ2 ，最大幅がＷ1 ，
最小幅がＷ2 の溝を形成し、この溝に絶縁膜を埋め込
み、溝型素子分離領域２０３を形成する。続いて、素子
形成領域のシリコン基板２０１の表面に、７〜１０ｎｍ
程度の膜厚のゲート酸化膜２０４を形成する。次に、
０．３μｍ程度の膜厚，Ｌ＝０．２５μｍのゲート電極
２１５ａ，２１５ｂを形成する。ゲート電極２１５ａ，
２１５ｂに自己整合的に、０．２μｍ程度の接合の深さ
のＮ- 型の拡散層２０６を形成する。次に、ゲート電極
２１５ａ，２１５ｂの側面に、シリコン酸化膜からなる
０．１μｍ程度の幅のスペーサ２０７を形成する。この
スペーサ２０７に自己整合的に、０．１μｍ程度の接合
の深さのＮ+ 型の拡散層２０８ａを形成する。次に、全
面に、０．５μｍ程度の膜厚の層間絶縁膜２０９ａを形
成する。次に、フォトレジスト膜（図示せず）をマスク
にしたＣＦ4 ＋Ｏ2 ，もしくはＣＨＦ3 による異方性エ
ッチングにより、層間絶縁膜２０９，および溝型素子分
離領域２０３の埋め込み絶縁膜（このとき、シリコン基
板２０１のエッチングは微少である）を順次エッチング
除去し、前述の構造の口径が０．４μｍ□の溝型コンタ
クト孔２２０，２２０ａ，２２０ｂを形成する〔図６
（Ａ），（Ｂ），図７（Ａ）〕。
【００３４】次に、砒素，あるいは燐の傾斜回転イオン
注入法により、溝型コンタクト孔２２０，２２０ａ，２
２０ｂにより露出したシリコン基板２０１（第１の拡散
層である拡散層２０６，２０８の一部を含む）の表面に
第２の拡散層であるＮ+ 型の拡散層２２１ａを形成す
る。次に、全面にＮ+ 型の多結晶シリコン膜，もしくは
タングステン膜からなる導電体膜を堆積し、これをエッ
チバックすることにより溝型コンタクト孔２２０，２２
０ａ，２２０ｂの内部にのみ導電体膜２１３を埋め込
む。続いて、アルミニウム系の合金膜からなる金属配線
２１４を形成し、本実施例による半導体装置を得る〔図
６（Ａ），（Ｂ），図７（Ｂ）〕。
注入法により、溝型コンタクト孔２２０，２２０ａ，２
２０ｂにより露出したシリコン基板２０１（第１の拡散
層である拡散層２０６，２０８の一部を含む）の表面に
第２の拡散層であるＮ+ 型の拡散層２２１ａを形成す
る。次に、全面にＮ+ 型の多結晶シリコン膜，もしくは
タングステン膜からなる導電体膜を堆積し、これをエッ
チバックすることにより溝型コンタクト孔２２０，２２
０ａ，２２０ｂの内部にのみ導電体膜２１３を埋め込
む。続いて、アルミニウム系の合金膜からなる金属配線
２１４を形成し、本実施例による半導体装置を得る〔図
６（Ａ），（Ｂ），図７（Ｂ）〕。
【００３５】工程順の略断面図である図８を合せて参照
すると、本発明の第４の実施例による半導体装置は、以
下のように製造される。
すると、本発明の第４の実施例による半導体装置は、以
下のように製造される。
【００３６】まず、溝型コンタクト孔２２０，２２０
ａ，２２０ｂの形成までは上記第３の実施例による半導
体装置と同様に製造する〔図６（Ａ），図８（Ａ）〕。
次に、全面に第１の導電体膜２１２を堆積する。導電体
膜２１２の膜厚は５〜１０ｎｍであり、これはノンドー
プ多結晶シリコン膜，もしくは高融点金属膜からなる
〔図８（Ａ）〕。次に、砒素，もしくは燐のイオン注入
を行ない、Ｎ+ 型の不純物を含む導電体膜２２２を形成
する。続いて、非酸化性雰囲気での熱処理を施し、第２
の拡散層であるＮ+ 型の拡散層２２１ｂを形成する。拡
散層２２１ｂの接合の深さは、第３の実施例と同程度
（Ｘ＝０．１５μｍ）である。次に、全面にＮ+ 型の多
結晶シリコン膜，もしくはタングステン膜からなる第２
の導電体膜２１３ａを堆積し、導電体膜２１３ａ，２２
２のエッチバックを行ない、溝型コンタクト孔２２０，
２２０ａ，２２０ｂの内部にのみ導電体膜２２２および
導電体膜２１３ａを埋め込む。続いて、アルミニウム系
の合金膜からなる金属配線２１４を形成し、本実施例に
よる半導体装置を得る〔図８（Ｂ）〕。
ａ，２２０ｂの形成までは上記第３の実施例による半導
体装置と同様に製造する〔図６（Ａ），図８（Ａ）〕。
次に、全面に第１の導電体膜２１２を堆積する。導電体
膜２１２の膜厚は５〜１０ｎｍであり、これはノンドー
プ多結晶シリコン膜，もしくは高融点金属膜からなる
〔図８（Ａ）〕。次に、砒素，もしくは燐のイオン注入
を行ない、Ｎ+ 型の不純物を含む導電体膜２２２を形成
する。続いて、非酸化性雰囲気での熱処理を施し、第２
の拡散層であるＮ+ 型の拡散層２２１ｂを形成する。拡
散層２２１ｂの接合の深さは、第３の実施例と同程度
（Ｘ＝０．１５μｍ）である。次に、全面にＮ+ 型の多
結晶シリコン膜，もしくはタングステン膜からなる第２
の導電体膜２１３ａを堆積し、導電体膜２１３ａ，２２
２のエッチバックを行ない、溝型コンタクト孔２２０，
２２０ａ，２２０ｂの内部にのみ導電体膜２２２および
導電体膜２１３ａを埋め込む。続いて、アルミニウム系
の合金膜からなる金属配線２１４を形成し、本実施例に
よる半導体装置を得る〔図８（Ｂ）〕。
【００３７】本実施例は上記第３の実施と同様の効果を
有し、さらに、第２の実施例と同様に、第２の拡散層が
第３の実施例より精度よく形成される。
有し、さらに、第２の実施例と同様に、第２の拡散層が
第３の実施例より精度よく形成される。
【００３８】なお、第１，第２，第３，および第４の実
施例は、ＮチャネルＭＯＳトランジスタを例にして説明
したが、ＰチャネルＭＯＳトランジスタ，ＣＭＯＳトラ
ンジスタ，Ｂｉ−ＣＭＯＳトランジスタに対しても適用
できる。さらに、抵抗素子として用いれ拡散層，あるい
は配線に設いられる拡散層にも適用可能である。
施例は、ＮチャネルＭＯＳトランジスタを例にして説明
したが、ＰチャネルＭＯＳトランジスタ，ＣＭＯＳトラ
ンジスタ，Ｂｉ−ＣＭＯＳトランジスタに対しても適用
できる。さらに、抵抗素子として用いれ拡散層，あるい
は配線に設いられる拡散層にも適用可能である。
【００３９】
【発明の効果】以上説明したように本発明の半導体装置
は、溝型コンタクト孔と溝型素子分離領域との間に間隔
を設けることが不用になり、第１の拡散層と溝型素子分
離領域との境界線をまたがってこの溝型コンタクト孔が
設けられている。このため、第２の拡散層の設定による
必要以上の接合容量の増大を招くことなく、第１の拡散
層の面積は縮小され、コンタクト抵抗は低減される。こ
れにより、半導体装置の高集積化，高速化が容易にな
る。
は、溝型コンタクト孔と溝型素子分離領域との間に間隔
を設けることが不用になり、第１の拡散層と溝型素子分
離領域との境界線をまたがってこの溝型コンタクト孔が
設けられている。このため、第２の拡散層の設定による
必要以上の接合容量の増大を招くことなく、第１の拡散
層の面積は縮小され、コンタクト抵抗は低減される。こ
れにより、半導体装置の高集積化，高速化が容易にな
る。
【図１】本発明の第１の実施例を説明するための略平面
図，および略断面図である。
図，および略断面図である。
【図２】上記第１の実施例を製造方法に沿って説明する
ためを工程順の略断面図であり、図１（Ａ）のＢ−Ｂ線
での工程順の略断面図である。
ためを工程順の略断面図であり、図１（Ａ）のＢ−Ｂ線
での工程順の略断面図である。
【図３】上記第１の実施例を製造方法に沿って説明する
ためを工程順の略断面図であり、図１（Ａ）のＢ−Ｂ線
での工程順の略断面図である。
ためを工程順の略断面図であり、図１（Ａ）のＢ−Ｂ線
での工程順の略断面図である。
【図４】本発明の第２の実施例を説明するための略平面
図である。
図である。
【図５】本発明の第２の実施例を説明するための略平面
図である。
図である。
【図６】本発明の第３の実施例を説明するための略平面
図，および略断面図である。
図，および略断面図である。
【図７】上記第３の実施例を製造方法に沿って説明する
ためを工程順の略断面図であり、図６（Ａ）のＢ−Ｂ線
での工程順の略断面図である。
ためを工程順の略断面図であり、図６（Ａ）のＢ−Ｂ線
での工程順の略断面図である。
【図８】本発明の第４の実施例を説明するための略断面
図である。
図である。
【図９】従来の溝型コンタクト孔を製造方法に沿って説
明するための工程順の略断面図である。
明するための工程順の略断面図である。
【図１０】従来の半導体装置の問題点を説明するための
略平面図，および略断面図である。
略平面図，および略断面図である。
１０１，１０１ａ，２０１ Ｐ型シリコン基板 １０２，２０２ フィールド酸化膜 １０４，１０４ａ，２０４ ゲート酸化膜 １０５，１０５ａ，１０５ｂ，２０５ａ，２０５ｂ，２
１５ａ，２１５ｂゲート電極 １０６，２０６ Ｎ- 型の拡散層（第１の拡散層） １０７，２０７ スペーサ １０８，１０８ａ，２０８ Ｎ+ 型の拡散層（第１の
拡散層） １０９，１０９ａ，２０９ 層間絶縁膜 １１０，１１０ａ，２１０，２１０ａ，２１０ｂ，２２
０，２２０ａ，２２０ｂ コンタクト孔 １１１，１１１ａ，２１１ａ，２１１ｂ，２２１ａ，２
２１ｂ Ｎ+ 型の拡散層（第２の拡散層） １１３，２１２，２１３，２２２ 導電体膜 １１４，１１４ａ，２１４ 金属配線 ２０３ 溝型素子分離領域
１５ａ，２１５ｂゲート電極 １０６，２０６ Ｎ- 型の拡散層（第１の拡散層） １０７，２０７ スペーサ １０８，１０８ａ，２０８ Ｎ+ 型の拡散層（第１の
拡散層） １０９，１０９ａ，２０９ 層間絶縁膜 １１０，１１０ａ，２１０，２１０ａ，２１０ｂ，２２
０，２２０ａ，２２０ｂ コンタクト孔 １１１，１１１ａ，２１１ａ，２１１ｂ，２２１ａ，２
２１ｂ Ｎ+ 型の拡散層（第２の拡散層） １１３，２１２，２１３，２２２ 導電体膜 １１４，１１４ａ，２１４ 金属配線 ２０３ 溝型素子分離領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78 H01L 21/768 H01L 29/41 H01L 29/43
Claims (4)
- 【請求項１】一導電型の半導体基板の表面に形成された
溝に絶縁膜が埋め込まれて形成された溝型素子分離領域
と、前記溝型素子分離領域に囲まれて前記半導体基板の
表面に形成された逆導電型の第１の拡散層と、前記溝型
素子分離領域を切り欠いて形成された溝型コンタクト孔
と、前記溝型コンタクト孔を導電体で埋め込んで形成さ
れたコンタクトとを備える半導体装置であって、前記コ
ンタクトは前記第１の拡散層と接触して設けられ、前記
溝型コンタクト孔は前記溝型素子分離領域を切り欠いて
第１の深さに形成された第１の部位と、前記第１の部位
に対向した前記半導体基板を切り欠いて前記第１の深さ
よりも浅い第２の深さに形成された第２の部位とから構
成されることを特徴とする半導体装置。 - 【請求項２】前記溝型コンタクト孔は前記溝型素子分離
領域を切り欠いて第１の深さに形成された第１の部位
と、前記第１の部位に対向した前記半導体基板を切り欠
いて前記第１の深さよりも浅い第２の深さに形成された
第２の部位とから構成されることを特徴とする請求項１
記載の半導体装置。 - 【請求項３】一導電型の半導体基板の表面に形成された
溝に絶縁膜が埋め込まれて形成された溝型素子分離領域
と、前記溝型素子分離領域に囲まれて前記半導体基板の
表面に形成された逆導電型の第１の拡散層と、前記溝型
素子分離領域を切り欠いて形成された溝型コンタクト孔
と、前記溝型コンタクト孔を導電体で埋め込んで形成さ
れたコンタクトとを備える半導体装置であって、前記コ
ンタクトは前記第１の拡散層と接触して設けられている
と共に前記コンタクト孔の側面および底面を覆うように
設けられた逆導電型の不純物を含む第１の導電体と、前
記第１の導電体の上に形成された第２の導電体膜によっ
て構成されていることを特徴とする半導体装置。 - 【請求項４】前記溝型コンタクト孔は前記溝型素子分離
領域を切り欠いて第１の深さに形成された第１の部位
と、前記第１の部位に対向した前記半導体基板を切り欠
いて前 記第１の深さよりも浅い第２の深さに形成された
第２の部位とから構成されることを特徴とする請求項３
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4026305A JP2979818B2 (ja) | 1991-02-13 | 1992-02-13 | 半導体装置 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1961191 | 1991-02-13 | ||
| JP3-19611 | 1991-04-04 | ||
| JP3-71349 | 1991-04-04 | ||
| JP7134991 | 1991-04-04 | ||
| JP4026305A JP2979818B2 (ja) | 1991-02-13 | 1992-02-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0653501A JPH0653501A (ja) | 1994-02-25 |
| JP2979818B2 true JP2979818B2 (ja) | 1999-11-15 |
Family
ID=27282698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4026305A Expired - Lifetime JP2979818B2 (ja) | 1991-02-13 | 1992-02-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
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Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006196926A (ja) * | 1994-09-14 | 2006-07-27 | Toshiba Corp | 半導体装置 |
| KR102291538B1 (ko) * | 2017-11-10 | 2021-08-18 | 삼성전자주식회사 | 반도체 장치 |
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-
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Also Published As
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