JP2979818B2 - 半導体装置 - Google Patents
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- JP2979818B2 JP2979818B2 JP4026305A JP2630592A JP2979818B2 JP 2979818 B2 JP2979818 B2 JP 2979818B2 JP 4026305 A JP4026305 A JP 4026305A JP 2630592 A JP2630592 A JP 2630592A JP 2979818 B2 JP2979818 B2 JP 2979818B2
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- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【0001】
【産業上の利用分野】本発明は半導体装置に関し、特に
少なくとも溝型素子分離領域を有する半導体装置におけ
る拡散層と金属配線とを接続するコンタクト孔の構造に
関する。
少なくとも溝型素子分離領域を有する半導体装置におけ
る拡散層と金属配線とを接続するコンタクト孔の構造に
関する。
【0002】
【従来の技術】MOSトランジスタを含む半導体装置に
おいては、半導体装置の高集積化,および高速度化の目
的から、微細化が行なわれている。例えば、MOSトラ
ンジスタにおいては、ゲート電極のゲート長の縮小,ソ
ース,ドレイン領域を成す拡散層の面積の縮小,および
MOSトランジスタ間の素子分離領域の幅の縮小等によ
り、微細化は実現している。ゲート長を縮小することに
より、MOSトランジスタのオン抵抗が低下し、MOS
トランジスタの電流駆動能力が向上する。これにより、
ゲート幅の縮小が可能となり、ソース,ドレイン領域を
成す拡散層の面積の縮小が可能となる。この拡散層の面
積の縮小は、接合容量の減少を伴なうことになり、この
点からも微細化は高速度化に寄与することになる。
おいては、半導体装置の高集積化,および高速度化の目
的から、微細化が行なわれている。例えば、MOSトラ
ンジスタにおいては、ゲート電極のゲート長の縮小,ソ
ース,ドレイン領域を成す拡散層の面積の縮小,および
MOSトランジスタ間の素子分離領域の幅の縮小等によ
り、微細化は実現している。ゲート長を縮小することに
より、MOSトランジスタのオン抵抗が低下し、MOS
トランジスタの電流駆動能力が向上する。これにより、
ゲート幅の縮小が可能となり、ソース,ドレイン領域を
成す拡散層の面積の縮小が可能となる。この拡散層の面
積の縮小は、接合容量の減少を伴なうことになり、この
点からも微細化は高速度化に寄与することになる。
【0003】しかるに、ソース,ドレイン領域を成す拡
散層の面積の縮小に伴ない、この拡散層と金属配線とを
接続するコンタクト孔の口径も必然的に縮小され、1μ
m□以下のものが要求されるようになっている。ソー
ス,ドレイン領域を成す拡散層以外の拡散層(配線,抵
抗素子等に用いる拡散層)に関しても事情は同じであ
る。コンタクト孔の縮小により、拡散層と金属配線との
間とコンタクト抵抗が増大する。ソース,ドレイン領域
を成す拡散層の場合、コンタクト抵抗の増大はMOSト
ランジスタの電流駆動能力の向上の阻止要因となり、特
にサブミクロン・ルールを採用したMOSトランジスタ
においては支配的となる。コンタクト抵抗の増大に対処
する方法が、特開平2−312公報(1990年1月5
日)に開示されている。
散層の面積の縮小に伴ない、この拡散層と金属配線とを
接続するコンタクト孔の口径も必然的に縮小され、1μ
m□以下のものが要求されるようになっている。ソー
ス,ドレイン領域を成す拡散層以外の拡散層(配線,抵
抗素子等に用いる拡散層)に関しても事情は同じであ
る。コンタクト孔の縮小により、拡散層と金属配線との
間とコンタクト抵抗が増大する。ソース,ドレイン領域
を成す拡散層の場合、コンタクト抵抗の増大はMOSト
ランジスタの電流駆動能力の向上の阻止要因となり、特
にサブミクロン・ルールを採用したMOSトランジスタ
においては支配的となる。コンタクト抵抗の増大に対処
する方法が、特開平2−312公報(1990年1月5
日)に開示されている。
【0004】工程順の略断面図である図9を参照する
と、MOSトランジスタの形成にこの公報記載の方法を
適用する場合、以下のようになる。P型のシリコン基板
101の表面にゲート酸化膜104,ゲート電極105
を形成し、ゲート電極105に自己整合的な第1の拡散
層となるN+ 型の拡散層108を形成し、全面に層間絶
縁膜109を形成する〔図9(A)〕。次に、フォトレ
ジスト膜(図示せず)をマスクにして層間絶縁膜109
および拡散層108を順次エッチングし、拡散層108
を貫通した溝型コンタクト孔110を形成する〔図9
(B)〕。フォトレジスト膜を除去した後、全面にN型
の拡散用不純物を含む有機溶剤(図示せず)を塗布,形
成して熱処理を行ない、溝型コンタクト孔110により
露出したシリコン基板101(拡散層108の一部を含
む)の表面に第2の拡散層となるN+型の拡散層111
を形成する。拡散層111は拡散層108に接続されて
いる。この有機溶剤を除去した後、金属配線114を形
成する〔図9(C)〕。この方法では、溝型コンタクト
孔110の口径が縮小されても金属配線114と拡散層
との接触面積の縮小は回避され、拡散層と金属配線との
間とコンタクト抵抗の増大は抑制される。
と、MOSトランジスタの形成にこの公報記載の方法を
適用する場合、以下のようになる。P型のシリコン基板
101の表面にゲート酸化膜104,ゲート電極105
を形成し、ゲート電極105に自己整合的な第1の拡散
層となるN+ 型の拡散層108を形成し、全面に層間絶
縁膜109を形成する〔図9(A)〕。次に、フォトレ
ジスト膜(図示せず)をマスクにして層間絶縁膜109
および拡散層108を順次エッチングし、拡散層108
を貫通した溝型コンタクト孔110を形成する〔図9
(B)〕。フォトレジスト膜を除去した後、全面にN型
の拡散用不純物を含む有機溶剤(図示せず)を塗布,形
成して熱処理を行ない、溝型コンタクト孔110により
露出したシリコン基板101(拡散層108の一部を含
む)の表面に第2の拡散層となるN+型の拡散層111
を形成する。拡散層111は拡散層108に接続されて
いる。この有機溶剤を除去した後、金属配線114を形
成する〔図9(C)〕。この方法では、溝型コンタクト
孔110の口径が縮小されても金属配線114と拡散層
との接触面積の縮小は回避され、拡散層と金属配線との
間とコンタクト抵抗の増大は抑制される。
【0005】上記公報には半導体装置の素子分離領域,
および素子分離領域と溝型コンタクト孔との位置関係に
関しての記載は無い。MOSトランジスタを含む半導体
装置の素子分離領域においても、半導体装置の微細化に
伴ない、溝型素子分離領域とLOCOS型のフィールド
酸化膜との併用が採用されつつある。この場合には、M
OSトランジスタ等の半導体素子の周辺を囲って、溝型
素子分離領域が形成される。素子分離領域と溝型コンタ
クト孔との位置関係(両者の間の間隔)に関しては、一
般的に、この溝型コンタクト孔を形成するためのフォト
レジスト膜のアライメント・マージンより大きい値の間
隔が素子分離領域と溝型コンタクト孔と間に必要とされ
る。これは溝型コンタクト孔の形成に際して、素子分離
領域のエッチングを避けるためである。
および素子分離領域と溝型コンタクト孔との位置関係に
関しての記載は無い。MOSトランジスタを含む半導体
装置の素子分離領域においても、半導体装置の微細化に
伴ない、溝型素子分離領域とLOCOS型のフィールド
酸化膜との併用が採用されつつある。この場合には、M
OSトランジスタ等の半導体素子の周辺を囲って、溝型
素子分離領域が形成される。素子分離領域と溝型コンタ
クト孔との位置関係(両者の間の間隔)に関しては、一
般的に、この溝型コンタクト孔を形成するためのフォト
レジスト膜のアライメント・マージンより大きい値の間
隔が素子分離領域と溝型コンタクト孔と間に必要とされ
る。これは溝型コンタクト孔の形成に際して、素子分離
領域のエッチングを避けるためである。
【0006】上記公報に素子分離領域としてLOCOS
型のフィールド酸化膜を採用した場合をNチャネルMO
Sトランジスタを例にとって考察する。NチャネルMO
Sトランジスタからなる半導体装置の略平面図,略断面
図である図10(A),(B)を参照すると、素子分離
領域としてLOCOS型のフィールド酸化膜を有し,本
発明者が使用するクォーターミクロン・ルールによるN
チャネルMOSトランジスタからなる半導体装置を、上
記公報の方法を用いて形成すれば、以下のようになる。
型のフィールド酸化膜を採用した場合をNチャネルMO
Sトランジスタを例にとって考察する。NチャネルMO
Sトランジスタからなる半導体装置の略平面図,略断面
図である図10(A),(B)を参照すると、素子分離
領域としてLOCOS型のフィールド酸化膜を有し,本
発明者が使用するクォーターミクロン・ルールによるN
チャネルMOSトランジスタからなる半導体装置を、上
記公報の方法を用いて形成すれば、以下のようになる。
【0007】まず、不純物濃度が2〜3×1017cm-3
のP型のシリコン基板101aの表面に、0.3μm程
度の膜厚のLOCOS型のフィールド酸化膜102,7
〜10nm程度の膜厚のゲート酸化膜104aを形成す
る。フィールド酸化膜102の最小幅(Z)は0.35
μmである。次に、0.3μm程度の膜厚,0.25μ
mのゲート長を有するゲート電極105a,105bを
形成する。これらのゲート電極105a,105bは、
多結晶シリコン膜,もしくはポリサイド膜から形成され
る。ゲート電極105a,105bに自己整合的に、
0.2μm程度の接合の深さのN- 型の拡散層106を
形成する。次に、ゲート電極105a,105bの側面
に、シリコン酸化膜からなる0.1μm程度の幅のスペ
ーサ107を形成する。このスペーサ107に自己整合
的に、0.1μm程度の接合の深さのN+ 型の拡散層1
08aを形成する。ここでは、拡散層106,108a
により第1の拡散層が構成される。
のP型のシリコン基板101aの表面に、0.3μm程
度の膜厚のLOCOS型のフィールド酸化膜102,7
〜10nm程度の膜厚のゲート酸化膜104aを形成す
る。フィールド酸化膜102の最小幅(Z)は0.35
μmである。次に、0.3μm程度の膜厚,0.25μ
mのゲート長を有するゲート電極105a,105bを
形成する。これらのゲート電極105a,105bは、
多結晶シリコン膜,もしくはポリサイド膜から形成され
る。ゲート電極105a,105bに自己整合的に、
0.2μm程度の接合の深さのN- 型の拡散層106を
形成する。次に、ゲート電極105a,105bの側面
に、シリコン酸化膜からなる0.1μm程度の幅のスペ
ーサ107を形成する。このスペーサ107に自己整合
的に、0.1μm程度の接合の深さのN+ 型の拡散層1
08aを形成する。ここでは、拡散層106,108a
により第1の拡散層が構成される。
【0008】次に、全面に、0.5μm程度の膜厚のB
PSG膜からなる層間絶縁膜109aを形成する。次
に、フォトレジスト膜をマスクにしたCF4 による異方
性エッチングにより、N- 型の拡散層を貫通する0.4
μm□の溝型コンタクト孔110aを形成する。このと
きのアライメント・マージンは±0.1μmである。こ
の溝型コンタクト孔110aの底面からシリコン基板1
01a(N- 型の拡散層106)の表面までの高さ
(h)は0.25μm程度である。次に、砒素,あるい
は燐の傾斜回転イオン注入法により、溝型コンタクト孔
110aにより露出したシリコン基板101a(第1の
拡散層である拡散層106,108aの一部を含む)の
表面に第2の拡散層である0.15μm程度の接合の深
さ(X)のN+型の拡散層111aを形成する。次に、
N+ 型の多結晶シリコン膜,あるいはタングステン膜か
らなる導電体膜113を溝型コンタクト孔110a内に
埋め込み、アルミニウム系の合金膜からなる金属配線1
14aを形成する。このとき、ゲート電極105aの中
心線とゲート電極105aの中心線との間隔(D11,お
よびD21)は、3.0μm,および2.2μmである。
PSG膜からなる層間絶縁膜109aを形成する。次
に、フォトレジスト膜をマスクにしたCF4 による異方
性エッチングにより、N- 型の拡散層を貫通する0.4
μm□の溝型コンタクト孔110aを形成する。このと
きのアライメント・マージンは±0.1μmである。こ
の溝型コンタクト孔110aの底面からシリコン基板1
01a(N- 型の拡散層106)の表面までの高さ
(h)は0.25μm程度である。次に、砒素,あるい
は燐の傾斜回転イオン注入法により、溝型コンタクト孔
110aにより露出したシリコン基板101a(第1の
拡散層である拡散層106,108aの一部を含む)の
表面に第2の拡散層である0.15μm程度の接合の深
さ(X)のN+型の拡散層111aを形成する。次に、
N+ 型の多結晶シリコン膜,あるいはタングステン膜か
らなる導電体膜113を溝型コンタクト孔110a内に
埋め込み、アルミニウム系の合金膜からなる金属配線1
14aを形成する。このとき、ゲート電極105aの中
心線とゲート電極105aの中心線との間隔(D11,お
よびD21)は、3.0μm,および2.2μmである。
【0009】
【発明が解決しようとする課題】このNチャネルMOS
トランジスタでは、電源電圧が印加される第2の拡散層
111aの空乏層は0.25μm程度伸びるため、ゲー
ト電極105a,105bと溝型コンタクト孔110a
との間隔(Y11)は0.4μm程度(X+“第2の拡散
層の空乏層の伸び”)必要である。これは第2の拡散層
111aの存在によるこのMOSトランジスタの電流駆
動能力のばらつきを防止するためである。同様に、フィ
ールド酸化膜102の幅がZであるときには、フィール
ド酸化膜102と溝型コンタクト孔111aとの間隔
(Y2 )は0.4μm程度(すなわち、Y11=Y2 )必
要になる。このY2 の存在は、半導体装置の微細化の支
障となる。さらにこのY2 の存在は拡散層の接合容量の
増大となり、コンタクト抵抗の減少による浮遊容量の増
加の相殺を上まわる接合容量の増大となるため、半導体
装置の動作速度の高速化に対する障害となる。
トランジスタでは、電源電圧が印加される第2の拡散層
111aの空乏層は0.25μm程度伸びるため、ゲー
ト電極105a,105bと溝型コンタクト孔110a
との間隔(Y11)は0.4μm程度(X+“第2の拡散
層の空乏層の伸び”)必要である。これは第2の拡散層
111aの存在によるこのMOSトランジスタの電流駆
動能力のばらつきを防止するためである。同様に、フィ
ールド酸化膜102の幅がZであるときには、フィール
ド酸化膜102と溝型コンタクト孔111aとの間隔
(Y2 )は0.4μm程度(すなわち、Y11=Y2 )必
要になる。このY2 の存在は、半導体装置の微細化の支
障となる。さらにこのY2 の存在は拡散層の接合容量の
増大となり、コンタクト抵抗の減少による浮遊容量の増
加の相殺を上まわる接合容量の増大となるため、半導体
装置の動作速度の高速化に対する障害となる。
【0010】一方、素子分離領域として溝型素子分離領
域とLOCOS型のフィールド酸化膜を併用した半導体
装置に上記公報を用いる場合、NチャネルMOSトラン
ジスタを例にとると、これの周囲に溝型素子分離領域が
形成される。この場合、溝型コンタクト孔とゲート電極
との間隔は前述の値と同じである。第2の拡散層の底面
より溝型素子分離領域の底面が浅いときには、上述のL
OCOS型のフィールド酸化膜の場合と同様に、溝型コ
ンタクト孔と溝型素子分離領域との間隔は0.4μm程
度必要である。第2の拡散層の底面より溝型素子分離領
域の底面が深いときには、溝型コンタクト孔と溝型素子
分離領域との間隔はアライメント・マージンである0.
1μmより大きな値(例えば0.15μm)が必要であ
る。したがって、D11=2.7μm,およびD21=2.
05μmとなる。このため、LOCOS型のフィールド
酸化膜のみによる素子分離領域の構成の場合より、半導
体装置の微細化,接合容量の増大の防止が可能になる
が、これ以上の微細化は不可能となる。
域とLOCOS型のフィールド酸化膜を併用した半導体
装置に上記公報を用いる場合、NチャネルMOSトラン
ジスタを例にとると、これの周囲に溝型素子分離領域が
形成される。この場合、溝型コンタクト孔とゲート電極
との間隔は前述の値と同じである。第2の拡散層の底面
より溝型素子分離領域の底面が浅いときには、上述のL
OCOS型のフィールド酸化膜の場合と同様に、溝型コ
ンタクト孔と溝型素子分離領域との間隔は0.4μm程
度必要である。第2の拡散層の底面より溝型素子分離領
域の底面が深いときには、溝型コンタクト孔と溝型素子
分離領域との間隔はアライメント・マージンである0.
1μmより大きな値(例えば0.15μm)が必要であ
る。したがって、D11=2.7μm,およびD21=2.
05μmとなる。このため、LOCOS型のフィールド
酸化膜のみによる素子分離領域の構成の場合より、半導
体装置の微細化,接合容量の増大の防止が可能になる
が、これ以上の微細化は不可能となる。
【0011】本発明の目的は、少なくともMOSトラン
ジスタを含み,かつ素子分離領域に少なくとも溝型素子
分離領域を有する半導体装置において、口径が小さく,
かつ拡散層と金属配線とのコンタクト抵抗の増加を抑制
した半導体装置のコンタクト孔を提供し、微細化に適
し,かつ動作速度の高速化に適した半導体装置を提供す
ることにある。
ジスタを含み,かつ素子分離領域に少なくとも溝型素子
分離領域を有する半導体装置において、口径が小さく,
かつ拡散層と金属配線とのコンタクト抵抗の増加を抑制
した半導体装置のコンタクト孔を提供し、微細化に適
し,かつ動作速度の高速化に適した半導体装置を提供す
ることにある。
【0012】
【課題を解決するための手段】本発明の半導体装置は、
一導電型のシリコン基板の表面に絶縁膜が埋め込まれて
形成された溝型素子分離領域,この溝型素子分離領域に
囲まれてシリコン基板の表面に形成された逆導電型の第
1の拡散層,およびシリコン基板上に形成された層間絶
縁膜を有し、その側面において少なくとも第1の拡散層
の露出した表面を有して導電体膜が埋め込まれた第1の
拡散層と金属配線とを接続する溝型コンタクト孔を有
し、この溝型コンタクト孔により露出された第1の拡散
層を含むシリコン基板の表面に逆導電型の第2の拡散層
を有する半導体装置において、溝型コンタクト孔の底面
の一部において溝型素子分離領域に埋め込まれた絶縁膜
が露出し、第2の拡散層の底面から第1の拡散層の上面
までの高さが、溝型素子分離領域の底面から第1の拡散
層の上面までの高さより低くなっている。
一導電型のシリコン基板の表面に絶縁膜が埋め込まれて
形成された溝型素子分離領域,この溝型素子分離領域に
囲まれてシリコン基板の表面に形成された逆導電型の第
1の拡散層,およびシリコン基板上に形成された層間絶
縁膜を有し、その側面において少なくとも第1の拡散層
の露出した表面を有して導電体膜が埋め込まれた第1の
拡散層と金属配線とを接続する溝型コンタクト孔を有
し、この溝型コンタクト孔により露出された第1の拡散
層を含むシリコン基板の表面に逆導電型の第2の拡散層
を有する半導体装置において、溝型コンタクト孔の底面
の一部において溝型素子分離領域に埋め込まれた絶縁膜
が露出し、第2の拡散層の底面から第1の拡散層の上面
までの高さが、溝型素子分離領域の底面から第1の拡散
層の上面までの高さより低くなっている。
【0013】好ましくは、溝型コンタクト孔の底面にお
ける上記一部の残りの部分において、第1の拡散層の底
面より深い位置のシリコン基板,もしくは第1の拡散層
の上面が露出している。好ましくは、溝型素子分離領域
を介して設けられた2つの第1の拡散層におけるそれぞ
れの第1の拡散層に対する溝型コンタクト孔が近接する
とき、その部分での溝型素子分離領域の幅は、他の部分
の溝型素子分離領域の幅より広くなっている。好ましく
は、溝型コンタクト孔に埋め込まれた導電体膜は、溝型
コンタクト孔の表面を覆う逆導電型の不純物を含んだ第
1の導電体膜と、第1の導電体膜上に設けられた第2の
導電体膜とから構成されている。さらに好ましくは、第
1の導電体膜は多結晶シリコン膜,もしくは高融点金属
シリサイド膜である。
ける上記一部の残りの部分において、第1の拡散層の底
面より深い位置のシリコン基板,もしくは第1の拡散層
の上面が露出している。好ましくは、溝型素子分離領域
を介して設けられた2つの第1の拡散層におけるそれぞ
れの第1の拡散層に対する溝型コンタクト孔が近接する
とき、その部分での溝型素子分離領域の幅は、他の部分
の溝型素子分離領域の幅より広くなっている。好ましく
は、溝型コンタクト孔に埋め込まれた導電体膜は、溝型
コンタクト孔の表面を覆う逆導電型の不純物を含んだ第
1の導電体膜と、第1の導電体膜上に設けられた第2の
導電体膜とから構成されている。さらに好ましくは、第
1の導電体膜は多結晶シリコン膜,もしくは高融点金属
シリサイド膜である。
【0014】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【0015】半導体装置の略平面図である図1(A),
および図1(A)のA−A線での断面図である図1
(B)を参照すると、本発明の第1の実施例では、不純
物濃度が2〜3×1017cm-3のP型のシリコン基板2
01の表面に、膜厚0.3μm程度のLOCOS型のフ
ィールド酸化膜202および絶縁膜が埋め込まれた溝型
素子分離領域203からなる素子分離領域が設けられて
いる。溝型素子分離領域203により囲まれたシリコン
基板201の表面の素子形成領域には、膜厚7〜10n
m程度のゲート酸化膜204,および0.3μm程度の
膜厚を有してL(=0.25μm)のゲート長を有する
ゲート電極205a,205b,およびゲート電極に自
己整合的に形成された0.2μm程度の接合の深さを有
するN- 型の拡散層206,およびゲート電極の側面に
形成された0.1μm程度の幅のシリコン酸化膜からな
るスペーサ207,およびスペーサ207に自己整合的
に形成された0.1μm程度の接合の深さを有するN+
型の拡散層208からなる2つのNチャネルMOSトラ
ンジスタが形成されている。本実施例において、第1の
拡散層はN- 型の拡散層206とN+ 型の拡散層208
とから構成される。素子分離領域上,および素子形成領
域上には、表面が平坦化された膜厚0.5μm程度(N
+ 型の拡散層208の上面からこれの上面までの高さ)
層間絶縁膜209が設けられている。層間絶縁膜209
はシリコン酸化膜,BPSG膜,あるいは上層がBPS
G膜で下層がシリコン酸化膜からなる2層膜から構成さ
れる。溝型素子分離領域203の底面からシリコン基板
201の上面(N+ 型の拡散層208の上面)までの高
さ(溝型素子分離領域203の深さ)はH1 であり、溝
型素子分離領域203に埋め込まれた絶縁膜はシリコン
酸化膜,BPSG膜,あるいは上層がBPSG膜で下層
がシリコン酸化膜からなる2層膜からなる。ゲート電極
205a,205bは多結晶シリコン膜もしくはポリサ
イド膜からなる。
および図1(A)のA−A線での断面図である図1
(B)を参照すると、本発明の第1の実施例では、不純
物濃度が2〜3×1017cm-3のP型のシリコン基板2
01の表面に、膜厚0.3μm程度のLOCOS型のフ
ィールド酸化膜202および絶縁膜が埋め込まれた溝型
素子分離領域203からなる素子分離領域が設けられて
いる。溝型素子分離領域203により囲まれたシリコン
基板201の表面の素子形成領域には、膜厚7〜10n
m程度のゲート酸化膜204,および0.3μm程度の
膜厚を有してL(=0.25μm)のゲート長を有する
ゲート電極205a,205b,およびゲート電極に自
己整合的に形成された0.2μm程度の接合の深さを有
するN- 型の拡散層206,およびゲート電極の側面に
形成された0.1μm程度の幅のシリコン酸化膜からな
るスペーサ207,およびスペーサ207に自己整合的
に形成された0.1μm程度の接合の深さを有するN+
型の拡散層208からなる2つのNチャネルMOSトラ
ンジスタが形成されている。本実施例において、第1の
拡散層はN- 型の拡散層206とN+ 型の拡散層208
とから構成される。素子分離領域上,および素子形成領
域上には、表面が平坦化された膜厚0.5μm程度(N
+ 型の拡散層208の上面からこれの上面までの高さ)
層間絶縁膜209が設けられている。層間絶縁膜209
はシリコン酸化膜,BPSG膜,あるいは上層がBPS
G膜で下層がシリコン酸化膜からなる2層膜から構成さ
れる。溝型素子分離領域203の底面からシリコン基板
201の上面(N+ 型の拡散層208の上面)までの高
さ(溝型素子分離領域203の深さ)はH1 であり、溝
型素子分離領域203に埋め込まれた絶縁膜はシリコン
酸化膜,BPSG膜,あるいは上層がBPSG膜で下層
がシリコン酸化膜からなる2層膜からなる。ゲート電極
205a,205bは多結晶シリコン膜もしくはポリサ
イド膜からなる。
【0016】ゲート電極205aからY12の位置に溝型
コンタクト孔210,210aが形成され、ゲート電極
205bからY12の位置に溝型コンタクト孔210,2
10bが形成されている。従来のNチャネルMOSトラ
ンジスタの場合の同じ理由から、Y12=Y11(=0.4
μm)である。溝型コンタクト孔210,210a,2
10bの口径はそれぞれ0.4μm□である。これらの
溝型コンタクト孔210,210a,210bはそれぞ
れ素子形成領域と溝型素子分離領域203との境界線を
またぐ位置に形成される。これらの溝型コンタクト孔2
10,210a,210bの底面はそれぞれ2つの部分
からなる。溝型コンタクト孔210,210a,210
bの一方の底面は溝型素子分離領域203中に設けら
れ、この底面では溝型素子分離領域203の埋め込み絶
縁膜が露出し、この底面からシリコン基板201の上面
(N+ 型の拡散層208の上面)までの高さ(この底面
のシリコン基板201の上面からの深さ)はh11であ
る。溝型コンタクト孔210,210a,210bの他
方の底面は拡散層206の底面より深い位置のシリコン
基板201中に設けられ、この底面ではシリコン基板2
01が露出し、この底面からN+ 型の拡散層208の上
面までの高さ(この底面のシリコン基板201の上面か
らの深さ)はh21である。ここで、h11>h21>0.2
μm(=N- 型の拡散層206の接合の深さ)である。
コンタクト孔210,210aが形成され、ゲート電極
205bからY12の位置に溝型コンタクト孔210,2
10bが形成されている。従来のNチャネルMOSトラ
ンジスタの場合の同じ理由から、Y12=Y11(=0.4
μm)である。溝型コンタクト孔210,210a,2
10bの口径はそれぞれ0.4μm□である。これらの
溝型コンタクト孔210,210a,210bはそれぞ
れ素子形成領域と溝型素子分離領域203との境界線を
またぐ位置に形成される。これらの溝型コンタクト孔2
10,210a,210bの底面はそれぞれ2つの部分
からなる。溝型コンタクト孔210,210a,210
bの一方の底面は溝型素子分離領域203中に設けら
れ、この底面では溝型素子分離領域203の埋め込み絶
縁膜が露出し、この底面からシリコン基板201の上面
(N+ 型の拡散層208の上面)までの高さ(この底面
のシリコン基板201の上面からの深さ)はh11であ
る。溝型コンタクト孔210,210a,210bの他
方の底面は拡散層206の底面より深い位置のシリコン
基板201中に設けられ、この底面ではシリコン基板2
01が露出し、この底面からN+ 型の拡散層208の上
面までの高さ(この底面のシリコン基板201の上面か
らの深さ)はh21である。ここで、h11>h21>0.2
μm(=N- 型の拡散層206の接合の深さ)である。
【0017】2つのNチャネルMOSトランジスタのそ
れぞれの溝型コンタクト孔210aと溝型コンタクト孔
210bとが近接する部分では、溝型素子分離領域20
3の幅はW1 (=0.65μm)である。このとき、溝
型コンタクト孔210aと溝型コンタクト孔210bと
の間隔は0.25μmである。一方、溝型コンタクト孔
の無い部分および溝型コンタクト孔210の有る部分で
は、溝型素子分離領域203の幅は最小幅W2 (=0.
35μm)である。この場合には、溝型コンタクト孔2
10とこれが隣接するトランジスタのN+ 型の拡散層2
08との間隔(この間は溝型素子分離領域203により
構成されている)は0.15μmである。なお、W1 お
よびW2 の値は、後述の第2の拡散層の空乏層の影響を
避けるため,マスク設計およびプロセス上の制約等によ
る。
れぞれの溝型コンタクト孔210aと溝型コンタクト孔
210bとが近接する部分では、溝型素子分離領域20
3の幅はW1 (=0.65μm)である。このとき、溝
型コンタクト孔210aと溝型コンタクト孔210bと
の間隔は0.25μmである。一方、溝型コンタクト孔
の無い部分および溝型コンタクト孔210の有る部分で
は、溝型素子分離領域203の幅は最小幅W2 (=0.
35μm)である。この場合には、溝型コンタクト孔2
10とこれが隣接するトランジスタのN+ 型の拡散層2
08との間隔(この間は溝型素子分離領域203により
構成されている)は0.15μmである。なお、W1 お
よびW2 の値は、後述の第2の拡散層の空乏層の影響を
避けるため,マスク設計およびプロセス上の制約等によ
る。
【0018】溝型コンタクト孔210,210a,21
0bの底面と側面とに露出したシリコン基板201並び
に拡散層206並びに拡散層208の表面にはX(=
0.15μm)程度の接合の深さを有する第2の拡散層
であるN+ 型の拡散層211aが形成されている。この
拡散層211aは拡散層206,208と接続される。
電源電圧が印加される第2の拡散層211aの空乏層は
0.25μm程度伸びる。溝型素子分離領域203の幅
を上述のように設定することにより、この空乏層が溝型
素子分離領域203の底面の下に伸びても問題は無い。
しかしながら、拡散層211aが溝型素子分離領域20
3の底面の下に形成されることは避ける必要がある。こ
のため、H1 >h11+Xとすることが必要である。
0bの底面と側面とに露出したシリコン基板201並び
に拡散層206並びに拡散層208の表面にはX(=
0.15μm)程度の接合の深さを有する第2の拡散層
であるN+ 型の拡散層211aが形成されている。この
拡散層211aは拡散層206,208と接続される。
電源電圧が印加される第2の拡散層211aの空乏層は
0.25μm程度伸びる。溝型素子分離領域203の幅
を上述のように設定することにより、この空乏層が溝型
素子分離領域203の底面の下に伸びても問題は無い。
しかしながら、拡散層211aが溝型素子分離領域20
3の底面の下に形成されることは避ける必要がある。こ
のため、H1 >h11+Xとすることが必要である。
【0019】溝型コンタクト孔210,210a,21
0bには、導電体膜213が埋め込まれている。導電体
膜213はN+ 型の多結晶シリコン膜,もしくはタング
ステン等の高融点金属膜からなる。さらに溝型コンタク
ト孔210,210a,210bには、導電体膜213
を介してアルミニウム系合金膜からなる金属配線214
が接続されている。従来の溝型コンタクト孔における導
電体膜と第2の拡散層との接触面積と同じ程度にするた
めには、h11=0.7μm,H1 =1.0μm程度に設
定すればよい。このとき、h21=0.4〜0.5μmと
なる。
0bには、導電体膜213が埋め込まれている。導電体
膜213はN+ 型の多結晶シリコン膜,もしくはタング
ステン等の高融点金属膜からなる。さらに溝型コンタク
ト孔210,210a,210bには、導電体膜213
を介してアルミニウム系合金膜からなる金属配線214
が接続されている。従来の溝型コンタクト孔における導
電体膜と第2の拡散層との接触面積と同じ程度にするた
めには、h11=0.7μm,H1 =1.0μm程度に設
定すればよい。このとき、h21=0.4〜0.5μmと
なる。
【0020】本実施例は、上述した構造からなるため、
溝型コンタクト孔と溝型素子分離領域との間に間隔を設
ける必要は無い。ここでは、ゲート電極205aの中心
線とゲート電極205aの中心線との間隔(D12,およ
びD22)は、2.1μm,および1.6μmとなり、従
来(溝型素子分離領域を有するもの)に比べて、面積が
78%に縮小する。これにより、従来技術によるものに
比べて第1の拡散層による接合容量は低減する。また、
コンタクト抵抗は従来の構造と同程度になり、第2の拡
散層による接合容量も同程度となる。
溝型コンタクト孔と溝型素子分離領域との間に間隔を設
ける必要は無い。ここでは、ゲート電極205aの中心
線とゲート電極205aの中心線との間隔(D12,およ
びD22)は、2.1μm,および1.6μmとなり、従
来(溝型素子分離領域を有するもの)に比べて、面積が
78%に縮小する。これにより、従来技術によるものに
比べて第1の拡散層による接合容量は低減する。また、
コンタクト抵抗は従来の構造と同程度になり、第2の拡
散層による接合容量も同程度となる。
【0021】図1(A)のB−B線の部分での工程順の
略断面図である図2,図3を併せて参照すると、本実施
例の半導体装置は、まず、不純物濃度が2〜3×1017
cm-3のP型のシリコン基板201の表面に、0.3μ
m程度の膜厚のLOCOS型のフィールド酸化膜202
を形成する。次に、素子形成領域の周辺のシリコン基板
201を異方性エッチングして、高さがH1 ,最大幅が
W1 ,最小幅がW2 の溝を形成し、この溝に絶縁膜を埋
め込み、溝型素子分離領域203を形成する。続いて、
素子形成領域のシリコン基板201の表面に、7〜10
nm程度の膜厚のゲート酸化膜204を形成する〔図
1,図2(A)〕。
略断面図である図2,図3を併せて参照すると、本実施
例の半導体装置は、まず、不純物濃度が2〜3×1017
cm-3のP型のシリコン基板201の表面に、0.3μ
m程度の膜厚のLOCOS型のフィールド酸化膜202
を形成する。次に、素子形成領域の周辺のシリコン基板
201を異方性エッチングして、高さがH1 ,最大幅が
W1 ,最小幅がW2 の溝を形成し、この溝に絶縁膜を埋
め込み、溝型素子分離領域203を形成する。続いて、
素子形成領域のシリコン基板201の表面に、7〜10
nm程度の膜厚のゲート酸化膜204を形成する〔図
1,図2(A)〕。
【0022】次に、0.3μm程度の膜厚,L=0.2
5μmのゲート電極205a,205bを形成する。ゲ
ート電極205a,205bに自己整合的に、0.2μ
m程度の接合の深さのN- 型の拡散層206を形成す
る。次に、ゲート電極205a,205bの側面に、シ
リコン酸化膜からなる0.1μm程度の幅のスペーサ2
07を形成する。このスペーサ207に自己整合的に、
0.1μm程度の接合の深さのN+ 型の拡散層208a
を形成する〔図1,図2(B)〕。
5μmのゲート電極205a,205bを形成する。ゲ
ート電極205a,205bに自己整合的に、0.2μ
m程度の接合の深さのN- 型の拡散層206を形成す
る。次に、ゲート電極205a,205bの側面に、シ
リコン酸化膜からなる0.1μm程度の幅のスペーサ2
07を形成する。このスペーサ207に自己整合的に、
0.1μm程度の接合の深さのN+ 型の拡散層208a
を形成する〔図1,図2(B)〕。
【0023】次に、全面に、0.5μm程度の膜厚の層
間絶縁膜209aを形成する。次に、フォトレジスト膜
(図示せず)をマスクにしたCF4 による異方性エッチ
ングにより、層間絶縁膜209,および溝型素子分離領
域203の埋め込み絶縁膜並びにシリコン基板201
(拡散層208,206を含む)を順次エッチング除去
し、前述の構造の口径が0.4μm□の溝型コンタクト
孔210,210a,210bを形成する。次に、砒
素,あるいは燐の傾斜回転イオン注入法により、溝型コ
ンタクト孔210,210a,210bにより露出した
シリコン基板201(第1の拡散層である拡散層20
6,208の一部を含む)の表面に第2の拡散層である
N+ 型の拡散層211aを形成する〔図1,図3
(A)〕。
間絶縁膜209aを形成する。次に、フォトレジスト膜
(図示せず)をマスクにしたCF4 による異方性エッチ
ングにより、層間絶縁膜209,および溝型素子分離領
域203の埋め込み絶縁膜並びにシリコン基板201
(拡散層208,206を含む)を順次エッチング除去
し、前述の構造の口径が0.4μm□の溝型コンタクト
孔210,210a,210bを形成する。次に、砒
素,あるいは燐の傾斜回転イオン注入法により、溝型コ
ンタクト孔210,210a,210bにより露出した
シリコン基板201(第1の拡散層である拡散層20
6,208の一部を含む)の表面に第2の拡散層である
N+ 型の拡散層211aを形成する〔図1,図3
(A)〕。
【0024】次に、全面にN+ 型の多結晶シリコン膜,
もしくはタングステン膜からなる導電体膜を堆積し、こ
れをエッチバックすることにより溝型コンタクト孔21
0,210a,210bの内部にのみ導電体膜213を
埋め込む。続いて、アルミニウム系の合金膜からなる金
属配線214を形成し、本実施例による半導体装置を得
る〔図1,図3(B)〕。
もしくはタングステン膜からなる導電体膜を堆積し、こ
れをエッチバックすることにより溝型コンタクト孔21
0,210a,210bの内部にのみ導電体膜213を
埋め込む。続いて、アルミニウム系の合金膜からなる金
属配線214を形成し、本実施例による半導体装置を得
る〔図1,図3(B)〕。
【0025】工程順の略断面図である図4,図5を併せ
て参照すると、本発明の第2の実施例による半導体装置
は、以下のように製造される。
て参照すると、本発明の第2の実施例による半導体装置
は、以下のように製造される。
【0026】まず、溝型コンタクト孔210,210
a,210bの形成までの工程は上記第1の実施例によ
る半導体装置と同様である〔図1(A),図4
(A)〕。次に、全面に第1の導電体膜212を堆積す
る。導電体膜212の膜厚は5〜10nmであり、これ
はノンドープ多結晶シリコン膜,もしくは高融点金属膜
からなる〔図4(B)〕。次に、砒素,もしくは燐のイ
オン注入を行ない、N+ 型の不純物を含む導電体膜22
2を形成する。続いて、非酸化性雰囲気での熱処理を施
し、第2の拡散層であるN+ 型の拡散層211bを形成
する。拡散層211bの接合の深さは、第1の実施例と
同程度(X=0.15μm)である〔図5(A)〕。次
に、全面にN+ 型の多結晶シリコン膜,もしくはタング
ステン膜からなる第2の導電体膜213aを堆積し、導
電体膜213a,222のエッチバックを行ない、溝型
コンタクト孔210,210a,210bの内部にのみ
導電体膜222および導電体膜213aを埋め込む。続
いて、アルミニウム系の合金膜からなる金属配線214
を形成し、本実施例による半導体装置を得る〔図5
(B)〕。
a,210bの形成までの工程は上記第1の実施例によ
る半導体装置と同様である〔図1(A),図4
(A)〕。次に、全面に第1の導電体膜212を堆積す
る。導電体膜212の膜厚は5〜10nmであり、これ
はノンドープ多結晶シリコン膜,もしくは高融点金属膜
からなる〔図4(B)〕。次に、砒素,もしくは燐のイ
オン注入を行ない、N+ 型の不純物を含む導電体膜22
2を形成する。続いて、非酸化性雰囲気での熱処理を施
し、第2の拡散層であるN+ 型の拡散層211bを形成
する。拡散層211bの接合の深さは、第1の実施例と
同程度(X=0.15μm)である〔図5(A)〕。次
に、全面にN+ 型の多結晶シリコン膜,もしくはタング
ステン膜からなる第2の導電体膜213aを堆積し、導
電体膜213a,222のエッチバックを行ない、溝型
コンタクト孔210,210a,210bの内部にのみ
導電体膜222および導電体膜213aを埋め込む。続
いて、アルミニウム系の合金膜からなる金属配線214
を形成し、本実施例による半導体装置を得る〔図5
(B)〕。
【0027】本実施例は上記第1の実施と同様の効果を
有し、さらに、第2の拡散層が第1の実施例より精度よ
く形成される。第1の実施例における第2の拡散層は傾
斜回転イオン注入法により形成した。しかるに本実施例
では、拡散係数の大きな第1の導電体膜212をまずN
+ 化して第1の導電体膜222を形成し、この導電体膜
222に含まれるN+ の不純物から第2の拡散層211
bを形成するためである。半導体装置の略平面図である
図6(A),および図6(A)のA−A線での断面図で
ある図6(B)を参照すると、本発明の第3の実施例で
は、不純物濃度が2〜3×1017cm-3のP型のシリコ
ン基板201の表面に、膜厚0.3μm程度のLOCO
S型のフィールド酸化膜202および絶縁膜が埋め込ま
れた溝型素子分離領域203からなる素子分離領域が設
けられている。溝型素子分離領域203により囲まれた
シリコン基板201の表面の素子形成領域には、膜厚7
〜10nm程度のゲート酸化膜204,および0.3μ
m程度の膜厚を有してL(=0.25μm)のゲート長
を有するゲート電極215a,215b,およびゲート
電極に自己整合的に形成された0.2μm程度の接合の
深さを有するN- 型の拡散層206,およびゲート電極
の側面に形成された0.1μm程度の幅のシリコン酸化
膜からなるスペーサ207,およびスペーサ207に自
己整合的に形成された0.1μm程度の接合の深さを有
するN+ 型の拡散層208からなる2つのNチャネルM
OSトランジスタが形成されている。本実施例におい
て、第1の拡散層はN- 型の拡散層206とN+ 型の拡
散層208とから構成される。素子分離領域上,および
素子形成領域上には、表面が平坦化された膜厚0.5μ
m程度(N+ 型の拡散層208の上面からこれの上面ま
での高さ)層間絶縁膜209が設けられている。層間絶
縁膜209はシリコン酸化膜,BPSG膜,あるいは上
層がBPSG膜で下層がシリコン酸化膜からなる2層膜
から構成される。溝型素子分離領域203の底面からシ
リコン基板201の上面(N+ 型の拡散層208の上
面)までの高さ(溝型素子分離領域203の深さ)はH
2 であり、溝型素子分離領域203に埋め込まれた絶縁
膜はシリコン酸化膜,BPSG膜,あるいは上層がBP
SG膜で下層がシリコン酸化膜からなる2層膜からな
る。ゲート電極215a,215bは多結晶シリコン膜
もしくはポリサイド膜からなる。
有し、さらに、第2の拡散層が第1の実施例より精度よ
く形成される。第1の実施例における第2の拡散層は傾
斜回転イオン注入法により形成した。しかるに本実施例
では、拡散係数の大きな第1の導電体膜212をまずN
+ 化して第1の導電体膜222を形成し、この導電体膜
222に含まれるN+ の不純物から第2の拡散層211
bを形成するためである。半導体装置の略平面図である
図6(A),および図6(A)のA−A線での断面図で
ある図6(B)を参照すると、本発明の第3の実施例で
は、不純物濃度が2〜3×1017cm-3のP型のシリコ
ン基板201の表面に、膜厚0.3μm程度のLOCO
S型のフィールド酸化膜202および絶縁膜が埋め込ま
れた溝型素子分離領域203からなる素子分離領域が設
けられている。溝型素子分離領域203により囲まれた
シリコン基板201の表面の素子形成領域には、膜厚7
〜10nm程度のゲート酸化膜204,および0.3μ
m程度の膜厚を有してL(=0.25μm)のゲート長
を有するゲート電極215a,215b,およびゲート
電極に自己整合的に形成された0.2μm程度の接合の
深さを有するN- 型の拡散層206,およびゲート電極
の側面に形成された0.1μm程度の幅のシリコン酸化
膜からなるスペーサ207,およびスペーサ207に自
己整合的に形成された0.1μm程度の接合の深さを有
するN+ 型の拡散層208からなる2つのNチャネルM
OSトランジスタが形成されている。本実施例におい
て、第1の拡散層はN- 型の拡散層206とN+ 型の拡
散層208とから構成される。素子分離領域上,および
素子形成領域上には、表面が平坦化された膜厚0.5μ
m程度(N+ 型の拡散層208の上面からこれの上面ま
での高さ)層間絶縁膜209が設けられている。層間絶
縁膜209はシリコン酸化膜,BPSG膜,あるいは上
層がBPSG膜で下層がシリコン酸化膜からなる2層膜
から構成される。溝型素子分離領域203の底面からシ
リコン基板201の上面(N+ 型の拡散層208の上
面)までの高さ(溝型素子分離領域203の深さ)はH
2 であり、溝型素子分離領域203に埋め込まれた絶縁
膜はシリコン酸化膜,BPSG膜,あるいは上層がBP
SG膜で下層がシリコン酸化膜からなる2層膜からな
る。ゲート電極215a,215bは多結晶シリコン膜
もしくはポリサイド膜からなる。
【0028】ゲート電極215aからY13の位置に溝型
コンタクト孔220,220aが形成され、ゲート電極
215bからY13の位置に溝型コンタクト孔220,2
20bが形成されている。ここで、Y13=0.2μmで
ある。溝型コンタクト孔220,220a,220bの
口径はそれぞれ0.4μm□である。これらの溝型コン
タクト孔220,220a,220bはそれぞれ素子形
成領域と溝型素子分離領域203との境界線をまたぐ位
置に形成される。これらの溝型コンタクト孔220,2
20a,220bの底面はそれぞれ2つの部分からな
る。溝型コンタクト孔220,220a,220bの一
方の底面は溝型素子分離領域203中に設けられ、この
底面では溝型素子分離領域203の埋め込み絶縁膜が露
出し、この底面からシリコン基板201の上面(N+ 型
の拡散層208の上面)までの高さ(この底面のシリコ
ン基板201の上面からの深さ)はh12であり、h12>
0.2μm(=N- 型の拡散層206の接合の深さ)で
ある。溝型コンタクト孔220,220a,220bの
他方の底面は拡散層208の上面からなる。
コンタクト孔220,220aが形成され、ゲート電極
215bからY13の位置に溝型コンタクト孔220,2
20bが形成されている。ここで、Y13=0.2μmで
ある。溝型コンタクト孔220,220a,220bの
口径はそれぞれ0.4μm□である。これらの溝型コン
タクト孔220,220a,220bはそれぞれ素子形
成領域と溝型素子分離領域203との境界線をまたぐ位
置に形成される。これらの溝型コンタクト孔220,2
20a,220bの底面はそれぞれ2つの部分からな
る。溝型コンタクト孔220,220a,220bの一
方の底面は溝型素子分離領域203中に設けられ、この
底面では溝型素子分離領域203の埋め込み絶縁膜が露
出し、この底面からシリコン基板201の上面(N+ 型
の拡散層208の上面)までの高さ(この底面のシリコ
ン基板201の上面からの深さ)はh12であり、h12>
0.2μm(=N- 型の拡散層206の接合の深さ)で
ある。溝型コンタクト孔220,220a,220bの
他方の底面は拡散層208の上面からなる。
【0029】2つのNチャネルMOSトランジスタのそ
れぞれの溝型コンタクト孔220aと溝型コンタクト孔
220bとが近接する部分では、溝型素子分離領域20
3の幅はW1 (=0.65μm)である。このとき、溝
型コンタクト孔220aと溝型コンタクト孔220bと
の間隔は0.25μmである。一方、溝型コンタクト孔
の無い部分および溝型コンタクト孔220の有る部分で
は、溝型素子分離領域203の幅は最小幅W2 (=0.
35μm)である。この場合には、溝型コンタクト孔2
20とこれが隣接するトランジスタのN+ 型の拡散層2
08との間隔(この間は溝型素子分離領域203により
構成されている)は0.15μmである。
れぞれの溝型コンタクト孔220aと溝型コンタクト孔
220bとが近接する部分では、溝型素子分離領域20
3の幅はW1 (=0.65μm)である。このとき、溝
型コンタクト孔220aと溝型コンタクト孔220bと
の間隔は0.25μmである。一方、溝型コンタクト孔
の無い部分および溝型コンタクト孔220の有る部分で
は、溝型素子分離領域203の幅は最小幅W2 (=0.
35μm)である。この場合には、溝型コンタクト孔2
20とこれが隣接するトランジスタのN+ 型の拡散層2
08との間隔(この間は溝型素子分離領域203により
構成されている)は0.15μmである。
【0030】溝型コンタクト孔220,220a,22
0bの底面と側面とに露出したシリコン基板201並び
に拡散層206並びに拡散層208の表面にはX(=
0.15μm)程度の接合の深さを有する第2の拡散層
であるN+ 型の拡散層221aが形成されている。この
拡散層221aは拡散層206,208と接続される。
電源電圧が印加される第2の拡散層221aの空乏層は
0.25μm程度伸びる。溝型素子分離領域203の幅
を上述のように設定することにより、この空乏層が溝型
素子分離領域203の底面の下に伸びても問題は無い。
しかしながら、拡散層221aが溝型素子分離領域20
3の底面の下に形成されることは避ける必要がある。こ
のため、H2 >h12+Xとすることが必要である。
0bの底面と側面とに露出したシリコン基板201並び
に拡散層206並びに拡散層208の表面にはX(=
0.15μm)程度の接合の深さを有する第2の拡散層
であるN+ 型の拡散層221aが形成されている。この
拡散層221aは拡散層206,208と接続される。
電源電圧が印加される第2の拡散層221aの空乏層は
0.25μm程度伸びる。溝型素子分離領域203の幅
を上述のように設定することにより、この空乏層が溝型
素子分離領域203の底面の下に伸びても問題は無い。
しかしながら、拡散層221aが溝型素子分離領域20
3の底面の下に形成されることは避ける必要がある。こ
のため、H2 >h12+Xとすることが必要である。
【0031】溝型コンタクト孔220,220a,22
0bには、導電体膜213が埋め込まれている。導電体
膜213はN+ 型の多結晶シリコン膜,もしくはタング
ステン等の高融点金属膜からなる。さらに溝型コンタク
ト孔220,220a,220bには、導電体膜213
を介してアルミニウム系合金膜からなる金属配線214
が接続されている。従来の溝型コンタクト孔における導
電体膜と第2の拡散層との接触面積と同じ程度にするた
めには、h12=1.2μm,H2 =1.5μm程度に設
定すればよい。
0bには、導電体膜213が埋め込まれている。導電体
膜213はN+ 型の多結晶シリコン膜,もしくはタング
ステン等の高融点金属膜からなる。さらに溝型コンタク
ト孔220,220a,220bには、導電体膜213
を介してアルミニウム系合金膜からなる金属配線214
が接続されている。従来の溝型コンタクト孔における導
電体膜と第2の拡散層との接触面積と同じ程度にするた
めには、h12=1.2μm,H2 =1.5μm程度に設
定すればよい。
【0032】本実施例も上記第1の実施例と同様に、溝
型コンタクト孔と溝型素子分離領域との間に間隔を設け
る必要は無い。ここでは、ゲート電極215aの中心線
とゲート電極215aの中心線との間隔(D13,および
D23)は、1.7μm,および1.4μmとなり、従来
(溝型素子分離領域を有するもの)に比べて、面積が6
5%程度に縮小する。すたわち、第1の実施例より第1
の拡散層の面積が縮小し、より高集積化,高速度化に寄
与することになる。
型コンタクト孔と溝型素子分離領域との間に間隔を設け
る必要は無い。ここでは、ゲート電極215aの中心線
とゲート電極215aの中心線との間隔(D13,および
D23)は、1.7μm,および1.4μmとなり、従来
(溝型素子分離領域を有するもの)に比べて、面積が6
5%程度に縮小する。すたわち、第1の実施例より第1
の拡散層の面積が縮小し、より高集積化,高速度化に寄
与することになる。
【0033】図6(A)のB−B線の部分での工程順の
略断面図である図7を合せて参照すると、本実施例の半
導体装置は、まず、不純物濃度が2〜3×1017cm-3
のP型のシリコン基板201の表面に、0.3μm程度
の膜厚のLOCOS型のフィールド酸化膜202を形成
する。次に、素子形成領域の周辺のシリコン基板201
を異方性エッチングして、高さがH2 ,最大幅がW1 ,
最小幅がW2 の溝を形成し、この溝に絶縁膜を埋め込
み、溝型素子分離領域203を形成する。続いて、素子
形成領域のシリコン基板201の表面に、7〜10nm
程度の膜厚のゲート酸化膜204を形成する。次に、
0.3μm程度の膜厚,L=0.25μmのゲート電極
215a,215bを形成する。ゲート電極215a,
215bに自己整合的に、0.2μm程度の接合の深さ
のN- 型の拡散層206を形成する。次に、ゲート電極
215a,215bの側面に、シリコン酸化膜からなる
0.1μm程度の幅のスペーサ207を形成する。この
スペーサ207に自己整合的に、0.1μm程度の接合
の深さのN+ 型の拡散層208aを形成する。次に、全
面に、0.5μm程度の膜厚の層間絶縁膜209aを形
成する。次に、フォトレジスト膜(図示せず)をマスク
にしたCF4 +O2 ,もしくはCHF3 による異方性エ
ッチングにより、層間絶縁膜209,および溝型素子分
離領域203の埋め込み絶縁膜(このとき、シリコン基
板201のエッチングは微少である)を順次エッチング
除去し、前述の構造の口径が0.4μm□の溝型コンタ
クト孔220,220a,220bを形成する〔図6
(A),(B),図7(A)〕。
略断面図である図7を合せて参照すると、本実施例の半
導体装置は、まず、不純物濃度が2〜3×1017cm-3
のP型のシリコン基板201の表面に、0.3μm程度
の膜厚のLOCOS型のフィールド酸化膜202を形成
する。次に、素子形成領域の周辺のシリコン基板201
を異方性エッチングして、高さがH2 ,最大幅がW1 ,
最小幅がW2 の溝を形成し、この溝に絶縁膜を埋め込
み、溝型素子分離領域203を形成する。続いて、素子
形成領域のシリコン基板201の表面に、7〜10nm
程度の膜厚のゲート酸化膜204を形成する。次に、
0.3μm程度の膜厚,L=0.25μmのゲート電極
215a,215bを形成する。ゲート電極215a,
215bに自己整合的に、0.2μm程度の接合の深さ
のN- 型の拡散層206を形成する。次に、ゲート電極
215a,215bの側面に、シリコン酸化膜からなる
0.1μm程度の幅のスペーサ207を形成する。この
スペーサ207に自己整合的に、0.1μm程度の接合
の深さのN+ 型の拡散層208aを形成する。次に、全
面に、0.5μm程度の膜厚の層間絶縁膜209aを形
成する。次に、フォトレジスト膜(図示せず)をマスク
にしたCF4 +O2 ,もしくはCHF3 による異方性エ
ッチングにより、層間絶縁膜209,および溝型素子分
離領域203の埋め込み絶縁膜(このとき、シリコン基
板201のエッチングは微少である)を順次エッチング
除去し、前述の構造の口径が0.4μm□の溝型コンタ
クト孔220,220a,220bを形成する〔図6
(A),(B),図7(A)〕。
【0034】次に、砒素,あるいは燐の傾斜回転イオン
注入法により、溝型コンタクト孔220,220a,2
20bにより露出したシリコン基板201(第1の拡散
層である拡散層206,208の一部を含む)の表面に
第2の拡散層であるN+ 型の拡散層221aを形成す
る。次に、全面にN+ 型の多結晶シリコン膜,もしくは
タングステン膜からなる導電体膜を堆積し、これをエッ
チバックすることにより溝型コンタクト孔220,22
0a,220bの内部にのみ導電体膜213を埋め込
む。続いて、アルミニウム系の合金膜からなる金属配線
214を形成し、本実施例による半導体装置を得る〔図
6(A),(B),図7(B)〕。
注入法により、溝型コンタクト孔220,220a,2
20bにより露出したシリコン基板201(第1の拡散
層である拡散層206,208の一部を含む)の表面に
第2の拡散層であるN+ 型の拡散層221aを形成す
る。次に、全面にN+ 型の多結晶シリコン膜,もしくは
タングステン膜からなる導電体膜を堆積し、これをエッ
チバックすることにより溝型コンタクト孔220,22
0a,220bの内部にのみ導電体膜213を埋め込
む。続いて、アルミニウム系の合金膜からなる金属配線
214を形成し、本実施例による半導体装置を得る〔図
6(A),(B),図7(B)〕。
【0035】工程順の略断面図である図8を合せて参照
すると、本発明の第4の実施例による半導体装置は、以
下のように製造される。
すると、本発明の第4の実施例による半導体装置は、以
下のように製造される。
【0036】まず、溝型コンタクト孔220,220
a,220bの形成までは上記第3の実施例による半導
体装置と同様に製造する〔図6(A),図8(A)〕。
次に、全面に第1の導電体膜212を堆積する。導電体
膜212の膜厚は5〜10nmであり、これはノンドー
プ多結晶シリコン膜,もしくは高融点金属膜からなる
〔図8(A)〕。次に、砒素,もしくは燐のイオン注入
を行ない、N+ 型の不純物を含む導電体膜222を形成
する。続いて、非酸化性雰囲気での熱処理を施し、第2
の拡散層であるN+ 型の拡散層221bを形成する。拡
散層221bの接合の深さは、第3の実施例と同程度
(X=0.15μm)である。次に、全面にN+ 型の多
結晶シリコン膜,もしくはタングステン膜からなる第2
の導電体膜213aを堆積し、導電体膜213a,22
2のエッチバックを行ない、溝型コンタクト孔220,
220a,220bの内部にのみ導電体膜222および
導電体膜213aを埋め込む。続いて、アルミニウム系
の合金膜からなる金属配線214を形成し、本実施例に
よる半導体装置を得る〔図8(B)〕。
a,220bの形成までは上記第3の実施例による半導
体装置と同様に製造する〔図6(A),図8(A)〕。
次に、全面に第1の導電体膜212を堆積する。導電体
膜212の膜厚は5〜10nmであり、これはノンドー
プ多結晶シリコン膜,もしくは高融点金属膜からなる
〔図8(A)〕。次に、砒素,もしくは燐のイオン注入
を行ない、N+ 型の不純物を含む導電体膜222を形成
する。続いて、非酸化性雰囲気での熱処理を施し、第2
の拡散層であるN+ 型の拡散層221bを形成する。拡
散層221bの接合の深さは、第3の実施例と同程度
(X=0.15μm)である。次に、全面にN+ 型の多
結晶シリコン膜,もしくはタングステン膜からなる第2
の導電体膜213aを堆積し、導電体膜213a,22
2のエッチバックを行ない、溝型コンタクト孔220,
220a,220bの内部にのみ導電体膜222および
導電体膜213aを埋め込む。続いて、アルミニウム系
の合金膜からなる金属配線214を形成し、本実施例に
よる半導体装置を得る〔図8(B)〕。
【0037】本実施例は上記第3の実施と同様の効果を
有し、さらに、第2の実施例と同様に、第2の拡散層が
第3の実施例より精度よく形成される。
有し、さらに、第2の実施例と同様に、第2の拡散層が
第3の実施例より精度よく形成される。
【0038】なお、第1,第2,第3,および第4の実
施例は、NチャネルMOSトランジスタを例にして説明
したが、PチャネルMOSトランジスタ,CMOSトラ
ンジスタ,Bi−CMOSトランジスタに対しても適用
できる。さらに、抵抗素子として用いれ拡散層,あるい
は配線に設いられる拡散層にも適用可能である。
施例は、NチャネルMOSトランジスタを例にして説明
したが、PチャネルMOSトランジスタ,CMOSトラ
ンジスタ,Bi−CMOSトランジスタに対しても適用
できる。さらに、抵抗素子として用いれ拡散層,あるい
は配線に設いられる拡散層にも適用可能である。
【0039】
【発明の効果】以上説明したように本発明の半導体装置
は、溝型コンタクト孔と溝型素子分離領域との間に間隔
を設けることが不用になり、第1の拡散層と溝型素子分
離領域との境界線をまたがってこの溝型コンタクト孔が
設けられている。このため、第2の拡散層の設定による
必要以上の接合容量の増大を招くことなく、第1の拡散
層の面積は縮小され、コンタクト抵抗は低減される。こ
れにより、半導体装置の高集積化,高速化が容易にな
る。
は、溝型コンタクト孔と溝型素子分離領域との間に間隔
を設けることが不用になり、第1の拡散層と溝型素子分
離領域との境界線をまたがってこの溝型コンタクト孔が
設けられている。このため、第2の拡散層の設定による
必要以上の接合容量の増大を招くことなく、第1の拡散
層の面積は縮小され、コンタクト抵抗は低減される。こ
れにより、半導体装置の高集積化,高速化が容易にな
る。
【図1】本発明の第1の実施例を説明するための略平面
図,および略断面図である。
図,および略断面図である。
【図2】上記第1の実施例を製造方法に沿って説明する
ためを工程順の略断面図であり、図1(A)のB−B線
での工程順の略断面図である。
ためを工程順の略断面図であり、図1(A)のB−B線
での工程順の略断面図である。
【図3】上記第1の実施例を製造方法に沿って説明する
ためを工程順の略断面図であり、図1(A)のB−B線
での工程順の略断面図である。
ためを工程順の略断面図であり、図1(A)のB−B線
での工程順の略断面図である。
【図4】本発明の第2の実施例を説明するための略平面
図である。
図である。
【図5】本発明の第2の実施例を説明するための略平面
図である。
図である。
【図6】本発明の第3の実施例を説明するための略平面
図,および略断面図である。
図,および略断面図である。
【図7】上記第3の実施例を製造方法に沿って説明する
ためを工程順の略断面図であり、図6(A)のB−B線
での工程順の略断面図である。
ためを工程順の略断面図であり、図6(A)のB−B線
での工程順の略断面図である。
【図8】本発明の第4の実施例を説明するための略断面
図である。
図である。
【図9】従来の溝型コンタクト孔を製造方法に沿って説
明するための工程順の略断面図である。
明するための工程順の略断面図である。
【図10】従来の半導体装置の問題点を説明するための
略平面図,および略断面図である。
略平面図,および略断面図である。
101,101a,201 P型シリコン基板 102,202 フィールド酸化膜 104,104a,204 ゲート酸化膜 105,105a,105b,205a,205b,2
15a,215bゲート電極 106,206 N- 型の拡散層(第1の拡散層) 107,207 スペーサ 108,108a,208 N+ 型の拡散層(第1の
拡散層) 109,109a,209 層間絶縁膜 110,110a,210,210a,210b,22
0,220a,220b コンタクト孔 111,111a,211a,211b,221a,2
21b N+ 型の拡散層(第2の拡散層) 113,212,213,222 導電体膜 114,114a,214 金属配線 203 溝型素子分離領域
15a,215bゲート電極 106,206 N- 型の拡散層(第1の拡散層) 107,207 スペーサ 108,108a,208 N+ 型の拡散層(第1の
拡散層) 109,109a,209 層間絶縁膜 110,110a,210,210a,210b,22
0,220a,220b コンタクト孔 111,111a,211a,211b,221a,2
21b N+ 型の拡散層(第2の拡散層) 113,212,213,222 導電体膜 114,114a,214 金属配線 203 溝型素子分離領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 29/78 H01L 21/768 H01L 29/41 H01L 29/43
Claims (4)
- 【請求項1】一導電型の半導体基板の表面に形成された
溝に絶縁膜が埋め込まれて形成された溝型素子分離領域
と、前記溝型素子分離領域に囲まれて前記半導体基板の
表面に形成された逆導電型の第1の拡散層と、前記溝型
素子分離領域を切り欠いて形成された溝型コンタクト孔
と、前記溝型コンタクト孔を導電体で埋め込んで形成さ
れたコンタクトとを備える半導体装置であって、前記コ
ンタクトは前記第1の拡散層と接触して設けられ、前記
溝型コンタクト孔は前記溝型素子分離領域を切り欠いて
第1の深さに形成された第1の部位と、前記第1の部位
に対向した前記半導体基板を切り欠いて前記第1の深さ
よりも浅い第2の深さに形成された第2の部位とから構
成されることを特徴とする半導体装置。 - 【請求項2】前記溝型コンタクト孔は前記溝型素子分離
領域を切り欠いて第1の深さに形成された第1の部位
と、前記第1の部位に対向した前記半導体基板を切り欠
いて前記第1の深さよりも浅い第2の深さに形成された
第2の部位とから構成されることを特徴とする請求項1
記載の半導体装置。 - 【請求項3】一導電型の半導体基板の表面に形成された
溝に絶縁膜が埋め込まれて形成された溝型素子分離領域
と、前記溝型素子分離領域に囲まれて前記半導体基板の
表面に形成された逆導電型の第1の拡散層と、前記溝型
素子分離領域を切り欠いて形成された溝型コンタクト孔
と、前記溝型コンタクト孔を導電体で埋め込んで形成さ
れたコンタクトとを備える半導体装置であって、前記コ
ンタクトは前記第1の拡散層と接触して設けられている
と共に前記コンタクト孔の側面および底面を覆うように
設けられた逆導電型の不純物を含む第1の導電体と、前
記第1の導電体の上に形成された第2の導電体膜によっ
て構成されていることを特徴とする半導体装置。 - 【請求項4】前記溝型コンタクト孔は前記溝型素子分離
領域を切り欠いて第1の深さに形成された第1の部位
と、前記第1の部位に対向した前記半導体基板を切り欠
いて前 記第1の深さよりも浅い第2の深さに形成された
第2の部位とから構成されることを特徴とする請求項3
記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4026305A JP2979818B2 (ja) | 1991-02-13 | 1992-02-13 | 半導体装置 |
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1961191 | 1991-02-13 | ||
JP3-19611 | 1991-04-04 | ||
JP3-71349 | 1991-04-04 | ||
JP7134991 | 1991-04-04 | ||
JP4026305A JP2979818B2 (ja) | 1991-02-13 | 1992-02-13 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0653501A JPH0653501A (ja) | 1994-02-25 |
JP2979818B2 true JP2979818B2 (ja) | 1999-11-15 |
Family
ID=27282698
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4026305A Expired - Lifetime JP2979818B2 (ja) | 1991-02-13 | 1992-02-13 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2979818B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006196926A (ja) * | 1994-09-14 | 2006-07-27 | Toshiba Corp | 半導体装置 |
KR102291538B1 (ko) * | 2017-11-10 | 2021-08-18 | 삼성전자주식회사 | 반도체 장치 |
US10847446B2 (en) | 2018-10-24 | 2020-11-24 | Micron Technology, Inc. | Construction of integrated circuitry and a method of forming an elevationally-elongated conductive via to a diffusion region in semiconductive material |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62150768A (ja) * | 1985-12-24 | 1987-07-04 | Rohm Co Ltd | 電極の接続構造 |
JPS62155566A (ja) * | 1985-12-27 | 1987-07-10 | Nec Corp | 絶縁ゲ−ト電界効果型半導体装置及びその製造方法 |
JPS6312171A (ja) * | 1986-03-04 | 1988-01-19 | Seiko Epson Corp | 半導体装置 |
JPH0770699B2 (ja) * | 1989-02-13 | 1995-07-31 | セイコーエプソン株式会社 | 半導体装置 |
JPH03145735A (ja) * | 1989-10-31 | 1991-06-20 | Ricoh Co Ltd | 半導体集積回路装置とその製造方法 |
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1992
- 1992-02-13 JP JP4026305A patent/JP2979818B2/ja not_active Expired - Lifetime
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