JP3335060B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲート型電界
効果トランジスタを有する半導体装置及びその製造方法
に関するものである。
効果トランジスタを有する半導体装置及びその製造方法
に関するものである。
【０００２】
【従来の技術】図９（ａ）は従来の絶縁ゲート型電界効
果トランジスタ（以下、「ＭＯＳＦＥＴ」という。）の
平面図であり、図９（ｂ）は図９（ａ）におけるＸ−Ｘ
断面である。図９（ａ）及び（ｂ）に示すように、ＭＯ
ＳＦＥＴは、半導体基板２１表面に形成されたウエル２
３内に、ウエル２３とは導電型の異なる拡散層２５（不
純物を拡散することによって形成される。）からなるソ
ース領域及びドレイン領域と、半導体基板２１の表面部
でソース領域とドレイン領域との間のゲート電極２７下
部のチャネル領域とを備えている。
果トランジスタ（以下、「ＭＯＳＦＥＴ」という。）の
平面図であり、図９（ｂ）は図９（ａ）におけるＸ−Ｘ
断面である。図９（ａ）及び（ｂ）に示すように、ＭＯ
ＳＦＥＴは、半導体基板２１表面に形成されたウエル２
３内に、ウエル２３とは導電型の異なる拡散層２５（不
純物を拡散することによって形成される。）からなるソ
ース領域及びドレイン領域と、半導体基板２１の表面部
でソース領域とドレイン領域との間のゲート電極２７下
部のチャネル領域とを備えている。
【０００３】また、この拡散層２５は、拡散層２５より
も導電性が良く、抵抗及び半導体基板との容量の少ない
配線層３０と電気的に接続されている。更に、半導体基
板２１上にゲート絶縁膜２６を介して配置されるゲート
電極２７は抵抗低減のため、多結晶シリコンと高融点金
属、又は高融点金属の化合物との積層膜によって形成さ
れている場合もある。
も導電性が良く、抵抗及び半導体基板との容量の少ない
配線層３０と電気的に接続されている。更に、半導体基
板２１上にゲート絶縁膜２６を介して配置されるゲート
電極２７は抵抗低減のため、多結晶シリコンと高融点金
属、又は高融点金属の化合物との積層膜によって形成さ
れている場合もある。
【０００４】このＭＯＳＦＥＴは従来、次のように形成
されている。即ち、まずロコス酸化膜が所望の位置に形
成された半導体基板２１上にゲート絶縁膜２６を形成す
る。この後、ゲート電極２７の材料を堆積させ、パター
ニングし、ゲート電極２７を形成する。次いで、ゲート
電極２７をマスクとして自己整合的に半導体基板の表面
にイオン注入し、ソース領域及びドレイン領域となる拡
散層２５を形成する。
されている。即ち、まずロコス酸化膜が所望の位置に形
成された半導体基板２１上にゲート絶縁膜２６を形成す
る。この後、ゲート電極２７の材料を堆積させ、パター
ニングし、ゲート電極２７を形成する。次いで、ゲート
電極２７をマスクとして自己整合的に半導体基板の表面
にイオン注入し、ソース領域及びドレイン領域となる拡
散層２５を形成する。
【０００５】更に、図９（ａ）に示すように、ゲート電
極２７は、配線層としても使用される。そのため、他の
ＭＯＳＦＥＴにもまたがり、チャネル領域上以外の領域
で、他の配線層３０と層間絶縁膜２９に形成されたコン
タクトホール３２を介して電気的に接続するように形成
されている。次に、半導体基板２１全面を、オーバーコ
ート膜で覆うことによりＭＯＳＦＥＴが完成する。
極２７は、配線層としても使用される。そのため、他の
ＭＯＳＦＥＴにもまたがり、チャネル領域上以外の領域
で、他の配線層３０と層間絶縁膜２９に形成されたコン
タクトホール３２を介して電気的に接続するように形成
されている。次に、半導体基板２１全面を、オーバーコ
ート膜で覆うことによりＭＯＳＦＥＴが完成する。
【０００６】尚、図９（ａ）及び（ｂ）において、２８
はロコス酸化膜（素子分離領域）、２９は層間絶縁膜、
３１はオーバーコート膜を示す。
はロコス酸化膜（素子分離領域）、２９は層間絶縁膜、
３１はオーバーコート膜を示す。
【０００７】また、図１０（ａ）及び（ｂ）に示すよう
に、２つのＭＯＳＦＥＴ間の素子分離には、一般にロコ
ス酸化膜が用いられている。尚、図１０（ａ）は従来の
２つのＭＯＳＦＥＴを接続した場合のレイアウト図であ
り、図１０（ｂ）は図１０（ａ）におけるＸ−Ｘ断面図
であり、図１０（ｃ）は図１０（ａ）におけるＹ−Ｙ断
面図である。
に、２つのＭＯＳＦＥＴ間の素子分離には、一般にロコ
ス酸化膜が用いられている。尚、図１０（ａ）は従来の
２つのＭＯＳＦＥＴを接続した場合のレイアウト図であ
り、図１０（ｂ）は図１０（ａ）におけるＸ−Ｘ断面図
であり、図１０（ｃ）は図１０（ａ）におけるＹ−Ｙ断
面図である。
【０００８】
【発明が解決しようとする課題】従来のＭＯＳＦＥＴで
は、図９（ａ）及び図１０（ａ）に示すように、ゲート
電極２７がチャネル領域以外の素子分離領域上にも形成
され、ＭＯＳＦＥＴ間のゲートを接続する配線層として
使用されている。
は、図９（ａ）及び図１０（ａ）に示すように、ゲート
電極２７がチャネル領域以外の素子分離領域上にも形成
され、ＭＯＳＦＥＴ間のゲートを接続する配線層として
使用されている。
【０００９】一般に素子分離は、周知の技術であるロコ
ス法による選択酸化によって形成されるが、その際、バ
ーズビークが発生し、微細化の妨げとなっている。更
に、図１０（ｃ）に示すように、このロコス酸化膜２８
によって生じた段差は、ロコス酸化膜２８上に形成され
たゲート電極２７からなる配線層の断線・ショートの原
因にもなる。
ス法による選択酸化によって形成されるが、その際、バ
ーズビークが発生し、微細化の妨げとなっている。更
に、図１０（ｃ）に示すように、このロコス酸化膜２８
によって生じた段差は、ロコス酸化膜２８上に形成され
たゲート電極２７からなる配線層の断線・ショートの原
因にもなる。
【００１０】また、ロコス法による素子分離の問題点を
解決するために、素子分離をイオン注入により形成され
るイオン注入領域で行う方法もある。この場合、図１０
（ｃ）のロコス酸化膜２８が存在しない代わりにゲート
絶縁膜２６と同時に形成された膜が半導体基板上に存在
し、その下には素子分離用のイオン注入領域が形成され
た構造となる。しかし、このことはイオン注入領域上に
も、ゲート絶縁膜を介してゲート電極を形成することと
同じことを意味している。従って、半導体基板とのゲー
ト容量が無視できなくなる。更に半導体装置の微細化が
進み、ゲート絶縁膜の膜厚が薄くなると、ゲート容量の
増大が顕著となる。また、イオン注入領域上に存在する
ゲート電極からなる配線層に印加される電圧の影響によ
って素子間の素子分離耐圧が低下することが考えられ、
素子分離耐圧を上げるためにはイオン注入領域への注入
量を増加しなければならない。そうすると、接合耐圧が
低下し、寄生容量が更に増加する。
解決するために、素子分離をイオン注入により形成され
るイオン注入領域で行う方法もある。この場合、図１０
（ｃ）のロコス酸化膜２８が存在しない代わりにゲート
絶縁膜２６と同時に形成された膜が半導体基板上に存在
し、その下には素子分離用のイオン注入領域が形成され
た構造となる。しかし、このことはイオン注入領域上に
も、ゲート絶縁膜を介してゲート電極を形成することと
同じことを意味している。従って、半導体基板とのゲー
ト容量が無視できなくなる。更に半導体装置の微細化が
進み、ゲート絶縁膜の膜厚が薄くなると、ゲート容量の
増大が顕著となる。また、イオン注入領域上に存在する
ゲート電極からなる配線層に印加される電圧の影響によ
って素子間の素子分離耐圧が低下することが考えられ、
素子分離耐圧を上げるためにはイオン注入領域への注入
量を増加しなければならない。そうすると、接合耐圧が
低下し、寄生容量が更に増加する。
【００１１】さらに、相補型ＭＯＳＦＥＴの場合、ロコ
ス酸化膜２８が存在するときには図１１（ａ）及び
（ｂ）に示すようにＰ型ウエル４１内のＮチャネルＭＯ
ＳＦＥＴ４３とＮ型ウエル４０内のＰチャネルＭＯＳＦ
ＥＴ４２とにまたがってゲート電極２７を形成すること
が可能である。しかし、図１１（ｂ）に示されるロコス
酸化膜２８の代わりに素子分離用のイオン注入領域を形
成することで素子分離を行った場合（図１２（ａ）参
照）、ゲート電極２７と半導体基板との間には薄いゲー
ト絶縁膜２６しか存在しない。そのため、ゲート電極２
７がＰチャネルＭＯＳＦＥＴ４２からＮ型ウエル４０と
Ｐ型ウエル４１との境界を越えてＮチャネルＭＯＳＦＥ
Ｔ４３にまで存在することとなる。この場合のチャネル
反転電圧とウエル表面の不純物濃度との関係を図１２
（ｂ）に示す。この図１２（ｂ）は、ゲート電極に印加
される電圧によっては、ウエルの表面の電流の向きが反
転し、リーク電流の経路ができることを意味している。
従って、半導体装置の信頼性に問題が生じている。
ス酸化膜２８が存在するときには図１１（ａ）及び
（ｂ）に示すようにＰ型ウエル４１内のＮチャネルＭＯ
ＳＦＥＴ４３とＮ型ウエル４０内のＰチャネルＭＯＳＦ
ＥＴ４２とにまたがってゲート電極２７を形成すること
が可能である。しかし、図１１（ｂ）に示されるロコス
酸化膜２８の代わりに素子分離用のイオン注入領域を形
成することで素子分離を行った場合（図１２（ａ）参
照）、ゲート電極２７と半導体基板との間には薄いゲー
ト絶縁膜２６しか存在しない。そのため、ゲート電極２
７がＰチャネルＭＯＳＦＥＴ４２からＮ型ウエル４０と
Ｐ型ウエル４１との境界を越えてＮチャネルＭＯＳＦＥ
Ｔ４３にまで存在することとなる。この場合のチャネル
反転電圧とウエル表面の不純物濃度との関係を図１２
（ｂ）に示す。この図１２（ｂ）は、ゲート電極に印加
される電圧によっては、ウエルの表面の電流の向きが反
転し、リーク電流の経路ができることを意味している。
従って、半導体装置の信頼性に問題が生じている。
【００１２】また、図２（ｂ）に示す従来のＭＯＳＦＥ
Ｔでは、ゲート電極２７を左右に並べて形成する場合、
その構造上、ソース領域及びドレイン領域をまたいで、
配線層を形成することは不可能である。そのため、拡散
領域外でゲート電極２７と配線層３０とのコンタクトを
とる必要がある。従って、レイアウト上の制約があり、
レイアウトの自由度は少なかった。更に、近年の半導体
装置の微細化に伴い、例えば、ゲート長が０．５μｍ以
下で従来のゲートセルフアライン法を用いたＭＯＳＦＥ
Ｔの製造方法では、０．５μｍ以下の幅のゲート電極上
にアライメントマージンを確保しつつ、コンタクトホー
ルを形成することは困難である。
Ｔでは、ゲート電極２７を左右に並べて形成する場合、
その構造上、ソース領域及びドレイン領域をまたいで、
配線層を形成することは不可能である。そのため、拡散
領域外でゲート電極２７と配線層３０とのコンタクトを
とる必要がある。従って、レイアウト上の制約があり、
レイアウトの自由度は少なかった。更に、近年の半導体
装置の微細化に伴い、例えば、ゲート長が０．５μｍ以
下で従来のゲートセルフアライン法を用いたＭＯＳＦＥ
Ｔの製造方法では、０．５μｍ以下の幅のゲート電極上
にアライメントマージンを確保しつつ、コンタクトホー
ルを形成することは困難である。
【００１３】
【課題を解決するための手段】本発明の発明者等は、上
記課題を鑑み、ゲート容量の低減と、半導体装置の微細
化がより進んだ場合でもゲート電極上のコンタクトホー
ル形成が可能であり、従来よりもレイアウトの自由度が
高く、集積度を向上しうる半導体装置及びその製造方法
を見いだし本発明に至った。
記課題を鑑み、ゲート容量の低減と、半導体装置の微細
化がより進んだ場合でもゲート電極上のコンタクトホー
ル形成が可能であり、従来よりもレイアウトの自由度が
高く、集積度を向上しうる半導体装置及びその製造方法
を見いだし本発明に至った。
【００１４】かくして本発明によれば、半導体基板の表
面にソース領域及びドレイン領域となる拡散層が形成さ
れ、半導体基板上にゲート絶縁膜を介してゲート電極が
形成され、ゲート電極上に層間絶縁膜と配線層がこの順
で形成され、前記ゲート電極がソース領域及びドレイン
領域の少なくとも一部及びその間に位置するチャネル領
域上に形成され、かつ、上記ゲート電極と配線層がゲー
ト電極上の層間絶縁膜に形成されたコンタクトホールを
介して電気的に接続されてなり、チャネル幅方向のソー
ス領域及びドレイン領域の長さが、チャネル幅方向のゲ
ート電極の長さより長いことを特徴とする半導体装置が
提供される。
面にソース領域及びドレイン領域となる拡散層が形成さ
れ、半導体基板上にゲート絶縁膜を介してゲート電極が
形成され、ゲート電極上に層間絶縁膜と配線層がこの順
で形成され、前記ゲート電極がソース領域及びドレイン
領域の少なくとも一部及びその間に位置するチャネル領
域上に形成され、かつ、上記ゲート電極と配線層がゲー
ト電極上の層間絶縁膜に形成されたコンタクトホールを
介して電気的に接続されてなり、チャネル幅方向のソー
ス領域及びドレイン領域の長さが、チャネル幅方向のゲ
ート電極の長さより長いことを特徴とする半導体装置が
提供される。
【００１５】更に本発明によれば、半導体基板上に不純
物注入を行い、ソース領域及びドレイン領域となる拡散
層を半導体基板の表面に形成する工程、半導体基板の全
面にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電
極材料を堆積させ、ソース領域及びドレイン領域の少な
くとも一部及びその間に位置するチャネル領域上に存在
するようにパターニングすることにより、チャネル幅方
向のソース領域及びドレイン領域の長さより、小さいチ
ャネル幅方向の長さを有するゲート電極を形成する工
程、半導体基板全面に層間絶縁膜を形成したのち、ゲー
ト電極上の層間絶縁膜にコンタクトホールを形成する工
程と、層間絶縁膜上に配線層を形成することによりコン
タクトホールを介してゲート電極と配線層とを電気的に
接続する工程を有することを特徴とする半導体装置の製
造方法が提供される。
物注入を行い、ソース領域及びドレイン領域となる拡散
層を半導体基板の表面に形成する工程、半導体基板の全
面にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電
極材料を堆積させ、ソース領域及びドレイン領域の少な
くとも一部及びその間に位置するチャネル領域上に存在
するようにパターニングすることにより、チャネル幅方
向のソース領域及びドレイン領域の長さより、小さいチ
ャネル幅方向の長さを有するゲート電極を形成する工
程、半導体基板全面に層間絶縁膜を形成したのち、ゲー
ト電極上の層間絶縁膜にコンタクトホールを形成する工
程と、層間絶縁膜上に配線層を形成することによりコン
タクトホールを介してゲート電極と配線層とを電気的に
接続する工程を有することを特徴とする半導体装置の製
造方法が提供される。
【００１６】
【発明の実施の形態】本発明に使用できる半導体基板と
しては、例えば、シリコン基板、ＧａＡｓ基板等の当該
分野で公知の基板が挙げられる。また、半導体基板は、
予めＰ型又はＮ型の導電型を有していてもよい。Ｐ型を
与える不純物としては、ボロン等が挙げられ、一方Ｎ型
を与える不純物としては、リン、砒素等が挙げられる。
半導体基板の表面には、ソース領域及びドレイン領域と
なる拡散層が形成される。拡散層の形成に使用される不
純物としては、Ｐ型を与える場合、ボロン等が挙げら
れ、一方Ｎ型を与える場合、リン、砒素等が挙げられ
る。また、拡散層は、例えば不純物が砒素の場合、加速
エネルギー３０ＫｅＶ、ドーズ量３×１０15〜５×１０
15／ｃｍ2 で注入することにより形成することが好まし
い。
しては、例えば、シリコン基板、ＧａＡｓ基板等の当該
分野で公知の基板が挙げられる。また、半導体基板は、
予めＰ型又はＮ型の導電型を有していてもよい。Ｐ型を
与える不純物としては、ボロン等が挙げられ、一方Ｎ型
を与える不純物としては、リン、砒素等が挙げられる。
半導体基板の表面には、ソース領域及びドレイン領域と
なる拡散層が形成される。拡散層の形成に使用される不
純物としては、Ｐ型を与える場合、ボロン等が挙げら
れ、一方Ｎ型を与える場合、リン、砒素等が挙げられ
る。また、拡散層は、例えば不純物が砒素の場合、加速
エネルギー３０ＫｅＶ、ドーズ量３×１０15〜５×１０
15／ｃｍ2 で注入することにより形成することが好まし
い。
【００１７】次に、ゲート電極が、ソース領域及びドレ
イン領域の少なくとも一部及びその間のチャネル領域上
に、ゲート絶縁膜を介して形成される。本発明では、ゲ
ート電極が、拡散層及びチャネル領域上のみに形成され
ることを特徴の１つとしている。言い換えれば、ゲート
電極がＭＯＳＦＥＴ毎に存在し、このゲート電極下がチ
ャネル領域となる。ここで、ゲート絶縁膜としては、例
えば、シリコン酸化膜、シリコン窒化膜又はそれらの積
層膜が挙げられる。ゲート絶縁膜の厚さは、１０〜３０
ｎｍの範囲が好ましい。
イン領域の少なくとも一部及びその間のチャネル領域上
に、ゲート絶縁膜を介して形成される。本発明では、ゲ
ート電極が、拡散層及びチャネル領域上のみに形成され
ることを特徴の１つとしている。言い換えれば、ゲート
電極がＭＯＳＦＥＴ毎に存在し、このゲート電極下がチ
ャネル領域となる。ここで、ゲート絶縁膜としては、例
えば、シリコン酸化膜、シリコン窒化膜又はそれらの積
層膜が挙げられる。ゲート絶縁膜の厚さは、１０〜３０
ｎｍの範囲が好ましい。
【００１８】また、ゲート電極としては、例えば、ポリ
シリコン、Ｔｉ、Ｗ等の高融点金属とのシリサイド又は
それらの積層膜、或いはＡｌ、Ａｕ等の金属膜が挙げら
れる。ゲート電極の厚さは、１５０〜３００ｎｍの範囲
が好ましい。なお、ゲート電極がポリシリコンからなる
場合、抵抗を下げるために不純物を注入してもよい。ま
た、ゲート電極は、少なくともチャネル長より広い幅を
有せば、オフセット領域の形成を防ぐことができるので
好ましい。尚、チャネル領域には、しきい値電圧を制御
するため不純物が注入されていてもよい。ゲート電極上
には層間絶縁膜が形成され、ゲート電極は、該ゲート電
極上の層間絶縁膜に形成されたコンタクトホールを介し
て配線層と電気的に接続されている。
シリコン、Ｔｉ、Ｗ等の高融点金属とのシリサイド又は
それらの積層膜、或いはＡｌ、Ａｕ等の金属膜が挙げら
れる。ゲート電極の厚さは、１５０〜３００ｎｍの範囲
が好ましい。なお、ゲート電極がポリシリコンからなる
場合、抵抗を下げるために不純物を注入してもよい。ま
た、ゲート電極は、少なくともチャネル長より広い幅を
有せば、オフセット領域の形成を防ぐことができるので
好ましい。尚、チャネル領域には、しきい値電圧を制御
するため不純物が注入されていてもよい。ゲート電極上
には層間絶縁膜が形成され、ゲート電極は、該ゲート電
極上の層間絶縁膜に形成されたコンタクトホールを介し
て配線層と電気的に接続されている。
【００１９】層間絶縁膜としては、例えば、シリコン酸
化膜、シリコン窒化膜、ＰＳＧ膜、ＢＰＳＧ膜、ＳＯＧ
膜又はこれらの積層膜等が挙げられる。層間絶縁膜の厚
さは、配線層の半導体基板への影響を考え、最低１００
０Å以上あればよい。通常４０００〜６０００Åで形成
される。配線層としては、Ａｌ、Ａｌ−Ｓｉ、Ｃｕ等の
金属膜が挙げられる。配線層上には、汚染、湿気及び機
械的損傷から半導体装置を保護するために、オーバーコ
ート膜を形成しておくことが好ましい。オーバーコート
膜としては、シリコン窒化膜、ＰＳＧ膜、ＳｉＯＮ膜等
が挙げられる。
化膜、シリコン窒化膜、ＰＳＧ膜、ＢＰＳＧ膜、ＳＯＧ
膜又はこれらの積層膜等が挙げられる。層間絶縁膜の厚
さは、配線層の半導体基板への影響を考え、最低１００
０Å以上あればよい。通常４０００〜６０００Åで形成
される。配線層としては、Ａｌ、Ａｌ−Ｓｉ、Ｃｕ等の
金属膜が挙げられる。配線層上には、汚染、湿気及び機
械的損傷から半導体装置を保護するために、オーバーコ
ート膜を形成しておくことが好ましい。オーバーコート
膜としては、シリコン窒化膜、ＰＳＧ膜、ＳｉＯＮ膜等
が挙げられる。
【００２０】以上の構成を有する本発明の半導体装置に
よれば、ゲート電極の面積を、従来の半導体装置より縮
小できるので、ゲート容量を低減できる。更に、本発明
の製造方法に従えば、チャネル領域上でゲート電極と配
線層とを接続することができるので、半導体装置の面積
を小さくすることができる。また、ゲート電極に接続す
る配線層が層間絶縁膜を介しているので、拡散層上にも
形成することができ、従来よりレイアウトの自由度を高
くすることができる。これらの結果、半導体装置の集積
度を挙げることができる。上記半導体装置は、１つの半
導体基板に複数個並列及び／又は直列に並べてもよい。
半導体装置を並べる場合は、半導体装置を電気的に分離
するための領域（素子分離領域）を半導体装置間に形成
する。素子分離領域としては、所謂ＬＯＣＯＳ法により
形成されたシリコン（ロコス）酸化膜、不純物を注入す
ることにより形成される素子分離用の不純物領域等が挙
げられる。ここで、本発明では素子分離領域上にはゲー
ト電極がなく、配線層の下は層間絶縁膜が形成されてい
るので、不純物領域を用いた素子分離であっても、従来
のようなゲート容量の増加は生じない。
よれば、ゲート電極の面積を、従来の半導体装置より縮
小できるので、ゲート容量を低減できる。更に、本発明
の製造方法に従えば、チャネル領域上でゲート電極と配
線層とを接続することができるので、半導体装置の面積
を小さくすることができる。また、ゲート電極に接続す
る配線層が層間絶縁膜を介しているので、拡散層上にも
形成することができ、従来よりレイアウトの自由度を高
くすることができる。これらの結果、半導体装置の集積
度を挙げることができる。上記半導体装置は、１つの半
導体基板に複数個並列及び／又は直列に並べてもよい。
半導体装置を並べる場合は、半導体装置を電気的に分離
するための領域（素子分離領域）を半導体装置間に形成
する。素子分離領域としては、所謂ＬＯＣＯＳ法により
形成されたシリコン（ロコス）酸化膜、不純物を注入す
ることにより形成される素子分離用の不純物領域等が挙
げられる。ここで、本発明では素子分離領域上にはゲー
ト電極がなく、配線層の下は層間絶縁膜が形成されてい
るので、不純物領域を用いた素子分離であっても、従来
のようなゲート容量の増加は生じない。
【００２１】なお、上記素子分離領域として、半導体基
板の表面層に不純物を注入することにより形成される不
純物領域を用いれば、段差の少ないフラットな半導体装
置を得ることができるのでより好ましい。この不純物領
域の不純物濃度は、半導体装置間の耐圧を考慮して決定
される。本発明はゲート電極及び拡散層を有する半導体
装置であれば、どのようなものにも使用でき、例えば、
半導体基板に形成された所望の不純物濃度を有するウエ
ル内に形成されていてもよい。より具体的には、ＮＭＯ
Ｓ、ＰＭＯＳ、ＣＭＯＳ等にも使用することができる。
板の表面層に不純物を注入することにより形成される不
純物領域を用いれば、段差の少ないフラットな半導体装
置を得ることができるのでより好ましい。この不純物領
域の不純物濃度は、半導体装置間の耐圧を考慮して決定
される。本発明はゲート電極及び拡散層を有する半導体
装置であれば、どのようなものにも使用でき、例えば、
半導体基板に形成された所望の不純物濃度を有するウエ
ル内に形成されていてもよい。より具体的には、ＮＭＯ
Ｓ、ＰＭＯＳ、ＣＭＯＳ等にも使用することができる。
【００２２】次に、本発明の半導体装置の製造方法を説
明する。まず、半導体基板上に所定のパターンを有する
フォトレジスト膜からなるマスクを介して不純物を注入
しソース領域及びドレイン領域となる拡散層を形成す
る。次いで、マスクを除去した後、全面にゲート絶縁膜
及びゲート電極材料をこの順で形成する。ゲート絶縁膜
の形成方法は、スパッタ法、ＣＶＤ法、熱酸化法等が挙
げられる。一方、ゲート電極材料は、ＣＶＤ法、蒸着法
等で積層することができる。次に、ゲート電極材料をパ
ターニングし、少なくともソース領域及びドレイン領域
間のチャネル領域上にのみゲート電極を形成する。ゲー
ト電極材料のパターニングは、公知のリソグラフィ技術
及びエッチング技術により行うことができる。パターニ
ング時に、ソース領域及びドレイン領域とゲート電極と
の間にオフセット領域ができないように形成することが
好ましい。
明する。まず、半導体基板上に所定のパターンを有する
フォトレジスト膜からなるマスクを介して不純物を注入
しソース領域及びドレイン領域となる拡散層を形成す
る。次いで、マスクを除去した後、全面にゲート絶縁膜
及びゲート電極材料をこの順で形成する。ゲート絶縁膜
の形成方法は、スパッタ法、ＣＶＤ法、熱酸化法等が挙
げられる。一方、ゲート電極材料は、ＣＶＤ法、蒸着法
等で積層することができる。次に、ゲート電極材料をパ
ターニングし、少なくともソース領域及びドレイン領域
間のチャネル領域上にのみゲート電極を形成する。ゲー
ト電極材料のパターニングは、公知のリソグラフィ技術
及びエッチング技術により行うことができる。パターニ
ング時に、ソース領域及びドレイン領域とゲート電極と
の間にオフセット領域ができないように形成することが
好ましい。
【００２３】次いで、全面に層間絶縁膜を形成した後、
ゲート電極上の層間絶縁膜にコンタクトホールを形成す
る。層間絶縁膜は、ＣＶＤ法、熱酸化法等により形成す
ることができる。次に、コンタクトホールは、ゲート電
極上の所望の位置を開口させたマスクを載置し、エッチ
ング技術により形成することができる。この後、層間絶
縁膜上に配線層を形成し、コンタクトホールを介してゲ
ート電極と配線層を電気的に接続することにより本発明
の半導体装置が得られる。配線層は、蒸着法、ＣＶＤ法
等により配線層材料を積層し、公知のリソグラフィ技術
及びエッチング技術により形成することができる。
ゲート電極上の層間絶縁膜にコンタクトホールを形成す
る。層間絶縁膜は、ＣＶＤ法、熱酸化法等により形成す
ることができる。次に、コンタクトホールは、ゲート電
極上の所望の位置を開口させたマスクを載置し、エッチ
ング技術により形成することができる。この後、層間絶
縁膜上に配線層を形成し、コンタクトホールを介してゲ
ート電極と配線層を電気的に接続することにより本発明
の半導体装置が得られる。配線層は、蒸着法、ＣＶＤ法
等により配線層材料を積層し、公知のリソグラフィ技術
及びエッチング技術により形成することができる。
【００２４】なお、本発明の製造方法を利用して複数の
半導体装置を製造する場合、素子分離領域を、ゲート電
極形成後、層間絶縁膜形成前に、隣接する半導体装置間
の素子分離領域の形成領域のみを開口させたフォトレジ
スト膜からなるマスクを用い、不純物を注入することに
より形成することが好ましい。この素子分離領域によ
り、配線層の断線がなく、ゲート容量も増大しない、フ
ラットな半導体装置を製造することができる。なお、素
子分離領域の形成のための不純物は、例えばボロンを使
用する場合、加速エネルギー２０ＫｅＶ、ドーズ量１×
１０13〜５×１０ 13／ｃｍ2 の条件で注入することがで
きる。
半導体装置を製造する場合、素子分離領域を、ゲート電
極形成後、層間絶縁膜形成前に、隣接する半導体装置間
の素子分離領域の形成領域のみを開口させたフォトレジ
スト膜からなるマスクを用い、不純物を注入することに
より形成することが好ましい。この素子分離領域によ
り、配線層の断線がなく、ゲート容量も増大しない、フ
ラットな半導体装置を製造することができる。なお、素
子分離領域の形成のための不純物は、例えばボロンを使
用する場合、加速エネルギー２０ＫｅＶ、ドーズ量１×
１０13〜５×１０ 13／ｃｍ2 の条件で注入することがで
きる。
【００２５】
【実施例】以下、実施例に基づいて本発明を詳細に説明
する。
する。
【００２６】実施例１ 図１（ａ）は本発明の実施例の半導体装置の平面図であ
り、図１（ｂ）は図１（ａ）におけるＸ−Ｘ断面図であ
る。図２（ａ）は本発明を用いてＭＯＳＦＥＴを左右に
並べた場合の平面図であり、図２（ｂ）は従来のＭＯＳ
ＦＥＴが左右に並んだ場合の平面図である。図３（ａ）
は本発明の実施例の２つのＭＯＳＦＥＴのゲートを接続
した場合の平面図であり、図３（ｂ）は図３（ａ）のＸ
−Ｘ断面図であり、図３（ｃ）は図３（ａ）のＹ−Ｙ断
面図である。図４（ａ）〜（ｇ）は図３（ｂ）の半導体
装置の製造工程図である。図５（ａ）〜（ｇ）は図３
（ｃ）の半導体装置の製造工程図である。
り、図１（ｂ）は図１（ａ）におけるＸ−Ｘ断面図であ
る。図２（ａ）は本発明を用いてＭＯＳＦＥＴを左右に
並べた場合の平面図であり、図２（ｂ）は従来のＭＯＳ
ＦＥＴが左右に並んだ場合の平面図である。図３（ａ）
は本発明の実施例の２つのＭＯＳＦＥＴのゲートを接続
した場合の平面図であり、図３（ｂ）は図３（ａ）のＸ
−Ｘ断面図であり、図３（ｃ）は図３（ａ）のＹ−Ｙ断
面図である。図４（ａ）〜（ｇ）は図３（ｂ）の半導体
装置の製造工程図である。図５（ａ）〜（ｇ）は図３
（ｃ）の半導体装置の製造工程図である。
【００２７】上記図中、１は半導体基板、２はシリコン
酸化膜、３はウエル、４ａ〜４ｄはレジスト、５はソー
ス領域及びドレイン領域となる拡散層、６はゲート絶縁
膜、７はゲート電極、８は素子分離領域、９は層間絶縁
膜、１０は配線層、１１はオーバーコート膜、１２はコ
ンタクトホールを示す。
酸化膜、３はウエル、４ａ〜４ｄはレジスト、５はソー
ス領域及びドレイン領域となる拡散層、６はゲート絶縁
膜、７はゲート電極、８は素子分離領域、９は層間絶縁
膜、１０は配線層、１１はオーバーコート膜、１２はコ
ンタクトホールを示す。
【００２８】本実施例の半導体装置は、ソース領域及び
ドレイン領域となる拡散層５、並びに半導体装置間の配
線層として用いないチャネル領域上に形成されたゲート
電極７から構成されている。また、ゲート電極７上に配
線層１０との電気的接続のためのコンタクトホール１２
を形成する構成としている。したがって、ゲート電極に
よる配線長が短いので、遅延が少なくなる。よって、ロ
コス酸化膜を用いずかつ半導体基板１にイオン注入によ
り形成された不純物領域により素子分離領域８を形成し
ても、該素子分離領域８上には層間絶縁膜９を介して配
線層１０が形成されているので、従来問題であったゲー
ト電極７と素子分離領域８とによるゲート容量は存在し
ない。
ドレイン領域となる拡散層５、並びに半導体装置間の配
線層として用いないチャネル領域上に形成されたゲート
電極７から構成されている。また、ゲート電極７上に配
線層１０との電気的接続のためのコンタクトホール１２
を形成する構成としている。したがって、ゲート電極に
よる配線長が短いので、遅延が少なくなる。よって、ロ
コス酸化膜を用いずかつ半導体基板１にイオン注入によ
り形成された不純物領域により素子分離領域８を形成し
ても、該素子分離領域８上には層間絶縁膜９を介して配
線層１０が形成されているので、従来問題であったゲー
ト電極７と素子分離領域８とによるゲート容量は存在し
ない。
【００２９】以下に、図４（ａ）〜（ｇ）及び図５
（ａ）〜（ｇ）を用いて本発明の実施例の半導体装置の
製造工程を説明する。尚、実施例において、Ｎチャネル
ＭＯＳＦＥＴについて説明するが、本発明はＮチャネル
ＭＯＳＦＥＴに限定されるものではない。まず、Ｐ型シ
リコン基板１表面に膜厚が１４ｎｍ程度のシリコン酸化
膜２を形成する。その後、シリコン基板１に、加速エネ
ルギーを約３６ｋｅＶ、ドーズ量を約５×１０12／ｃｍ
2 で、ボロンをイオン注入し、その後熱処理を行うこと
によって、深さ１．５μｍ〜２．０μｍ程度のＮチャネ
ルＭＯＳＦＥＴを形成するためのウエル３を形成する
（図４（ａ）、図５（ａ））。
（ａ）〜（ｇ）を用いて本発明の実施例の半導体装置の
製造工程を説明する。尚、実施例において、Ｎチャネル
ＭＯＳＦＥＴについて説明するが、本発明はＮチャネル
ＭＯＳＦＥＴに限定されるものではない。まず、Ｐ型シ
リコン基板１表面に膜厚が１４ｎｍ程度のシリコン酸化
膜２を形成する。その後、シリコン基板１に、加速エネ
ルギーを約３６ｋｅＶ、ドーズ量を約５×１０12／ｃｍ
2 で、ボロンをイオン注入し、その後熱処理を行うこと
によって、深さ１．５μｍ〜２．０μｍ程度のＮチャネ
ルＭＯＳＦＥＴを形成するためのウエル３を形成する
（図４（ａ）、図５（ａ））。
【００３０】次に、リソグラフィ技術により、ソース領
域及びドレイン領域となる領域上を露出するようなパタ
ーンのレジスト４ａを形成した。この後、レジスト４ａ
をマスクとしてＮ型不純物であるヒ素を加速エネルギー
を約４０ｋｅＶ、ドーズ量を約３×１０15／ｃｍ2 でイ
オン注入を行い、拡散層５を形成する（図４（ｂ）、図
５（ｂ））。
域及びドレイン領域となる領域上を露出するようなパタ
ーンのレジスト４ａを形成した。この後、レジスト４ａ
をマスクとしてＮ型不純物であるヒ素を加速エネルギー
を約４０ｋｅＶ、ドーズ量を約３×１０15／ｃｍ2 でイ
オン注入を行い、拡散層５を形成する（図４（ｂ）、図
５（ｂ））。
【００３１】次に、レジスト４ａ及びシリコン酸化膜２
を除去し、熱酸化法により、例えば１４ｎｍ程度のゲー
ト絶縁膜６を形成した後、ゲート電極７となる多結晶シ
リコンと高融点金属又は高融点金属の化合物、例えばタ
ングステンシリサイドとの積層膜をＣＶＤ法によって形
成する。次に、リソグラフィ技術を用いレジスト４ｂを
パターニングした後、レジスト４ｂをマスクとしてドラ
イエッチングを行い、ゲート電極７を形成する（図４
（ｃ）、図５（ｃ））。このとき、ソース領域及びドレ
イン領域とゲート電極７との間にオフセット領域ができ
ないように、例えば０．２μｍ以上のオーバーラップが
生じる程度の大きさにゲート電極７を形成する。具体的
には、ＭＯＳＦＥＴのチャネル長の設計値が０．８μｍ
である場合、チャネル領域上のゲート電極７のチャネル
方向の長さは１．２μｍ必要となる。
を除去し、熱酸化法により、例えば１４ｎｍ程度のゲー
ト絶縁膜６を形成した後、ゲート電極７となる多結晶シ
リコンと高融点金属又は高融点金属の化合物、例えばタ
ングステンシリサイドとの積層膜をＣＶＤ法によって形
成する。次に、リソグラフィ技術を用いレジスト４ｂを
パターニングした後、レジスト４ｂをマスクとしてドラ
イエッチングを行い、ゲート電極７を形成する（図４
（ｃ）、図５（ｃ））。このとき、ソース領域及びドレ
イン領域とゲート電極７との間にオフセット領域ができ
ないように、例えば０．２μｍ以上のオーバーラップが
生じる程度の大きさにゲート電極７を形成する。具体的
には、ＭＯＳＦＥＴのチャネル長の設計値が０．８μｍ
である場合、チャネル領域上のゲート電極７のチャネル
方向の長さは１．２μｍ必要となる。
【００３２】次に、加速エネルギーを約３０ｋｅＶ、ド
ーズ量を約３．２×１０13／ｃｍ2で、ボロンをゲート
電極７をマスクとしてイオン注入することにより、素子
分離領域８を形成する（図４（ｄ）、図５（ｄ））。こ
の素子分離のイオン注入は、ゲート電極をマスクとして
注入してもよいし、素子分離領域を開口するマスクパタ
ーンを形成し、このマスクパターンをマスクとして注入
してもよい。ゲート電極をマスクとして全面に注入した
場合には、ゲート電極端部と素子分離領域とが一部オー
バーラップする。もし、オーバーラップを防ごうとする
なら、ゲート電極側壁に絶縁膜からなるサイドウォール
スペーサを設けてから注入を行えばよい。この時ソース
／ドレイン領域にも注入されるが、ソース／ドレイン領
域は高濃度で不純物が注入されているので問題は生じな
い。その後、周知のＣＶＤ法により層間絶縁膜９を形成
し、リソグラフィ技術を用いてレジスト４ｃをパターニ
ングした後、エッチング技術によりコンタクトホール１
２を形成する（図４（ｅ）、図５（ｅ））。
ーズ量を約３．２×１０13／ｃｍ2で、ボロンをゲート
電極７をマスクとしてイオン注入することにより、素子
分離領域８を形成する（図４（ｄ）、図５（ｄ））。こ
の素子分離のイオン注入は、ゲート電極をマスクとして
注入してもよいし、素子分離領域を開口するマスクパタ
ーンを形成し、このマスクパターンをマスクとして注入
してもよい。ゲート電極をマスクとして全面に注入した
場合には、ゲート電極端部と素子分離領域とが一部オー
バーラップする。もし、オーバーラップを防ごうとする
なら、ゲート電極側壁に絶縁膜からなるサイドウォール
スペーサを設けてから注入を行えばよい。この時ソース
／ドレイン領域にも注入されるが、ソース／ドレイン領
域は高濃度で不純物が注入されているので問題は生じな
い。その後、周知のＣＶＤ法により層間絶縁膜９を形成
し、リソグラフィ技術を用いてレジスト４ｃをパターニ
ングした後、エッチング技術によりコンタクトホール１
２を形成する（図４（ｅ）、図５（ｅ））。
【００３３】次に、レジスト４ｃを除去後、スパッタ法
により、配線材料を堆積し、リソグラフィ技術を用いて
レジスト４ｄをパターニングした後、配線層１０を形成
する（図４（ｆ）、図５（ｆ））。最後に、汚染、湿
気、機械的損傷からＭＯＳＦＥＴを保護するためにオー
バーコート膜１１を形成することにより半導体装置が形
成される（図４（ｇ）、図５（ｇ））。
により、配線材料を堆積し、リソグラフィ技術を用いて
レジスト４ｄをパターニングした後、配線層１０を形成
する（図４（ｆ）、図５（ｆ））。最後に、汚染、湿
気、機械的損傷からＭＯＳＦＥＴを保護するためにオー
バーコート膜１１を形成することにより半導体装置が形
成される（図４（ｇ）、図５（ｇ））。
【００３４】以下では、本発明の半導体装置と図９
（ａ）及び（ｂ）に示す従来の半導体装置を比較する。
なお、図９（ａ）を図６（ａ）で、本発明の半導体装置
を図６（ｂ）で置き換えて説明する。図６（ａ）に示す
従来のゲート電極を用いたレイアウトで、素子分離をイ
オン注入により行い、チャネル方向のゲート電極２７の
長さ（Ａ）を０．８μｍ、チャネル方向に対して垂直方
向のチャネル領域上のゲート電極２７の長さを１０μ
ｍ、ゲート電極２７のチャネル方向に対して垂直方向の
アライメントマージンを考慮したチャネル領域以外のゲ
ート電極のはみ出し（Ｄ）を１μｍ、ゲート電極２７と
配線層３０とを接続するためのコンタクトホール３２形
成部のゲート電極のサイズ（Ｂ×Ｂ）を１．４×１．４
μｍ、ゲート電極２７下の絶縁膜の膜厚を１４ｎｍとし
た場合、ゲート容量は０．０５ｐＦ程度となる。なお、
Ｃはチャネル長を示している。
（ａ）及び（ｂ）に示す従来の半導体装置を比較する。
なお、図９（ａ）を図６（ａ）で、本発明の半導体装置
を図６（ｂ）で置き換えて説明する。図６（ａ）に示す
従来のゲート電極を用いたレイアウトで、素子分離をイ
オン注入により行い、チャネル方向のゲート電極２７の
長さ（Ａ）を０．８μｍ、チャネル方向に対して垂直方
向のチャネル領域上のゲート電極２７の長さを１０μ
ｍ、ゲート電極２７のチャネル方向に対して垂直方向の
アライメントマージンを考慮したチャネル領域以外のゲ
ート電極のはみ出し（Ｄ）を１μｍ、ゲート電極２７と
配線層３０とを接続するためのコンタクトホール３２形
成部のゲート電極のサイズ（Ｂ×Ｂ）を１．４×１．４
μｍ、ゲート電極２７下の絶縁膜の膜厚を１４ｎｍとし
た場合、ゲート容量は０．０５ｐＦ程度となる。なお、
Ｃはチャネル長を示している。
【００３５】一方、図６（ｂ）の本発明において、ソー
ス領域及びドレイン領域とのアライメントマージンを考
慮してチャネル方向のゲート電極の長さ（Ａ）を０．８
μｍから１．２μｍに変えたとしても、従来のゲート電
極のチャネル方向に対して垂直方向のチャネル領域以外
のゲート電極の長さ（Ｄ，１μｍ）とコンタクトホール
３２形成部のゲート電極（Ｂ×Ｂ，１．４×１．４μ
ｍ）分のゲート容量が低減され、ゲート容量は０．０３
５ｐＦ程度となる。上記のようにトランジスタ１個で約
３０％のゲート容量の削減となり、集積度が例えば１０
０万個と高い場合に特に有効である。また、チャネル方
向に対して垂直方向のチャネル領域上のゲート電極の長
さ以外は上記と同様にした場合の、従来と本発明のゲー
ト容量とゲート電極の長さ（Ｗ値）との関係を図６
（ｃ）に示す。更に、チャネル方向のゲート電極の長さ
以外は上記と同様にした場合の、従来と本発明のゲート
容量とゲート電極の長さ（Ｌ値）との関係を図６（ｄ）
に示す。これらの図から判るように、Ｗ値及びＬ値に関
係なく、常に本発明の方がゲート容量を低減することが
できる。なお、図１（ａ）では、ソース領域及びドレイ
ン領域間の領域で、ゲート電極が形成されない領域があ
るので、微細化によりチャネル幅が十分確保できなくな
る場合がある。その場合、図１（ｃ）に示すようにソー
ス領域及びドレイン領域間の領域の端部で、ゲート電極
がアライメントずれ分のみを考慮してオーバーラップさ
せてもよい。
ス領域及びドレイン領域とのアライメントマージンを考
慮してチャネル方向のゲート電極の長さ（Ａ）を０．８
μｍから１．２μｍに変えたとしても、従来のゲート電
極のチャネル方向に対して垂直方向のチャネル領域以外
のゲート電極の長さ（Ｄ，１μｍ）とコンタクトホール
３２形成部のゲート電極（Ｂ×Ｂ，１．４×１．４μ
ｍ）分のゲート容量が低減され、ゲート容量は０．０３
５ｐＦ程度となる。上記のようにトランジスタ１個で約
３０％のゲート容量の削減となり、集積度が例えば１０
０万個と高い場合に特に有効である。また、チャネル方
向に対して垂直方向のチャネル領域上のゲート電極の長
さ以外は上記と同様にした場合の、従来と本発明のゲー
ト容量とゲート電極の長さ（Ｗ値）との関係を図６
（ｃ）に示す。更に、チャネル方向のゲート電極の長さ
以外は上記と同様にした場合の、従来と本発明のゲート
容量とゲート電極の長さ（Ｌ値）との関係を図６（ｄ）
に示す。これらの図から判るように、Ｗ値及びＬ値に関
係なく、常に本発明の方がゲート容量を低減することが
できる。なお、図１（ａ）では、ソース領域及びドレイ
ン領域間の領域で、ゲート電極が形成されない領域があ
るので、微細化によりチャネル幅が十分確保できなくな
る場合がある。その場合、図１（ｃ）に示すようにソー
ス領域及びドレイン領域間の領域の端部で、ゲート電極
がアライメントずれ分のみを考慮してオーバーラップさ
せてもよい。
【００３６】実施例２ 図７（ａ）及び（ｂ）は本発明の半導体装置を用いて、
ＣＭＯＳ構造のインバータを形成した例である。半導体
基板１にはＰ型ウエル４１とＮ型ウエル４０とが形成さ
れている。両ウエルには、ソース領域及びドレイン領域
となる拡散層、ゲート絶縁膜６、ゲート電極で構成され
るＭＯＳトランジスタ（４２、４３）が形成されてい
る。また、ＭＯＳトランジスタ間を分離するためにロコ
ス酸化膜は形成されず、不純物を注入した素子分離領域
８が存在している。Ｐ型ウエル４１内のＮチャネルＭＯ
ＳＦＥＴ４３のゲート電極とＮ型ウエル４０内のＰチャ
ネルＭＯＳＦＥＴ４２のゲート電極は、配線層１０によ
って接続されている。Ｎ型ウエルとＰ型ウエルとの境界
部上には層間絶縁膜を介して配線層１０が形成されてい
るので、配線層１０に電圧が印加されたとしても、素子
分離用のイオン注入領域への影響はない。
ＣＭＯＳ構造のインバータを形成した例である。半導体
基板１にはＰ型ウエル４１とＮ型ウエル４０とが形成さ
れている。両ウエルには、ソース領域及びドレイン領域
となる拡散層、ゲート絶縁膜６、ゲート電極で構成され
るＭＯＳトランジスタ（４２、４３）が形成されてい
る。また、ＭＯＳトランジスタ間を分離するためにロコ
ス酸化膜は形成されず、不純物を注入した素子分離領域
８が存在している。Ｐ型ウエル４１内のＮチャネルＭＯ
ＳＦＥＴ４３のゲート電極とＮ型ウエル４０内のＰチャ
ネルＭＯＳＦＥＴ４２のゲート電極は、配線層１０によ
って接続されている。Ｎ型ウエルとＰ型ウエルとの境界
部上には層間絶縁膜を介して配線層１０が形成されてい
るので、配線層１０に電圧が印加されたとしても、素子
分離用のイオン注入領域への影響はない。
【００３７】実施例３ 図８は本発明を用いてＮＡＮＤ回路を形成した例であ
る。図から判るように、本発明はレイアウトの自由度が
高く、従来のＮＡＮＤ回路より半導体装置の面積を縮小
でき、かつゲート容量を低減できることがわかる。
る。図から判るように、本発明はレイアウトの自由度が
高く、従来のＮＡＮＤ回路より半導体装置の面積を縮小
でき、かつゲート容量を低減できることがわかる。
【００３８】
【発明の効果】本発明の半導体装置によれば、従来より
ゲート絶縁膜を介して半導体基板と対向するゲート電極
の面積が縮小されるため、従来よりゲート絶縁膜を介し
た半導体基板とのゲート容量が低減される。
ゲート絶縁膜を介して半導体基板と対向するゲート電極
の面積が縮小されるため、従来よりゲート絶縁膜を介し
た半導体基板とのゲート容量が低減される。
【００３９】また、従来では素子分離をロコス法でな
く、イオン注入により行う際、ゲート電極のゲート容量
が原因となり、遅延時間が無視できない場合がある。し
かしながら、本発明では、上述したように、従来よりゲ
ート絶縁膜を介して半導体基板と対向するゲート電極の
面積が縮小される。よって、従来よりゲー絶縁膜を介し
た半導体基板とのゲート容量が低減され、遅延時間の低
減が図れ、且つ段差の少ないフラットな半導体装置を得
ることができる。更に、本発明はＣＭＯＳにも適用する
ことができる。
く、イオン注入により行う際、ゲート電極のゲート容量
が原因となり、遅延時間が無視できない場合がある。し
かしながら、本発明では、上述したように、従来よりゲ
ート絶縁膜を介して半導体基板と対向するゲート電極の
面積が縮小される。よって、従来よりゲー絶縁膜を介し
た半導体基板とのゲート容量が低減され、遅延時間の低
減が図れ、且つ段差の少ないフラットな半導体装置を得
ることができる。更に、本発明はＣＭＯＳにも適用する
ことができる。
【００４０】また、チャネル領域上においてゲート電極
と配線層とをコンタクトさせることができ、且つ、配線
層は層間絶縁膜を介して形成されているので、ソース領
域及びドレイン領域をまたいで形成することができる。
よって、従来よりレイアウトの自由度が高く、集積度が
向上する。
と配線層とをコンタクトさせることができ、且つ、配線
層は層間絶縁膜を介して形成されているので、ソース領
域及びドレイン領域をまたいで形成することができる。
よって、従来よりレイアウトの自由度が高く、集積度が
向上する。
【００４１】更に、本発明では、ゲート電極のパターニ
ングの前に、フォトレジスト膜をマスクにソース領域及
びドレイン領域を形成する。そのため、従来技術では困
難であった極微細なチャネル長であっても、チャネル長
はソース領域とドレイン領域とを形成した際に決定され
るので、ゲート電極サイズをチャネル長と無関係に形成
することができる。よって、ゲート電極サイズのみを大
きくしてゲート電極上での配線とのコンタクトを容易に
行うことができる。
ングの前に、フォトレジスト膜をマスクにソース領域及
びドレイン領域を形成する。そのため、従来技術では困
難であった極微細なチャネル長であっても、チャネル長
はソース領域とドレイン領域とを形成した際に決定され
るので、ゲート電極サイズをチャネル長と無関係に形成
することができる。よって、ゲート電極サイズのみを大
きくしてゲート電極上での配線とのコンタクトを容易に
行うことができる。
【００４２】
【図１】（ａ）は本発明の実施例の半導体装置の平面図
であり、（ｂ）は（ａ）におけるＸ−Ｘ断面図であり、
（ｃ）は拡散層とゲート電極の構成例である。
であり、（ｂ）は（ａ）におけるＸ−Ｘ断面図であり、
（ｃ）は拡散層とゲート電極の構成例である。
【図２】（ａ）は本発明のゲート電極が左右に並んだ場
合の平面図であり、（ｂ）は従来のゲート電極が左右に
並んだ場合の平面図である。
合の平面図であり、（ｂ）は従来のゲート電極が左右に
並んだ場合の平面図である。
【図３】（ａ）は本発明の実施例の２つのＭＯＳＦＥＴ
を接続した場合の平面図であり、（ｂ）は（ａ）におけ
るＸ−Ｘ断面図であり、（ｃ）は（ａ）におけるＹ−Ｙ
断面図である。
を接続した場合の平面図であり、（ｂ）は（ａ）におけ
るＸ−Ｘ断面図であり、（ｃ）は（ａ）におけるＹ−Ｙ
断面図である。
【図４】図３（ｂ）の半導体装置の製造工程図である。
【図５】図３（ｃ）の半導体装置の製造工程図である。
【図６】（ａ）及び（ｂ）はそれぞれ従来と本発明の半
導体装置の平面図であり、（ｃ）は従来と本発明のゲー
ト容量とゲート電極の長さ（Ｗ値）との関係、（ｄ）は
従来と本発明のゲート容量とゲート電極の長さ（Ｌ値）
との関係を示すグラフである。
導体装置の平面図であり、（ｃ）は従来と本発明のゲー
ト容量とゲート電極の長さ（Ｗ値）との関係、（ｄ）は
従来と本発明のゲート容量とゲート電極の長さ（Ｌ値）
との関係を示すグラフである。
【図７】（ａ）は本発明を用いたＣＭＯＳ構造のインバ
ータの平面図であり、（ｂ）は（ａ）におけるＹ１−Ｙ
２断面図である。
ータの平面図であり、（ｂ）は（ａ）におけるＹ１−Ｙ
２断面図である。
【図８】本発明を用いたＮＡＮＤ回路の平面図である。
【図９】（ａ）は従来の絶縁ゲート型電解効果トランジ
スタの平面図であり、（ｂ）は（ａ）におけるＸ−Ｘ断
面図である。
スタの平面図であり、（ｂ）は（ａ）におけるＸ−Ｘ断
面図である。
【図１０】（ａ）は従来の２つのＭＯＳＦＥＴを接続し
た場合の平面図であり、（ｂ）は（ａ）におけるＸ−Ｘ
断面図であり、（ｃ）は（ａ）におけるＹ−Ｙ断面図で
ある。
た場合の平面図であり、（ｂ）は（ａ）におけるＸ−Ｘ
断面図であり、（ｃ）は（ａ）におけるＹ−Ｙ断面図で
ある。
【図１１】（ａ）は従来技術を用いたＣＭＯＳ構造のイ
ンバータの平面図であり、（ｂ）は（ａ）におけるＹ３
−Ｙ４断面図である。
ンバータの平面図であり、（ｂ）は（ａ）におけるＹ３
−Ｙ４断面図である。
【図１２】（ａ）は従来技術を用いたＣＭＯＳ構造のイ
ンバータの断面図であり、（ｂ）は（ａ）のチャネル反
転電圧とウエル表面の不純物濃度との関係を示すグラフ
である。
ンバータの断面図であり、（ｂ）は（ａ）のチャネル反
転電圧とウエル表面の不純物濃度との関係を示すグラフ
である。
１、２１ 半導体基板 ２ シリコン酸化膜 ３、２３ ウエル ４ａ、４ｂ、４ｃ、４ｄ レジスト ５、２５、４２、４３ 拡散層 ６、２６ ゲート絶縁膜 ７、２７ ゲート電極 ８ 素子分離領域 ９、２９ 層間絶縁膜 １０、３０ 配線層 １１、３１ オーバーコート膜 １２、３２ コンタクトホール ２８ ロコス酸化膜 ４０ Ｎ型ウエル ４１ Ｐ型ウエル ４２ ＰチャネルＭＯＳＦＥＴ ４３ ＮチャネルＭＯＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−293980（ＪＰ，Ａ) 特開 平６−216383（ＪＰ，Ａ) 特開 昭58−182869（ＪＰ，Ａ) 特開 昭49−131389（ＪＰ，Ａ) 特開 平１−39760（ＪＰ，Ａ) 特公 昭52−11199（ＪＰ，Ｂ１) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336 H01L 21/8238 H01L 27/092
Claims (1)
- 【請求項１】 半導体基板上に不純物注入を行い、ソー
ス領域及びドレイン領域となる拡散層を半導体基板の表
面に形成する工程、 半導体基板の全面にゲート絶縁膜を形成し、ゲート絶縁
膜上にゲート電極材料を堆積させ、ソース領域及びドレ
イン領域の少なくとも一部及びその間に位置するチャネ
ル領域上に存在するようにパターニングすることによ
り、チャネル幅方向のソース領域及びドレイン領域の長
さより、小さいチャネル幅方向の長さを有するゲート電
極を形成する工程、 半導体基板全面に層間絶縁膜を形成したのち、ゲート電
極上の層間絶縁膜にコンタクトホールを形成する工程
と、 層間絶縁膜上に配線層を形成することによりコンタクト
ホールを介してゲート電極と配線層とを電気的に接続す
る工程を有する半導体装置の製造方法であって、 ゲート電極の形成工程と層間絶縁膜の形成工程の間に、
素子分離領域となる領域にイオン注入を行い素子分離領
域を形成する工程を有する ことを特徴とする半導体装置
の製造方法。
Priority Applications (4)
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|---|---|---|---|
| JP01565296A JP3335060B2 (ja) | 1995-02-21 | 1996-01-31 | 半導体装置の製造方法 |
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| KR1019960004115A KR100294775B1 (ko) | 1995-02-21 | 1996-02-17 | 반도체장치및그의제조방법 |
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|---|---|---|---|
| JP3191095 | 1995-02-21 | ||
| JP7-31910 | 1995-02-21 | ||
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|---|---|---|---|
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| US7282772B2 (en) * | 2006-01-11 | 2007-10-16 | International Business Machines Corporation | Low-capacitance contact for long gate-length devices with small contacted pitch |
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| US5014098A (en) * | 1990-02-26 | 1991-05-07 | Delco Electronic Corporation | CMOS integrated circuit with EEPROM and method of manufacture |
| JPH04273164A (ja) * | 1991-02-27 | 1992-09-29 | Nec Corp | 半導体装置 |
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- 1996-01-31 JP JP01565296A patent/JP3335060B2/ja not_active Expired - Fee Related
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-
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- 1997-11-10 US US08/966,569 patent/US5949111A/en not_active Expired - Fee Related
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