JP2967664B2 - 半導体記憶回路生成方法 - Google Patents
半導体記憶回路生成方法Info
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- JP2967664B2 JP2967664B2 JP4325128A JP32512892A JP2967664B2 JP 2967664 B2 JP2967664 B2 JP 2967664B2 JP 4325128 A JP4325128 A JP 4325128A JP 32512892 A JP32512892 A JP 32512892A JP 2967664 B2 JP2967664 B2 JP 2967664B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶回路生成方法
に関し、特にメモリセルアレイ部のワード数，ビット数
構成に従って各種の単位回路を配置配列し電源線，信号
線を配置配線して所定の回路を構成する半導体記憶回路
生成方法に関する。
に関し、特にメモリセルアレイ部のワード数，ビット数
構成に従って各種の単位回路を配置配列し電源線，信号
線を配置配線して所定の回路を構成する半導体記憶回路
生成方法に関する。
【０００２】
【従来の技術】従来のこの種の半導体記憶回路生成方法
について図面を参照しながら説明する。図４及び図５
（Ａ），（Ｂ）はそれぞれ従来の半導体記憶回路生成方
法を説明するための生成対象の半導体記憶回路及び使用
される半導体記憶回路生成装置のブロック図とその動作
フローチャートである。
について図面を参照しながら説明する。図４及び図５
（Ａ），（Ｂ）はそれぞれ従来の半導体記憶回路生成方
法を説明するための生成対象の半導体記憶回路及び使用
される半導体記憶回路生成装置のブロック図とその動作
フローチャートである。
【０００３】メモリセルアレイ部１ｂは通常、メモリセ
ル４個で１つのメモリ単位回路１１を作り、これらをデ
ータ入力部１０から入力されたワード数，ビット数に応
じて配置・配線処理部２０で複数個、マトリクス状に配
置配列する。また、メモリセルアレイ部１ｂの左側に
は、ワード数に応じてワードドライバ単位回路２１を配
列してワードドライバ回路部２を配置し、メモリセルア
レイ部１ｂの下側には、ビット数に応じてセンス増幅単
位回路３１を配列してセンス増幅回路部３ｂを配置す
る。メモリセルアレイ部１ｂとワードドライバ回路部２
及びセンス増幅回路部３ｂ間には、それぞれワード線，
ビット線の２種類の信号線４を配置配線する。また、ワ
ードドライバ回路部２及びセンス増幅回路部３ｂには２
本１組の電源線５ｅ，５ｆが配置配線される。これら２
本の電源線５ｅ，５ｆは、ワードドライバ回路部２及び
センス増幅回路部３ｂの中心線を対象軸として左右，上
下にそれぞれ対称に配置配線される。
ル４個で１つのメモリ単位回路１１を作り、これらをデ
ータ入力部１０から入力されたワード数，ビット数に応
じて配置・配線処理部２０で複数個、マトリクス状に配
置配列する。また、メモリセルアレイ部１ｂの左側に
は、ワード数に応じてワードドライバ単位回路２１を配
列してワードドライバ回路部２を配置し、メモリセルア
レイ部１ｂの下側には、ビット数に応じてセンス増幅単
位回路３１を配列してセンス増幅回路部３ｂを配置す
る。メモリセルアレイ部１ｂとワードドライバ回路部２
及びセンス増幅回路部３ｂ間には、それぞれワード線，
ビット線の２種類の信号線４を配置配線する。また、ワ
ードドライバ回路部２及びセンス増幅回路部３ｂには２
本１組の電源線５ｅ，５ｆが配置配線される。これら２
本の電源線５ｅ，５ｆは、ワードドライバ回路部２及び
センス増幅回路部３ｂの中心線を対象軸として左右，上
下にそれぞれ対称に配置配線される。
【０００４】これらの電源線５ｅ，５ｆ，信号線４の物
理的な太さや配線経路は、ワード数，ビット数構成に依
存する。ワード数，ビット数が増加すると、それに比例
して電源線，信号線の線幅が太くなる。
理的な太さや配線経路は、ワード数，ビット数構成に依
存する。ワード数，ビット数が増加すると、それに比例
して電源線，信号線の線幅が太くなる。
【０００５】次にこの半導体記憶回路生成方法について
具体的に説明する。ここで、横方向をｘ軸、縦方向をｙ
軸にとることにする。
具体的に説明する。ここで、横方向をｘ軸、縦方向をｙ
軸にとることにする。
【０００６】まず、メモリ単位回路１１を繰り返し処理
により、メモリセルアレイ部１ｂの左下端を原点とし
て、順次配置配列する。以後、このメモリセルアレイ部
１ｂを基準にして、ワードドライバ単位回路２１を、そ
の下端のｙ座標をメモリセルアレイ部１ｂの原点ｙ座標
に揃えて配置配列する。同様に、センス増幅単位回路３
１を、その左端のｘ座標をメモリセルアレイ部１ｂの原
点ｘ座標に揃えて配置配列する。
により、メモリセルアレイ部１ｂの左下端を原点とし
て、順次配置配列する。以後、このメモリセルアレイ部
１ｂを基準にして、ワードドライバ単位回路２１を、そ
の下端のｙ座標をメモリセルアレイ部１ｂの原点ｙ座標
に揃えて配置配列する。同様に、センス増幅単位回路３
１を、その左端のｘ座標をメモリセルアレイ部１ｂの原
点ｘ座標に揃えて配置配列する。
【０００７】次に、配線のためのコンタクト６を配置
し、電源線５ｅ，５ｆ及び信号線４を配置配線する。
し、電源線５ｅ，５ｆ及び信号線４を配置配線する。
【０００８】電源線，信号線の配置配線は、ある決めら
れたルールに従って行わなければならない。このルール
をデザインルールと呼ぶ。このデザインルールには、各
部間，単位回路間の最低距離、各電源線，信号線間の最
低距離、及び各部，単位回路と電源線，信号線との最低
距離等が決められていて設計基準データ記憶部３０に記
憶されている。
れたルールに従って行わなければならない。このルール
をデザインルールと呼ぶ。このデザインルールには、各
部間，単位回路間の最低距離、各電源線，信号線間の最
低距離、及び各部，単位回路と電源線，信号線との最低
距離等が決められていて設計基準データ記憶部３０に記
憶されている。
【０００９】例えば、メモリセルアレイ部１ｂとセンス
増幅回路部３ｂとの間の距離は最低１０μｍなくてはな
らない。また、２本の電源線の間の距離は最低６０μ
ｍ、電源線と隣接回路部との間の距離は、それぞれの回
路が影響を受けないように最低２０μｍなくてはならな
い。
増幅回路部３ｂとの間の距離は最低１０μｍなくてはな
らない。また、２本の電源線の間の距離は最低６０μ
ｍ、電源線と隣接回路部との間の距離は、それぞれの回
路が影響を受けないように最低２０μｍなくてはならな
い。
【００１０】
【発明が解決しようとする課題】この従来の半導体記憶
回路生成方法では、メモリセルアレイ部１ｂ，ワードド
ライバ回路部２及びセンス増幅回路部３ｂの配置配列を
決定し、コンタクト６の配置を決定してから電源線，信
号線を配置配線する構成をとっているが、通常、電源線
幅はＣＭＯＳ回路は約１０〜３０μｍ、ＥＣＬ回路で約
１５〜１６０μｍの範囲で変動するため、図６に示すよ
うに、電源線幅が変化し太くなったときに、電源線どお
しや電源線と信号線とがオーバーラップしてしまい、信
号線などが短絡してしまったり、他の隣接回路部上に電
源線が架かり、予期せぬ悪影響を及ぼすというような問
題点が発生する。
回路生成方法では、メモリセルアレイ部１ｂ，ワードド
ライバ回路部２及びセンス増幅回路部３ｂの配置配列を
決定し、コンタクト６の配置を決定してから電源線，信
号線を配置配線する構成をとっているが、通常、電源線
幅はＣＭＯＳ回路は約１０〜３０μｍ、ＥＣＬ回路で約
１５〜１６０μｍの範囲で変動するため、図６に示すよ
うに、電源線幅が変化し太くなったときに、電源線どお
しや電源線と信号線とがオーバーラップしてしまい、信
号線などが短絡してしまったり、他の隣接回路部上に電
源線が架かり、予期せぬ悪影響を及ぼすというような問
題点が発生する。
【００１１】また、ワード線，ビット線構成が変化する
と、各部の配置が変化するため信号線の配線経路が変わ
ることがある。この場合、配線線経路の計算やコンタク
トの位置をフレキシブルに行う必要が生じる。
と、各部の配置が変化するため信号線の配線経路が変わ
ることがある。この場合、配線線経路の計算やコンタク
トの位置をフレキシブルに行う必要が生じる。
【００１２】仮に、この問題を避けるために、始めから
予期される電源線，信号線の変動幅，変更経路、及びデ
ザインルール等を考慮に入れると、各回路部間の距離を
少なくとも必要とする最大幅に確保して、各部を配置し
ておかなければならないため、全体の面積が大きくなる
という問題を生じる。
予期される電源線，信号線の変動幅，変更経路、及びデ
ザインルール等を考慮に入れると、各回路部間の距離を
少なくとも必要とする最大幅に確保して、各部を配置し
ておかなければならないため、全体の面積が大きくなる
という問題を生じる。
【００１３】
【課題を解決するための手段】本発明の半導体記憶回路
生成方法は、メモリセルアレイ部のワード数，ビット数
を入力する手順と、前記メモリセルアレイ部のワード
数，ビット数に従ってメモリセル単位回路を所定数配置
配列し前記メモリセルアレイ部の配置配列を決定する手
順と、設計基準及び前記メモリセルアレイ部の配置配列
に従ってワードドライバ回路部及びセンス増幅回路部の
電源容量を決定する手順と、前記電源容量に従って前記
ワードドライバ回路部及びセンス増幅回路部の電源線幅
を決定する手順と、前記電源線幅及び設計基準に従って
前記メモリセルアレイ部に対する所定の位置にワードド
ライバ単位回路及びセンス増幅単位回路をそれぞれ所定
数配置配列し前記ワードドライバ回路部及びセンス増幅
回路部の配置配列を決定する手順と、前記ワードドライ
バ回路部及びセンス増幅回路部に電源線用及び信号線用
のコンタクトを配置する手順と、前記ワードドライバ回
路部及びセンス増幅回路部の電源線及び前記メモリセル
アレイ部との間の信号線の配置配線を決定する手順とを
含んで構成される。
生成方法は、メモリセルアレイ部のワード数，ビット数
を入力する手順と、前記メモリセルアレイ部のワード
数，ビット数に従ってメモリセル単位回路を所定数配置
配列し前記メモリセルアレイ部の配置配列を決定する手
順と、設計基準及び前記メモリセルアレイ部の配置配列
に従ってワードドライバ回路部及びセンス増幅回路部の
電源容量を決定する手順と、前記電源容量に従って前記
ワードドライバ回路部及びセンス増幅回路部の電源線幅
を決定する手順と、前記電源線幅及び設計基準に従って
前記メモリセルアレイ部に対する所定の位置にワードド
ライバ単位回路及びセンス増幅単位回路をそれぞれ所定
数配置配列し前記ワードドライバ回路部及びセンス増幅
回路部の配置配列を決定する手順と、前記ワードドライ
バ回路部及びセンス増幅回路部に電源線用及び信号線用
のコンタクトを配置する手順と、前記ワードドライバ回
路部及びセンス増幅回路部の電源線及び前記メモリセル
アレイ部との間の信号線の配置配線を決定する手順とを
含んで構成される。
【００１４】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１５】図１及び図２は本発明の一実施例を説明す
るための動作フローチャート及び生成対象の半導体記憶
回路のブロック図である。
るための動作フローチャート及び生成対象の半導体記憶
回路のブロック図である。
【００１６】この実施例は、メモリセルアレイ部１のワ
ード数，ビット数を入力する手順のステップＳ１と、メ
モリセルアレイ部１のワード数，ビット数に従ってメモ
リ単位回路１１を所定数配置配列しメモリセルアレイ部
１の配置配列を決定する手順のステップＳと、設計基準
及びメモリセルアレイ部１の配置配列に従ってワードド
ライバ回路部２及びセンス増幅回路部３の電源容量を決
定する手順のステップＳ３と、前記電源容量に従ってワ
ードドライバ回路部２及びセンス増幅回路部３の電源線
幅を決定する手順のステップＳ４と、前記電源線幅及び
設計基準に従ってメモリセルアレイ部１に対する所定の
位置にワードドライバ単位回路２１及びセンス増幅単位
回路３１をそれぞれ所定数配置配列しワードドライバ回
路部２及びセンス増幅回路部３の配置配列を決定する手
順のステップＳ５と、ワードドライバ回路部２及びセン
ス増幅回路部３に電源線用及び信号線用のコンタクト６
を配置する手順のステップＳ６と、ワードドライバ回路
部２及びセンス増幅回路部３の電源線５ａ，５ｂ及びメ
モリセルアレイ部１との間の信号線４（ワード線，ビッ
ト線）の配置配線を決定する手順のステップＳ７と、上
記ステップＳ１〜Ｓ７で決定されたレイアウトデータを
出力する手順のステップＳ８とを含む構成となってい
る。
ード数，ビット数を入力する手順のステップＳ１と、メ
モリセルアレイ部１のワード数，ビット数に従ってメモ
リ単位回路１１を所定数配置配列しメモリセルアレイ部
１の配置配列を決定する手順のステップＳと、設計基準
及びメモリセルアレイ部１の配置配列に従ってワードド
ライバ回路部２及びセンス増幅回路部３の電源容量を決
定する手順のステップＳ３と、前記電源容量に従ってワ
ードドライバ回路部２及びセンス増幅回路部３の電源線
幅を決定する手順のステップＳ４と、前記電源線幅及び
設計基準に従ってメモリセルアレイ部１に対する所定の
位置にワードドライバ単位回路２１及びセンス増幅単位
回路３１をそれぞれ所定数配置配列しワードドライバ回
路部２及びセンス増幅回路部３の配置配列を決定する手
順のステップＳ５と、ワードドライバ回路部２及びセン
ス増幅回路部３に電源線用及び信号線用のコンタクト６
を配置する手順のステップＳ６と、ワードドライバ回路
部２及びセンス増幅回路部３の電源線５ａ，５ｂ及びメ
モリセルアレイ部１との間の信号線４（ワード線，ビッ
ト線）の配置配線を決定する手順のステップＳ７と、上
記ステップＳ１〜Ｓ７で決定されたレイアウトデータを
出力する手順のステップＳ８とを含む構成となってい
る。
【００１７】次にこの実施例について具体的な数値例を
上げて説明する。
上げて説明する。
【００１８】まず、この実施例に必要な数値、デザイン
レールを挙げる。センス増幅回路部３のｙ軸方向の高さ
を１００μｍとする。デザインルールは、第１に、セン
ス増幅回路部３の、このセンス増幅回路部３の中心線を
対称軸として上下対称に配線された２本の電源線５ａ，
５ｂ間の距離は、４０μｍでなければならない。第２
に、各回路部間、或いは各回路部と電源線５ａ，５ｂと
の間の距離は２０μｍでなければならない。
レールを挙げる。センス増幅回路部３のｙ軸方向の高さ
を１００μｍとする。デザインルールは、第１に、セン
ス増幅回路部３の、このセンス増幅回路部３の中心線を
対称軸として上下対称に配線された２本の電源線５ａ，
５ｂ間の距離は、４０μｍでなければならない。第２
に、各回路部間、或いは各回路部と電源線５ａ，５ｂと
の間の距離は２０μｍでなければならない。
【００１９】初めに、メモリセルアレイ部１のビット数
が２０ビットのときを考える。２０ビットのときのｘ軸
方向の２本の電源線５ａ，５ｂの幅を、２０μｍと決め
る。
が２０ビットのときを考える。２０ビットのときのｘ軸
方向の２本の電源線５ａ，５ｂの幅を、２０μｍと決め
る。
【００２０】デザインルールを考慮に入れると、ｘ軸方
向の２本の電源線幅と線の間の距離の合計は、２０＋２
０＋４０＝８０μｍとなる。従って、センス増幅回路部
３のｙ軸方向の高さが１００μｍなので、ｘ軸方向の２
本の電源線５ａ，５ｂはセンス増幅回路部３上からはみ
出さない。故に、メモリセルアレイ部１とセンス増幅回
路部３との間の距離は２０μｍとして配置しておけばよ
い。
向の２本の電源線幅と線の間の距離の合計は、２０＋２
０＋４０＝８０μｍとなる。従って、センス増幅回路部
３のｙ軸方向の高さが１００μｍなので、ｘ軸方向の２
本の電源線５ａ，５ｂはセンス増幅回路部３上からはみ
出さない。故に、メモリセルアレイ部１とセンス増幅回
路部３との間の距離は２０μｍとして配置しておけばよ
い。
【００２１】次に、メモリセルアレイ部１のビット数が
３０ビットに増加した場合を考える。この場合は図２の
とおりとなる。
３０ビットに増加した場合を考える。この場合は図２の
とおりとなる。
【００２２】３０ビットのときのｘ軸方向の２本の電源
線幅が、６０μｍに太くなったとする。デザインルール
を考慮に入れるとｘ軸方向の２本の電源線幅とこれらの
線間の距離との合計は、６０＋６０＋４０＝１６０μｍ
となる。従って、ｘ軸方向の２本の電源線５ａ，５ｂ
は、センス増幅回路部３から上下に３０μｍづつはみ出
すことになる。このとき、図４に示された従来例の配置
のままでは、メモリセルアレイ部１とセンス増幅回路部
３との間の距離が２０μｍなので、ｘ軸方向の電源線５
ａ，５ｂがメモリセリアレイ部１上に架かってしまう。
この為、メモリセルアレイ部１等に悪影響を与え、不具
合の原因になる恐れがある。
線幅が、６０μｍに太くなったとする。デザインルール
を考慮に入れるとｘ軸方向の２本の電源線幅とこれらの
線間の距離との合計は、６０＋６０＋４０＝１６０μｍ
となる。従って、ｘ軸方向の２本の電源線５ａ，５ｂ
は、センス増幅回路部３から上下に３０μｍづつはみ出
すことになる。このとき、図４に示された従来例の配置
のままでは、メモリセルアレイ部１とセンス増幅回路部
３との間の距離が２０μｍなので、ｘ軸方向の電源線５
ａ，５ｂがメモリセリアレイ部１上に架かってしまう。
この為、メモリセルアレイ部１等に悪影響を与え、不具
合の原因になる恐れがある。
【００２３】そこで、本実施例では、メモリセルアレイ
部１を基準に、センス増幅回路部３を、ｘ方向の電源線
５ａ，５ｂがセンス増幅回路部３からはみ出した分の３
０μｍだけ外側（ここでは下側）にずらして配置する。
部１を基準に、センス増幅回路部３を、ｘ方向の電源線
５ａ，５ｂがセンス増幅回路部３からはみ出した分の３
０μｍだけ外側（ここでは下側）にずらして配置する。
【００２４】また、これに伴い、電源線５ａ，５ｂにつ
いては、コンタクトをセンス増幅回路部３に合わせずら
して調整配置し接続する。信号線４（ビット線）にてい
ては、センス増幅回路部３がずれた分、長さを伸ばして
配線する。
いては、コンタクトをセンス増幅回路部３に合わせずら
して調整配置し接続する。信号線４（ビット線）にてい
ては、センス増幅回路部３がずれた分、長さを伸ばして
配線する。
【００２５】次に、ワード数が増加したときの処理につ
いて図３を参照して説明する。
いて図３を参照して説明する。
【００２６】ワード数の増加に伴い、ｙ軸方向の２本の
電源線５ｃ，５ｄが太くなる。上記と同様に、デザイン
ルールに従って、もしもｙ軸方向の電源線がワードドラ
イバ回路部２ａ上からはみ出したら、そのはみ出した分
だけ、メモリセルアレイ部１ａを基準に、外側（ここで
は左側）にずらして配置する。
電源線５ｃ，５ｄが太くなる。上記と同様に、デザイン
ルールに従って、もしもｙ軸方向の電源線がワードドラ
イバ回路部２ａ上からはみ出したら、そのはみ出した分
だけ、メモリセルアレイ部１ａを基準に、外側（ここで
は左側）にずらして配置する。
【００２７】また、これに伴い、電源線５ｃ、５ｄ、ビ
ット線，及びワード線を含む信号線４の配置もずらして
配線する必要がある。電源線５ｃ，５ｄについては、コ
ンタクト６をセンス増幅回路部３ａ及びワードドライバ
回路部２ａに合わせ、ずらして調整配置配線する。ビッ
ト線，ワード線の信号線４については、それぞれセンス
増幅回路部３ａ及びワードドライバ回路２ａがずれた
分、長さを伸ばして配線する。
ット線，及びワード線を含む信号線４の配置もずらして
配線する必要がある。電源線５ｃ，５ｄについては、コ
ンタクト６をセンス増幅回路部３ａ及びワードドライバ
回路部２ａに合わせ、ずらして調整配置配線する。ビッ
ト線，ワード線の信号線４については、それぞれセンス
増幅回路部３ａ及びワードドライバ回路２ａがずれた
分、長さを伸ばして配線する。
【００２８】従って、ワード数，ビット数と電源線，信
号線の幅の増加に伴い、各回路部及び電源線は、メモリ
セルアレイ部１ａを基準に外側にずれる形となる。
号線の幅の増加に伴い、各回路部及び電源線は、メモリ
セルアレイ部１ａを基準に外側にずれる形となる。
【００２９】
【発明の効果】以上説明したように本発明は、メモリセ
ルアレイ部のワード数，ビット数構成に基づき、最適な
電源線幅を決定し、その決定された電源線幅に合わせて
デザインルールに応じた各回路部及び電源線，信号線の
配線経路、配線配置を決定する構成としたので、電源線
幅が変化して太くなったときに、電源線，信号線がオー
バーラップしたり、短絡したり、また他の隣接回路部上
に電源線が架かるといった従来の問題が解消されるとい
う効果がある。
ルアレイ部のワード数，ビット数構成に基づき、最適な
電源線幅を決定し、その決定された電源線幅に合わせて
デザインルールに応じた各回路部及び電源線，信号線の
配線経路、配線配置を決定する構成としたので、電源線
幅が変化して太くなったときに、電源線，信号線がオー
バーラップしたり、短絡したり、また他の隣接回路部上
に電源線が架かるといった従来の問題が解消されるとい
う効果がある。
【００３０】また、各回路部間、各電源線及び信号線
間、並びに各回路部と電源，信号線間との間隔を、デザ
インルールで決められてた最低間隔を保ちながら配置配
線できるため、余分な面積を確保しておく必要がなく、
全体の面積を小さくすることが可能であるという効果が
ある。
間、並びに各回路部と電源，信号線間との間隔を、デザ
インルールで決められてた最低間隔を保ちながら配置配
線できるため、余分な面積を確保しておく必要がなく、
全体の面積を小さくすることが可能であるという効果が
ある。
【図１】本発明の一実施例を説明するための動作フロー
チャートである。
チャートである。
【図２】本発明の一実施例を説明するための生成対象の
半導体記憶回路のブロック図である。
半導体記憶回路のブロック図である。
【図３】本発明の一実施例を説明するための生成対象の
他の半導体記憶回路のブロック図である。
他の半導体記憶回路のブロック図である。
【図４】従来の半導体記憶回路生成方法を説明するため
の生成対象の半導体記憶回路のブロック図である。
の生成対象の半導体記憶回路のブロック図である。
【図５】従来の半導体記憶回路生成方法を説明するため
の半導体記憶回路生成装置のブロック図及びその動作フ
ローチャートである。
の半導体記憶回路生成装置のブロック図及びその動作フ
ローチャートである。
【図６】従来の半導体記憶回路生成方法の課題を説明す
るための生成対象の半導体記憶回路のブロック図であ
る。
るための生成対象の半導体記憶回路のブロック図であ
る。
１，１ａ〜１ｃ メモリセルアレイ部 ２，２ａ ワードドライバ回路部 ３，３ａ〜３ｃ センス増幅回路部 ４ 信号線 ５ａ〜５ｈ 電源線 ６ コンタクト １１ メモリ単位回路 ２１ ワードドライバ単位回路 ３１ センス増幅単位回路
Claims (1)
- 【請求項１】 メモリセルアレイ部のワード数，ビット
数を入力する手順と、前記メモリセルアレイ部のワード
数，ビット数に従ってメモリセル単位回路を所定数配置
配列し前記メモリセルアレイ部の配置配列を決定する手
順と、設計基準及び前記メモリセルアレイ部の配置配列
に従ってワードドライバ回路部及びセンス増幅回路部の
電源容量を決定する手順と、前記電源容量に従って前記
ワードドライバ回路部及びセンス増幅回路部の電源線幅
を決定する手順と、前記電源線幅及び設計基準に従って
前記メモリセルアレイ部に対する所定の位置にワードド
ライバ単位回路及びセンス増幅単位回路をそれぞれ所定
数配置配列し前記ワードドライバ回路部及びセンス増幅
回路部の配置配列を決定する手順と、前記ワードドライ
バ回路部及びセンス増幅回路部に電源線用及び信号線用
のコンタクトを配置する手順と、前記ワードドライバ回
路部及びセンス増幅回路部の電源線及び前記メモリセル
アレイ部との間の信号線の配置配線を決定する手順とを
含むことを特徴とする半導体記憶回路生成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4325128A JP2967664B2 (ja) | 1992-12-04 | 1992-12-04 | 半導体記憶回路生成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4325128A JP2967664B2 (ja) | 1992-12-04 | 1992-12-04 | 半導体記憶回路生成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06176105A JPH06176105A (ja) | 1994-06-24 |
| JP2967664B2 true JP2967664B2 (ja) | 1999-10-25 |
Family
ID=18173393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4325128A Expired - Fee Related JP2967664B2 (ja) | 1992-12-04 | 1992-12-04 | 半導体記憶回路生成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2967664B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3011120B2 (ja) | 1997-02-13 | 2000-02-21 | 日本電気株式会社 | レイアウト情報生成装置及びレイアウト情報生成方法 |
-
1992
- 1992-12-04 JP JP4325128A patent/JP2967664B2/ja not_active Expired - Fee Related
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| JPH06176105A (ja) | 1994-06-24 |
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