JP2642377B2

JP2642377B2 - 半導体集積回路装置及びその製造方法

Info

Publication number: JP2642377B2
Application number: JP2030588A
Authority: JP
Inventors: 元隆栗林
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-01-30
Filing date: 1988-01-30
Publication date: 1997-08-20
Anticipated expiration: 2012-08-20
Also published as: JPH01196137A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、マスタースライス方式やスタンダードセル
方式等で設計される半導体集積回路に係わり、特にクロ
ック布線方法の改良をはかった半導体集積回路装置及び
その製造方法に関する。

（従来の技術）近年、集積回路の大規模化が進むに伴い、クロック系
の設計に慎重な注意を払う必要が生じている。大規模集
積回路においては、一つのクロック信号に同期して幾多
のゲートやフリップ・フロップが動作する。従って、ク
ロック信号線はチップ上に張り巡らされ、これに多数の
ファンアウトが接続される。このとき、次の２つの問題
が生じる。

大きな負荷を持つクロック信号を駆動するために、
極めて大きな電流駆動能力を持つクロックドライバが必
要となる。

クロックスキューが発生し、集積回路のタイミング
動作に誤りが生じる。

ここで、電流駆動能力の大きい一つのクロックドライ
バを集積回路に設けた場合、クロックドライバ部分で大
きな電流変化が生じ、局所的にスイッチングノイズが発
生し、電源電位の変動をもたらし、さらに大量の基板電
流が流れる。その結果、集積回路の誤動作を生じたり、
CMOS集積回路等ではラッチアップによる破壊が起こる可
能性がある。また、どれだけ駆動能力の大きなクロック
ドライバを使用したとしても、伝送配線路のインピーダ
ンス自体が高くなってしまうので、クロックスキューの
低減の効果は期待できない。

このような問題を解決するために、第11図（ａ）のよ
うに１個のクロックドライバＤで集積回路内の全てのフ
リップ・フロップＦにクロック信号を供給する代りに、
同図（ｂ）に示すようにクロックドライバを分散化し、
分散化した複数のクロックドライバD₁〜D_Nで対応するフ
リップ・フロップFi1〜Finにクロック信号を供給する手
法が従来とられていた。この手法をとれば、前記によ
って生じる問題は原理的に解決される。

ポリセル方式，マスタースライス方式でセルを自動配
置し、セル間を自動配線すると云うレイアウ方式におい
て、上記のようなクロックドライバの分散化手法の実現
例として、従来、例えば第12図や第13図のような方式が
とられている。この２つの図において、１はシステムク
ロックドライバル、２はクロックドライバセル、３はク
ロック信号線、Ｆはフリップ・フロップを示す。また、
クロックドライバセル２のｘ印はクロック信号入力端
子、○印はクロック信号出力端子を示している。

上記のクロック信号分配方式は、主にクロックライン
の抵抗成分を低減させることを目的としたものである。
クロック信号線の横ライン，縦ライン又は周辺等の線幅
を太めることによって、この目的は更に高めることがで
き、自動配線プログラムで処理することも容易である。
そして、このようなクロック分配方式では、システムク
ロックドライバセルと各クロックドライバセル間の配線
抵抗成分が低減されるために、各クロックドライバセル
の入力端で観測した場合にスキューはほぼ無くなる。し
かしながら、各々のドライバに接続されるフリップ・フ
ロップの個数、即ち負荷が必ずしも均一でないために、
各々のフリップ・フロップに供給するクロック信号には
スキューが生じる。

つまり、クロックドライバを分散化させて配置するだ
けでは、自動配置・配線プログラムでレイアウトする場
合、個々のクロックドライバの負荷のバラツキによるク
ロックスキューが発生し、間違ったデータ伝搬がなされ
る等の誤動作が生じる。これを回避するには、自動配置
プログラムにおいて、各クロックドライバセルに接続さ
れるフリップ・フロップの数を等しくすると云う制約条
件の下で配置処理を行わなければなならいが、これを行
うには配置プログラムは非常に複雑なものとなるのみな
らず、この制約条件のために配置プログラムの性能低下
が起こる。

（発明が解決しようとする課題）このように、システムクロック信号を、複数個のクロ
ックドライバセルを使用して分割し、自動レイアウトす
る従来方式は、各クロックドライバセル毎の容量負荷成
分の相違によるクロックスキューが発生すると云う問題
があった。

本発明は上記事情を考慮してなされたもので、その目
的とするところは、自動配置・配線プログラムの性能を
低下させることなく、良好なクロックの配分を行うこと
ができ、クロックスキューのない半導体集積回路装置及
びその製造方法を提供することにある。

［発明の構成］（課題を解決するための手段）本発明の骨子は、複数のクロックドライバの負荷容量
が均一になるように、各ドライバに仮想的な負荷を接続
することにある。

即ち本発明は、システムクロック信号を複数個のクロ
ックドライバに供給し、各々のクロックドライバからフ
リップ・フロップ等のメインセルにクロック信号を供給
する半導体集積回路装置において、半導体チップ上に分
散して配置され、システムクロック信号が供給される複
数のクロックドライバと、これらのドライバにそれぞれ
少なくとも１個接続され、対応するクロックドライバか
らクロック信号が供給されるメインセルと、所定の負荷
容量を持ち、前記クロックドライバに該ドライバのメイ
ンセル接続個数に応じて接続されたフィールドスルーセ
ルとを備え、前記フィールドスルーセルの接続個数を前
記各クロックドライバの負荷が均一化するように決定し
たものである。

また本発明は、上記半導体集積回路装置の製造方法に
おいて、所定の容量負荷を持ったフィードスルーセルを
メインセルの自動配置・配線処理時に挿入し、各クロッ
クドライバの担当する領域内のメインセルの数に応じ
て、前記クロックドライバに接続すべきフィードスルー
セルの数を決定するようにした方法である。

（作用）本発明によれば、自動配置又は概略配線によって自動
挿入されるフィードスルーセルを前記クロックドライバ
の負荷回路として使用することにより、各クロックドラ
イバの容量負荷を略等しくすることができる。従って、
新たに負荷セルを挿入してチップ全体の集積度の低下を
起こすこともなく、半導体集積回路におけるクロックス
キューをなくすことが可能となる。

（実施例）以下、本発明の詳細を図示の実施例によって説明す
る。

第１図は本発明の一実施例に係わる半導体集積回路装
置の概略構成を説明するためのもので、クロック配線状
態を示す図である。同図において、11はシステムクロッ
ク発生ドライバセル、12はクロック信号線、Ｆはフリッ
プ・フロップ等のクロック信号を必要とするメインセ
ル、Ｄ（Di1〜DiN）はクロックドライバセル、○印で示
す13はクロックドライバセルの出力端子、×印で示す14
はクロックドライバセルの入力端子、Ｃ（Ci1〜CiN）は
クロックドライバセルによって分割されたクロック信号
線、Ｔは負荷付きフィードスルーセルである。

第１図に示すクロック分配系においては、第８図
（ｂ）に示すように、各々のクロックドライバＤの負荷
が、フィードスルーセルＴの使用によって等しくされ、
クロックスキューが低減している。

次に、第１図の構成を実現する具体的手順について述
べる。第２図はスタンダードセル方式による上記クロッ
ク分配系を実現する一手順を示したフローチャートであ
る。

ステップS1では、メインセルＦの配置と、一般信号線
の概略配線時にセル列上をスルーするネットのためにフ
ィードスルーセルＴを配線効率を高めるような位置に挿
入する。このフィードスルーセルＴの一例を第３図に示
す。同図において、31はメタル第１層の電源線又はグラ
ンド線、32はポリシリコン膜、33は拡散層を示す。この
スルーセルＴは、クロック配線を考慮することなしに、
配置及び配線の最適化を考えて挿入する。また、このス
テップでは、クロックドライバセルＤを同一直線上に並
べるように、且つ各セル列に配置する。なお、スルーセ
ルＴはメインセルＦの形成時に同時に形成されるもので
あり、メインセルＦと略同じ負荷容量を持つものとなっ
ている。ステップS2では、各クロックドライバセルＤの
周辺に配置された、同一セル列上のフリップ・フロップ
（メインセル）Ｆを、どのクロックドライバセルＤに接
続するかを決定する。クロックドライバセルDiに接続し
ようとする、クロックドライバセルDiの近傍領域をRiと
表わす。例えば、第４図のようにクロックドライバセル
Ｄ（D₁〜D₈）が、各セル列に２個挿入されたような場
合、各々のクロックドライバセルDiに対する領域Riを、
フリップ・フロップの分布とスルーセルの分布を考慮し
て、第５図のように決定する。領域Ri内のフリップ・フ
ロップは、クロックドライバセルDiに接続される。前記
第１図の場合、クロックドライバセルDi1〜DiNに対して
領域Ri1〜RiNが第６図のように決定された。

次に、ステップS3で、各領域の中に含まれるフリップ
・フロップの個数が最大となる領域（Rj）を見付け、そ
の最大個数をＭとする。この領域内のクロックドライバ
セルDjの負荷（フリップ・フロップＭ個分の負荷）が最
大となる。ステップS4では、その他の各クロックドライ
バセルDiの負荷がフリップ・フロップＭ個分となるよう
に、不足分の負荷を領域Ri内に配置されたフィードスル
ーセルを負荷セルとして利用し、第１図のようにクロッ
ク信号をフィードスルーセルに接続するネットCiを発生
する。

上記のステップにより挿入済みのフィードスルーセル
を負荷として利用し、各クロックドライバセルの負荷を
略均一化することができる。その理由は、大規模集積回路においては、多数のフィードスルー
セルが挿入され、しかもこれらのセルは局在して配置さ
れることなくチップ全域に分布する。

フリップ・フロップのセルの高さは大きいが、負荷
としてはフィードスルーセル１個程度で代用可能であ
る。

による。

前記ステップS4で、各クロックドライバセルの負荷を
等しくできなかった場合には、各々のクロックドライバ
セルの担当する領域のRiを変更するか、負荷として利用
するフィードスルーセルの不足する領域に、フィードス
ルーセルを新たに追加する、等によって（以上ステップ
S5）、再度ステップS3,S4の処理を実行し、全クロック
ドライバの負荷を均一にする。

ステップS6では、同一直線上に配置されたクロックド
ライバセルの入力端子同志と、システムクロックドライ
バの出力端子を接続する。これらの配線は、直線で行う
ことができ、容易に自動配線プログラムで処理可能であ
り、従って線幅を太くすることによって、配線抵抗によ
る各クロックドライバセル同志のクロックスキューを低
減させることが可能となる。

ステップS7における配線は、垂直方向にメタル第１
層、水平方向にメタル第２層を使用することを基本とし
て配線する。但し、クロック信号配線は、第７図に示す
ような配線処理をする。同図において、71はクロックド
ライバセル間を接続するメタル第２層、72〜74はクロッ
クドライバセルDjから供給されるクロック信号Cjであ
り、72はメタル第１層、73はメタル第２層、74はポリシ
リコンでそれぞれ配線する。また、75はビア、76はコン
タクトを示している。このような配線方法を行えば、フ
ィードスルーセルＴは、メタル第２層のスルー配線を許
し、フィードスルーセルとしての機能は失われない。

かくして本実施例によれば、第８図（ａ）のように各
クロックドライバセルの負荷が不均一となるものが、同
図（ｂ）のように負荷付きフィードスルーセルによりク
ロックドライバセルの負荷が均一化され、クロックスキ
ューが低減される。しかも、負荷用ダミーセルを新たに
挿入する方式とは異なり、集積度やユーティリティを減
少させることもなく、スタンダードセル方式に極めて有
効である。

次に、本発明の第２の実施例を説明する。この実施例
は、マスタースライス半導体集積回路装置に関する。

マスタースライス半導体集積回路の場合、ゲート列の
長さが決まっているので、スルーセルの挿入には注意を
要する。ところが、大規模集積回路をレイアウトする場
合、ゲート使用率は70〜85％程度である。従って、全基
本ゲートの15〜30％の領域は、素子として利用されない
が、この領域をフィードスルーセルとして利用すること
ができる。配置可能なフィードスルーセルは十分あり、
ゲート列の長さを越えない限り、自由に挿入可能であ
る。基本的な処理手順は前記第２図に示すフローチャー
トと同様である。

マスタースライス半導体集積回路で本発明を実施する
ためには、フィードスルーセルとして、例えば第９図の
ようなセルを挿入すればよい。セルパターンとしてのメ
タル配線は、91の電源線と、94のゲート同志を結ぶ配線
で、メタル第１層を使用する。92はポリシリコンゲー
ト、93は拡散層で、これらはマスタースライスとして加
工済みである。

マスタースライスをパーソナライズするとき、メタル
第１層とメタル第２層のみ使用できるとする。セル列と
平行な方向にはメタル第１層、セル列と垂直な方向には
メタル第２層を使用し、セル列上はメタル第２層でスル
ー配線を行う。前記ステップS7で行うクロック信号配線
は、第10図に示すような配線処理をし、フィードスルー
セルを負荷として接続する。同図において、101はクロ
ックドライバセル間を接続するメタル第２層、102〜104
はクロックドライバセルDjから供給されるクロック信号
Cjであり、102はメタル第１層、103はメタル第２層、10
4はメタル第１層でそれぞれ配線する。また、105はビア
である。セル列に平行なセグメント102は、セル列に最
近接するトラックに割当てるものとする。その理由は、
セグメント104を例外的にメタル第１層で配線している
ことによって他の垂直方向のメタル第１層の信号線とシ
ョートすることを避けるためである。

以上のような配線方法を行えば、フィードスルーセル
Ｔは、メタル第２層のスルー配線が可能であり、フィー
ドスルーセルとしての機能は失われない。従って、フィ
ードスルーセルを用いたクロックドライバの負荷の均一
化をはかることができ、先の実施例と同様の効果が得ら
れる。

なお、本発明は上述した各実施例に限定されるもので
はない。例えば前記メインセルはフリップ・フロップに
限るものではなく、クロック信号を必要とする各種のセ
ルに適用することができる。また、フィードスルーセル
の構成は第３図や第９図に何等限定されるものではな
く、仕様に応じて適宜変更可能である。その他、本発明
の要旨を逸脱しない範囲で、種々変形して実施すること
ができる。

［発明の効果］以上述べたように本発明によれば、フィードスルーセ
ルを配置・配線の最適化を考えて挿入するため、またク
ロックドライバの負荷を等しくするため、新たに負荷用
ダミーセルを挿入しなくてよく、集積度又はユーティリ
ティを減少させることなく、クロックスキューを低減す
ることができる。

【図面の簡単な説明】

第１図乃至第８図は本発明の一実施例を説明するための
もので、第１図は半導体集積回路装置におけるクロック
配線状態を示す図、第２図は上記装置を実現する一手順
を示すフローチャート、第３図は容量負荷付きフィード
スルーセルの一例を示す図、第４図は分散して配置され
たクロックドライバセルの配置例を示す図、第５図は各
クロックドライバセルの分担領域の一例を示す図、第６
図は第１図の構成を得るに当たって各クロックドライバ
セルの分担領域を示す図、第７図は分割されたクロック
信号線の配線方式を示す図、第８図はクロックドライバ
の負荷が均一になることを示す図、第９図乃至第10図は
本発明の他の実施例を説明するためのもので、第９図は
マスタースライス方式における容量負荷付きフィードス
ルーセルの一例を示す図、第10図は上記フィードスルー
セル挿入の場合のクロック信号配線法を示す図、第11図
乃至第13図は従来の問題点を説明するためのもので、第
11図はシステムクロック信号のフリップ・フロップへの
供給法を示す図、第12図及び第13図は従来例におけるク
ロック配線状態を示す図である。 11……システムクロック発生ドライバセル、12……クロ
ック信号線、13……出力端子、14……入力端子、31,91
……電源線、32,92……ポリシリコン膜、33,93……拡散
層、71,73,101,103……メタル第２層、72,102,104……
メタル第１層、74……ポリシリコン膜、75,105……ビ
ア、76……コンタクト、Ｆ……フリップ・フロップ（メ
インセル）、Ｄ……クロックドライバセル、Ｔ……フィ
ードスルーセル。

Claims

(57)【特許請求の範囲】

【請求項１】半導体チップ上に分散して配置され、シス
テムクロック信号が供給される複数のクロックドライバ
と、これらのクロックドライバにそれぞれ少なくとも１
個接続され、対応するクロックドライバからクロック信
号が供給されるメインセルと、所定の負荷容量を持ち、
前記クロックドライバに該ドライバのメインセルを接続
個数に応じて接続されたフィールドスルーセルとを具備
し、前記フィールドスルーセルの接続個数は前記各クロ
ックドライバの負荷が均一化するよう決定されるもので
あることを特徴とする半導体集積回路装置。
【請求項２】前記フィードスルーセルは、前記メインセ
ルの自動配置・配線処理時に挿入されるものであること
を特徴とする請求項１記載の半導体集積回路装置。
【請求項３】システムクロック信号を分散して配置され
たクロックドライバに供給し、該ドライバからメインセ
ルにクロック信号を供給する半導体集積回路装置の製造
方法において、所定の容量負荷を持ったフィールドスル
ーセルをメインセルの自動配置・配線処理時に挿入し、
各クロックドライバの担当する領域内のメインセルの数
に応じて、前記クロックドライバに接続すべきフィード
スルーセルの数を決定することを特徴とする半導体集積
回路装置の製造方法。
【請求項４】前記クロックドライバに接続すべきフィー
ドスルーセルの数が足りない場合、前記クロックドライ
バの担当する領域を変更するか、又は不足する領域に更
にフィードスルーセルを挿入することを特徴とする請求
項３記載の半導体集積回路装置の製造方法。