JP2967126B2 - 平板型光弁基板用半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は直視型表示装置や投影型表示装置等に用いら
れる平板型光弁の駆動用基板装置に関する。より詳しく
は、基板表面に被覆された半導体薄膜に画素電極群、ス
イッチ素子群、及び駆動回路素子群が形成された半導体
集積回路基板装置に関する。この基板装置は例えば液晶
パネルに一体的に組み込まれいわゆるアクテイブマトリ
クス装置を構成する。

〔従来の技術〕

アクティブマトリクス装置の原理は簡単であり、各画
素にスイッチ素子を設け、特定の画素を選択する場合に
は対応するスイッチ素子を導通させ、非選択時において
はスイッチ素子を非導通状態にしておくものである。加
えて、各スイッチ素子は駆動回路を構成する周辺回路素
子によって駆動される。このスイッチ素子及び周辺回路
素子は液晶パネルを構成するガラス基板上に形成されて
いる。従ってスイッチ素子及び周辺回路素子の薄膜化技
術が重要である。この素子として通常薄膜トランジスタ
が用いられている。

従来、アクティブマトリクス装置においては薄膜トラ
ンジスタはガラス基板上に堆積された非晶質シリコン薄
膜あるいは多結晶シリコン薄膜の表面に形成されてい
た。これら非晶質シリコン薄膜及び多結晶シリコン薄膜
は真空蒸着法や化学気相成長法を用いてガラス基板上に
容易に堆積できるので比較的大画面のアクティブマトリ
クス装置を製造するのに適している。従って直視型表示
装置等に好適である。

ところで、近年直視型表示装置とは別に、微細化され
た高密度の画素を有する高速の超小型表示装置あるいは
光弁装置に対する要求が高まって来ている。かかる超小
型光弁装置は例えば投影型画像装置の一次画像形成面と
して利用され、投影型のハイビジョンテレビとして応用
可能である。この為には、微細半導体製造技術を用いて
１μｍオーダの画素寸法を有し全体としても数cm程度の
寸法を有する高速の超小型光弁用の半導体集積基板装置
が望まれる。

しかしながら、従来の非晶質あるいは多結晶シリコン
薄膜を用いた場合には、材料が単結晶でない為に電流駆
動が低く高速動作が困難であり、さらに、微細半導体加
工技術を適用してサブミクロンオーダのトランジスタ素
子を形成する事がでない。例えば、非晶質シリコン薄膜
の場合にはその成膜温度が300℃程度である為微細化技
術に必要な高温処理を実施する事ができない。又、多結
晶シリコン薄膜の場合には、結晶粒子の大きさが数μｍ
程度である為、必然適にトランジスタ素子の微細化が制
限される。又、多結晶シリコン薄膜の成膜温度は600℃
程度であり、1000℃以上の高温処理を要する微細化技術
を十分に適用する事は不可能である。以上に述べた様
に、従来の非晶質又は多結晶シリコン薄膜を用いたアク
ティブマトリクス表示装置用半導体集積回路基板装置に
おいては、通常の半導体集積回路素子と同程度の集積密
度、高速動作及びチップ寸法を実現する事が極めて困難
であるという問題点があった。

特に、半導体集積回路基板装置の小型化の為に、スイ
ッチ素子群に加えて周辺回路素子群を極めて高密度に集
積形成する必要がある。しかしながら、より高度の微細
化技術を要する周辺回路素子群を超高密度で多結晶シリ
コン薄膜あるいは非晶質シリコン薄膜に形成する事は困
難であった。この為、通常のLSIチップと同程度のサイ
ズを有するアクティブマトリクス装置用半導体集積回路
基板装置を実現する事ができなかった。

上述した従来の技術の問題点に鑑み、本発明は画素に
選択給電する為のスイッチ素子群に加えて、より高速高
密度集積を要する周辺回路素子群を同一基板表面上に形
成する事のできる半導体基板装置の構造及び製造方法を
提供する事を目的とする。

〔問題点を解決する為の手段〕

上述した本発明の目的を達成する為に、本発明にかか
る光弁基板用半導体装置は、少くとも一部電気絶縁性の
基板と、該基板表面の少くとも一部分に配置され周辺回
路区域を規定する半導体単結晶薄膜とを具備している。
該周辺回路区域に隣接して画素アレイ区域が設けられて
おり、画素電極群及び各画素電極を選択給電する為のス
イッチ素子群が形成されている。本発明の特徴事項とし
て、該周辺回路区域を規定する半導体単結晶薄膜に回路
素子群が例えば超LSI製造技術を用いて集積的に形成さ
れている。この回路素子群は種々多様な機能を有する周
辺回路を構成し、例えば該スイッチ素子群を駆動する為
の駆動回路を含んでいる。

かかる構造を有する光弁基板用半導体装置を製造する
為に、先ず少くとも一部電気絶縁性膜を上部に設けた基
板表面に半導体単結晶板例えば超LSIを形成する為に通
常用いられる高品質のシリコン単結晶ウェハを接着し、
このウェハを機械的あるいは化学的に研摩する事により
半導体単結晶薄膜を全面的に形成する。次に、該半導体
単結晶薄膜を選択的に加工し、該半導体単結晶薄膜から
なる周辺回路区域及びこれと隣接する画素アレイ区域を
形成する。例えば、半導体単結晶薄膜を部分的に除去し
残された部分で周辺回路区域を構成するとともに、該半
導体単結晶薄膜が除去された基板表面部分に半導体多結
晶又は半導体非晶質からなる薄膜を被覆する事により画
素アレイ区域を形成する。続いて、該画素アレイ区域に
画素電極群及び各画素電極群を選択給電する為のスイッ
チ素子群を形成する。さらに、該スイッチ素子群の形成
工程と同時的に又は前後して、周辺回路区域に超LSI技
術あるいばLSI技術を用いて回路素子群を高密度に集積
し周辺回路を形成する。この周辺回路は例えばスイッチ
素子群を駆動する為の駆動回路を含む。

〔発明の作用〕

上述した様に、本発明によれば半導体基板は周辺回路
区域と画素アレイ区域に区分されており、少くとも周辺
回路区域には半導体単結晶薄膜が被覆されている。そし
て、周辺回路素子群はこの半導体単結晶薄膜に超高密度
で集積形成されている。この為、本発明にかかる半導体
集積回路基板装置は全体として極めて小型のチップサイ
ズを実現する事ができる。この回路素子群は、例えばシ
リコン単結晶薄膜に形成された相補型絶縁ゲート電界効
果トランジスタを含む。かかるCMOSトランジスタは低消
費電力で高速動作が可能である。CMOSトランジスタはシ
リコン単結晶薄膜に対して高密度で形成する事ができる
が、シリコン多結晶薄膜あるいはシリコン非晶質薄膜に
対して十分な性能（特に速度）及び小さなサイズを有す
るCMOSトランジスタを形成する事は実際上困難である。

周辺回路区域に形成された回路素子群は種々多様な機
能を有する周辺回路を構成する。例えば、周辺回路は画
素アレイ区域に形成されたスイッチ素子群を駆動する為
の駆動回路を含んでいる。さらに、外部から入力される
画像信号等に従って駆動回路を制御する為の制御回路を
含んでいる。あるいは、画素アレイ区域に形成された各
画素電極に一時的に蓄えられた電荷を記憶情報として検
出する為のDRAMセンサアンプ回路を含んでいる。さらに
は、周囲温度を検出する為の温度センサ、入射光強度を
検出する為の光センサあるいは電源供給の為のソーラセ
ル等を含んでいる。これらの付加的回路はシリコン単結
晶薄膜に対して通常の半導体製造技術を用いて極めて容
易に製造する事ができる。

ところで、周辺回路区域に隣接する画素アレイ区域は
半導体単結晶薄膜を用いて形成しても良いがこの区域の
み半導体多結晶薄膜あるいは半導体非晶質薄膜を利用し
ても良い。これらの薄膜は、半導体単結晶薄膜に比べて
回路素子の高密度集積には適していないが、入射光に対
して比較的感応しない。従って、入射光の悪影響を受け
ないスイッチ素子を形成する事ができる。このスイッチ
素子群の集積密度は、周辺回路素子群の集積密度に比べ
て低いものである。かかるスイッチ素子としては絶縁ゲ
ート電界効果型の薄膜トランジスタを利用する事ができ
るが、より素子寸法の小さな薄膜ダイオードを利用して
も良い。

〔実 施 例〕

以下図面を参照して本発明の好適な実施例を詳細に説
明する。第１図は、本発明にかかる平板型光弁基板用半
導体集積回路装置の典型的な構造例を示す模式適部分断
面図である。この典型例においては、電気絶縁性の透明
基板１が用いられている。図示する様に、基板１の表面
は、周辺回路区域とこれに隣接する画素アレイ区域に分
割されている。周辺回路区域には半導体単結晶薄膜２が
被覆されている。この半導体単結晶薄膜２は選択的にエ
ッチングされており複数の島状の素子領域を形成してい
る。図においては、簡単の為に一対の素子領域のみが示
されている。これら素子領域には周辺回路を構成する回
路素子が各々形成されている。一方の素子領域にはＮ型
の絶縁ゲート電界効果トランジスタ３が形成されてお
り、他方の素子領域にはＰ型の絶縁ゲート電界効果トラ
ンジスタ４が形成されている。一対のＮ型トランジスタ
３とＰ型トランジスタ４はいわゆるCMOSトランジスタの
組を構成する。CMOSトランジスタは極めて高性能な回路
素子であり、高速動作及び低消費電力を特徴としてい
る。Ｎ型MOSトランジスタ３は、P^-型の素子領域表面に
離間して形成された一対のN⁺型ドレイン領域Ｄ及びソー
ス量居Ｓと絶縁膜５を介して積層配置されたゲート電極
Ｇとから構成されている。一方、Ｐ型トランジスタ４
は、N^-型の素子領域の表面に離間して形成されたP⁺型の
一対のドレイン領域Ｄ及びソース領域Ｓと絶縁膜５を介
して積層配置されたゲート電極Ｇとから構成されてい
る。

他方、画素アレイ区域には画素電極及びスイッチ素子
群が形成されている。図においては、１個の画素電極６
と対応する１個のスイッチ素子のみが簡単の為示されて
いる。スイッチ素子は絶縁ゲート電界効果型薄膜トラン
ジスタ７から構成されている。薄膜トランジスタ７は、
基板１の表面に形成されたゲート電極Ｇと、ゲート絶縁
膜５′を介して積層された半導体多結晶薄膜８に形成さ
れた一対のドレイン領域Ｄ及びソース領域Ｓとから構成
されている。ソース領域Ｓを構成する半導体多結晶薄膜
８は延設されており画素電極６を構成する。半導体多結
晶薄膜８の膜厚を数100Åとする事により実質的に透明
な画素電極６を構成する事ができる。

次に、第２図に平板型光弁基板用半導体集積回路装置
の模式的平面装置構造を示す。図示する様に、基板１は
半導体単結晶薄膜２によって被覆された周辺回路区域
と、半導体多結晶薄膜８によって被覆された画素アレイ
区域に分割されている。その境界は点線で示されてい
る。

画素アレイ区域８にはマトリクス状に配置された画素
電極６の群と同じくマトリクス状に配置された薄膜トラ
ンジスタ７の群が形成されている。薄膜トランジスタ７
のソース電極は対応する画素電極６に接続されており、
同じくゲート電極は走査線９に接続されており、同じく
ドレイン電極は信号線10に接続されている。

一方周辺回路区域には、第１図に示すCMOSトランジス
タ等からなるＸドライバ回路11が形成されている。この
Ｘドライバ回路11には、列状の信号線10が接続されてい
る。さらに、Ｙドライバ回路12を含み行状の走査線９が
接続されている。これらのＸドライバ回路11及びＹドラ
イバ回路12は薄膜トランジスタ７からなるスイッチ素子
群を駆動する為のものである。Ｙドライバ回路12は各走
査線９を介してスイッチ素子群を線順次で選択するもの
であり、Ｘドライバ回路11は信号線10を介して、選択さ
れたスイッチ素子に画像信号を供給するものである。Ｘ
ドライバ回路11及びＹドライバ回路12は共に類似した回
路構成を有する。

第３図に、一例としてＹドライバ回路12の回路ブロッ
ク構成を示す。この例においては、Y1ないしY55で示す
合計55本の走査線を線順次で選択する様にしている。基
本的構成として、55段に接続されたシフトレジスタF1な
いしF55を具備している。これらシフトレジスタには、
クロック信号YC、駆動信号YD、フレーム信号FSY及び同
期信号YSTB等が入力されており、走査線Y1ないしY55の
選択タイミングを制御する為のタイミング信号をANDゲ
ート回路を介して出力している。各ゲート回路の出力端
には、レベルシフタLU1ないしLU55が個々に接続されて
いる。各レベルシフタは、タイミング信号の電圧レベル
を変換して出力する為のものであって、走査線Y1ないし
Y55を介して各スイッチ素子のゲート電極に高電圧を印
加する様にしている。通常、画素アレイを駆動する為
に、15V程度の電圧が必要であるのに対して、ドライバ
回路を含めた周辺回路を動作する為には4.5V程度の電圧
で十分である。その為、レベルシフタLU1ないしLU55を
用いて、一次電圧V_DD−V_GND＝4.5Vを、二次電圧V_DD−V
_SS＝15Vに昇圧しているのである。かかる構成とする事
により、全体として周辺回路の低消費電力化が図られ
る。

次に第４図に個々のシフトレジスタFnの詳細回路構成
例を示す。図示する様に、シフトレジスタは複数のイン
バータを含んでいる。このインバータは第１図に示すＮ
型MOSトランジスタ３及びＰ型MOSトランジスタ４の組み
合わせからなるCMOSトランジスタ対で簡単に構成する事
ができる。

さらに、第５図に個々のレベルシフタLUnの詳細回路
構成例を示す。図示する様に、レベルシフタは複数のイ
ンバータ及び複数のＮ型MOSトランジスタやＰ型MOSトラ
ンジスタ等から構成されている。従って、レベルシフタ
もシフトレジスタと同様に半導体単結晶薄膜２の上に高
密度で集積形成する事ができる。

第６図は本にかかる半導体集積回路基板装置を用いて
構成された光弁装置の一例を示す模式的分解斜視図であ
る。図示する様に、光弁装置は基板１と、該基板１に対
向配置された対向基板61と、基板１と対向基板61の間に
配置された電気光学物質例えば液晶62とから構成されて
いる。前述した様に、基板１の表面には画素アレイ区域
と周辺回路区域が規定されている。画素アレイ区域を被
覆する半導体他結晶薄膜８の表面には、複数の画素電極
６と対応する複数のスイッチ素子７とが形成されてい
る。又、周辺回路区域を被覆するシリコン単結晶薄膜２
の表面には、Ｘドライバ回路11及びＹドライ回路12とが
形成されている。これら両区域の表面は液晶配向膜63に
よって被覆されている。又、基板１の裏面側には偏光板
64が接着されている。

一方配向基板61はガラス担体65と、ガラス担体65の外
側面に接着された偏光板66と、ガラス担体65の内側面に
形成された対向電極67とから構成されている。さらに、
対向電極67の表面は液晶配向層68によって被覆されてい
る。

かかる構成を有する光弁装置の動作を簡潔に説明す
る。多結晶薄膜トランジスタからなる個々のスイッチ素
子７のゲート電極は走査線９に接続されており、Ｙドラ
イバ回路12によって走査信号が印加され線順次で個々の
スイッチ素子７の導通及び遮断を制御する。Ｘドライバ
回路11から出力される画像信号は信号線10を介して導通
状態にある選択されたスイッチ素子７に印加される。印
加された画像信号は対応する画素電極６に伝えられ、画
素電極を励起し液晶62に作用してその透過率を実質的に
100％とする。一方、非選択時においてはスイッチ素子
７は非導通状態となり画素電極６に書き込まれた画像信
号を電荷として維持する。なお液晶62は比抵抗が高く通
常は容量性として動作する。液晶62は例えばネマティッ
ク層を呈するものが用いられ、上下一対の配向膜63及び
68によっていわゆるツイスト配向されている。ツイスト
配向されているマネティック液晶は入射光に対して旋光
性を有する。液晶に対して電圧が印加されるとこの旋光
性は失われる。この変化を、一対の偏光板64及び66を介
して光の強度変化に変換し光弁機能を行なうものであ
る。

次に第７図（Ａ）ないし第７図（Ｊ）を参照して、第
１図に示す半導体集積回路装置の製造方法を詳細に説明
する。先ず、第７図（Ａ）に示す工程において、石英ガ
ラス等からなる透明な電気絶縁性基板71と、シリコンか
らなる単結晶半導体基板72とが用意される。単結晶シリ
コン基板72はLSI製造に用いられる高品質のシリコンウ
ェハを用いる事が好ましく、その結晶方位は＜100＞0.0
±01.0の範囲の一様性を有し、その単結晶格子欠陥密度
は500個/cm²以下である。用意された例えば石英ガラス
基板71の表面及びシリコンウェハ72の表面を先ず精密に
平滑仕上げする。続いて、平滑仕上げされた両面を重ね
合わせ加熱する事により両基板を熱圧着する。この熱圧
着処理により、両基板71及び72は互いに強固に固着され
る。

第７図（Ｂ）に示す工程において、シリコンウェハ72
の表面を研摩する。この結果、石英ガラス基板71の表面
には数μｍ程度の所望の厚さまで研摩された単結晶シリ
コン薄膜73が形成される。なお、シリコンウェハ基板72
を薄膜化する為に機械的な研摩処理に代えて化学的なエ
ッチング処理を用いても良い。この様にして得られた単
結晶シリコン薄膜73はシリコンウェハ72の品質が実質に
そのまま保存されるので、結晶方位の一様性や格子欠陥
密度に関して極めて優れた複合基板材料を得る事ができ
る。

これに対して、従来より基板とシリコン単結晶薄膜の
二層構造よりなるSOI基板が知られている。SOI基板は例
えば絶縁物質からなる担体表面に化学気相成長法等を用
いて多結晶シリコン薄膜を堆積させた後、レーザビーム
照射等により加熱処理を施こし多結晶膜を再結晶化して
単結晶構造に変換して得られていた。しかしながら、一
般に多結晶の再結晶化により得られた単結晶は必ずしも
一様な結晶方位を有しておらず又格子欠陥密度が大きか
った。従って、キャリアのライフタイムも短く、DRAMを
形成する事は困難である。これらの理由により、従来の
方法により製造されSOI基板に対してシリコンウェハと
同様に微細化技術を適用する事は困難である。さらに、
高速な品質を得る事も困難であった。これに対して、本
発明に用いられる複合基板は基板と高品質のシリコンウ
ェハ単結晶薄膜からなる二層構造を有するので、通常の
LSI製造技術を直接に適用する事ができる。また、性能
もバルクシリコンと同様に得る事ができる。

続いて、第７図（Ｃ）に示す工程において、基板71の
表面全体を被覆する単結晶シリコン薄膜73の加工を行な
い、周辺回路区域及び画素アレイ区域を設定する。図に
おいては、両区域の境界部分のみが部分的に示されてい
る。この例においては、画素アレイ区域に存在するシリ
コン単結晶薄膜をエッチングにより全面的に除去し、基
板71の表面を露出させる。一方、周辺回路区域において
は所定の形状にパタニングされたマスク74を介して、プ
ラズマイオンエッチング等により選択的除去処理を行な
い、シリコン単結晶薄膜73からなる複数の島状素子領域
75を形成する。図においては、簡単の為に１個の素子領
域のみが示されている。

第７図（Ｄ）に示す工程において、熱酸化処理を行な
い、島状にパタニングされたシリコン単結晶薄膜73の表
面及び側面に二酸化シリコンからなるゲート絶縁膜76を
形成する。

第７図（Ｅ）に示す工程において、化学気相成長法に
より基板71の全面を覆う様に多結晶シリコン膜を堆積す
る。この多結晶シリコン膜を所定の形状にパタニングさ
れたレジストマスク（図示せず）を用いて選択的にエッ
チングしゲート絶縁膜76の表面に第１のゲート電極G1を
形成する。この時、画素アレイ区域においても同時に多
結晶シリコン膜の選択的エッチングを行ない第２のゲー
ト電極G2を形成する。

続いて第７図（Ｆ）に示す工程において、ゲート電極
G1をマスクとしてゲート絶縁膜76を介して不純物のイオ
ン注入を行ない、シリコン単結晶薄膜73の表面に第１の
ドレイン領域D1及び第１のソース領域S1を形成する。こ
の結果、ゲート電極G1の下方においてドレイン領域D1と
ソース領域S1の間に不純物の注入されていないトランジ
スタチャネル形成領域が設けられる。従って、島状の素
子領域75に絶縁ゲート電界効果型の単結晶薄膜トランジ
スタが形成される。このトランジスタは、前述した様に
周辺回路素子を構成する。

次に、基板71の表面全体を化学気相成長法等により二
酸化シリコン被膜77で被覆する。この二酸化シリコン被
膜77は第２のゲート電極G2に対してゲート絶縁膜を構成
する。

続いて、第７図（Ｈ）に示す工程において、化学気相
成長法等を用い、二酸化シリコン被膜77の表面全体に多
結晶シリコン薄膜78を形成する。この多結晶シリコン薄
膜78の膜厚は好ましくは数100Å程度に設定され実質的
に透明である。所定の形状にパタニングされたマスク
（図示せず）を介して、選択的エッチングを行ない多結
晶シリコン薄膜78を部分的に除去する。

さらに、第７図（Ｉ）に示す工程において、パタニン
グされた多結晶シリコン薄膜78に対して選択的な不純物
注入を行ない、第２のゲート電極G2の両側に第２のドレ
イン領域D2及び第２のソース領域S2を形成する。この不
純物注入は、不純物イオン打ち込みあるいは不純物拡散
により行なわれる。この結果、画素アレイ区域には第２
のゲート電極G2と第２のドレイン領域D2及び第２のソー
ス領域S2とから構成される絶縁ゲート電界効果型の多結
晶薄膜トランジスタが形成される。同時に、ソース領域
S2から延設された多結晶シリコン薄膜78の部分は透明画
素電極79を構成する。

最後に、第７図（Ｊ）に示す工程において、所定の電
気的結線の為の金属配線工程が行なわれた後、基板71の
表面全体を透明な保護膜80で被覆する。この結果、画素
アレイ区域には、多結晶薄膜トランジスタからなるスイ
ッチ素子と、同じく多結晶シリコン薄膜からなる画素電
極が形成される。

上述した実施例においては、画素アレイ区域は多結晶
シリコン薄膜で被覆されている。しかしながら、これに
限られるものではなく画素アレイ区域をシリコン非晶質
薄膜で被覆し、この非晶質薄膜にスイッチ素子等を形成
しても良い。あるいは、画素アレイ区域にも、シリコン
単結晶薄膜を残しておき、ここにスイッチ素子等を形成
しても良い。しかしながら、シリコン単結晶薄膜は前述
した様にシリコンウェハの研摩により得られるので膜厚
は数μｍ程度である。従って、実質的に不透明でありこ
の部分を直接透明画素電極として利用する事ができな
い。その為、画素電極が形成される部分のシリコン単結
晶薄膜を選択熱酸化によりフィールド酸化膜に変換する
等の処理が必要である。これに対して、シリコン多結晶
薄膜あるいはシリコン非晶質薄膜は真空蒸着法又は化学
気相成長法等により極めて薄く形成する事ができるの
で、透明画素電極としてもそのまま利用する事ができ
る。又、シリコン単結晶薄膜トランジスタは、シリコン
多結晶薄膜トランジスタあるいはシリコン非晶質薄膜ト
ランジスタに比べて入射光に起因するリーク電流が大き
い。この為、スイッチ素子としてはむしろ単結晶よりも
多結晶あるいは非晶質によって構成される絶縁ゲート電
界効果型の薄膜トランジスタの方が好ましい。さらに、
前述した様にシリコン多結晶薄膜あるいはシリコン非晶
質薄膜は極めて薄く堆積できるので表面の段差寸法が小
さくて済み配線パタン等の段切れを有効に防止する事が
可能となる。

本実施例においては、第１のゲート電極G1と第２のゲ
ート電極G2は同一のシリコン多結晶薄膜を同時にパタニ
ングして得ていた。しかしながら、これに限られるもの
ではなく、第２のゲート電極G2は例えばシリコン単結晶
薄膜73を選択的にエッチングして島状の素子領域を形成
する際、同時にこの膜を用いて形成する事も可能であ
る。

次に、第８図を参照して本発明にかかる平板型光弁基
板用半導体集積回路装置の他の実施例を説明する。本実
施例においても、基板１は点線で示す様に、画素アレイ
区域と周辺回路区域に分割されている。画素アレイ区域
にはマトリクス状に配置された画素電極群及びスイッチ
素子群が形成されている。又、周辺回路区域はシリコン
単結晶薄膜により被覆されている。この薄膜には、先の
実施例と同様にＸドライバ回路11及びＹドライバ回路12
が形成されている他、さらに種々の機能を有する付加回
路81も同時に形成されている。この付加回路も高品質の
シリコン単結晶薄膜に形成できるので、多様な付加回路
素子群を通常のLSI技術を用いて高密度に集積する事が
できる。例えば、この付加回路81としてはＸドライバ回
路及びＹドライバ回路を制御する為の制御回路が含まれ
る。この制御回路はビデオ信号処理回路から構成されて
おり、外部の信号源から入力された画像信号あるいはビ
デオ信号を処理しＸドライバ回路11に転送する為のもの
である。この様に、半導体集積回路基板装置の上に、ビ
デオ信号処理回路を付加する事により、該基板装置を直
接外部の画像信号源に隣接する事ができる。従って、極
めて汎用性に優れた超小型の高速画像装置を得る事がで
きる。付加的に組み込まれる回路としては、ビデオ信号
処理回路の他に様々な機能を有するものが考えられる。

付加回路の一例として例えばDRAMセンスアンプ回路が
含まれる。このDRAMセンスアンプ回路は、各画素電極に
一時的に蓄えられた電荷を記憶情報として検出する為の
ものであり、各画素の欠陥検出等に利用できる。先ず、
第９図を参照してその原理を簡潔に説明する。第９図
は、ある信号線Xiとある走査線Yjとの交点に存在する１
個の画素の等価回路を示している。画素は、トランジス
タからなるスイッチ素子91と、液晶92と、容量素子93等
から形成されている。スイッチ素子91は半導体基板装置
の表面に形成されており、液晶92は半導体基板装置の表
面に形成された画素電極94と対向基板に形成された対向
電極95の間に挟持されている。加えて、容量素子93は画
素電極94と他の電極例えば信号線用電極あるいは走査線
用電極との間に形成されている。あるいは、単結晶シリ
コン上に設ける事もできる。スイッチトランジスタ91の
ゲート電極は走査線Yjに接続されており、同じくドレイ
ン領域は信号線Xiに接続されており、同じくソース領域
は画素電極94に接続されている。走査線Yjを介してスイ
ッチトランジスタ91を導通させると信号線Xiを介して所
定の電荷が容量素子93に充電される。その後、直ちにス
イッチトランジスタ91は走査線Yjを介して非導通状態と
なり、充電電荷が容量素子93に蓄積される。この容量素
子の両端に現われる電圧により液晶92が駆動され光弁機
能を行なう。従って、第９図に示す等価回路は実質的に
DRAMの１個のメモリセルと同等である。即ち、容量素子
93は信号線Xiを介して供給される画像信号を電荷として
一時記憶する機能を有する。本発明においては、この一
時記憶の時間を従来のバルクシリコンを用いたDRAMと同
程度に長く保つ事ができる。なぜならば、材質が同じで
あるからである。各画素に欠陥がない限り、メモリセル
には正常に動作する。従って、容量素子に保持された電
荷を、記憶情報として読み出す事により各画素の欠陥の
有無を極めて簡単且つ高速に検査する事ができる。この
為に、付加回路81には、メモリセルに記憶された情報を
読み出す為のDRAMセンスアンプ回路が含まれている。DR
AMの容量及びトランジスタとして、多結晶シリコンを用
いた場合には、情報保持時間が短くDRAM動作させる事は
困難である。

第10図に、かかるDRAMセンスアンプ回路の詳細回路構
成例を示す。第10図においては、マトリクス画素アレイ
の各列成分に対応する１個のDRAMセンスアンプ回路が示
されている。この回路は第８図に示すＸドライバ回路11
及びＹドライバ回路12に接続されている。３段構造を有
し、第１段101及び第２段102は読み出し信号に応じて動
作可能状態となる。即ち、等価的にメモリアレイと見做
される画素アレイに蓄積された情報を読み出す時に、読
み出し信号が出力されるDRAMセンスメモリ回路が読み取
り可能状態におかれる。第１段101の一対の入力端子に
は、Ｘドライバ回路11を介して信号線Xi上に読み出され
るデータDXiとその反転情報である▲▼ｉが供給さ
れる。第１段101はこの供給されたデータを増幅する。
さらに、第２段102の入力端子にはＹドライバ回路12を
介して走査線上に表われる走査信号SYi及びその反転信
号である▲▼ｊが供給される。この第２段102は、
走査信号に同期して、第１段から供給されるデータをさ
らに増幅する。最後に、第３段103はバッファであり、
その出力端子に読み出されたデータが逐次供給される。
図示しないが、この読み出されたデータは逐次基準デー
タと比較評価され、各画素の欠陥の有無を検出する。図
から明らかな様に、DRAMセンスアンプ回路は多数のトラ
ンスミッションゲート、インバータ及びＮ型とＰ型のト
ランジスタ等から構成されている。これらの回路素子は
全て、絶縁ゲート電界効果型のトランジスタで構成する
事ができる。シリコン単結晶薄膜はかかるトランジスタ
素子群を高密度で低リーフ電流、高速動作で集積するの
に最も適している。特に、高速動作及び低消費電力を保
証する為に、単結晶シリコンCMOSトランジスタを利用す
る事が可能となる。単結晶の場合、多結晶と比べライフ
タイムが一桁以上大きい為にDRAM機能を容易に持たす事
が可能になった。

第11図に付加回路に含まれる周辺回路の他の例として
光センサ回路を示す。この光センサ回路は、半導体集積
回路基板装置に照射される入射光の強度を検出する為の
ものである。一般に、光弁装置は光源を具備している。
この光源には寿命があり、発光強度は徐々に低下する。
この発光強度の低下を常時モニタすることにより、光源
の保守点検あるいは交換を容易ならしめるものである。
図示する様に、光センサ回路は電源電圧V_DDと接地端子
との間に接続されたフォトダイオード111を含む。この
フォトダイオードは、一導電型の単結晶シリコン薄膜に
対して、反対導電型の不純物を導入する事によりPN接合
を形成して容易に得る事ができる。フォトダイオードの
一端は電流電圧変換用抵抗112に接続されている。この
抵抗112はシリコン単結晶薄膜に対する不純物導入によ
り簡単に形成できる。抵抗112の一端は差動増幅器113の
正入力端子に接続されている。又、差動増幅器113の負
入力端子は差動増幅器113の出力端子に結線されてい
る。この結果、差動増幅器113はバッファを形成する。
本光センサ回路はさらに他の差動増幅器114を含んでい
る。その正入力端子には、拡散抵抗115を介してバッフ
ァ113の出力端子が接続されており、その負入力端子に
は基準電圧Vrefが供給されている。この差動増幅器114
はフォトダイオード111によって検出された入射光強度
に比例した検出電圧と基準電圧を比較する事により、検
出電圧が基準電圧を下回った時に警告信号を出力する。
即ち、入射光の強度が一定レベルとなった時に、光弁装
置の光源の保守点検あるいは交換を促す為である。第11
図に示す光センサ回路の各構成要素は全て、シリコン単
結晶薄膜の上に集積適に形成する事が可能である。

次に第12図（Ａ）を参照して、付加回路に含まれる周
辺回路の一例として温度センサ回路を説明する。この温
度センサ回路は、半導体基板装置を光弁に組み込んだ場
合に電気光学物質例えば液晶に面接触しその温度変化を
モニタする。液晶のオーバヒート等によりその動作範囲
を超える惧れがある時、警告信号を発し正常な光弁の動
作を維持する為のものである。本例においては、光セン
サ回路は、電源V_DDと接地V_SSとの間に直列接続された１
個のNPNトランジスタ121と定電流回路122とから構成さ
れている。周知の様に、NPNトランジスタのベースエミ
ッタ間電圧Zfには電圧依存性がある。従って、ベースエ
ミッタ間に定電流源122を用いて定電流Ifを流す事によ
り、定電流源122の一端に温度に依存した出力電圧Vfが
表われる。この出力電圧Vfを所定の基準電圧と比較する
事により、光弁装置に利用される液晶のオーバヒートを
検出する事が可能となる。このNPNトランジスタ121はCM
OSプロセス中において容易に製造する事が可能である。
又、定電流回路122も複数の絶縁ゲート電界効果トラン
ジスタを用いて簡単に構成する事ができる。

第12図（Ｂ）に、さらに高感度の温度特性を有する光
センサ回路を示す。第12図（Ａ）に示す例と異なる点
は、２個のNPNトランジスタがダーリントン接続されて
いる点である。この温度センサ回路もCMOSICに内蔵で
き、例えば1.5V動作でサーミスタと同程度の感度を有す
る温度センサ回路が得られる。この温度センサ回路は、
−10℃から＋60℃の温度範囲で−6mV/℃の温度感度を保
証でき、直線性に優れバラツキの小さな量産に適したも
のである。図示する様に、NPNトランジスタ121及び123
を、ベースエミッタ間電圧が加算される様に複数個接続
すると、コレクタが共通の為必然的にダーリントン接続
になる。これに定電流源122を介して定電流Ifを供給し
センサ出力電圧Vfを得る。

第13図は、温度センサ素子として用いられるNPNトラ
ンジスタが形成された半導体集積回路基板装置の断面構
造を示す模式図である。図示する様に、電気絶縁性の石
英ガラス基板１の表面には単結晶シリコン薄膜２が形成
されており、前述の複合基板を構成している。この複合
基板の左半分には、NPNトランジスタが形成されてお
り、右半分にはＮ型のMOSトランジスタが形成されてい
る。図から明らかな様に、NPNトランジスタとＮ型MOSト
ランジスタは同時に形成する事ができる。NPNトランジ
スタは温度センサ素子として用いられ、Ｎ型MOSトラン
ジスタは例えば定電流回路を構成する素子として用いら
れる。N^-型の単結晶シリコン薄膜層２にP^-型のベース拡
散層を設ける。このベース拡散層内にN⁺型のエミッタ領
域を形成する。P^-型のベース拡散層はCMOSプロセスでＮ
型MOSトランジスタのＰウェルと同時に拡散され、N⁺型
のエミッタ領域はＮ型MOSトランジスタのN⁺型ソース領
域及びドレイン領域と同時に形成できる。

次に第14図を参照して、周辺回路としてソーラセルを
内蔵する平板型光弁基板様半導体集積回路装置を示す。
図示する様に、基板１は２つの区域に分割されている。
点線で囲まれた区域が画素アレイ区域であり、画素電極
群及びスイッチ素子群が集積的に形成されている。点線
で囲まれた範囲以外が周辺回路区域であり、Ｘドライバ
回路11及びＹドライバ回路12が形成されている。同時
に、周辺回路区域の周端部に沿ってソーラセル141が形
成されている。このソーラセル141は、光弁装置に照射
される入射光を電気エネルギーに変換し、画素アレイや
Ｘドライバ回路11及びＹドライバ回路12に駆動電力を供
給している。なお、先に述べた種々の例と同様に周辺回
路区域は高品質のシリコン単結晶薄膜により被覆されて
いる。このシリコン単結晶薄膜は、基板の表面にシリコ
ンウェハを接着した後研摩する事により得られる。ソー
ラセル141は、PN接合を利用して入射光の光エネルギー
を電気エネルギーに変換する半導体素子である。現在で
は、このソーラセルはシリコン単結晶を用いて、最も変
換効率の高いものが得られている。従って、本発明にか
かる半導体集積回路基板装置の周辺部にソーラセル素子
を形成する事は極めて有効である。

第15図に、かかるソーラセルの断面構造を模式的に示
す。基板１の表面に接着された単結晶シリコン薄膜２は
あらかじめＮ型の不純物により拡散処理を施こされてお
り、0.1ないし１Ωcmの抵抗率を有する。その表面部分
に対して、Ｐ型の不純物例えばボランを拡散しＰ型層14
2を形成する。この結果、光起電力を有するPN接合が得
られる。さらに、基板１の表面を一酸化シリコンなどか
らなる反射防止膜143で保護する。この反射防止膜は真
空蒸着により形成できる。続いて、反射防止膜143の一
部分にコンタクトホールを形成し、Ｎ型のシリコン単結
晶薄膜２に金属からなる負極端子144を接続する。又、
反射防止膜143の他の部分にもコンタクトホールを開
け、Ｐ型拡散層142に対して金属からなる正極端子145を
接続する。これらの電極端子144及び145は周辺回路に対
する電源供給端子として用いられる。

第16図は、Ｘドライバ回路11及びＹドライバ回路12か
ら引き出される外部接続端子のパタン例を示す模式的平
面図である。図示する様に、外部接続用端子配線群161
は基板１の表面の一周辺部に集中的に形成されている。
この結果、外部回路との電気的接続が極めて容易にな
る。例えば、基板１と図示しない対向基板を重ねてヒー
トシールを行ない光弁装置を製造する時、同時に外部接
続用端子配線161に対する電気接続処理を行なう事がで
きる。この時、外部接用端子配線161は基板１の周辺角
部に形成されているので、ヒートシールを行なう為の加
熱部材はＸドライバ回路11やＹドライバ回路12に直接当
設する事がない。従って、光弁装置組み立て中におい
て、半導体集積回路基板装置の上に形成された回路素子
を熱的に破壊する惧れがない。

最後に、第17図及び第18図を参照して、画素電極を選
択給電する為のスイッチ素子の例を示す。第17図はある
信号線Xiとある走査線Yjの交点に存在する１個の画素電
極及び１個のスイッチ素子を示す模式的部分平面図であ
る。図示する様に、画素電極171の一辺と対応する信号
線Xiとの間には一方のダイオード172が接続されてい
る。又、画素電極171の他の辺と対応する走査線Yjとの
間には他方のダイオード173が接続されている。これら
一対のダイオード172及び173が、画素電極171を選択給
電する為のスイッチ素子を構成する。先に述べた実施例
においてはスイッチ素子として絶縁ゲート電界効果型の
トランジスタが用いられていた。このトランジスタに比
べてダイオードはその素子面積が小さく従って１画素当
たりの開口率を大きくとる事ができる。即ち、１画素当
たりにおける透明画素電極171の占める面積割合が大き
くなり、それだけ画像表示性能に優れた透過型の光弁装
置を得る事ができる。図示する様に、走査線Yjに印加さ
れる選択信号に同期して、信号線Xiに画像信号を供給す
る事により、一対のダイオード172及び173を介して画素
電極171に電荷を供給し蓄積する事が可能となる。第18
図は第17図に示す１画素部分の断面構造を示す。本実施
例においては、基板１の表面に接着形成されたシリコン
単結晶薄膜２をそのまま利用してダイオード172及び173
を形成している。しかしながら、シリコン単結晶薄膜を
画素アレイ区域から除去した後シリコン他結晶薄膜ある
いは非晶質薄膜を形成し、この薄膜にダイオードを形成
しても良い事は勿論である、この例においては、シリコ
ン単結晶薄膜２を選択的にエッチングし一対の島状素子
領域を形成している。各々の島状素子領域に異なる導電
型の不純物を導入してP⁺領域及びＮ領域からなるPN接合
を形成しダイオードを得ている。そして、一対のダイオ
ード172及び173の間に、透明材料からなる画素電極171
を真空蒸着等により形成する。図から明らかな様に、ダ
イオードを形成する為の島状素子領域の寸法は極めて小
さくて済みその分各画素の開口率を大きくとれる。因み
に、絶縁ゲート電界効果型薄膜トランジスタを用いた場
合には開口率が50％ないし60％であるのに対して、一対
のダイオードを用いた場合には開口率を80％程度に向上
する事ができる。

〔発明の効果〕

上述した様に、本発明によれば光弁装置用基板の表面
を画素アレイ区域とそれに隣接する周辺回路区域に分割
している。そして、少くとも周辺回路区域には基板に接
着形成された高品位の半導体単結晶薄膜が被覆されてい
る。画素アレイ区域に画素電極群及びスイッチ素子群を
形成するとともに、周辺回路区域の半導体単結晶薄膜に
対して種々多様な機能を有する周辺回路を構成する回路
素子群を集積的に形成する事ができる。即ち、単結晶シ
リコンを用いたトランジスタは、チップ内で例えば閾値
電圧を約100mV以下のバラツキで形成できる為に、高精
度の周辺回路を容易に形成できる。この半導体単結晶薄
膜に対しては集積回路技術を用いて、超LSIに匹敵する
種々の機能を有する周辺回路を単結晶であるが為に容易
に付加する事ができる。従って、高速の超小型且つ多機
能の光弁用半導体集積回路基板を得る事ができるという
効果がある。周辺回路としては、例えばスイッチ素子群
駆動用のＸドライバ介を及びＹドライバ回路や、DRAMセ
ンスアンプ回路や、光検出回路や、温度検出回路や、ソ
ーラセル等を自由自在に形成する事ができる。

【図面の簡単な説明】

第１図は光弁基板用半導体装置の典型的な構造を示す部
分断面図、第２図は同じく光弁基板用半導体装置の全体
平面図、第３図は光弁基板用半導体装置の周辺回路区域
に形成されるＹドライバ回路の回路構成を示すブロック
図、第４図は第３図に示すＹドライバ回路の部品を構成
するシフトレジスタの詳細回路構成を示す回路図、第５
図は同じくＹドライバ回路の構成部品の１つであるレベ
ルシフタの詳細回路構成を示す回路図、第６図（Ａ）な
いし第６図（Ｊ）は第１図に示す光弁基板用半導体装置
の製造方法を示す工程図、第７図は光弁基板用半導体装
置の他の実施例を示す模式的平面図、第８図は第７図に
示す付加回路に含まれるDRAMセンスアンプ回路の動作を
説明する為の画素等価回路図、第９図は第７図に示す付
加回路に含まれるDRAMセンスアンプ回路の詳細回路構成
を示す回路ブロック図、第10図は第７図に示す付加回路
に含まれる光センサ回路の具体的構成例を示す回路図、
第11図（Ａ）は第７図に示す付加回路に含まれる温度セ
ンサ回路の具体的構成を示す回路図、第11図（Ｂ）は同
じく温度センサの改良された例を示す回路図、第12図は
第11図（Ａ）に示されるNPNトランジスタの構造を示す
模式的部分断面図、第13図は光弁基板用半導体装置のさ
らに他の実施例を示す模式的平面図、第14図は第13図に
示されたソーラセルの構造を示す模式的部分断面図、第
15図は光弁基板用半導体装置の別の一実施例を示す模式
的平面図、第16図は光弁基板用半導体装置の画素アレイ
区域に形成されるスイッチ素子群の例を示す模式図、及
び第17図は第16図に示されるスイッチ素子の断面構造を
示す模式図である。 １……基板、２……半導体単結晶薄膜 ３……Ｎ型MOSトランジスタ ４……Ｐ型MOSトランジスタ ５……第１絶縁膜、５′……第２絶縁膜 ６……画素電極、７……薄膜トランジスタ ８……半導体多結晶薄膜、Ｄ……ドレイン領域 Ｓ……ソース領域、Ｇ……ゲート電極

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山崎 恒夫 東京都江東区亀戸６丁目31番１号 セイ コー電子工業株式会社内 (72)発明者 鈴木 宏 東京都江東区亀戸６丁目31番１号 セイ コー電子工業株式会社内 (72)発明者 田口 雅明 東京都江東区亀戸６丁目31番１号 セイ コー電子工業株式会社内 (56)参考文献 特開 昭59−45486（ＪＰ，Ａ) 特開 昭58−117584（ＪＰ，Ａ) 特開 昭58−85478（ＪＰ，Ａ) 特開 昭64−6927（ＪＰ，Ａ) 特開 昭57−97582（ＪＰ，Ａ) 実開 昭58−128475（ＪＰ，Ｕ) 実開 昭58−54679（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G02F 1/136 G02F 1/1345

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】少くとも一部電気絶縁性の膜を含む基板
   と、 該基板表面の少くとも一部分に配置され周辺回路区域を
   規定し、所望の厚さに研磨された半導体単結晶薄膜と、 該周辺回路区域に隣接する画素アレイ区域に形成された
   画素電極群及び各画索電極を選択給電する為のスイッチ
   素子群と、 該周辺回路区域において半導体単結晶薄膜に集積的に形
   成された回路素子群からなり該スイッチ素子群を駆動す
   る為の駆動回路を含む周辺回路とから構成され、 前記半導体単結晶薄膜に集積的に形成された回路素子群
   はDRAM機能を有することを特徴とする平板型光弁基板用
   半導体集積回路装置。
2. 【請求項２】該回路素子群は、シリコンからなる単結晶
   薄膜に形成された相補型絶縁ゲート電界効果トランジス
   タを含む請求項１に記載の平板型光弁基板用半導体集積
   回路装置。
3. 【請求項３】該周辺回路は、駆動回路を制御する為の制
   御回路を含んでいる請求項１に記載の平板型光弁基板用
   半導体集積回路装置。
4. 【請求項４】少くとも一部電気絶縁性の膜を含む基板
   と、 該基板表面の少くとも一部分に配置され周辺回路区域を
   規定し、所望の厚さに研磨された半導体単結晶薄膜と、 該周辺回路区域に隣接する画素アレイ区域に形成された
   画素電極群及び各画索電極を選択給電する為のスイッチ
   素子群と、 該周辺回路区域において半導体単結晶薄膜に集積的に形
   成された回路素子群からなり該スイッチ素子群を駆動す
   る為の駆動回略を含む周辺回路とから構成され、 該周辺回路は、各画素電極に一時的に蓄えられた電荷を
   記憶情報と検出する為のDRAMセンスアンプ回路を含むこ
   とを特徴とする平板型光弁基板用半導体集積回路装置。
5. 【請求項５】該回路素子群は、シリコンからなる単結晶
   薄膜に形成された相補型絶縁ゲート電界効果トランジス
   タを含む請求項４に記載の平板型光弁基板用半導体集積
   回路装置。
6. 【請求項６】該周辺回路は、駆動回路を制御する為の制
   御回路を含んでいる請求項４に記載の平板型光弁基板用
   半導体集積回路装置。