JP2628072B2 - 液晶表示装置およびその製造方法 - Google Patents
液晶表示装置およびその製造方法Info
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- JP2628072B2 JP2628072B2 JP18299088A JP18299088A JP2628072B2 JP 2628072 B2 JP2628072 B2 JP 2628072B2 JP 18299088 A JP18299088 A JP 18299088A JP 18299088 A JP18299088 A JP 18299088A JP 2628072 B2 JP2628072 B2 JP 2628072B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はMIS（金属−絶縁物−半導体）トランジスタ
アレイを用いたディスプレイのためのアクティブマトリ
クス基板に関するものである。
アレイを用いたディスプレイのためのアクティブマトリ
クス基板に関するものである。
（従来の技術） 従来のアクティブマトリクスを用いたディスプレイパ
ネルの１セル分の回路図を第５図に示す。同図におい
て、走査線65は薄膜トランジスタ（TFT）52のゲートに
接続されており、TFT52がオンされると信号線61の信号
は、電荷保持容量53、信号線61と走査線65との交差部分
に設けられた電荷保持容量55、および信号線61とGND線
との交差部分に設けられた電荷保持容量56に電荷として
蓄積される。信号線61からの信号は、再びデータが書込
まれるまで、この容量53,55,56により保持され、同時に
液晶54を駆動する。ここでVcは共通電極信号である。
ネルの１セル分の回路図を第５図に示す。同図におい
て、走査線65は薄膜トランジスタ（TFT）52のゲートに
接続されており、TFT52がオンされると信号線61の信号
は、電荷保持容量53、信号線61と走査線65との交差部分
に設けられた電荷保持容量55、および信号線61とGND線
との交差部分に設けられた電荷保持容量56に電荷として
蓄積される。信号線61からの信号は、再びデータが書込
まれるまで、この容量53,55,56により保持され、同時に
液晶54を駆動する。ここでVcは共通電極信号である。
第６図は従来のアクティブマトリクス基板の１セル分
の構造を示した平面図であり、第７図は第６図のＣ−Ｄ
線断面図である。前記TFT52と電荷保持容量53の構造は
特開昭62−148929号公報に記載されている。
の構造を示した平面図であり、第７図は第６図のＣ−Ｄ
線断面図である。前記TFT52と電荷保持容量53の構造は
特開昭62−148929号公報に記載されている。
TFT52は、基板１上にゲート電極８を形成した後ゲー
ト絶縁膜74を全面に形成し、さらにトランジスタ52の能
動領域となる半導体層63を形成する逆スタガ構造であ
り、電荷保持容量53は、基板１上に形成された共通電極
９を上方に、絶縁膜74を介して画素電極64を配置した構
造である。
ト絶縁膜74を全面に形成し、さらにトランジスタ52の能
動領域となる半導体層63を形成する逆スタガ構造であ
り、電荷保持容量53は、基板１上に形成された共通電極
９を上方に、絶縁膜74を介して画素電極64を配置した構
造である。
この従来構造の作成プロセスでは、ゲート電極８及び
共通電極９を形成するためのホト・エッチング、半導体
層63を形成するためのホト・エッチング、および画素電
極64及び信号線61を形成するためのホト・エッチング
と、計３回のホト・エッチングでTFT52及び電荷保持容
量53が形成される。
共通電極９を形成するためのホト・エッチング、半導体
層63を形成するためのホト・エッチング、および画素電
極64及び信号線61を形成するためのホト・エッチング
と、計３回のホト・エッチングでTFT52及び電荷保持容
量53が形成される。
また、実際にこの基板をアクティブマトリクス基板と
して用いる場合は、絶縁膜74の下に形成されたゲート電
極８及び共通電極９を外部配線と電気的に接続するため
に、絶縁膜74にコンタクトホールを開けなければなら
ず、計４回のホト・エッチング工程が必要となる。
して用いる場合は、絶縁膜74の下に形成されたゲート電
極８及び共通電極９を外部配線と電気的に接続するため
に、絶縁膜74にコンタクトホールを開けなければなら
ず、計４回のホト・エッチング工程が必要となる。
（発明が解決しようとする課題） 上記した従来技術は、ホト・エッチング工程が多いた
めに製造工程が複雑であり、これが歩留りを向上させる
うえでの大きな障害となっていた。
めに製造工程が複雑であり、これが歩留りを向上させる
うえでの大きな障害となっていた。
本発明は、上記した問題を解決し、ホト・エッチング
工程数を減じ、歩留りを向上させることが可能な半導体
装置およびその製造方法を提供することにある。
工程数を減じ、歩留りを向上させることが可能な半導体
装置およびその製造方法を提供することにある。
（課題を解決するための手段） 上記した問題点を解決するために、本発明は、絶縁性
基板の主表面に互いに近接して配置された薄膜半導体素
子およびコンデンサ部からなる半導体装置において、 絶縁性基板の主表面に透明導電膜を形成し、その後、
該透明導電膜をパターニングして前記薄膜半導体素子の
信号線および前記コンデンサ部の共通電極を形成し、そ
の後、前記絶縁性基板、信号線、および下側電極の表面
に、半導体薄膜、絶縁膜、および導電膜を積層し、その
後、前記半導体薄膜、絶縁膜、および導電膜を同形状に
エッチングして前記薄膜半導体素子および透明電極コン
デンサを形成するようにした点に特徴がある。
基板の主表面に互いに近接して配置された薄膜半導体素
子およびコンデンサ部からなる半導体装置において、 絶縁性基板の主表面に透明導電膜を形成し、その後、
該透明導電膜をパターニングして前記薄膜半導体素子の
信号線および前記コンデンサ部の共通電極を形成し、そ
の後、前記絶縁性基板、信号線、および下側電極の表面
に、半導体薄膜、絶縁膜、および導電膜を積層し、その
後、前記半導体薄膜、絶縁膜、および導電膜を同形状に
エッチングして前記薄膜半導体素子および透明電極コン
デンサを形成するようにした点に特徴がある。
（作用） このような構成によれば、ホト・エッチング工程が、
薄膜半導体素子の信号線および前記コンデンサ部の共
通電極の形成するためのエッチング、前記半導体薄
膜、絶縁膜、および導電膜を同形状に形成するためのエ
ッチング、の２回となる。
薄膜半導体素子の信号線および前記コンデンサ部の共
通電極の形成するためのエッチング、前記半導体薄
膜、絶縁膜、および導電膜を同形状に形成するためのエ
ッチング、の２回となる。
さらに、上記した構成によれば、薄膜半導体素子のゲ
ート電極およびコンデンサ部の共通電極が表面に露出し
た構造となるため、これらを外部配線と接続させるスル
ーホールを開孔するためのホト・エッチング工程を省略
することができるようになり、製造歩留まりを向上させ
ることができると共に、製造コストをも削減することが
できるようになる。
ート電極およびコンデンサ部の共通電極が表面に露出し
た構造となるため、これらを外部配線と接続させるスル
ーホールを開孔するためのホト・エッチング工程を省略
することができるようになり、製造歩留まりを向上させ
ることができると共に、製造コストをも削減することが
できるようになる。
（実施例） 以下に、本発明の実施例を図面を用いて説明する。
第３図は本発明を適用したアクティブマトリックス基
板を構成するTFT1セル分の構造を示した平面図、第２図
はその回路図であり、前記と同一の符号は同一または同
等部分を表わしている。
板を構成するTFT1セル分の構造を示した平面図、第２図
はその回路図であり、前記と同一の符号は同一または同
等部分を表わしている。
第２図において、回路の基本的な動作、たとえばデー
タの書込み方法、および電荷の保持方法等は前記第５図
に関して説明した従来技術と同じである。
タの書込み方法、および電荷の保持方法等は前記第５図
に関して説明した従来技術と同じである。
第１図は第３図のＡ−Ｂ線での断面図である。
同図において、透明絶縁性基板１の表面には信号線61
および画素電極64が透明導電膜によって形成されてい
る。
および画素電極64が透明導電膜によって形成されてい
る。
さらに、透明絶縁性基板１の表面に接し、かつ前記信
号線61および画素電極64の一部を覆う領域、および画素
電極64の表面には、それぞれTFTのチャネルとなる半導
体膜４および電荷の保持容量となる半導体膜５が形成さ
れている。
号線61および画素電極64の一部を覆う領域、および画素
電極64の表面には、それぞれTFTのチャネルとなる半導
体膜４および電荷の保持容量となる半導体膜５が形成さ
れている。
さらに、半導体膜４および半導体膜５の表面には、そ
れぞれTFTのゲート絶縁膜６および電荷の保持容量とな
る絶縁膜７が、それぞれ前記半導体膜４および半導体膜
５と同形状で形成されている。
れぞれTFTのゲート絶縁膜６および電荷の保持容量とな
る絶縁膜７が、それぞれ前記半導体膜４および半導体膜
５と同形状で形成されている。
さらに、絶縁膜６および絶縁膜７の表面には、それぞ
れゲート電極８および共通電極９が、それぞれ前記ゲー
ト絶縁膜６および絶縁膜７と同形状で形成されている。
れゲート電極８および共通電極９が、それぞれ前記ゲー
ト絶縁膜６および絶縁膜７と同形状で形成されている。
また、前記透明絶縁性基板１の対向部分には透明対向
基板11が設置されており、その表面には対向電極10が形
成されている。
基板11が設置されており、その表面には対向電極10が形
成されている。
このような構成を有する本実施例では、共通電極９と
画素電極64とによって、第２図に示された電荷保持容量
（CSTG）53が形成される。
画素電極64とによって、第２図に示された電荷保持容量
（CSTG）53が形成される。
第４図は第１図に示すアクティブマトリクスセルの製
造プロセスを示した断面図であり、第１図と同一の符号
は同一または同等部分を表わしている。透明基板１とし
ては、ガラスもしくはパイレックス、コーニングのよう
な絶縁性の高融点ガラスを用いる。他の絶縁性の小さな
透明基板を用いる場合は、基板１表面にSiO2膜等の透明
絶縁性膜をCVD法やスパッタ法等により堆積した後に用
いる。
造プロセスを示した断面図であり、第１図と同一の符号
は同一または同等部分を表わしている。透明基板１とし
ては、ガラスもしくはパイレックス、コーニングのよう
な絶縁性の高融点ガラスを用いる。他の絶縁性の小さな
透明基板を用いる場合は、基板１表面にSiO2膜等の透明
絶縁性膜をCVD法やスパッタ法等により堆積した後に用
いる。
まず、透明基板１上に透明導電膜である、不純物がド
ープされたSi膜420を減圧CVD法やプラズマCVD等により
形成する［同図（ａ）］。
ープされたSi膜420を減圧CVD法やプラズマCVD等により
形成する［同図（ａ）］。
次に、該Si膜420を必要な形状にホト・エッチングし
て信号線61及び画素電極64を形成する［同図（ｂ）］。
このとき、透明導電膜となるSi膜420は、光が透過する
ように300nm以下の膜厚で堆積する。また、該Si膜を直
接基板１に被着する代わりに、従来から行われているよ
うに、金やアルミニウム等の金属膜を50nm以下程度の光
を透過するぐらいの膜厚で透明基板１上に薄く被着し、
さらにその表面に不純物がドープされたSi膜を300nm以
下の膜厚で形成したショットキー接合を有する膜を形成
するようにしてもよい。また、ITO（Indium Tin Oxi
d）、あるいは酸化スズ等の透明導電膜に不純物をドー
プした半導体薄膜等の多層膜を用いてもよい。
て信号線61及び画素電極64を形成する［同図（ｂ）］。
このとき、透明導電膜となるSi膜420は、光が透過する
ように300nm以下の膜厚で堆積する。また、該Si膜を直
接基板１に被着する代わりに、従来から行われているよ
うに、金やアルミニウム等の金属膜を50nm以下程度の光
を透過するぐらいの膜厚で透明基板１上に薄く被着し、
さらにその表面に不純物がドープされたSi膜を300nm以
下の膜厚で形成したショットキー接合を有する膜を形成
するようにしてもよい。また、ITO（Indium Tin Oxi
d）、あるいは酸化スズ等の透明導電膜に不純物をドー
プした半導体薄膜等の多層膜を用いてもよい。
次に、チャネル層となる半導体膜（Si等）430をプラ
ズマCVD法や減圧CVD法等のCVD法、スパッタ法等により
形成する。さらに、半導体膜430上に、ゲート絶縁膜及
び電荷保持容量の誘電体となる絶縁膜（SiO2膜、SiN
膜、Ta2O3膜等）440をプラズマCVD法や常圧CVD法等のCV
D法、あるいはスパッタ法等により形成する。ここで、
前記絶縁膜440は半導体膜430をO2プラズマ雰囲気等で表
面酸化することにより形成してもよい。また、絶縁膜44
0は半導体酸化膜上にTa2O3膜等の絶縁膜を積層した多層
膜でもよい。
ズマCVD法や減圧CVD法等のCVD法、スパッタ法等により
形成する。さらに、半導体膜430上に、ゲート絶縁膜及
び電荷保持容量の誘電体となる絶縁膜（SiO2膜、SiN
膜、Ta2O3膜等）440をプラズマCVD法や常圧CVD法等のCV
D法、あるいはスパッタ法等により形成する。ここで、
前記絶縁膜440は半導体膜430をO2プラズマ雰囲気等で表
面酸化することにより形成してもよい。また、絶縁膜44
0は半導体酸化膜上にTa2O3膜等の絶縁膜を積層した多層
膜でもよい。
その後、前記絶縁膜440上に、ゲート電極、走査線配
線となる導電膜（Al,Cr,dopedSi,ITO,SnO2膜等）450を
さらに堆積する［同図（ｃ）］。
線となる導電膜（Al,Cr,dopedSi,ITO,SnO2膜等）450を
さらに堆積する［同図（ｃ）］。
その後、導電膜450をレジストを用いて必要な形状に
マスキングし、該導電膜450がAl膜であればNaDH、Si膜
であればHNO3/HFの混合液等の適宜の薬液によってウエ
ットエッチングし、ゲート電極８及び電荷保持容量の共
通電極９を形成する。更に該ゲート電極８および共通電
極９をマスクにして自己整合的に絶縁膜440をウエット
エッチングし、ゲート絶縁膜６及び電荷保持容量を誘電
体７を形成する。このとき、絶縁膜440がSiO2膜であれ
ば、エッチング液としてHFを用いる。更にゲート絶縁膜
６および誘電体７をマスクとして自己整合的に半導体膜
430をエッチングし、チャネル層４および半導体層５を
形成する。このとき、半導体膜がSi膜であれば、エッチ
ング液としてHNO3/HFの混合液を用いる。
マスキングし、該導電膜450がAl膜であればNaDH、Si膜
であればHNO3/HFの混合液等の適宜の薬液によってウエ
ットエッチングし、ゲート電極８及び電荷保持容量の共
通電極９を形成する。更に該ゲート電極８および共通電
極９をマスクにして自己整合的に絶縁膜440をウエット
エッチングし、ゲート絶縁膜６及び電荷保持容量を誘電
体７を形成する。このとき、絶縁膜440がSiO2膜であれ
ば、エッチング液としてHFを用いる。更にゲート絶縁膜
６および誘電体７をマスクとして自己整合的に半導体膜
430をエッチングし、チャネル層４および半導体層５を
形成する。このとき、半導体膜がSi膜であれば、エッチ
ング液としてHNO3/HFの混合液を用いる。
ここで、このプロセスに用いる半導体膜430は非晶質
シリコン、多結晶シリコン等の真性半導体ならば何でも
よいが、特に、低温（約600℃以下）で形成できる減圧C
VD法で堆積後、レーザーアニールした多結晶シリコン膜
が特に良好である。
シリコン、多結晶シリコン等の真性半導体ならば何でも
よいが、特に、低温（約600℃以下）で形成できる減圧C
VD法で堆積後、レーザーアニールした多結晶シリコン膜
が特に良好である。
また、本実施例においては、以下に説明する応用技術
を適用することができる。
を適用することができる。
（１）トランジスタ部のオフ電流を保持するために、ト
ランジスタ部の上側および下側の少なくとも一方、また
は、対向基板のトランジスタの投影領域に遮光膜を設け
る。
ランジスタ部の上側および下側の少なくとも一方、また
は、対向基板のトランジスタの投影領域に遮光膜を設け
る。
（２）アクティブマトリクス基板の表面を流れるリーク
電流を防止するために、トランジスタ及び電荷保持容量
形成後、この上に絶縁膜を堆積する。
電流を防止するために、トランジスタ及び電荷保持容量
形成後、この上に絶縁膜を堆積する。
（３）アクティブマトリクス基板上に、アクティブマト
リクス用の駆動回路、即ちシフトレジスタやサンプルホ
ールド回路及び走査回路を形成する。
リクス用の駆動回路、即ちシフトレジスタやサンプルホ
ールド回路及び走査回路を形成する。
なお、上記した実施例においては、TFTのゲート電極
および電荷保持容量の共通電極となる導電膜450のみを
マスクを用いてエッチングし、その下側に形成されてい
る絶縁膜、半導体膜は自己整合的に順番にエッチングす
るものとして説明したが、これはサンドエッチングを防
ぐためのものである。
および電荷保持容量の共通電極となる導電膜450のみを
マスクを用いてエッチングし、その下側に形成されてい
る絶縁膜、半導体膜は自己整合的に順番にエッチングす
るものとして説明したが、これはサンドエッチングを防
ぐためのものである。
それ故に、サイドエッチングが起こりにくいドライエ
ッチングあるいはイオンミリング等の適宜の手段を用い
てエッチングするのであれば、前記マスクを用いて全て
の膜をエッチングするようにしても良い。なお、この場
合も、エッチングしようとする膜の材質に合わせて反応
ガスを選択する必要がある。
ッチングあるいはイオンミリング等の適宜の手段を用い
てエッチングするのであれば、前記マスクを用いて全て
の膜をエッチングするようにしても良い。なお、この場
合も、エッチングしようとする膜の材質に合わせて反応
ガスを選択する必要がある。
また、上記した実施例においては、基板１を透明基板
であるものとして説明したが、前記アクティブマトリッ
クス基板を反射型の液晶表示装置に用いるのであれば、
透明基板の代わりに、表面が鏡面状であるSi基板等を用
いても良い。
であるものとして説明したが、前記アクティブマトリッ
クス基板を反射型の液晶表示装置に用いるのであれば、
透明基板の代わりに、表面が鏡面状であるSi基板等を用
いても良い。
（発明の効果） 以上の説明から明らかなように、本発明によれば、ホ
ト・エッチング工程を減らして製造工程を簡略化するこ
とができるので、歩留まりを向上させることができると
共に、製造コストをも削減することができるようにな
る。
ト・エッチング工程を減らして製造工程を簡略化するこ
とができるので、歩留まりを向上させることができると
共に、製造コストをも削減することができるようにな
る。
第１図は本発明を適用したアクティブマトリックス型液
晶表示装置の断面図、第２図はアクティブマトリックス
基板の１セル分の回路図、第３図は第１図の平面図、第
４図は本発明の製造工程を示した断面図、第５図は従来
のアクティブマトリックス基板の回路図、第６図は従来
のアクティブマトリックス基板の１セル分の平面図、第
７図は第６図のＣ−Ｄ線での断面図である。 １……透明基板、４……半導体膜、８……ゲート電極、 ９……共通電極、61……信号線、64……画素電極
晶表示装置の断面図、第２図はアクティブマトリックス
基板の１セル分の回路図、第３図は第１図の平面図、第
４図は本発明の製造工程を示した断面図、第５図は従来
のアクティブマトリックス基板の回路図、第６図は従来
のアクティブマトリックス基板の１セル分の平面図、第
７図は第６図のＣ−Ｄ線での断面図である。 １……透明基板、４……半導体膜、８……ゲート電極、 ９……共通電極、61……信号線、64……画素電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 木村 悦子 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 金子 洋 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (56)参考文献 特開 昭61−183622（ＪＰ，Ａ) 特開 昭58−21863（ＪＰ，Ａ)
Claims (5)
- 【請求項１】対向配置されて液晶を封止する一対の絶縁
性基板及び透明絶縁性基板と、 前記絶縁性基板の主表面にマトリックス状に形成された
透明画素電極と、 前記各透明画素電極間の列方向の間隙のそれぞれに、前
記透明画素電極と同時に形成された複数の信号線と、 前記各透明画素電極間の行方向の間隙のそれぞれに形成
された複数の走査線と、 前記各走査線間のそれぞれの間隙に、その一部が前記透
明画素電極と対向するように、前記走査線と同時に形成
された複数の共通電極線と、 前記各走査線と各信号線との交点にそれぞれ形成され、
ソース／ドレイン領域の一方が信号線に接続され、他方
が透明画素電極に接続され、ゲート電極が走査線に接続
された複数の薄膜半導体素子と、 前記走査線および共通電極線の投影領域であって、少な
くとも前記走査線と信号線との間および前記共通電極線
と透明画素電極との間に積層された絶縁膜および半導体
膜とを具備し、 前記共通電極線、絶縁膜、半導体膜、および透明画素電
極の積層は透明電極コンデンサを構成することを特徴と
する液晶表示装置。 - 【請求項２】前記絶縁性基板の主表面に透明絶縁膜が被
着されたことを特徴とする特許請求の範囲第１項記載の
液晶表示装置。 - 【請求項３】前記絶縁性基板は透明であることを特徴と
する特許請求の範囲第１項または第２項記載の液晶表示
装置。 - 【請求項４】特許請求の範囲第１項記載の液晶表示装置
の製造方法であって、 絶縁性基板の主表面に透明導電膜を形成し、その後、該
透明導電膜をパターニングして前記信号線および透明画
素電極を同時に形成する工程と、 前記絶縁性基板、信号線および透明画素電極の表面に半
導体薄膜を形成する工程と、 前記半導体薄膜の表面に絶縁膜を形成する工程と、 前記絶縁膜の表面に導電膜を形成する工程と、 前記半導体薄膜、絶縁膜、および導電膜を同形状にエッ
チングして、前記薄膜半導体素子および透明電極コンデ
ンサを形成する工程とを含むことを特徴とする液晶表示
装置の製造方法。 - 【請求項５】前記半導体薄膜、絶縁膜および導電膜を同
形状にエッチングする工程は、 前記導電膜をパターニングして、前記走査線および共通
電極線を同時に形成する工程と、 前記走査線および共通電極線をマスクとして前記絶縁膜
を自己整合的にパターニングし、前記薄膜半導体素子の
ゲート絶縁膜および前記透明電極コンデンサの第１の誘
電体膜を形成する工程と、 前記ゲート絶縁膜および第１の誘電体膜をマスクとして
前記半導体薄膜を自己整合的にパターニングし、前記薄
膜半導体素子の能動領域および前記透明電極コンデンサ
の第２の誘電体膜を形成する工程とからなることを特徴
とする特許請求の範囲第４項記載の液晶表示装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18299088A JP2628072B2 (ja) | 1988-07-22 | 1988-07-22 | 液晶表示装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18299088A JP2628072B2 (ja) | 1988-07-22 | 1988-07-22 | 液晶表示装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0233131A JPH0233131A (ja) | 1990-02-02 |
| JP2628072B2 true JP2628072B2 (ja) | 1997-07-09 |
Family
ID=16127827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18299088A Expired - Fee Related JP2628072B2 (ja) | 1988-07-22 | 1988-07-22 | 液晶表示装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2628072B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7776645B2 (en) | 2003-06-06 | 2010-08-17 | Pioneer Corporation | Organic semiconductor device and its manufacturing method |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2662290B1 (fr) * | 1990-05-15 | 1992-07-24 | France Telecom | Procede de realisation d'un ecran d'affichage a matrice active et a condensateurs de stockage et ecran obtenu par ce procede. |
| JP3173926B2 (ja) | 1993-08-12 | 2001-06-04 | 株式会社半導体エネルギー研究所 | 薄膜状絶縁ゲイト型半導体装置の作製方法及びその半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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- 1988-07-22 JP JP18299088A patent/JP2628072B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0233131A (ja) | 1990-02-02 |
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