JP2965141B2 - 始動回路を有するバンドギャップリファレンス回路 - Google Patents
始動回路を有するバンドギャップリファレンス回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路内
において基準電圧源として用いられるバンドギャップリ
ファレンス回路に関し、特に始動回路を有するバンドギ
ャップリファレンス回路に関する。
において基準電圧源として用いられるバンドギャップリ
ファレンス回路に関し、特に始動回路を有するバンドギ
ャップリファレンス回路に関する。
【０００２】
【従来の技術】バンドギャップリファレンス回路は、非
常に低い温度係数を持ち、比較的一定の安定した基準電
圧を生み出すために、半導体集積回路において広く用い
られている。この電圧は、例えば、比較的一定の電流を
設定する用途に、あるいはエミッタ結合論理（ＥＣＬ）
回路の入力基準電圧として用いられる。バンドギャップ
リファレンス回路は、通常二つの安定点を有する。すな
わち、出力がゼロとなる点と所望の出力電圧を発生する
点である。そこで、始動時にゼロ安定点を脱出させるた
めにスタートアップ回路（始動回路）を付設することが
必要となり、そのための回路が従来よりいくつか提案さ
れている。
常に低い温度係数を持ち、比較的一定の安定した基準電
圧を生み出すために、半導体集積回路において広く用い
られている。この電圧は、例えば、比較的一定の電流を
設定する用途に、あるいはエミッタ結合論理（ＥＣＬ）
回路の入力基準電圧として用いられる。バンドギャップ
リファレンス回路は、通常二つの安定点を有する。すな
わち、出力がゼロとなる点と所望の出力電圧を発生する
点である。そこで、始動時にゼロ安定点を脱出させるた
めにスタートアップ回路（始動回路）を付設することが
必要となり、そのための回路が従来よりいくつか提案さ
れている。
【０００３】図６（ａ）は、特開平３−１２３２０９号
公報にて提案された始動回路を有するバンドギャップリ
ファレンス回路の回路図であり、図６（ｂ）は、その中
で用いられているオペアンプの回路図である（以下、こ
れを第１の従来例という）。図６（ａ）において、トラ
ンジスタＱ１１、Ｑ１２の各コレクタは正電圧の電源Ｖ
ＤＤに接続され、各ベースはオペアンプＯＰの出力端子
（Ｖｏｕｔ）に接続されている。Ｑ１１のエミッタはオ
ペアンプＯＰの反転入力端子に接続されるとともに抵抗
Ｒ１３を介して接地されている。また、トランジスタＱ
１２のエミッタは直列に接続された抵抗Ｒ１１、Ｒ１２
を介して接地されており、これらの抵抗の接続点はオペ
アンプＯＰの非反転入力端子に接続されている。
公報にて提案された始動回路を有するバンドギャップリ
ファレンス回路の回路図であり、図６（ｂ）は、その中
で用いられているオペアンプの回路図である（以下、こ
れを第１の従来例という）。図６（ａ）において、トラ
ンジスタＱ１１、Ｑ１２の各コレクタは正電圧の電源Ｖ
ＤＤに接続され、各ベースはオペアンプＯＰの出力端子
（Ｖｏｕｔ）に接続されている。Ｑ１１のエミッタはオ
ペアンプＯＰの反転入力端子に接続されるとともに抵抗
Ｒ１３を介して接地されている。また、トランジスタＱ
１２のエミッタは直列に接続された抵抗Ｒ１１、Ｒ１２
を介して接地されており、これらの抵抗の接続点はオペ
アンプＯＰの非反転入力端子に接続されている。
【０００４】始動回路ＳＴは、コレクタが電源ＶＤＤ
に、エミッタがトランジスタＱ１１、Ｑ１２のベースに
接続されたトランジスタＱ１３と、電源ＶＤＤと接地と
の間に直列に接続され、トランジスタＱ１３にベースバ
イアスを与える抵抗Ｒ１４、Ｒ１５とによって構成され
ている。オペアンプＯＰは、図６（ｂ）に示すように、
駆動トランジスタであるｐチャネルＭＯＳトランジスタ
ｐＭ１１、ｐＭ１２と、負荷トランジスタであるｎチャ
ネルＭＯＳトランジスタｎＭ１１、ｎＭ１２とによって
構成される差動回路と、ｎチャネルＭＯＳトランジスタ
ｎＭ１３とコンデンサＣとによって構成される出力回路
とを備えている。駆動トランジスタを構成するｐＭ１
１、ｐＭ１２は、そのチャネル幅Ｗとチャネル長Ｌとの
比が、 Ｗ／Ｌ（ｐＭ１１）＞Ｗ／Ｌ（ｐＭ１２） と、互いに不平衡となるように構成されている。
に、エミッタがトランジスタＱ１１、Ｑ１２のベースに
接続されたトランジスタＱ１３と、電源ＶＤＤと接地と
の間に直列に接続され、トランジスタＱ１３にベースバ
イアスを与える抵抗Ｒ１４、Ｒ１５とによって構成され
ている。オペアンプＯＰは、図６（ｂ）に示すように、
駆動トランジスタであるｐチャネルＭＯＳトランジスタ
ｐＭ１１、ｐＭ１２と、負荷トランジスタであるｎチャ
ネルＭＯＳトランジスタｎＭ１１、ｎＭ１２とによって
構成される差動回路と、ｎチャネルＭＯＳトランジスタ
ｎＭ１３とコンデンサＣとによって構成される出力回路
とを備えている。駆動トランジスタを構成するｐＭ１
１、ｐＭ１２は、そのチャネル幅Ｗとチャネル長Ｌとの
比が、 Ｗ／Ｌ（ｐＭ１１）＞Ｗ／Ｌ（ｐＭ１２） と、互いに不平衡となるように構成されている。
【０００５】この従来例回路では、２種の始動回路が備
えられているが、その説明の前にまず通常のバンドギャ
ップリファレンス動作について説明する。オペアンプＯ
Ｐの作用により、オペアンプＯＰの反転、非反転入力端
子の電位はほぼ同電位となるため、Ｑ１１、Ｑ１２のベ
ース・エミッタ間電圧Ｖｂｅ（Ｑ１１）、Ｖｂｅ（Ｑ１
２）は、Ｑ１１、Ｑ１２に流れるエミッタ電流をＩＥ
（Ｑ１１）、ＩＥ（Ｑ１２）として、 Ｖｂｅ（Ｑ１１）＝Ｖｂｅ（Ｑ１２）＋ＩＥ（Ｑ１２）
Ｒ１１ と表される。また、 Ｖｏｕｔ−Ｖｂｅ（Ｑ１２）＝（Ｒ１１＋Ｒ１２）ＩＥ
（Ｑ１２） であるから、 Ｖｏｕｔ＝Ｖｂｅ（Ｑ１１）＋（Ｖｂｅ（Ｑ１１）−Ｖ
ｂｅ（Ｑ１２））×Ｒ１２／Ｒ１１ となる。
えられているが、その説明の前にまず通常のバンドギャ
ップリファレンス動作について説明する。オペアンプＯ
Ｐの作用により、オペアンプＯＰの反転、非反転入力端
子の電位はほぼ同電位となるため、Ｑ１１、Ｑ１２のベ
ース・エミッタ間電圧Ｖｂｅ（Ｑ１１）、Ｖｂｅ（Ｑ１
２）は、Ｑ１１、Ｑ１２に流れるエミッタ電流をＩＥ
（Ｑ１１）、ＩＥ（Ｑ１２）として、 Ｖｂｅ（Ｑ１１）＝Ｖｂｅ（Ｑ１２）＋ＩＥ（Ｑ１２）
Ｒ１１ と表される。また、 Ｖｏｕｔ−Ｖｂｅ（Ｑ１２）＝（Ｒ１１＋Ｒ１２）ＩＥ
（Ｑ１２） であるから、 Ｖｏｕｔ＝Ｖｂｅ（Ｑ１１）＋（Ｖｂｅ（Ｑ１１）−Ｖ
ｂｅ（Ｑ１２））×Ｒ１２／Ｒ１１ となる。
【０００６】いま、Ｑ１２のエミッタ面積がＱ１１のＮ
倍であるものとすると、 Ｖｂｅ（Ｑ１１）−Ｖｂｅ（Ｑ１２） ＝ＶT ｌｎ（Ｎ・ＩＥ（Ｑ１１）／ＩＥ（Ｑ１２）） と表される。ここで、ＶT ＝ｋＴ／ｑである。一方、オ
ペアンプＯＰの反転・非反転入力端子の電位がほぼ同電
位であることから、 ＩＥ（Ｑ１１）Ｒ１３＝ＩＥ（Ｑ１２）Ｒ１２ となり、これから ＩＥ（Ｑ１１）／ＩＥ（Ｑ１２）＝Ｒ１２／Ｒ１３ となる。これにより、出力電圧Ｖｏｕｔは、 Ｖｏｕｔ＝Ｖｂｅ（Ｑ１１） ＋（Ｒ１２／Ｒ１１）ＶT ｌｎ（ＮＲ１２／Ｒ１３） …（１） となる。したがって、∂Ｖｏｕｔ／∂Ｔ＝０、すなわ
ち、 ∂Ｖｂｅ（Ｑ１１）／∂Ｔ＝−（Ｒ１２／Ｒ１１）ｌｎ
（ＮＲ１２／Ｒ１３）∂ＶT ／∂Ｔ の条件を満たすように、Ｒ１１、Ｒ１２、Ｒ１３、Ｎを
定めれば、温度変動が極めて低い基準電圧を得ることが
できる。
倍であるものとすると、 Ｖｂｅ（Ｑ１１）−Ｖｂｅ（Ｑ１２） ＝ＶT ｌｎ（Ｎ・ＩＥ（Ｑ１１）／ＩＥ（Ｑ１２）） と表される。ここで、ＶT ＝ｋＴ／ｑである。一方、オ
ペアンプＯＰの反転・非反転入力端子の電位がほぼ同電
位であることから、 ＩＥ（Ｑ１１）Ｒ１３＝ＩＥ（Ｑ１２）Ｒ１２ となり、これから ＩＥ（Ｑ１１）／ＩＥ（Ｑ１２）＝Ｒ１２／Ｒ１３ となる。これにより、出力電圧Ｖｏｕｔは、 Ｖｏｕｔ＝Ｖｂｅ（Ｑ１１） ＋（Ｒ１２／Ｒ１１）ＶT ｌｎ（ＮＲ１２／Ｒ１３） …（１） となる。したがって、∂Ｖｏｕｔ／∂Ｔ＝０、すなわ
ち、 ∂Ｖｂｅ（Ｑ１１）／∂Ｔ＝−（Ｒ１２／Ｒ１１）ｌｎ
（ＮＲ１２／Ｒ１３）∂ＶT ／∂Ｔ の条件を満たすように、Ｒ１１、Ｒ１２、Ｒ１３、Ｎを
定めれば、温度変動が極めて低い基準電圧を得ることが
できる。
【０００７】この回路で始動回路ＳＴが付設されておら
ず、かつオペアンプＯＰが負のオフセット電圧を有して
いるものとすると、オペアンプＯＰがＱ１１、Ｑ１２の
ベース電流を吸い込んでしまうため、Ｑ１１、Ｑ１２に
エミッタ電流が流れず、回路を起動することができなく
なる。そこで、特開平３−１２３２０９号公報に記載さ
れた従来例では、オペアンプＯＰの差動回路を不平衡に
構成することにより、オペアンプＯＰが正のオフセット
を持つようにして始動できるようにしている。さらに、
始動回路ＳＴを設けて、別途Ｑ１１、Ｑ１２にベース電
流を供給するようにして起動をより確実にしている。
ず、かつオペアンプＯＰが負のオフセット電圧を有して
いるものとすると、オペアンプＯＰがＱ１１、Ｑ１２の
ベース電流を吸い込んでしまうため、Ｑ１１、Ｑ１２に
エミッタ電流が流れず、回路を起動することができなく
なる。そこで、特開平３−１２３２０９号公報に記載さ
れた従来例では、オペアンプＯＰの差動回路を不平衡に
構成することにより、オペアンプＯＰが正のオフセット
を持つようにして始動できるようにしている。さらに、
始動回路ＳＴを設けて、別途Ｑ１１、Ｑ１２にベース電
流を供給するようにして起動をより確実にしている。
【０００８】図７は、特開平４−１５８４１８号公報に
て提案された始動回路を有するバンドギャップリファレ
ンス回路の回路図である（以下、これを第２の従来例と
いう）。この従来例では、トランジスタＱ２１、Ｑ２
２、抵抗Ｒ２１〜Ｒ２３によって生成された電圧Ｖ１
１、Ｖ１２をオペアンプＯＰ２１にて差動増幅して基準
出力電圧Ｖｆを出力しさらにこれをオペアンプＯＰ２２
にて増幅して出力電圧Ｖｏｕｔを得ている。始動回路Ｓ
Ｔでは、出力電圧Ｖｏｕｔを、インバータＩｎ２１、パ
ワーダウン信号ＰＳによって制御されるナンドゲートＮ
Ａを介して、ドレインがオペアンプＯＰ２１の非反転入
力端子に、ソースが電源ＶＤＤに接続されたｐチャネル
ＭＯＳトランジスタｐＭ２１のゲートに入力している。
て提案された始動回路を有するバンドギャップリファレ
ンス回路の回路図である（以下、これを第２の従来例と
いう）。この従来例では、トランジスタＱ２１、Ｑ２
２、抵抗Ｒ２１〜Ｒ２３によって生成された電圧Ｖ１
１、Ｖ１２をオペアンプＯＰ２１にて差動増幅して基準
出力電圧Ｖｆを出力しさらにこれをオペアンプＯＰ２２
にて増幅して出力電圧Ｖｏｕｔを得ている。始動回路Ｓ
Ｔでは、出力電圧Ｖｏｕｔを、インバータＩｎ２１、パ
ワーダウン信号ＰＳによって制御されるナンドゲートＮ
Ａを介して、ドレインがオペアンプＯＰ２１の非反転入
力端子に、ソースが電源ＶＤＤに接続されたｐチャネル
ＭＯＳトランジスタｐＭ２１のゲートに入力している。
【０００９】図７に示される回路では、電源投入時、パ
ワーダウン信号ＰＳがハイであるものとすると、ナンド
ゲートＮＡの出力はローとなり、ＭＯＳトランジスタｐ
Ｍ２１が導通してオペアンプＯＰ２１の非反転入力端子
をハイレベルにする。これにより、基準出力電圧Ｖｆ、
出力電圧Ｖｏｕｔが立ち上がることができ、出力ゼロの
状態を脱出することができる。出力電圧Ｖｏｕｔが立ち
上がると、始動回路ＳＴのナンドゲートＮＡの出力はハ
イとなり、ｐＭ２１がオフとなって、始動回路ＳＴが基
準電圧発生回路から切り離される。
ワーダウン信号ＰＳがハイであるものとすると、ナンド
ゲートＮＡの出力はローとなり、ＭＯＳトランジスタｐ
Ｍ２１が導通してオペアンプＯＰ２１の非反転入力端子
をハイレベルにする。これにより、基準出力電圧Ｖｆ、
出力電圧Ｖｏｕｔが立ち上がることができ、出力ゼロの
状態を脱出することができる。出力電圧Ｖｏｕｔが立ち
上がると、始動回路ＳＴのナンドゲートＮＡの出力はハ
イとなり、ｐＭ２１がオフとなって、始動回路ＳＴが基
準電圧発生回路から切り離される。
【００１０】
【発明が解決しようとする課題】上述した第１の従来例
（図６）では、常時電流が始動回路ＳＴに流れ続けるた
め、消費電流が増加するという問題がある。この問題は
多数の基準電圧源が必要となる集積回路においては重大
な欠陥となる。また、始動後においてバンドギャップリ
ファレンス回路の動作が始動回路ＳＴによって供給され
る電流によって影響を受けるという問題もある。
（図６）では、常時電流が始動回路ＳＴに流れ続けるた
め、消費電流が増加するという問題がある。この問題は
多数の基準電圧源が必要となる集積回路においては重大
な欠陥となる。また、始動後においてバンドギャップリ
ファレンス回路の動作が始動回路ＳＴによって供給され
る電流によって影響を受けるという問題もある。
【００１１】また、この第１の従来例では、始動が起こ
ることを保証するために、正のオフセットが発生するよ
うにオペアンプが構成されている。すなわち、差動回路
の駆動トランジスタｐＭ１ｌとｐＭ１２のチャンネル幅
Ｗとチャンネル長Ｌとの比（Ｗ／Ｌ）を異ならせること
により、正の設計上のオフセット電圧を発生させてい
る。而して、オペアンプＯＰを不平衡に構成することに
より導入されたオフセット電圧は温度依存性を有してい
るため、これにより温度依存誤差をＶｏｕｔに持ち込む
ことになる。通常、リファレンス電圧はこのＶｏｕｔを
増幅して得られた所望の電圧を用いるため、持ち込まれ
たオフセット電圧も増幅され、温度変化の大きい環境で
の用途や正確な基準電圧が要求される用途においては、
温度依存性誤差の存在が無視できなくなる。
ることを保証するために、正のオフセットが発生するよ
うにオペアンプが構成されている。すなわち、差動回路
の駆動トランジスタｐＭ１ｌとｐＭ１２のチャンネル幅
Ｗとチャンネル長Ｌとの比（Ｗ／Ｌ）を異ならせること
により、正の設計上のオフセット電圧を発生させてい
る。而して、オペアンプＯＰを不平衡に構成することに
より導入されたオフセット電圧は温度依存性を有してい
るため、これにより温度依存誤差をＶｏｕｔに持ち込む
ことになる。通常、リファレンス電圧はこのＶｏｕｔを
増幅して得られた所望の電圧を用いるため、持ち込まれ
たオフセット電圧も増幅され、温度変化の大きい環境で
の用途や正確な基準電圧が要求される用途においては、
温度依存性誤差の存在が無視できなくなる。
【００１２】また、上述した第２の従来例（図７）で
は、ｐチャネルＭＯＳトランジスタｐＭ２１がオフされ
た後に、出力電圧Ｖｏｕｔが本来の出力値に落ち着くま
での時間が長くなるという欠点がある。すなわち、第２
の従来例の回路では、オペアンプＯＰ２１の非反転入力
端子に印加された高電圧は、オペアンプＯＰ２１、トラ
ンジスタＱ２２、Ｒ２２からなるループを通して引き下
げられるため、基準出力電圧Ｖｆおよび出力電圧Ｖｏｕ
ｔが定常値に落ち着くまでには時間がかかる。
は、ｐチャネルＭＯＳトランジスタｐＭ２１がオフされ
た後に、出力電圧Ｖｏｕｔが本来の出力値に落ち着くま
での時間が長くなるという欠点がある。すなわち、第２
の従来例の回路では、オペアンプＯＰ２１の非反転入力
端子に印加された高電圧は、オペアンプＯＰ２１、トラ
ンジスタＱ２２、Ｒ２２からなるループを通して引き下
げられるため、基準出力電圧Ｖｆおよび出力電圧Ｖｏｕ
ｔが定常値に落ち着くまでには時間がかかる。
【００１３】したがって、本発明の解決すべき課題は、
次の通りである。 バンドギャップリファレンスが始動に失敗する可能
性がある時のみに始動電流が流れるようにする（すなわ
ち始動が開始された後は始動回路の電流が０になるよう
にする）。 始動後には始動のための回路が出力電圧Ｖｏｕｔに
影響を与えることのないようにして、始動回路により出
力電圧Ｖｏｕｔに誤差が導入されるのを阻止できるよう
にする。 バンドギャップリファレンスの出力電圧値をより速
く安定化させ、より高い動作周波数のアプリケーション
においても使うことができるようにする。
次の通りである。 バンドギャップリファレンスが始動に失敗する可能
性がある時のみに始動電流が流れるようにする（すなわ
ち始動が開始された後は始動回路の電流が０になるよう
にする）。 始動後には始動のための回路が出力電圧Ｖｏｕｔに
影響を与えることのないようにして、始動回路により出
力電圧Ｖｏｕｔに誤差が導入されるのを阻止できるよう
にする。 バンドギャップリファレンスの出力電圧値をより速
く安定化させ、より高い動作周波数のアプリケーション
においても使うことができるようにする。
【００１４】
【課題を解決するための手段】上述した本発明の課題
は、 バンドギャップリファレンス回路の出力信号により
オン／オフが制御されるスイッチング素子により始動に
必要な電流が供給されるようにすること、 そのスイッチング素子により注入された電流が、ス
イッチング素子のオフ後には参照電圧を生成するバイポ
ーラトランジスタによって速やかに除去されるようにす
ること、の手段を採用することにより解決することがで
きる。
は、 バンドギャップリファレンス回路の出力信号により
オン／オフが制御されるスイッチング素子により始動に
必要な電流が供給されるようにすること、 そのスイッチング素子により注入された電流が、ス
イッチング素子のオフ後には参照電圧を生成するバイポ
ーラトランジスタによって速やかに除去されるようにす
ること、の手段を採用することにより解決することがで
きる。
【００１５】
【発明の実施の形態】本発明によるバンドギャップリフ
ァレンス回路は、２本のバイポーラトランジスタ（Ｑ
１、Ｑ２）と抵抗（Ｒ１、Ｒ２、Ｒ３）とからなり参照
電圧を生成する参照電圧発生回路と、参照電圧発生回路
の生成する参照電圧を増幅する２段のオペアンプ（ＯＰ
１、ＯＰ２）により構成される増幅部と、始動電流を供
給する始動回路（ＳＴ）とにより、構成される。始動回
路（ＳＴ）は、１段乃至２段のインバータ（Ｉｎ１；Ｂ
ｕｆｆ）とＭＯＳトランジスタ（ｐＭ１；ｎＭ１）とに
よって構成され、その制御信号は２段目のオペアンプの
出力端子（Ｖｏｕｔ）から与えられる。そして、始動回
路の出力信号は、正電源のバンドギャップリファレンス
回路の場合には、２本のバイポーラトランジスタのベー
ス電流を供給するために用いられ、負電源のバンドギャ
ップリファレンス回路の場合には、１段目のオペアンプ
（ＯＰ１）の反転入力端子に始動電圧を付与するために
用いられる。
ァレンス回路は、２本のバイポーラトランジスタ（Ｑ
１、Ｑ２）と抵抗（Ｒ１、Ｒ２、Ｒ３）とからなり参照
電圧を生成する参照電圧発生回路と、参照電圧発生回路
の生成する参照電圧を増幅する２段のオペアンプ（ＯＰ
１、ＯＰ２）により構成される増幅部と、始動電流を供
給する始動回路（ＳＴ）とにより、構成される。始動回
路（ＳＴ）は、１段乃至２段のインバータ（Ｉｎ１；Ｂ
ｕｆｆ）とＭＯＳトランジスタ（ｐＭ１；ｎＭ１）とに
よって構成され、その制御信号は２段目のオペアンプの
出力端子（Ｖｏｕｔ）から与えられる。そして、始動回
路の出力信号は、正電源のバンドギャップリファレンス
回路の場合には、２本のバイポーラトランジスタのベー
ス電流を供給するために用いられ、負電源のバンドギャ
ップリファレンス回路の場合には、１段目のオペアンプ
（ＯＰ１）の反転入力端子に始動電圧を付与するために
用いられる。
【００１６】［作用］本発明のバンドギャップリファレ
ンス回路の作用について正電源を用いる場合の回路に即
して説明する。本発明のバンドギャップリファレンス回
路では、始動回路の制御信号を２段目オペアンプの出力
端子から得ているため、バンドギャップリファレンス回
路の始動の失敗を確実に検出することができる。そし
て、始動回路により参照電圧発生回路を形成する２つの
バイポーラトランジスタのベースに始動電流を注入して
いるため、確実にリファレンス電圧を発生させることが
でき、始動を行わせることができる。始動後には、ＭＯ
Ｓトランジスタをカットオフするため、始動回路による
リファレンス回路の回路動作への影響を排除することが
できる。また、ＭＯＳトランジスタを制御するインバー
タ、バッファをＣＭＯＳ回路により構成することによ
り、始動回路の定常時での消費電流をほぼゼロとするこ
とができる。さらに、始動後には、始動時に参照電圧発
生回路のバイポーラトランジスタのベースに注入されて
いた始動電流をバイポーラトランジスタを介して速やか
に排除することができるため、出力電圧Ｖｏｕｔが設定
値に到達するまでの時間を短縮することができる。
ンス回路の作用について正電源を用いる場合の回路に即
して説明する。本発明のバンドギャップリファレンス回
路では、始動回路の制御信号を２段目オペアンプの出力
端子から得ているため、バンドギャップリファレンス回
路の始動の失敗を確実に検出することができる。そし
て、始動回路により参照電圧発生回路を形成する２つの
バイポーラトランジスタのベースに始動電流を注入して
いるため、確実にリファレンス電圧を発生させることが
でき、始動を行わせることができる。始動後には、ＭＯ
Ｓトランジスタをカットオフするため、始動回路による
リファレンス回路の回路動作への影響を排除することが
できる。また、ＭＯＳトランジスタを制御するインバー
タ、バッファをＣＭＯＳ回路により構成することによ
り、始動回路の定常時での消費電流をほぼゼロとするこ
とができる。さらに、始動後には、始動時に参照電圧発
生回路のバイポーラトランジスタのベースに注入されて
いた始動電流をバイポーラトランジスタを介して速やか
に排除することができるため、出力電圧Ｖｏｕｔが設定
値に到達するまでの時間を短縮することができる。
【００１７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１は、本発明の第１の実施例の構成
を示す回路図である。同図において、Ｑ１、Ｑ２はバイ
ポーラトランジスタ、Ｒ１〜Ｒ５は抵抗、ＯＰ１、ＯＰ
２は第１、第２のオペアンプ、ＳＴは、ＣＭＯＳ構成の
２段のインバータからなるバッファ回路Ｂｕｆｆとｐチ
ャネルＭＯＳトランジスタｐＭ１とにより構成される始
動回路である。本実施例の回路において、始動回路ＳＴ
を除いたバンドギャップリファレンス回路本体の基本的
構成は従来例と変わるところはないのでその詳細な説明
は省略する。本実施例の特徴的な点は、始動回路ＳＴの
ソースが電源ＶＤＤに接続されたｐチャネルＭＯＳトラ
ンジスタｐＭ１のドレインがバイポーラトランジスタＱ
１とＱ２のベースに接続されていることである。なお、
トランジスタＱ２は、トランジスタＱ１よりエミッタ領
域が広く形成されている。
て説明する。 ［第１の実施例］図１は、本発明の第１の実施例の構成
を示す回路図である。同図において、Ｑ１、Ｑ２はバイ
ポーラトランジスタ、Ｒ１〜Ｒ５は抵抗、ＯＰ１、ＯＰ
２は第１、第２のオペアンプ、ＳＴは、ＣＭＯＳ構成の
２段のインバータからなるバッファ回路Ｂｕｆｆとｐチ
ャネルＭＯＳトランジスタｐＭ１とにより構成される始
動回路である。本実施例の回路において、始動回路ＳＴ
を除いたバンドギャップリファレンス回路本体の基本的
構成は従来例と変わるところはないのでその詳細な説明
は省略する。本実施例の特徴的な点は、始動回路ＳＴの
ソースが電源ＶＤＤに接続されたｐチャネルＭＯＳトラ
ンジスタｐＭ１のドレインがバイポーラトランジスタＱ
１とＱ２のベースに接続されていることである。なお、
トランジスタＱ２は、トランジスタＱ１よりエミッタ領
域が広く形成されている。
【００１８】次に、図１、図２を参照して本実施例回路
の動作について説明する。図２（ａ）、（ｂ）は、それ
ぞれ図１と図７に示す回路のゲート入力電圧Ｖｉ、基準
出力電圧Ｖｆ、ノード電圧Ｖ１１、Ｖ１２の立ち上がり
状態を示すシミュレーション結果である。図１に示す本
実施例回路において、電源投入前にはすべてのノード電
圧が０Ｖである。電源が投入されると、ゲート入力電圧
Ｖｉが０Ｖであることにより、ｐＭ１が直ちに導通して
始動電流をパイポーラトランジスタＱ１とＱ２のベース
に供給し、Ｑ１、Ｑ２を導通させる。その結果、基準出
力電圧Ｖｆは、図２（ａ）に示されるように、急速に上
昇する。始動電流は、出力電圧Ｖｏｕｔが立ち上がって
バッファ回路Ｂｕｆｆの出力電圧（ゲート入力電圧Ｖ
ｉ）がハイとなるまでｐＭ１に流れ続ける。このハイ状
態は図２（ａ）のｔ＝２８ｎｓにおいて見られる。始動
が完了すると、ＭＯＳトランジスタｐＭ１はカットオフ
され、始動回路ＳＴを流れる電流はほぼ０になる。した
がって、前述の解決すべき課題は解決される。
の動作について説明する。図２（ａ）、（ｂ）は、それ
ぞれ図１と図７に示す回路のゲート入力電圧Ｖｉ、基準
出力電圧Ｖｆ、ノード電圧Ｖ１１、Ｖ１２の立ち上がり
状態を示すシミュレーション結果である。図１に示す本
実施例回路において、電源投入前にはすべてのノード電
圧が０Ｖである。電源が投入されると、ゲート入力電圧
Ｖｉが０Ｖであることにより、ｐＭ１が直ちに導通して
始動電流をパイポーラトランジスタＱ１とＱ２のベース
に供給し、Ｑ１、Ｑ２を導通させる。その結果、基準出
力電圧Ｖｆは、図２（ａ）に示されるように、急速に上
昇する。始動電流は、出力電圧Ｖｏｕｔが立ち上がって
バッファ回路Ｂｕｆｆの出力電圧（ゲート入力電圧Ｖ
ｉ）がハイとなるまでｐＭ１に流れ続ける。このハイ状
態は図２（ａ）のｔ＝２８ｎｓにおいて見られる。始動
が完了すると、ＭＯＳトランジスタｐＭ１はカットオフ
され、始動回路ＳＴを流れる電流はほぼ０になる。した
がって、前述の解決すべき課題は解決される。
【００１９】ＭＯＳトランジスタｐＭ１がオフする時に
は、始動回路はリファレンス回路の帰還ループから切離
されている。これにより、前述の解決すべき課題は解
決される。さらに、ｐＭ１がオフされると、トランジス
タＱ１、Ｑ２のベースに注入されていた電流（電荷）は
Ｑ１、Ｑ２により直ちに除去される。すなわち、前述の
解決すべき課題は解決される。図２（ａ）に示される
ように、基準出力電圧Ｖｆは、電源投入後約７０ｎｓ
で、設定電圧であるＶｆ＝１．２５Ｖに到達している。
一方、図７に示す従来例の回路では、図２（ｂ）に示さ
れるように、ゲート入力電圧Ｖｉが立ち上がった後
（ａ）の基準出力電圧Ｖｆおよびノード電圧Ｖ１１、Ｖ
１２の立ち下がりが緩やかである。従来例回路では、基
準出力電圧Ｖｆは、設定電圧であるＶｆ＝１．２５Ｖに
到達するのに、電源投入後約９０ｎｓを要している。こ
れは、ｐＭ２１がＯＰ２１の非反転端子を充電している
ことに起因している。
は、始動回路はリファレンス回路の帰還ループから切離
されている。これにより、前述の解決すべき課題は解
決される。さらに、ｐＭ１がオフされると、トランジス
タＱ１、Ｑ２のベースに注入されていた電流（電荷）は
Ｑ１、Ｑ２により直ちに除去される。すなわち、前述の
解決すべき課題は解決される。図２（ａ）に示される
ように、基準出力電圧Ｖｆは、電源投入後約７０ｎｓ
で、設定電圧であるＶｆ＝１．２５Ｖに到達している。
一方、図７に示す従来例の回路では、図２（ｂ）に示さ
れるように、ゲート入力電圧Ｖｉが立ち上がった後
（ａ）の基準出力電圧Ｖｆおよびノード電圧Ｖ１１、Ｖ
１２の立ち下がりが緩やかである。従来例回路では、基
準出力電圧Ｖｆは、設定電圧であるＶｆ＝１．２５Ｖに
到達するのに、電源投入後約９０ｎｓを要している。こ
れは、ｐＭ２１がＯＰ２１の非反転端子を充電している
ことに起因している。
【００２０】［第２の実施例］図３は、本発明の第２の
実施例を示す回路図である。同図において、図１に示し
た第１の実施例の部分と同等の部分には共通の参照符号
が付せられているので、重複する説明は省略する。本実
施例の第１の実施例と相違する点は、始動時にトランジ
スＱ１、Ｑ２にベース電流を供給するトランジスタがｎ
チャネルＭＯＳトランジスタｎＭ１となされ、これに伴
って第２のオペアンプＯＰ２の出力端子とｎＭ１のゲー
トとの間に接続される回路要素がバッファ回路Ｂｕｆｆ
からＣＭＯＳ構成のインバータＩｎ１に変更されている
点である。動作は第１の実施例の場合と同様である。
実施例を示す回路図である。同図において、図１に示し
た第１の実施例の部分と同等の部分には共通の参照符号
が付せられているので、重複する説明は省略する。本実
施例の第１の実施例と相違する点は、始動時にトランジ
スＱ１、Ｑ２にベース電流を供給するトランジスタがｎ
チャネルＭＯＳトランジスタｎＭ１となされ、これに伴
って第２のオペアンプＯＰ２の出力端子とｎＭ１のゲー
トとの間に接続される回路要素がバッファ回路Ｂｕｆｆ
からＣＭＯＳ構成のインバータＩｎ１に変更されている
点である。動作は第１の実施例の場合と同様である。
【００２１】［第３の実施例］図４は、本発明の第３の
実施例を示す回路図である。この実施例の回路は、負電
圧電源を用いる場合に用いられ、負電圧の出力電圧Ｖｏ
ｕｔが得られる。同図において、図１に示した第１の実
施例の部分と同等の部分には共通の参照符号が付せられ
ている。参照電圧を生成するトランジスタＱ１、Ｑ２の
ベースとコレクタは接地され、Ｑ１のエミッタは抵抗Ｒ
１を介して第１のオペアンプＯＰ１の出力端子に接続さ
れ、Ｑ２のエミッタは抵抗Ｒ２、Ｒ３を介して第１のオ
ペアンプＯＰ１の出力端子に接続されている。そして、
Ｑ１のエミッタとＲ１との接続点は第１のオペアンプＯ
Ｐ１の非反転入力端子に接続され、Ｒ２とＲ３との接続
点は第１のオペアンプＯＰ１の反転入力端子に接続され
ている。始動回路ＳＴは、ソースが第１のオペアンプＯ
Ｐ１の反転入力端子に接続され、ドレインが電源ＶＥＥ
に接続されたｐチャネルＭＯＳトランジスタｐＭ１と、
入力端子が第２のオペアンプＯＰ２の出力端子に接続さ
れ、出力端子がｐＭ１のゲートに接続された、ＣＭＯＳ
構成のインバータＩｎ１とによって構成されている。
実施例を示す回路図である。この実施例の回路は、負電
圧電源を用いる場合に用いられ、負電圧の出力電圧Ｖｏ
ｕｔが得られる。同図において、図１に示した第１の実
施例の部分と同等の部分には共通の参照符号が付せられ
ている。参照電圧を生成するトランジスタＱ１、Ｑ２の
ベースとコレクタは接地され、Ｑ１のエミッタは抵抗Ｒ
１を介して第１のオペアンプＯＰ１の出力端子に接続さ
れ、Ｑ２のエミッタは抵抗Ｒ２、Ｒ３を介して第１のオ
ペアンプＯＰ１の出力端子に接続されている。そして、
Ｑ１のエミッタとＲ１との接続点は第１のオペアンプＯ
Ｐ１の非反転入力端子に接続され、Ｒ２とＲ３との接続
点は第１のオペアンプＯＰ１の反転入力端子に接続され
ている。始動回路ＳＴは、ソースが第１のオペアンプＯ
Ｐ１の反転入力端子に接続され、ドレインが電源ＶＥＥ
に接続されたｐチャネルＭＯＳトランジスタｐＭ１と、
入力端子が第２のオペアンプＯＰ２の出力端子に接続さ
れ、出力端子がｐＭ１のゲートに接続された、ＣＭＯＳ
構成のインバータＩｎ１とによって構成されている。
【００２２】図４に示す本実施例回路において、始動後
には、第１のオペアンプＯＰ１は負の基準出力電圧Ｖｆ
を出力し、トランジスタＱ１、Ｑ２は導通して安定状態
を保つ。しかし、始動に失敗した場合には、トランジス
タＱ１、Ｑ２は導通せず、出力電圧Ｖｆ、Ｖｏｕｔが０
Ｖとなる状態に陥る。そこで、始動回路ＳＴを付設して
バンドギャップリファレンス回路の始動を補助する。電
源投入直後には、出力電圧Ｖｏｕｔがハイレベル（接地
レベル）であることにより、ｐＭ１のゲートがローレベ
ルとなり、ｐＭ１が導通する。これにより、第１のオペ
アンプＯＰ１の反転入力端子がローレベルとなり、トラ
ンジスタＱ２が導通し、オペアンプＯＰ１の基準出力電
圧Ｖｆが負電圧に立ち上がる。これに連れてＱ１も導通
し、始動が完了する。始動が完了すると、出力電圧Ｖｏ
ｕｔがローレベルとなることにより、インバータＩｎ１
の出力がハイレベルとなりｐＭ１がオフする。ｐＭ１が
オフするとＯＰ１の反転入力端子のノードに注入されて
いた電荷はトランジスタＱ２により急速に排除される。
には、第１のオペアンプＯＰ１は負の基準出力電圧Ｖｆ
を出力し、トランジスタＱ１、Ｑ２は導通して安定状態
を保つ。しかし、始動に失敗した場合には、トランジス
タＱ１、Ｑ２は導通せず、出力電圧Ｖｆ、Ｖｏｕｔが０
Ｖとなる状態に陥る。そこで、始動回路ＳＴを付設して
バンドギャップリファレンス回路の始動を補助する。電
源投入直後には、出力電圧Ｖｏｕｔがハイレベル（接地
レベル）であることにより、ｐＭ１のゲートがローレベ
ルとなり、ｐＭ１が導通する。これにより、第１のオペ
アンプＯＰ１の反転入力端子がローレベルとなり、トラ
ンジスタＱ２が導通し、オペアンプＯＰ１の基準出力電
圧Ｖｆが負電圧に立ち上がる。これに連れてＱ１も導通
し、始動が完了する。始動が完了すると、出力電圧Ｖｏ
ｕｔがローレベルとなることにより、インバータＩｎ１
の出力がハイレベルとなりｐＭ１がオフする。ｐＭ１が
オフするとＯＰ１の反転入力端子のノードに注入されて
いた電荷はトランジスタＱ２により急速に排除される。
【００２３】［第４の実施例］図５は、本発明の第４の
実施例を示す回路図である。同図において、図４に示し
た第３の実施例の部分と同等の部分には共通の参照符号
が付せられているので、重複する説明は省略する。本実
施例の第３の実施例と相違する点は、始動時に第１のオ
ペアンプＯＰ１の反転入力端子に負電圧を供給するトラ
ンジスタがｎチャネルＭＯＳトランジスタｎＭ１となさ
れ、これに伴って第２のオペアンプＯＰ２とｎＭ１のゲ
ートとの間に接続される回路要素がインバータＩｎ１か
らＣＭＯＳ構成のバッファ回路Ｂｕｆｆに変更されてい
る点である。動作は第３の実施例の場合と同様である。
実施例を示す回路図である。同図において、図４に示し
た第３の実施例の部分と同等の部分には共通の参照符号
が付せられているので、重複する説明は省略する。本実
施例の第３の実施例と相違する点は、始動時に第１のオ
ペアンプＯＰ１の反転入力端子に負電圧を供給するトラ
ンジスタがｎチャネルＭＯＳトランジスタｎＭ１となさ
れ、これに伴って第２のオペアンプＯＰ２とｎＭ１のゲ
ートとの間に接続される回路要素がインバータＩｎ１か
らＣＭＯＳ構成のバッファ回路Ｂｕｆｆに変更されてい
る点である。動作は第３の実施例の場合と同様である。
【００２４】
【発明の効果】以上説明したように、本発明のバンドギ
ャップリファレンス回路は、オペアンプの出力信号によ
ってオン／オフが制御されるスイッチング素子によって
始動電流を供給するとともに、スイッチング素子がオフ
されたときにはスイッチング素子によって注入されてい
た電荷をバイポーラトランジスタにより速やかに除去す
るようにしたものであるので、以下の効果を享受するこ
とができる。 始動回路の消費電流を回路始動後には０とすること
ができ、消費電力を削減することができる。 始動後には始動回路がバンドギャップリファレンス
回路本体の回路動作に影響を与えないようにすることが
でき、安定した基準電圧を提供することが可能になる。 電源投入から、基準出力電圧Ｖｆ、出力電圧Ｖｏｕ
ｔが設定値の電圧に立ち上がるまでの時間を短縮するこ
とができる。
ャップリファレンス回路は、オペアンプの出力信号によ
ってオン／オフが制御されるスイッチング素子によって
始動電流を供給するとともに、スイッチング素子がオフ
されたときにはスイッチング素子によって注入されてい
た電荷をバイポーラトランジスタにより速やかに除去す
るようにしたものであるので、以下の効果を享受するこ
とができる。 始動回路の消費電流を回路始動後には０とすること
ができ、消費電力を削減することができる。 始動後には始動回路がバンドギャップリファレンス
回路本体の回路動作に影響を与えないようにすることが
でき、安定した基準電圧を提供することが可能になる。 電源投入から、基準出力電圧Ｖｆ、出力電圧Ｖｏｕ
ｔが設定値の電圧に立ち上がるまでの時間を短縮するこ
とができる。
【図１】本発明の第１の実施例を示す回路図。
【図２】第１の実施例と第２の従来例のシミュレーショ
ン結果を示す特性図。
ン結果を示す特性図。
【図３】本発明の第２の実施例を示す回路図。
【図４】本発明の第３の実施例を示す回路図。
【図５】本発明の第４の実施例を示す回路図。
【図６】第１の従来例の回路図。
【図７】第２の従来例の回路図。
ＳＴ 始動回路 ＯＰ、ＯＰ１、ＯＰ２、ＯＰ２１、ＯＰ２２ オペアン
プ
プ
Claims (6)
- 【請求項１】 コレクタが電源に接続されエミッタが第
１の抵抗を介して接地された第１のトランジスタと、コ
レクタが電源に接続されエミッタが直列接続された第２
および第３の抵抗を介して接地された第２のトランジス
タと、第１のトランジスタのエミッタが反転入力端子に
され、第２および第３の抵抗の接続点が非反転入力端子
に接続され、その出力信号が前記第１および第２のトラ
ンジスタのベース電流を与える１段目の演算増幅器と、
１段目の演算増幅器の出力信号を受けこれを増幅する２
段目の演算増幅器と、前記２段目の演算増幅器の出力信
号によってオン／オフが制御され、該２段目の演算増幅
器の出力電圧が所定値より低い場合にオンして前記第１
および第２のトランジスタにベース電流を供給するスイ
ッチング手段と、を有することを特徴とする始動回路を
有するバンドギャップリファレンス回路。 - 【請求項２】 前記スイッチング手段がｐチャネル若し
くはｎチャネルＭＯＳトランジスタによって構成されて
いることを特徴とする請求項１記載の始動回路を有する
バンドギャップリファレンス回路。 - 【請求項３】 前記スイッチング手段が、前記２段目の
演算増幅器の出力信号が入力されるＣＭＯＳ構成のイン
バータ若しくはＣＭＯＳ構成のバッファ回路の出力信号
により制御されることを特徴とする請求項１または２記
載の始動回路を有するバンドギャップリファレンス回
路。 - 【請求項４】 コレクタおよびベースが接地されエミッ
タが第１の抵抗の一端に接続された第１のトランジスタ
と、コレクタおよびベースが接地されエミッタが直列接
続された第２および第３の抵抗を介して前記第１の抵抗
の他端に接続された第２のトランジスタと、非反転入力
端子が第１のトランジスタのエミッタに接続され、反転
入力端子が第２および第３の抵抗の接続点に接続され、
その出力端子が前記第１の抵抗の他端に接続された１段
目の演算増幅器と、１段目の演算増幅器の出力信号を受
けこれを増幅する２段目の演算増幅器と、前記２段目の
演算増幅器の出力信号によってオン／オフが制御され、
該２段目の演算増幅器の出力電圧絶対値が所定値より低
い場合にオンして前記第２および第３の抵抗の接続点に
始動電流を供給するスイッチング手段と、を有すること
を特徴とする始動回路を有するバンドギャップリファレ
ンス回路。 - 【請求項５】 前記スイッチング手段がｐチャネル若し
くはｎチャネルＭＯＳトランジスタによって構成されて
いることを特徴とする請求項４記載の始動回路を有する
バンドギャップリファレンス回路。 - 【請求項６】 前記スイッチング手段が、前記２段目の
演算増幅器の出力信号が入力されるＣＭＯＳ構成のイン
バータ若しくはＣＭＯＳ構成のバッファ回路の出力信号
により制御されることを特徴とする請求項４または５記
載の始動回路を有するバンドギャップリファレンス回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8302676A JP2965141B2 (ja) | 1996-11-14 | 1996-11-14 | 始動回路を有するバンドギャップリファレンス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8302676A JP2965141B2 (ja) | 1996-11-14 | 1996-11-14 | 始動回路を有するバンドギャップリファレンス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10143265A JPH10143265A (ja) | 1998-05-29 |
| JP2965141B2 true JP2965141B2 (ja) | 1999-10-18 |
Family
ID=17911853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8302676A Expired - Fee Related JP2965141B2 (ja) | 1996-11-14 | 1996-11-14 | 始動回路を有するバンドギャップリファレンス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2965141B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005157616A (ja) * | 2003-11-25 | 2005-06-16 | Dainippon Printing Co Ltd | 基準電圧発生回路 |
| JP2006222495A (ja) * | 2005-02-08 | 2006-08-24 | Olympus Corp | 光電流検出回路 |
| JP4931619B2 (ja) * | 2006-02-18 | 2012-05-16 | セイコーインスツル株式会社 | バンドギャップ定電圧回路 |
| JP4904954B2 (ja) * | 2006-07-12 | 2012-03-28 | ヤマハ株式会社 | 基準電圧発生回路 |
| JP4848870B2 (ja) * | 2006-07-13 | 2011-12-28 | ヤマハ株式会社 | 基準電圧発生回路 |
| CN100465851C (zh) * | 2007-04-19 | 2009-03-04 | 复旦大学 | 一种带隙基准参考源 |
| JP5458234B2 (ja) | 2008-01-25 | 2014-04-02 | ピーエスフォー ルクスコ エスエイアールエル | バンドギャップ基準電源回路 |
| JP5854673B2 (ja) * | 2011-07-12 | 2016-02-09 | キヤノン株式会社 | 固体撮像装置 |
| CN104238617A (zh) * | 2013-06-20 | 2014-12-24 | 中国科学院声学研究所 | 一种电流型带隙基准源 |
-
1996
- 1996-11-14 JP JP8302676A patent/JP2965141B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH10143265A (ja) | 1998-05-29 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |