JP2964172B2 - Ｄｃｔマトリクス演算回路 - Google Patents
Ｄｃｔマトリクス演算回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、離散的コサイン変換
（ＤＣＴ）マトリクス演算を行う回路に関し、特にＤＣ
Ｔマトリクス演算を行う際の回路規模を縮小することが
できるＤＣＴマトリクス演算回路に関するものである。
（ＤＣＴ）マトリクス演算を行う回路に関し、特にＤＣ
Ｔマトリクス演算を行う際の回路規模を縮小することが
できるＤＣＴマトリクス演算回路に関するものである。
【０００２】ＤＣＴマトリクス演算回路は、例えば画像
処理の分野において、時間軸上の事象をＤＣＴ演算によ
って周波数軸上に変換して帯域圧縮を行う等の目的に用
いられるものであり、画像処理において国際標準化され
ているものであって、このような処理において必要不可
欠なものとなっている。
処理の分野において、時間軸上の事象をＤＣＴ演算によ
って周波数軸上に変換して帯域圧縮を行う等の目的に用
いられるものであり、画像処理において国際標準化され
ているものであって、このような処理において必要不可
欠なものとなっている。
【０００３】このようなＤＣＴマトリクス演算回路は、
一般にＬＳＩ化して実現されるが、そのため、ゲート規
模をできるだけ小さく抑えることができるようにするこ
とが要望される。
一般にＬＳＩ化して実現されるが、そのため、ゲート規
模をできるだけ小さく抑えることができるようにするこ
とが要望される。
【０００４】
【従来の技術】図６は、従来のＤＣＴマトリクス演算回
路を示したものであって、８個の入力データに対して８
個のＤＣＴ変換係数を乗算するＤＣＴマトリクス演算
〔Ｙ〕＝〔Ｄ〕×〔Ｘ〕を実行する場合を示し、１１は
ＤＣＴ変換係数を格納するリードオンリメモリからなる
係数ＲＯＭ、１２1 〜１２8は乗算器、１３1 〜１３8
はレジスタ、１４1 〜１４8 は加算器である。
路を示したものであって、８個の入力データに対して８
個のＤＣＴ変換係数を乗算するＤＣＴマトリクス演算
〔Ｙ〕＝〔Ｄ〕×〔Ｘ〕を実行する場合を示し、１１は
ＤＣＴ変換係数を格納するリードオンリメモリからなる
係数ＲＯＭ、１２1 〜１２8は乗算器、１３1 〜１３8
はレジスタ、１４1 〜１４8 は加算器である。
【０００５】図６の演算回路においては、乗算器１２1
〜１２8で、入力データｘ11に対して、係数ＲＯＭ１１
から読み出されたＤＣＴ変換係数ｄ11, ｄ21, ｄ31, ｄ
41, ｄ51, ｄ61, ｄ71, ｄ81をそれぞれ乗算して、乗算
結果ｘ11ｄ11, ｘ11ｄ21, ｘ11ｄ31, ｘ11ｄ41, ｘ11ｄ
51, ｘ11ｄ61, ｘ11ｄ71, ｘ11ｄ81をそれぞれレジスタ
１３1 〜１３8 に保持する。次の入力データｘ21に対し
て、係数ＲＯＭ１１から読み出されたＤＣＴ変換係数ｄ
12, ｄ22, ｄ32, ｄ42, ｄ52, ｄ62, ｄ72, ｄ 82をそれ
ぞれ乗算し、加算器１４1 〜１４8 において、乗算結果
ｘ21ｄ12, ｘ21ｄ22, ｘ21ｄ32, ｘ21ｄ42, ｘ21ｄ52,
ｘ21ｄ62, ｘ21ｄ72, ｘ21ｄ82と、レジスタ１３1 〜１
３8 に保持されている、対応する前回の乗算結果ｘ11ｄ
11, ｘ11ｄ21, ｘ11ｄ31, ｘ11ｄ41, ｘ11ｄ51, ｘ11ｄ
61, ｘ11ｄ71, ｘ11ｄ81とをそれぞれ加算して、再びレ
ジスタ１３1 〜１３8 に保持する累積加算を行う。同様
の演算を８回繰り返して行うことによって、マトリクス
の要素ｙ11〜ｙ81が作成される。このような演算をさら
に８回繰り返して行うことによって、マトリクスのすべ
ての要素が求められ、これによって８×８のＤＣＴマト
リクス演算〔Ｙ〕＝〔Ｄ〕×〔Ｘ〕が完了する。
〜１２8で、入力データｘ11に対して、係数ＲＯＭ１１
から読み出されたＤＣＴ変換係数ｄ11, ｄ21, ｄ31, ｄ
41, ｄ51, ｄ61, ｄ71, ｄ81をそれぞれ乗算して、乗算
結果ｘ11ｄ11, ｘ11ｄ21, ｘ11ｄ31, ｘ11ｄ41, ｘ11ｄ
51, ｘ11ｄ61, ｘ11ｄ71, ｘ11ｄ81をそれぞれレジスタ
１３1 〜１３8 に保持する。次の入力データｘ21に対し
て、係数ＲＯＭ１１から読み出されたＤＣＴ変換係数ｄ
12, ｄ22, ｄ32, ｄ42, ｄ52, ｄ62, ｄ72, ｄ 82をそれ
ぞれ乗算し、加算器１４1 〜１４8 において、乗算結果
ｘ21ｄ12, ｘ21ｄ22, ｘ21ｄ32, ｘ21ｄ42, ｘ21ｄ52,
ｘ21ｄ62, ｘ21ｄ72, ｘ21ｄ82と、レジスタ１３1 〜１
３8 に保持されている、対応する前回の乗算結果ｘ11ｄ
11, ｘ11ｄ21, ｘ11ｄ31, ｘ11ｄ41, ｘ11ｄ51, ｘ11ｄ
61, ｘ11ｄ71, ｘ11ｄ81とをそれぞれ加算して、再びレ
ジスタ１３1 〜１３8 に保持する累積加算を行う。同様
の演算を８回繰り返して行うことによって、マトリクス
の要素ｙ11〜ｙ81が作成される。このような演算をさら
に８回繰り返して行うことによって、マトリクスのすべ
ての要素が求められ、これによって８×８のＤＣＴマト
リクス演算〔Ｙ〕＝〔Ｄ〕×〔Ｘ〕が完了する。
【０００６】
【発明が解決しようとする課題】従来のＤＣＴマトリク
ス演算回路においては、図６の例に示されるように、乗
算を行う数だけ乗算器と加算器を用意して演算を行うよ
うにしていた。そのため回路規模が大きくなり、特に乗
算器はゲート数が多いため、演算回路全体のゲート規模
が大きくなることが避けられないという問題があった。
ス演算回路においては、図６の例に示されるように、乗
算を行う数だけ乗算器と加算器を用意して演算を行うよ
うにしていた。そのため回路規模が大きくなり、特に乗
算器はゲート数が多いため、演算回路全体のゲート規模
が大きくなることが避けられないという問題があった。
【０００７】本発明はこのような従来技術の課題を解決
しようとするものであって、ＤＣＴマトリクス演算回路
において、乗算器と加算器の数を減少させることがで
き、従って演算回路のゲート規模を縮小させることがで
きるＤＣＴマトリクス演算回路を提供することを目的と
している。
しようとするものであって、ＤＣＴマトリクス演算回路
において、乗算器と加算器の数を減少させることがで
き、従って演算回路のゲート規模を縮小させることがで
きるＤＣＴマトリクス演算回路を提供することを目的と
している。
【０００８】
【課題を解決するための手段】本発明は、ＤＣＴ変換係
数を格納した係数ＲＯＭ部と、入力データと係数ＲＯＭ
部から読み出したＤＣＴ変換係数との乗算を行う乗算部
と、この乗算結果と入力データについての前回の演算結
果とを加算する加算部と、この加算結果を保持する複数
のレジスタと、この複数のレジスタの出力を選択するセ
レクタと、複数のレジスタに対する入力の選択とセレク
タにおける出力の選択とを行うコントロール部とを備
え、一つの入力データに対して係数ＲＯＭ部から読み出
した複数のＤＣＴ変換係数を用いて乗算および加算の演
算を順次行い演算結果によって複数のレジスタを順次更
新する処理をＤＣＴマトリクスの行方向の要素数回行っ
てＤＣＴマトリクスの行方向の要素を求め、この演算を
ＤＣＴマトリクスの列方向の要素数回行うことによって
ＤＣＴマトリクスの行方向および列方向のすべての要素
を求めることを特徴とするものである。
数を格納した係数ＲＯＭ部と、入力データと係数ＲＯＭ
部から読み出したＤＣＴ変換係数との乗算を行う乗算部
と、この乗算結果と入力データについての前回の演算結
果とを加算する加算部と、この加算結果を保持する複数
のレジスタと、この複数のレジスタの出力を選択するセ
レクタと、複数のレジスタに対する入力の選択とセレク
タにおける出力の選択とを行うコントロール部とを備
え、一つの入力データに対して係数ＲＯＭ部から読み出
した複数のＤＣＴ変換係数を用いて乗算および加算の演
算を順次行い演算結果によって複数のレジスタを順次更
新する処理をＤＣＴマトリクスの行方向の要素数回行っ
てＤＣＴマトリクスの行方向の要素を求め、この演算を
ＤＣＴマトリクスの列方向の要素数回行うことによって
ＤＣＴマトリクスの行方向および列方向のすべての要素
を求めることを特徴とするものである。
【０００９】
【作用】図１は本発明の原理的構成を示したものであ
る。本発明においては、以下のようにしてＤＣＴマトリ
クスの演算を行う。すなわち、係数ＲＯＭ部１を設け
て、ＤＣＴ変換係数を格納し、乗算部２によって、入力
データと係数ＲＯＭ部１から読み出したＤＣＴ変換係数
との乗算を行う。加算部３によって、この乗算結果と、
入力データについての前回の演算結果とを加算し、複数
のレジスタ４を設けて、この加算結果を保持し、セレク
タ５を設けて、複数のレジスタ４からの出力を選択す
る。この際、コントロール部６を設けて、複数のレジス
タ４に対する入力の選択とセレクタ５における出力の選
択とを行う。そして、一つの入力データに対して、係数
ＲＯＭ部１から読み出した複数のＤＣＴ変換係数を用い
て乗算および加算の演算を順次行い、演算結果によって
複数のレジスタ４を順次更新する処理を、ＤＣＴマトリ
クスの行方向の要素数回行ってＤＣＴマトリクスの行方
向の要素を求め、この演算をＤＣＴマトリクスの列方向
の要素数回行うことによってＤＣＴマトリクスの行方向
および列方向のすべての要素を求める。
る。本発明においては、以下のようにしてＤＣＴマトリ
クスの演算を行う。すなわち、係数ＲＯＭ部１を設け
て、ＤＣＴ変換係数を格納し、乗算部２によって、入力
データと係数ＲＯＭ部１から読み出したＤＣＴ変換係数
との乗算を行う。加算部３によって、この乗算結果と、
入力データについての前回の演算結果とを加算し、複数
のレジスタ４を設けて、この加算結果を保持し、セレク
タ５を設けて、複数のレジスタ４からの出力を選択す
る。この際、コントロール部６を設けて、複数のレジス
タ４に対する入力の選択とセレクタ５における出力の選
択とを行う。そして、一つの入力データに対して、係数
ＲＯＭ部１から読み出した複数のＤＣＴ変換係数を用い
て乗算および加算の演算を順次行い、演算結果によって
複数のレジスタ４を順次更新する処理を、ＤＣＴマトリ
クスの行方向の要素数回行ってＤＣＴマトリクスの行方
向の要素を求め、この演算をＤＣＴマトリクスの列方向
の要素数回行うことによってＤＣＴマトリクスの行方向
および列方向のすべての要素を求める。
【００１０】従って、本発明によればＤＣＴ演算を行う
ＤＣＴマトリクス演算回路において、必要とする乗算器
と加算器の数を減少させることができ、従って演算回路
のゲート規模を縮小させることができるようになる。
ＤＣＴマトリクス演算回路において、必要とする乗算器
と加算器の数を減少させることができ、従って演算回路
のゲート規模を縮小させることができるようになる。
【００１１】
【実施例】図２は、本発明の一実施例の構成を示したも
のであって、８×８のＤＣＴマトリクス演算〔Ｙ〕＝
〔Ｄ〕×〔Ｘ〕を実現する場合を示し、図６におけると
同じものを同じ番号で示している。また１６1,１６2 は
乗算器、１７1,１７2 は加算器、１８1,１８2 はセレク
タ、１９はコントロール部である。
のであって、８×８のＤＣＴマトリクス演算〔Ｙ〕＝
〔Ｄ〕×〔Ｘ〕を実現する場合を示し、図６におけると
同じものを同じ番号で示している。また１６1,１６2 は
乗算器、１７1,１７2 は加算器、１８1,１８2 はセレク
タ、１９はコントロール部である。
【００１２】図３は、図２の実施例における各部信号を
示すタイムチャートの前半、図４は、図２の実施例にお
ける各部信号を示すタイムチャートの後半を示したもの
である。
示すタイムチャートの前半、図４は、図２の実施例にお
ける各部信号を示すタイムチャートの後半を示したもの
である。
【００１３】図２ないし図４に示された実施例において
は、ＤＣＴマトリクス演算〔Ｙ〕＝〔Ｄ〕×〔Ｘ〕を実
現する際に、入力データｘ11に対して、その４倍の速度
で係数ＲＯＭ１１から８個のＤＣＴ変換係数を読み出
し、乗算器１６1 で係数ｄ11, ｄ21, ｄ31, ｄ41と乗算
し、乗算器１６1 で係数ｄ51, ｄ61, ｄ71, ｄ81と乗算
して、それぞれ４個の乗算結果ｘ11ｄ11, ｘ11ｄ21, ｘ
11ｄ31, ｘ11ｄ41およびｘ11ｄ51, ｘ11ｄ61, ｘ11ｄ
71, ｘ11ｄ81を得る。コントロール部１９は、各レジス
タのイネーブル信号を制御して、乗算結果ｘ11ｄ11, ｘ
11ｄ21, ｘ11ｄ31, ｘ11ｄ41およびｘ11ｄ51, ｘ11ｄ
61, ｘ11ｄ71, ｘ11ｄ81をそれぞれレジスタ１３1,１３
2,１３3,１３4 および１３5,１３6,１３7,１３8 に保持
させる。そして次の入力データｘ21に対して、係数ＲＯ
Ｍ１１から読み出された８個のＤＣＴ変換係数ｄ12, ｄ
22, ｄ32, ｄ42およびｄ52, ｄ62, ｄ72, ｄ82をそれぞ
れ乗算して得た乗算結果ｘ21ｄ12, ｘ21ｄ22, ｘ21ｄ
32, ｘ21ｄ42およびｘ21ｄ52, ｘ21ｄ62, ｘ21ｄ72, ｘ
21ｄ82に対して、コントロール部１９からセレクタ１８
1 ，１８2 を制御することによって、レジスタ１３1 〜
１３4 および１３5 〜１３8 から読み出した前回の乗算
結果ｘ11ｄ11, ｘ11ｄ21, ｘ11ｄ31,ｘ11ｄ41およびｘ
11ｄ51, ｘ11ｄ61, ｘ11ｄ71, ｘ11ｄ81を、加算器１７
1,１７2 によってそれぞれ加算して、再びレジスタ１３
1 〜１３4,１３5 〜１３8 に保持する累積加算を行う。
同様の演算を８回繰り返して行うことによって、マトリ
クスの要素ｙ11〜ｙ81が作成される。このような演算を
さらに８回繰り返して行うことによって、マトリクスの
すべての要素が求められ、これによって１次元の８×８
のＤＣＴマトリクス演算〔Ｙ〕＝〔Ｄ〕×〔Ｘ〕が完了
する。
は、ＤＣＴマトリクス演算〔Ｙ〕＝〔Ｄ〕×〔Ｘ〕を実
現する際に、入力データｘ11に対して、その４倍の速度
で係数ＲＯＭ１１から８個のＤＣＴ変換係数を読み出
し、乗算器１６1 で係数ｄ11, ｄ21, ｄ31, ｄ41と乗算
し、乗算器１６1 で係数ｄ51, ｄ61, ｄ71, ｄ81と乗算
して、それぞれ４個の乗算結果ｘ11ｄ11, ｘ11ｄ21, ｘ
11ｄ31, ｘ11ｄ41およびｘ11ｄ51, ｘ11ｄ61, ｘ11ｄ
71, ｘ11ｄ81を得る。コントロール部１９は、各レジス
タのイネーブル信号を制御して、乗算結果ｘ11ｄ11, ｘ
11ｄ21, ｘ11ｄ31, ｘ11ｄ41およびｘ11ｄ51, ｘ11ｄ
61, ｘ11ｄ71, ｘ11ｄ81をそれぞれレジスタ１３1,１３
2,１３3,１３4 および１３5,１３6,１３7,１３8 に保持
させる。そして次の入力データｘ21に対して、係数ＲＯ
Ｍ１１から読み出された８個のＤＣＴ変換係数ｄ12, ｄ
22, ｄ32, ｄ42およびｄ52, ｄ62, ｄ72, ｄ82をそれぞ
れ乗算して得た乗算結果ｘ21ｄ12, ｘ21ｄ22, ｘ21ｄ
32, ｘ21ｄ42およびｘ21ｄ52, ｘ21ｄ62, ｘ21ｄ72, ｘ
21ｄ82に対して、コントロール部１９からセレクタ１８
1 ，１８2 を制御することによって、レジスタ１３1 〜
１３4 および１３5 〜１３8 から読み出した前回の乗算
結果ｘ11ｄ11, ｘ11ｄ21, ｘ11ｄ31,ｘ11ｄ41およびｘ
11ｄ51, ｘ11ｄ61, ｘ11ｄ71, ｘ11ｄ81を、加算器１７
1,１７2 によってそれぞれ加算して、再びレジスタ１３
1 〜１３4,１３5 〜１３8 に保持する累積加算を行う。
同様の演算を８回繰り返して行うことによって、マトリ
クスの要素ｙ11〜ｙ81が作成される。このような演算を
さらに８回繰り返して行うことによって、マトリクスの
すべての要素が求められ、これによって１次元の８×８
のＤＣＴマトリクス演算〔Ｙ〕＝〔Ｄ〕×〔Ｘ〕が完了
する。
【００１４】図５は本発明の他の実施例を示したもので
あって、２次元のＤＣＴマトリクス演算を行う場合を示
したものである。図中、１１，１２は図２の実施例に示
されたものと同じＤＣＴマトリクス演算回路、１３は転
置ＲＡＭである。
あって、２次元のＤＣＴマトリクス演算を行う場合を示
したものである。図中、１１，１２は図２の実施例に示
されたものと同じＤＣＴマトリクス演算回路、１３は転
置ＲＡＭである。
【００１５】図５において、第１のＤＣＴマトリクス演
算回路１１は前述のようにして１次元のＤＣＴマトリク
ス演算を行う。転置ＲＡＭ１３は、ＤＣＴマトリクス演
算回路１１によって求められた１次元のＤＣＴマトリク
スに対して、行の要素と列の要素とを入れ替える演算を
行う。第２のＤＣＴマトリクス演算回路１２は、転置Ｒ
ＡＭ１３によって求められた転置ＤＣＴマトリクスに対
して再びＤＣＴマトリクス演算を行う。これによって、
〔Ｙ〕＝〔〔Ｄ〕・〔〔Ｄ〕・〔Ｘ〕〕T 〕Tで示され
る２次元のＤＣＴマトリクスが求められる。
算回路１１は前述のようにして１次元のＤＣＴマトリク
ス演算を行う。転置ＲＡＭ１３は、ＤＣＴマトリクス演
算回路１１によって求められた１次元のＤＣＴマトリク
スに対して、行の要素と列の要素とを入れ替える演算を
行う。第２のＤＣＴマトリクス演算回路１２は、転置Ｒ
ＡＭ１３によって求められた転置ＤＣＴマトリクスに対
して再びＤＣＴマトリクス演算を行う。これによって、
〔Ｙ〕＝〔〔Ｄ〕・〔〔Ｄ〕・〔Ｘ〕〕T 〕Tで示され
る２次元のＤＣＴマトリクスが求められる。
【００１６】
【発明の効果】以上説明したように本発明によれば、Ｄ
ＣＴマトリクス演算回路において、演算に必要な乗算器
と加算器の数を減少させることができる。従って回路規
模を縮小し、ゲート数を減少させることができるので、
ＤＣＴマトリクス演算回路をＬＳＩ化して構成する場合
に、特に有利である。
ＣＴマトリクス演算回路において、演算に必要な乗算器
と加算器の数を減少させることができる。従って回路規
模を縮小し、ゲート数を減少させることができるので、
ＤＣＴマトリクス演算回路をＬＳＩ化して構成する場合
に、特に有利である。
【図１】本発明の原理的構成を示す図である。
【図２】本発明の一実施例の構成を示す図である。
【図３】図２の実施例における各部信号を示すタイムチ
ャートの前半である。
ャートの前半である。
【図４】図２の実施例における各部信号を示すタイムチ
ャートの後半である。
ャートの後半である。
【図５】本発明の他の実施例を示す図である。
【図６】従来のＤＣＴマトリクス演算回路を示す図であ
る。
る。
１ 係数ＲＯＭ部 ２ 乗算部 ３ 加算部 ４ 複数のレジスタ ５ セレクタ ６ コントロール部 １１ ＤＣＴマトリクス演算回路 １２ ＤＣＴマトリクス演算回路 １３ 転置ＲＡＭ
フロントページの続き (56)参考文献 特開 平１−94477（ＪＰ，Ａ) 特開 平１−201773（ＪＰ，Ａ) 特開 平２−237373（ＪＰ，Ａ) 特開 平３−214256（ＪＰ，Ａ) 特開 昭58−151675（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 17/14 G06F 1/00 H04N 1/41 H04N 7/30 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (3)
- 【請求項１】 ＤＣＴ変換係数を格納した係数ＲＯＭ部
（１）と、入力データと該係数ＲＯＭ部（１）から読み
出したＤＣＴ変換係数との乗算を行う乗算部（２）と、
該乗算結果と該入力データについての前回の演算結果と
を加算する加算部（３）と、該加算結果を保持する複数
のレジスタ（４）と、該複数のレジスタの出力を選択す
るセレクタ（５）と、該複数のレジスタ（４）に対する
入力の選択とセレクタ（５）における出力の選択とを行
うコントロール部（６）とを備え、一つの入力データに
対して前記係数ＲＯＭ部（１）から読み出した複数のＤ
ＣＴ変換係数を用いて前記乗算および加算の演算を順次
行い演算結果によって前記複数のレジスタ（４）を順次
更新する処理をＤＣＴマトリクスの行方向の要素数回行
ってＤＣＴマトリクスの行方向の要素を求め、該演算を
ＤＣＴマトリクスの列方向の要素数回行うことによって
ＤＣＴマトリクスの行方向および列方向のすべての要素
を求めることを特徴とするＤＣＴマトリクス演算回路。 - 【請求項２】 前記乗算部（２）と、加算部（３）と、
レジスタ（４）と、セレクタ（５）とからなる演算回路
を複数組有し、一つの入力データに対して前記係数ＲＯ
Ｍ部（１）から読み出されたデータ変換係数を分割して
演算を行って前記ＤＣＴマトリクスの行および列方向の
要素を求めることを特徴とする請求項１に記載のＤＣＴ
マトリクス演算回路。 - 【請求項３】 ２組の前記ＤＣＴマトリクス演算回路
（１１，１２）と、入力マトリクスの行の要素と列の要
素とを入れ替えたマトリクスからなる出力を発生する転
置ＲＡＭ（１３）とを有し、第１のＤＣＴマトリクス演
算回路（１１）によってＤＣＴマトリクス演算を行って
求められた１次元のＤＣＴマトリクスに対して転置ＲＡ
Ｍ（１３）によって行の要素と列の要素とを入れ替えて
得られたＤＣＴマトリクスに対して第２のＤＣＴマトリ
クス演算回路（１２）によって再びＤＣＴマトリクス演
算を行って２次元のＤＣＴマトリクスを求めることを特
徴とする請求項１または２に記載のＤＣＴマトリクス演
算回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6770391A JP2964172B2 (ja) | 1991-03-08 | 1991-03-08 | Ｄｃｔマトリクス演算回路 |
| US07/845,934 US5291429A (en) | 1991-03-08 | 1992-03-06 | Circuit for matrix calculation of discrete cosine transformation |
Applications Claiming Priority (1)
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