JP2866754B2 - 演算処理装置 - Google Patents
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- G06F1/03—Digital function generators working, at least partly, by table look-up
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Description
【０００１】
【産業上の利用分野】この発明は直交変換の一種である
離散コサイン変換（以下ＤＣＴ）、あるいはその逆変換
である逆離散コサイン変換（以下逆ＤＣＴ）を実行する
装置に関する。
離散コサイン変換（以下ＤＣＴ）、あるいはその逆変換
である逆離散コサイン変換（以下逆ＤＣＴ）を実行する
装置に関する。
【０００２】
【従来の技術】図８は、例えばＩＥＥＥ Ｐｒｏｃｅｄ
ｉｎｇｓ ｏｆ Ｃｕｓｔｏｍ Ｉｎｔｅｇｒａｔｅｄ
Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ ８９（１
９８９）２４．４．１頁〜２４．４．４頁に記載された
従来のＤＣＴ処理装置の構成を示す図である。図中１０
０ａないし１００ｈは第１ないし第８の積和演算回路を
示し、１０１ａないし１０１ｈは第１ないし第８の並列
乗算器であり、１０２ａないし１０２ｈは第１ないし第
８の累算器を示している。積和演算回路は、並列乗算器
および累算器から構成される。第１ないし第８の累算器
１０２ａないし１０２ｈは各々第１ないし第８の加算器
（１０３ａないし１０３ｈ）及び、第１ないし第８の累
算用レジスタ（１０４ａないし１０４ｈ）より構成され
る。また図中１０５は入力端子を示しており、データは
ここから入力され、一方１０６はデータの出力される出
力端子を示している。
ｉｎｇｓ ｏｆ Ｃｕｓｔｏｍ Ｉｎｔｅｇｒａｔｅｄ
Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ ８９（１
９８９）２４．４．１頁〜２４．４．４頁に記載された
従来のＤＣＴ処理装置の構成を示す図である。図中１０
０ａないし１００ｈは第１ないし第８の積和演算回路を
示し、１０１ａないし１０１ｈは第１ないし第８の並列
乗算器であり、１０２ａないし１０２ｈは第１ないし第
８の累算器を示している。積和演算回路は、並列乗算器
および累算器から構成される。第１ないし第８の累算器
１０２ａないし１０２ｈは各々第１ないし第８の加算器
（１０３ａないし１０３ｈ）及び、第１ないし第８の累
算用レジスタ（１０４ａないし１０４ｈ）より構成され
る。また図中１０５は入力端子を示しており、データは
ここから入力され、一方１０６はデータの出力される出
力端子を示している。
【０００３】ＤＣＴの定義式は以下のように示される。 Ｙ＝ＡＸ （１） Ｘ：入力データ、Ｎ項から成る列ベクトル Ｙ：出力データ、Ｎ項から成る列ベクトル Ａ：係数行列、Ｎ×Ｎ行列、要素は以下の式で表される A(i,j)=C(i)cos［(2j+1)iπ/2N］/2N i=0,1,・・・,N-1, j=0,1,・・・,N-1 C(i)=1/√2 (i = 0) =1 (i ≠ 0) 式（１）は入力データがＮ項の場合を一般的に示した
が、以下ではＮ＝８として説明する。式（１）からわか
るようにＤＣＴは行列演算であり、結果的には、積和演
算によってその処理を実現することになる。
が、以下ではＮ＝８として説明する。式（１）からわか
るようにＤＣＴは行列演算であり、結果的には、積和演
算によってその処理を実現することになる。
【０００４】図８に示したＤＣＴ処理装置において８点
ＤＣＴを処理する場合、第１ないし第８の積和演算回路
１００ａ〜１００ｈは、出力データ８項のうちのいずれ
か１項を各々計算するよう、入力データが入力端子１０
５から入力される。
ＤＣＴを処理する場合、第１ないし第８の積和演算回路
１００ａ〜１００ｈは、出力データ８項のうちのいずれ
か１項を各々計算するよう、入力データが入力端子１０
５から入力される。
【０００５】第１ないし第８の積和演算回路１００ａか
ら１００ｈ内では以下の演算処理を行って積和演算結果
を出力端子１０６に出力する。
ら１００ｈ内では以下の演算処理を行って積和演算結果
を出力端子１０６に出力する。
【数１】 式（２）は前記式（１）の出力データＹの要素であるYi
（ｉ＝０〜７）を切りだしたものである。添字ｊは積和
演算回路毎に異なる。例えば図中の１００ａはｊ＝０
に、１００ｂはｊ＝１に対応するといった具合である。
乗算は並列乗算器１０１ａ〜１０１ｈ内で実行され、累
算は累算器１０２ａ〜１０２ｈにて行われる。
（ｉ＝０〜７）を切りだしたものである。添字ｊは積和
演算回路毎に異なる。例えば図中の１００ａはｊ＝０
に、１００ｂはｊ＝１に対応するといった具合である。
乗算は並列乗算器１０１ａ〜１０１ｈ内で実行され、累
算は累算器１０２ａ〜１０２ｈにて行われる。
【０００６】以上はＤＣＴの実行に関しての説明である
が、逆ＤＣＴについても、以上と同様の方法で処理を行
うことができる。ＤＣＴ実行時との相違は式（２）中の
積和演算の係数A(i,j)が異なることだけである。従って
積和演算の係数A(i,j)を切りかえることによりＤＣＴと
逆ＤＣＴを同じハードウエアで実現することもできる。
そのために必要なハードウエアの増加は、ＤＣＴ／逆Ｄ
ＣＴの切りかえ制御回路のみですむ（図示せず）。
が、逆ＤＣＴについても、以上と同様の方法で処理を行
うことができる。ＤＣＴ実行時との相違は式（２）中の
積和演算の係数A(i,j)が異なることだけである。従って
積和演算の係数A(i,j)を切りかえることによりＤＣＴと
逆ＤＣＴを同じハードウエアで実現することもできる。
そのために必要なハードウエアの増加は、ＤＣＴ／逆Ｄ
ＣＴの切りかえ制御回路のみですむ（図示せず）。
【０００７】また、以上の説明は１次元ＤＣＴ（逆ＤＣ
Ｔ）についてであったが、２次元ＤＣＴ（逆ＤＣＴ）に
ついても図に示したＤＣＴ処理装置を用いて処理を行う
ことができる。図９は２次元ＤＣＴ（あるいは逆ＤＣ
Ｔ、もしくはＤＣＴ／逆ＤＣＴの両方）を実現するため
の処理装置の例を示している。図中１１１ａおよび１１
１ｂは各々行方向及び列方向の１次元ＤＣＴ（あるいは
逆ＤＣＴ）を行う処理装置部分（以下第１及び第２のＤ
ＣＴ処理部）を示しており、１１２は転置回路を示して
いる
Ｔ）についてであったが、２次元ＤＣＴ（逆ＤＣＴ）に
ついても図に示したＤＣＴ処理装置を用いて処理を行う
ことができる。図９は２次元ＤＣＴ（あるいは逆ＤＣ
Ｔ、もしくはＤＣＴ／逆ＤＣＴの両方）を実現するため
の処理装置の例を示している。図中１１１ａおよび１１
１ｂは各々行方向及び列方向の１次元ＤＣＴ（あるいは
逆ＤＣＴ）を行う処理装置部分（以下第１及び第２のＤ
ＣＴ処理部）を示しており、１１２は転置回路を示して
いる
【０００８】以下に図９に示した２次元ＤＣＴ処理装置
の動作について説明する。入力データは第１のＤＣＴ処
理部１１１ａに行順に入力される。ここで行方向の１次
元ＤＣＴ（あるいは逆ＤＣＴ）を施された中間データ
は、行順に転置回路１１２に送られる。転置回路１１２
は図１０に示すようにバッファメモリ１２１及び転置用
アドレス生成回路１２２から成り、行順に送られてくる
中間データを列順に出力する働きを有する。転置回路１
１２から列順に出力される中間データは第２のＤＣＴ処
理部に入力され、ここで列方向の１次元ＤＣＴ（あるい
は逆ＤＣＴ）を施され、その結果得られる出力データは
列順に出力される。
の動作について説明する。入力データは第１のＤＣＴ処
理部１１１ａに行順に入力される。ここで行方向の１次
元ＤＣＴ（あるいは逆ＤＣＴ）を施された中間データ
は、行順に転置回路１１２に送られる。転置回路１１２
は図１０に示すようにバッファメモリ１２１及び転置用
アドレス生成回路１２２から成り、行順に送られてくる
中間データを列順に出力する働きを有する。転置回路１
１２から列順に出力される中間データは第２のＤＣＴ処
理部に入力され、ここで列方向の１次元ＤＣＴ（あるい
は逆ＤＣＴ）を施され、その結果得られる出力データは
列順に出力される。
【０００９】ＤＣＴ／逆ＤＣＴ処理の切りかえは、前記
１次元ＤＣＴ／逆ＤＣＴの場合と同様の方法により行う
ことができる。
１次元ＤＣＴ／逆ＤＣＴの場合と同様の方法により行う
ことができる。
【００１０】
【発明が解決しようとする課題】従来のＤＣＴ処理装置
は以上のように構成されているので、ＤＣＴあるいはＩ
ＤＣＴに必要な乗算を並列乗算器により実現しているた
め、以下の問題点が生じていた。第１は、複数の並列乗
算器が必要なために生じる、回路規模が大きくなる問題
である。また、第２は動作速度が高くできない点であ
る。同期動作を行う半導体集積回路においては動作速度
は最悪遅延経路により上限が決定されるが、従来の構成
では並列乗算器が最悪遅延経路を形成するため、高速化
が困難であった。
は以上のように構成されているので、ＤＣＴあるいはＩ
ＤＣＴに必要な乗算を並列乗算器により実現しているた
め、以下の問題点が生じていた。第１は、複数の並列乗
算器が必要なために生じる、回路規模が大きくなる問題
である。また、第２は動作速度が高くできない点であ
る。同期動作を行う半導体集積回路においては動作速度
は最悪遅延経路により上限が決定されるが、従来の構成
では並列乗算器が最悪遅延経路を形成するため、高速化
が困難であった。
【００１１】この発明は上記のような問題点を解消する
ためになされたもので、比較的少ない規模の回路から構
成され、かつ従来よりも高速に動作するＤＣＴおよび逆
ＤＣＴの少なくとも１つを処理するための演算処理装置
を得ることを目的とする。
ためになされたもので、比較的少ない規模の回路から構
成され、かつ従来よりも高速に動作するＤＣＴおよび逆
ＤＣＴの少なくとも１つを処理するための演算処理装置
を得ることを目的とする。
【００１２】
【課題を解決するための手段】この発明に係る演算処理
装置は、ＤＣＴ演算あるいは逆ＤＣＴ演算に固有の性質
を利用して必要な乗算回数を削減し、残った積和演算
を、並列乗算器を用いることなく逐次演算によりメモリ
と加算器との組合せで実行することにより、少ない回路
規模で高速にＤＣＴまたは逆ＤＣＴを処理することがで
きるようにしたものである。
装置は、ＤＣＴ演算あるいは逆ＤＣＴ演算に固有の性質
を利用して必要な乗算回数を削減し、残った積和演算
を、並列乗算器を用いることなく逐次演算によりメモリ
と加算器との組合せで実行することにより、少ない回路
規模で高速にＤＣＴまたは逆ＤＣＴを処理することがで
きるようにしたものである。
【００１３】
【作用】この発明における演算処理装置は、ＤＣＴ演算
またはＩＤＣＴ演算の処理を少ない回路規模で高速に実
行することができる。
またはＩＤＣＴ演算の処理を少ない回路規模で高速に実
行することができる。
【００１４】
【実施例】以下、この発明の一実施例を、図について説
明する。図１は本発明の一実施例による１次元ＤＣＴ処
理装置の構成を示した図である。図において、１は前処
理部、２はデータ並べ換え回路、３は積和部、４は入力
端子、５は出力端子を示す。積和部３は第１ないし第８
の積和演算回路６ａ〜６ｈからなる。
明する。図１は本発明の一実施例による１次元ＤＣＴ処
理装置の構成を示した図である。図において、１は前処
理部、２はデータ並べ換え回路、３は積和部、４は入力
端子、５は出力端子を示す。積和部３は第１ないし第８
の積和演算回路６ａ〜６ｈからなる。
【００１５】前処理部１の入力は入力端子４と接続され
ており、その出力はデータ並べ換え回路２に接続されて
いる。データ並べ換え回路の出力は積和部３に接続さ
れ、積和部３の出力は出力端子５を通じて出力される。
図では、８点の１次元ＤＣＴ処理を行う装置について示
している。
ており、その出力はデータ並べ換え回路２に接続されて
いる。データ並べ換え回路の出力は積和部３に接続さ
れ、積和部３の出力は出力端子５を通じて出力される。
図では、８点の１次元ＤＣＴ処理を行う装置について示
している。
【００１６】以下に、図１に示した８点１次元ＤＣＴ処
理装置の動作について説明する。入力データをｘi （ｉ
＝０、１、、、、７）、出力データをｙj （ｊ＝０、
１、、、、７）とすると、ｘi とｙj との関係は式２に
示した通りである。これを行列形式に書き直すと以下の
ようになる。
理装置の動作について説明する。入力データをｘi （ｉ
＝０、１、、、、７）、出力データをｙj （ｊ＝０、
１、、、、７）とすると、ｘi とｙj との関係は式２に
示した通りである。これを行列形式に書き直すと以下の
ようになる。
【数２】
【００１７】式３に見られる行列係数の対称性を利用す
ることにより、式３は以下の等価な式に変形することが
できる。
ることにより、式３は以下の等価な式に変形することが
できる。
【数３】 式３と式４とでは、式４の方が出力データｙj を得るた
めに必要な乗算回数が少なくなっている。
めに必要な乗算回数が少なくなっている。
【００１８】図１に示すＤＣＴ処理装置においては、式
４を実行する。以下にその流れについて説明する。ま
ず、前処理部１において入力データに対する加算及び減
算を行い、 （ｘ0＋ｘ7）、（ｘ1＋ｘ6）、（ｘ2＋ｘ5）、（ｘ3＋ｘ4）、 （ｘ0−ｘ7）、（ｘ1−ｘ6）、（ｘ2−ｘ5）、（ｘ3−ｘ4） を算出する。
４を実行する。以下にその流れについて説明する。ま
ず、前処理部１において入力データに対する加算及び減
算を行い、 （ｘ0＋ｘ7）、（ｘ1＋ｘ6）、（ｘ2＋ｘ5）、（ｘ3＋ｘ4）、 （ｘ0−ｘ7）、（ｘ1−ｘ6）、（ｘ2−ｘ5）、（ｘ3−ｘ4） を算出する。
【００１９】ここで前処理部１の具体的な一構成例を図
１１にあげる。図中２１は入力回路、２２は加算器、２
３は減算器、２４は出力回路、２５は制御回路を示して
いる。入力端子４から入力されたデータは加算器２２あ
るいは減算器２３を通過するがその際に加算あるいは減
算を施され、出力回路２４を通じて出力端子５に出力さ
れる。以上の動作は、制御回路２５の制御に従って行わ
れる。
１１にあげる。図中２１は入力回路、２２は加算器、２
３は減算器、２４は出力回路、２５は制御回路を示して
いる。入力端子４から入力されたデータは加算器２２あ
るいは減算器２３を通過するがその際に加算あるいは減
算を施され、出力回路２４を通じて出力端子５に出力さ
れる。以上の動作は、制御回路２５の制御に従って行わ
れる。
【００２０】ただし、前処理部の構成としては以上の例
に制限されるわけではない。例えば図１２に示すような
構成も可能である。図１２において２６は加減算器を示
している。加減算回路２６は制御回路２５の制御のもと
に、加算あるいは減算を実行する。
に制限されるわけではない。例えば図１２に示すような
構成も可能である。図１２において２６は加減算器を示
している。加減算回路２６は制御回路２５の制御のもと
に、加算あるいは減算を実行する。
【００２１】前処理部での演算結果は有限語長で表され
ることになるが、ここでは２の補数表示の、８ビットの
データとして説明を進める。前処理部１で加減算を施さ
れたデータを用いて出力データを算出するためには、式
４に示した行列演算を実行すればよい。そのため、たと
えば出力データｙ2についていえば、式
ることになるが、ここでは２の補数表示の、８ビットの
データとして説明を進める。前処理部１で加減算を施さ
れたデータを用いて出力データを算出するためには、式
４に示した行列演算を実行すればよい。そのため、たと
えば出力データｙ2についていえば、式
【数４】 を実行すればよい。ここでＢ1＝Ｂ、Ｂ2＝Ｃ、Ｂ3＝−
Ｃ、Ｂ4＝−Ｂ、ｘA(1)＝ｘ0＋ｘ7、ｘA(2)＝ｘ1＋ｘ
6、ｘA(3)＝ｘ2＋ｘ5、ｘA(4)＝ｘ3＋ｘ4である。
Ｃ、Ｂ4＝−Ｂ、ｘA(1)＝ｘ0＋ｘ7、ｘA(2)＝ｘ1＋ｘ
6、ｘA(3)＝ｘ2＋ｘ5、ｘA(4)＝ｘ3＋ｘ4である。
【００２２】図１のＤＣＴ処理装置においては、データ
並べ換え回路２において中間データｘA(1)、ｘA(2)、ｘ
A(3)、ｘA(4)を順に入力し、４つのデータを揃えて下位
のビットから順に出力する。データ並べ換え回路２の一
構成例を示す図が図１３である。図中で３１は入力回
路、３２はシフトレジスタ、３３はセレクタ、３４は制
御回路を示している。入力データは入力端子４から入力
回路を介して１語毎にシフトレジスタ３２に与えられ
る。シフトレジスタ３２のレジスタの各出力がセレクタ
３３の各入力に接続されており、セレクタ３３によって
入力されたデータ全ワードの下位側のビットから揃えて
選択されたデータが、出力端子５を介して出力される。
以上の動作は、制御回路３４により制御され、実行され
る。
並べ換え回路２において中間データｘA(1)、ｘA(2)、ｘ
A(3)、ｘA(4)を順に入力し、４つのデータを揃えて下位
のビットから順に出力する。データ並べ換え回路２の一
構成例を示す図が図１３である。図中で３１は入力回
路、３２はシフトレジスタ、３３はセレクタ、３４は制
御回路を示している。入力データは入力端子４から入力
回路を介して１語毎にシフトレジスタ３２に与えられ
る。シフトレジスタ３２のレジスタの各出力がセレクタ
３３の各入力に接続されており、セレクタ３３によって
入力されたデータ全ワードの下位側のビットから揃えて
選択されたデータが、出力端子５を介して出力される。
以上の動作は、制御回路３４により制御され、実行され
る。
【００２３】データ並べ換え回路２から出力されたデー
タは積和部３に送られ、これを構成する積和演算回路６
ａ〜６ｈにおいて積和演算処理を施されることになる。
ここで、実際の演算は式５をさらに等価に変形した
タは積和部３に送られ、これを構成する積和演算回路６
ａ〜６ｈにおいて積和演算処理を施されることになる。
ここで、実際の演算は式５をさらに等価に変形した
【数５】 である。ただし、ｂknは積和部に入力されるｋ個めのデ
ータ（ｘA(k)）のビットデータ（１ビット分のデータ）
で、添え字の０は最上位ビットに対応する。ここで、
ータ（ｘA(k)）のビットデータ（１ビット分のデータ）
で、添え字の０は最上位ビットに対応する。ここで、
【数６】 であるから、式５と式６とは積和演算の計算順序が異な
るだけで、数学的には全く等価である。
るだけで、数学的には全く等価である。
【００２４】以下に積和演算回路の一構成例について説
明する。図１４は積和部に用いられる積和演算回路の一
構成例を示す図である。図において４１は部分和生成回
路を示し、メモリ（読みだし専用メモリ：ＲＯＭ）４３
ａから構成されている。また４２は累算器であり、加算
器４４、累算用レジスタ４５およびシフタ４６から構成
されている。
明する。図１４は積和部に用いられる積和演算回路の一
構成例を示す図である。図において４１は部分和生成回
路を示し、メモリ（読みだし専用メモリ：ＲＯＭ）４３
ａから構成されている。また４２は累算器であり、加算
器４４、累算用レジスタ４５およびシフタ４６から構成
されている。
【００２５】データ並べ換え回路２から出力されてくる
中間データはＲＯＭ４３のアドレス入力に入る。ＲＯＭ
４３ａには入力データ毎にあらかじめ算出された部分和
（積和演算結果の一部）が格納されており、アドレス入
力にデータが入ることによりこれに対応する部分和を出
力する。入力となる中間データは、データ並べ換え回路
２から、元来の加減算後のデータの下位のビット側から
順に入力されるため、部分和生成回路４１はこれに対応
した順序で部分和を生成することになる。これを累算器
４２において逐次的に累算し、最終的に最上位ビットに
対応する部分和が部分和生成回路４１から出力され累算
器４２で累積された時点で積和演算が終了する。以上の
動作は、制御回路４７により制御されて行われる。
中間データはＲＯＭ４３のアドレス入力に入る。ＲＯＭ
４３ａには入力データ毎にあらかじめ算出された部分和
（積和演算結果の一部）が格納されており、アドレス入
力にデータが入ることによりこれに対応する部分和を出
力する。入力となる中間データは、データ並べ換え回路
２から、元来の加減算後のデータの下位のビット側から
順に入力されるため、部分和生成回路４１はこれに対応
した順序で部分和を生成することになる。これを累算器
４２において逐次的に累算し、最終的に最上位ビットに
対応する部分和が部分和生成回路４１から出力され累算
器４２で累積された時点で積和演算が終了する。以上の
動作は、制御回路４７により制御されて行われる。
【００２６】なお以上の説明においては積和演算回路を
構成する部分和生成回路は１つのメモリ（ＲＯＭ）を備
えていたが、必ずしもそのような構成をとらなくともよ
い。例えば図１５に示したような構成も可能である。図
中で部分和生成回路４１は第１および第２のメモリ（Ｒ
ＯＭ）４３ｂ、４３ｃと、これらのＲＯＭから読み出さ
れるデータ（いずれも部分和の一部）を加算して部分和
を算出する加算器４８とから構成される。本構成によれ
ば図１４の構成と比べ、必要なＲＯＭのワード数が劇的
に低減できる効果かある。なぜならワード数はアドレス
入力本数で決まり、本数の増加と共に２のべき乗で増加
するからである。
構成する部分和生成回路は１つのメモリ（ＲＯＭ）を備
えていたが、必ずしもそのような構成をとらなくともよ
い。例えば図１５に示したような構成も可能である。図
中で部分和生成回路４１は第１および第２のメモリ（Ｒ
ＯＭ）４３ｂ、４３ｃと、これらのＲＯＭから読み出さ
れるデータ（いずれも部分和の一部）を加算して部分和
を算出する加算器４８とから構成される。本構成によれ
ば図１４の構成と比べ、必要なＲＯＭのワード数が劇的
に低減できる効果かある。なぜならワード数はアドレス
入力本数で決まり、本数の増加と共に２のべき乗で増加
するからである。
【００２７】以上、出力ｙ2の計算を例にとって積和演
算回路の動作を説明してきたが、もちろん他の出力につ
いてもその算出法は同様である。図１において、積和部
の構成と計算する出力との関係は例えば以下のようにな
っている。 第１の積和演算回路６ａにおいてｙ0を算出 第２の積和演算回路６ｂにおいてｙ2を算出 第３の積和演算回路６ｃにおいてｙ4を算出 第４の積和演算回路６ｄにおいてｙ6を算出 第５の積和演算回路６ｅにおいてｙ1を算出 第６の積和演算回路６ｆにおいてｙ3を算出 第７の積和演算回路６ｇにおいてｙ5を算出 第８の積和演算回路６ｈにおいてｙ7を算出 こうして積和部３において計算された出力データは出力
端子５から出力される。
算回路の動作を説明してきたが、もちろん他の出力につ
いてもその算出法は同様である。図１において、積和部
の構成と計算する出力との関係は例えば以下のようにな
っている。 第１の積和演算回路６ａにおいてｙ0を算出 第２の積和演算回路６ｂにおいてｙ2を算出 第３の積和演算回路６ｃにおいてｙ4を算出 第４の積和演算回路６ｄにおいてｙ6を算出 第５の積和演算回路６ｅにおいてｙ1を算出 第６の積和演算回路６ｆにおいてｙ3を算出 第７の積和演算回路６ｇにおいてｙ5を算出 第８の積和演算回路６ｈにおいてｙ7を算出 こうして積和部３において計算された出力データは出力
端子５から出力される。
【００２８】以上の説明においては、積和部３が８つの
積和演算回路６ａ〜６ｈにより構成される例を示した
が、必ずしもこれに限られるわけではない。例えば図２
に示したように第１ないし第４の積和演算回路６ａ〜６
ｄにより構成することも可能である。この場合、各々の
積和演算回路はそれぞれ２つの出力を算出するために用
いられる。
積和演算回路６ａ〜６ｈにより構成される例を示した
が、必ずしもこれに限られるわけではない。例えば図２
に示したように第１ないし第４の積和演算回路６ａ〜６
ｄにより構成することも可能である。この場合、各々の
積和演算回路はそれぞれ２つの出力を算出するために用
いられる。
【００２９】図３は本発明の他の実施例による１次元逆
ＤＣＴ処理装置の構成例を示す図である。
ＤＣＴ処理装置の構成例を示す図である。
【００３０】図中７は後処理部を示している。入力端子
４はデータ並べ換え回路２に接続されており、データ並
べ換え回路２の出力は積和部３の入力に接続されてい
る。積和部３は第１ないし第８の積和演算回路６ａ〜６
ｈから構成されその出力は後処理部７の入力に接続され
ている。後処理部７の出力は出力端子５に接続されてい
る。
４はデータ並べ換え回路２に接続されており、データ並
べ換え回路２の出力は積和部３の入力に接続されてい
る。積和部３は第１ないし第８の積和演算回路６ａ〜６
ｈから構成されその出力は後処理部７の入力に接続され
ている。後処理部７の出力は出力端子５に接続されてい
る。
【００３１】以下に、図３に示した８点１次元（逆）Ｄ
ＣＴ処理装置の動作について説明する。入力データをｙ
j （ｊ＝０、１、、、、７）、出力データをｘi （ｉ＝
０、１、、、、７）とすると、ｙjとｘi との関係を行
列形式に書き直すと以下のようになる。
ＣＴ処理装置の動作について説明する。入力データをｙ
j （ｊ＝０、１、、、、７）、出力データをｘi （ｉ＝
０、１、、、、７）とすると、ｙjとｘi との関係を行
列形式に書き直すと以下のようになる。
【数７】
【００３２】式８に見られる行列係数の対称性を利用す
ることにより、式８は以下の等価な式に変形することが
できる。
ることにより、式８は以下の等価な式に変形することが
できる。
【数８】 式８と式９とでは、式９の方が出力データｘi を得るた
めに必要な乗算回数が少なくなっている。
めに必要な乗算回数が少なくなっている。
【００３３】そのため図３に示すＤＣＴ処理装置におい
ては、式４を実行することにより逆ＤＣＴ処理を行う。
以下にその流れについて説明する。まず、データ並べ換
え回路２においてデータ出力順序の変更を行う。原理的
には式５、式６を用いて以上に示した方法と同じく１語
ずつ入力されるデータに対して、下位のビットから全ワ
ード分を揃えて出力する。こうして得られたデータ語順
をかえられたデータを用いて積和部３にて積和演算を行
う。積和演算のフローについては上記１次元ＤＣＴの処
理中の積和演算のフローと同様であるためここでは詳細
に説明しない。
ては、式４を実行することにより逆ＤＣＴ処理を行う。
以下にその流れについて説明する。まず、データ並べ換
え回路２においてデータ出力順序の変更を行う。原理的
には式５、式６を用いて以上に示した方法と同じく１語
ずつ入力されるデータに対して、下位のビットから全ワ
ード分を揃えて出力する。こうして得られたデータ語順
をかえられたデータを用いて積和部３にて積和演算を行
う。積和演算のフローについては上記１次元ＤＣＴの処
理中の積和演算のフローと同様であるためここでは詳細
に説明しない。
【００３４】積和演算後得られる中間データは、後処理
部７に送られ加算あるいは減算を施されて式９中の出力
データ（ｘi （ｉ＝０、１、、、、７））となる。算出
された出力データは出力端子５を介して出力される。
部７に送られ加算あるいは減算を施されて式９中の出力
データ（ｘi （ｉ＝０、１、、、、７））となる。算出
された出力データは出力端子５を介して出力される。
【００３５】後処理部７の具体的な構成例については、
図１１および図１２を用いて示した前処理部１と同等の
構成をとることができる。ただし、以上に示した構成に
限られるわけではない。
図１１および図１２を用いて示した前処理部１と同等の
構成をとることができる。ただし、以上に示した構成に
限られるわけではない。
【００３６】また以上の説明においては、図３に示した
ように積和部３が８つの積和演算回路６ａ〜６ｈにより
構成される例を示したが、この場合にも必ずしもこれに
限られるわけではない。例えば第１ないし第４の積和演
算回路６ａ〜６ｄにより構成することも可能である。こ
の場合、各々の積和演算回路はそれぞれ２つの出力を算
出するために用いられる。（図示せず）
ように積和部３が８つの積和演算回路６ａ〜６ｈにより
構成される例を示したが、この場合にも必ずしもこれに
限られるわけではない。例えば第１ないし第４の積和演
算回路６ａ〜６ｄにより構成することも可能である。こ
の場合、各々の積和演算回路はそれぞれ２つの出力を算
出するために用いられる。（図示せず）
【００３７】さらに、図４は本発明の他の実施例による
１次元ＤＣＴおよび逆ＤＣＴ処理装置の構成例を示す図
である。図中８はＤＣＴ／逆ＤＣＴ機能を切り替えるた
めの制御回路を示している。前処理部１の入力は入力端
子４と接続されており、その出力はデータ並べ換え回路
２に接続されている。データ並べ換え回路の出力は積和
部３に接続され、積和部３の出力は後処理部７の入力に
接続されている。後処理部７の出力は出力端子５を通じ
て出力される。積和部３は第１ないし第８の積和演算回
路６ａ〜６ｈから構成されている。。
１次元ＤＣＴおよび逆ＤＣＴ処理装置の構成例を示す図
である。図中８はＤＣＴ／逆ＤＣＴ機能を切り替えるた
めの制御回路を示している。前処理部１の入力は入力端
子４と接続されており、その出力はデータ並べ換え回路
２に接続されている。データ並べ換え回路の出力は積和
部３に接続され、積和部３の出力は後処理部７の入力に
接続されている。後処理部７の出力は出力端子５を通じ
て出力される。積和部３は第１ないし第８の積和演算回
路６ａ〜６ｈから構成されている。。
【００３８】以下に図４に示した処理装置の動作につい
て説明する。まずＤＣＴ処理を行う場合であるが、この
場合後処理部７においてデータを通りぬけ（スルー）さ
せる。そうすることにより図４に示したＤＣＴ（及び逆
ＤＣＴ）処理装置は機能的に図１に示したＤＣＴ処理装
置と同等の働きをすることになる。即ち入力端子４から
入力されたデータは前処理部１で加減算を施された後に
データ並べ換え回路２において並べ換えが行われ、下位
のビットから順に積和部に送られる。積和部において例
えば式５に示したような積和演算を施されたデータは後
処理部７を通り抜けてそのまま出力端子５から出力され
る。
て説明する。まずＤＣＴ処理を行う場合であるが、この
場合後処理部７においてデータを通りぬけ（スルー）さ
せる。そうすることにより図４に示したＤＣＴ（及び逆
ＤＣＴ）処理装置は機能的に図１に示したＤＣＴ処理装
置と同等の働きをすることになる。即ち入力端子４から
入力されたデータは前処理部１で加減算を施された後に
データ並べ換え回路２において並べ換えが行われ、下位
のビットから順に積和部に送られる。積和部において例
えば式５に示したような積和演算を施されたデータは後
処理部７を通り抜けてそのまま出力端子５から出力され
る。
【００３９】また、逆ＤＣＴ処理を行う場合には前処理
部１を通り抜けさせることにより以下のように図３を用
いて示した逆ＤＣＴ処理装置と同等の働きを実現する。
即ち入力端子４から入力されたデータは前処理部１を通
り抜けた後、データ並べ換え回路２において並べ換えが
行われ、下位のビットから順に積和部に送られる。積和
部において積和演算を施されたデータは後処理部７に送
られ、ここで出力データを算出するための加減算を施さ
れて出力端子５から出力される。
部１を通り抜けさせることにより以下のように図３を用
いて示した逆ＤＣＴ処理装置と同等の働きを実現する。
即ち入力端子４から入力されたデータは前処理部１を通
り抜けた後、データ並べ換え回路２において並べ換えが
行われ、下位のビットから順に積和部に送られる。積和
部において積和演算を施されたデータは後処理部７に送
られ、ここで出力データを算出するための加減算を施さ
れて出力端子５から出力される。
【００４０】ＤＣＴ／逆ＤＣＴ機能の切り替えは制御回
路８により行われる。処理装置内の各機能要素に制御回
路８から制御信号が送られる。
路８により行われる。処理装置内の各機能要素に制御回
路８から制御信号が送られる。
【００４１】以上、本発明の一実施例による１次元ＤＣ
Ｔ処理装置について説明してきたが、以下には本発明の
一実施例による２次元ＤＣＴ処理装置について説明す
る。図５は本発明の一実施例による２次元ＤＣＴ処理装
置の構成例を示す図である。
Ｔ処理装置について説明してきたが、以下には本発明の
一実施例による２次元ＤＣＴ処理装置について説明す
る。図５は本発明の一実施例による２次元ＤＣＴ処理装
置の構成例を示す図である。
【００４２】図中１１ａ及び１１ｂは第１および第２の
１次元ＤＣＴ処理部を、１２は転置回路を示している。
入力端子４から入力されたデータは第１の１次元ＤＣＴ
処理部１１ａに入力され、また第２の１次元ＤＣＴ処理
部１１ｂから出力されるデータが出力端子５を通じて出
力される。転置回路１２の入力は第１の１次元ＤＣＴ処
理部１１ａの出力に接続されており、転置回路１２の出
力は第２の１次元ＤＣＴ処理部１１ｂの入力と接続され
ている。さらに、第１の１次元ＤＣＴ処理部１１ａおよ
び第２の１次元ＤＣＴ処理部１１ｂの構成は、例えば図
１に示したような１次元ＤＣＴ処理機能を有するものと
なっている。以下に図５に示したＤＣＴ処理装置の動作
について説明する。例として８ｘ８点の２次元ＤＣＴの
場合をとりあげる。
１次元ＤＣＴ処理部を、１２は転置回路を示している。
入力端子４から入力されたデータは第１の１次元ＤＣＴ
処理部１１ａに入力され、また第２の１次元ＤＣＴ処理
部１１ｂから出力されるデータが出力端子５を通じて出
力される。転置回路１２の入力は第１の１次元ＤＣＴ処
理部１１ａの出力に接続されており、転置回路１２の出
力は第２の１次元ＤＣＴ処理部１１ｂの入力と接続され
ている。さらに、第１の１次元ＤＣＴ処理部１１ａおよ
び第２の１次元ＤＣＴ処理部１１ｂの構成は、例えば図
１に示したような１次元ＤＣＴ処理機能を有するものと
なっている。以下に図５に示したＤＣＴ処理装置の動作
について説明する。例として８ｘ８点の２次元ＤＣＴの
場合をとりあげる。
【００４３】入力データは第１の１次元ＤＣＴ処理部１
１ａに行順に入力される。この場合では８項から構成さ
れる行のデータが１行毎に８行分順に入力されるわけで
ある。第１の１次元ＤＣＴ処理部１１ａはこれを受けて
行方向の１次元ＤＣＴを実行する。本１次元ＤＣＴの実
行過程の詳細については、第１図を用いて以上に示した
通りである。こうして行方向の１次元ＤＣＴ処理を施さ
れたデータは転置回路１２に送られる。転置回路１２の
動作は従来の実施例に示したものと同様であり、行順に
送られてくるデータを列順に転置して出力するものであ
る。
１ａに行順に入力される。この場合では８項から構成さ
れる行のデータが１行毎に８行分順に入力されるわけで
ある。第１の１次元ＤＣＴ処理部１１ａはこれを受けて
行方向の１次元ＤＣＴを実行する。本１次元ＤＣＴの実
行過程の詳細については、第１図を用いて以上に示した
通りである。こうして行方向の１次元ＤＣＴ処理を施さ
れたデータは転置回路１２に送られる。転置回路１２の
動作は従来の実施例に示したものと同様であり、行順に
送られてくるデータを列順に転置して出力するものであ
る。
【００４４】転置回路１２により列順に出力されたデー
タは、第２の１次元ＤＣＴ処理部１１ｂに入力される。
ここでは列方向の１次元ＤＣＴを実行する。第２の１次
元ＤＣＴ処理部１１ｂの構成は第１の１次元ＤＣＴ処理
部１１ａの構成と同等であり、その動作も同様である。
タは、第２の１次元ＤＣＴ処理部１１ｂに入力される。
ここでは列方向の１次元ＤＣＴを実行する。第２の１次
元ＤＣＴ処理部１１ｂの構成は第１の１次元ＤＣＴ処理
部１１ａの構成と同等であり、その動作も同様である。
【００４５】こうして行方向および列方向の１次元ＤＣ
Ｔを施されたデータは２次元ＤＣＴ処理後の出力データ
として出力端子５を通して出力される。
Ｔを施されたデータは２次元ＤＣＴ処理後の出力データ
として出力端子５を通して出力される。
【００４６】また、以上の説明においては１１ａ及び１
１ｂは１次元ＤＣＴ処理部であったが、これらの代わり
に例えば図３に示したような１次元逆ＤＣＴ処理部１３
ａ、１３ｂを用いた構成も可能である。本構成による本
発明の他の一実施例にもとづく２次元逆ＤＣＴ処理装置
の構成例を図６に示す。
１ｂは１次元ＤＣＴ処理部であったが、これらの代わり
に例えば図３に示したような１次元逆ＤＣＴ処理部１３
ａ、１３ｂを用いた構成も可能である。本構成による本
発明の他の一実施例にもとづく２次元逆ＤＣＴ処理装置
の構成例を図６に示す。
【００４７】図６に示した２次元逆ＤＣＴ処理装置の動
作については、第５図に示した２次元ＤＣＴ処理装置中
の第１および第２の１次元ＤＣＴ処理部１１ａ、１１ｂ
が、第１および第２の１次元逆ＤＣＴ処理部１３ａ、１
３ｂに代わったために各々行方向及び列方向の１次元逆
ＤＣＴが行われる点を除いては同一である。
作については、第５図に示した２次元ＤＣＴ処理装置中
の第１および第２の１次元ＤＣＴ処理部１１ａ、１１ｂ
が、第１および第２の１次元逆ＤＣＴ処理部１３ａ、１
３ｂに代わったために各々行方向及び列方向の１次元逆
ＤＣＴが行われる点を除いては同一である。
【００４８】さらに、第１及び第２の１次元ＤＣＴ処理
部１１ａ、１１ｂの代わりに例えば図４に示したような
１次元ＤＣＴ／逆ＤＣＴ処理部１４ａ、１４ｂを用いた
構成も可能である。本構成による本発明の他の一実施例
にもとづく２次元ＤＣＴ／逆ＤＣＴ処理装置の構成例を
図７に示す。
部１１ａ、１１ｂの代わりに例えば図４に示したような
１次元ＤＣＴ／逆ＤＣＴ処理部１４ａ、１４ｂを用いた
構成も可能である。本構成による本発明の他の一実施例
にもとづく２次元ＤＣＴ／逆ＤＣＴ処理装置の構成例を
図７に示す。
【００４９】図７に示した２次元ＤＣＴ／逆ＤＣＴ処理
装置の動作については、第５図に示した２次元ＤＣＴ処
理装置中の第１および第２の１次元ＤＣＴ処理部１１
ａ、１１ｂが、第１および第２の１次元ＤＣＴ／逆ＤＣ
Ｔ処理部１４ａ、１４ｂに代わったために各々行方向及
び列方向の１次元ＤＣＴ及び逆ＤＣＴが行われる点を除
いては同一である。
装置の動作については、第５図に示した２次元ＤＣＴ処
理装置中の第１および第２の１次元ＤＣＴ処理部１１
ａ、１１ｂが、第１および第２の１次元ＤＣＴ／逆ＤＣ
Ｔ処理部１４ａ、１４ｂに代わったために各々行方向及
び列方向の１次元ＤＣＴ及び逆ＤＣＴが行われる点を除
いては同一である。
【００５０】また、以上のＤＣＴ処理装置の説明におい
てはその実現形態については全く触れなかったが、以上
の構成を用いることにより、ＤＣＴ（逆ＤＣＴ）機能の
全てを容易に半導体集積回路上に集積することができ
る。
てはその実現形態については全く触れなかったが、以上
の構成を用いることにより、ＤＣＴ（逆ＤＣＴ）機能の
全てを容易に半導体集積回路上に集積することができ
る。
【００５１】また、以上に示したＤＣＴ／逆ＤＣＴの機
能の全てを半導体集積回路上に集積し、かつ本機能以外
の機能を有する機能回路を同一半導体基板上に同時に集
積することも可能である。本発明の一実施例にもとづく
上記同一半導体基板上に他の機能回路と同時に集積され
たＤＣＴ処理装置の使用例を図１６に示す。
能の全てを半導体集積回路上に集積し、かつ本機能以外
の機能を有する機能回路を同一半導体基板上に同時に集
積することも可能である。本発明の一実施例にもとづく
上記同一半導体基板上に他の機能回路と同時に集積され
たＤＣＴ処理装置の使用例を図１６に示す。
【００５２】図中５０は半導体集積回路全体を示してお
り、５１はＤＣＴ処理装置であり、例えば図５あるいは
図７に示したような内部構成をもつものである。５２、
５３、５４は例えば量子化や、可変長符号化であるよう
な各々異なる機能を有する機能回路Ａ、機能回路Ｂ、機
能回路Ｃを示している。本構成によれば、ＤＣＴ処理装
置５１は他の機能回路と協調して使用される。
り、５１はＤＣＴ処理装置であり、例えば図５あるいは
図７に示したような内部構成をもつものである。５２、
５３、５４は例えば量子化や、可変長符号化であるよう
な各々異なる機能を有する機能回路Ａ、機能回路Ｂ、機
能回路Ｃを示している。本構成によれば、ＤＣＴ処理装
置５１は他の機能回路と協調して使用される。
【００５３】図１６に示した実施例ではＤＣＴ処理装置
と同時に集積される機能回路は各々特定の機能を有する
専用回路であるが、これに限らず、例えば図１７に示す
ように、マイクロプロセッサやＤＳＰのうようなプログ
ラム可能な機能ブロックと同時に集積されていてもよ
い。さらに図に示したように専用の機能回路とプログラ
ム可能な機能ブロックが混在し、そこにＤＣＴ処理装置
が同時に集積されていてもよい。
と同時に集積される機能回路は各々特定の機能を有する
専用回路であるが、これに限らず、例えば図１７に示す
ように、マイクロプロセッサやＤＳＰのうようなプログ
ラム可能な機能ブロックと同時に集積されていてもよ
い。さらに図に示したように専用の機能回路とプログラ
ム可能な機能ブロックが混在し、そこにＤＣＴ処理装置
が同時に集積されていてもよい。
【００５４】
【発明の効果】以上のように本発明によれば１次元ある
いは２次元のＤＣＴ（あるいは逆ＤＣＴ）処理を行う際
に、前処理部あるいは後処理部の働きにより必要な乗算
回数をあらかじめ少なくすることにより積和演算回路の
負荷を軽減し、かつ積和演算回路において並列乗算回路
を用いずメモリと加算器を用いて積和演算を行う構成と
したので、従来の処理装置の構成よりも回路規模が大幅
に少ない処理装置を得られる効果がある。
いは２次元のＤＣＴ（あるいは逆ＤＣＴ）処理を行う際
に、前処理部あるいは後処理部の働きにより必要な乗算
回数をあらかじめ少なくすることにより積和演算回路の
負荷を軽減し、かつ積和演算回路において並列乗算回路
を用いずメモリと加算器を用いて積和演算を行う構成と
したので、従来の処理装置の構成よりも回路規模が大幅
に少ない処理装置を得られる効果がある。
【００５５】また、並列乗算器でなくメモリと加算器に
よる信号処理を行うため、処理装置全体が同期式の動作
を行う場合には最悪遅延経路の高速化が容易になり高速
動作が比較的簡単に実現できる別の効果がある。本効果
はＤＣＴ処理装置の高性能化を容易とするため、特に半
導体集積回路上に本ＤＣＴ処理装置を実現する上で前記
回路規模の低減効果とともに非常に有益である。
よる信号処理を行うため、処理装置全体が同期式の動作
を行う場合には最悪遅延経路の高速化が容易になり高速
動作が比較的簡単に実現できる別の効果がある。本効果
はＤＣＴ処理装置の高性能化を容易とするため、特に半
導体集積回路上に本ＤＣＴ処理装置を実現する上で前記
回路規模の低減効果とともに非常に有益である。
【図１】本発明に係る１次元ＤＣＴ処理装置の一構成例
を示す図である。
を示す図である。
【図２】本発明に係る１次元ＤＣＴ処理装置の他の構成
例を示す図である。
例を示す図である。
【図３】本発明に係る１次元逆ＤＣＴ処理装置の一構成
を示す図である。
を示す図である。
【図４】本発明に係る１次元ＤＣＴ／逆ＤＣＴ処理装置
の一構成を示す図である。
の一構成を示す図である。
【図５】本発明に係る２次元ＤＣＴ処理装置の一構成を
示す図である。
示す図である。
【図６】本発明に係る２次元逆ＤＣＴ処理装置の一構成
を示す図である。
を示す図である。
【図７】本発明に係る２次元ＤＣＴ／逆ＤＣＴ処理装置
の一構成を示す図である。
の一構成を示す図である。
【図８】従来の１次元ＤＣＴ処理装置の構成を示す図で
ある。
ある。
【図９】従来の２次元ＤＣＴ処理装置の構成を示す図で
ある。
ある。
【図１０】転置回路の構成を示す図である。
【図１１】前処理回路の一構成を示す図である。
【図１２】前処理回路の他の一構成を示す図である。
【図１３】データ並べ換え回路の一構成を示す図であ
る。
る。
【図１４】積和演算回路回路の一構成を示す図である。
【図１５】積和演算回路の他の一構成を示す図である。
【図１６】ＤＣＴ処理装置を含む半導体集積回路の一構
成を示す図である。
成を示す図である。
【図１７】ＤＣＴ処理装置を含む半導体集積回路の他の
一構成を示す図である。
一構成を示す図である。
１ 前処理部 ２ データ並べ換え回路 ３ 積和部 ４ 入力端子 ５ 出力端子 ６ａ〜６ｈ 第１ないし第８の積和演算回路 ７ 後処理部 １１ａ、１１ｂ 第１及び第２の１次元ＤＣＴ処理部 １２ 転置回路 １３ａ、１３ｂ 第１及び第２の１次元逆ＤＣＴ処理部 １４ａ、１４ｂ 第１及び第２の１次元ＤＣＴ／逆ＤＣ
Ｔ処理部 ２１ 入力回路 ２２ 加算器 ２３ 減算器 ２４ 出力回路 ２５ 制御回路 ２６ 加減算器 ３１ 入力回路 ３２ シフトレジスタ ３３ セレクタ ３４ 制御回路 ４１ 部分和生成回路 ４２ 累算器 ４３ａ、４３ｂ、４３ｃ 第１ないし第３のメモリ（Ｒ
ＯＭ） ４４ 加算器 ４５ 累算用レジスタ ４６ シフタ ４７ 制御回路 ４８ 加算器 ５０ 半導体集積回路 ５１ ＤＣＴ処理装置 ５２ 機能回路Ａ ５３ 機能回路Ｂ ５４ 機能回路Ｃ ５５ 機能回路Ｄ ５６ プログラム可能な機能ブロック １０１ａ〜１０１ｈ 第１ないし第８の並列乗算器 １０２ａ〜１０２ｈ 第１ないし第８の累算器 １０３ａ〜１０３ｈ 第１ないし第８の加算器 １０４ａ〜１０４ｈ 第１ないし第８の累算用レジスタ １０５ 入力端子 １０６ 出力端子 １１１ａ、１１１ｂ 第１及び第２の一次元ＤＣＴ処理
部 １１２ 転置回路 １２１ バッファメモリ １２２ 転置用アドレス発生回路
Ｔ処理部 ２１ 入力回路 ２２ 加算器 ２３ 減算器 ２４ 出力回路 ２５ 制御回路 ２６ 加減算器 ３１ 入力回路 ３２ シフトレジスタ ３３ セレクタ ３４ 制御回路 ４１ 部分和生成回路 ４２ 累算器 ４３ａ、４３ｂ、４３ｃ 第１ないし第３のメモリ（Ｒ
ＯＭ） ４４ 加算器 ４５ 累算用レジスタ ４６ シフタ ４７ 制御回路 ４８ 加算器 ５０ 半導体集積回路 ５１ ＤＣＴ処理装置 ５２ 機能回路Ａ ５３ 機能回路Ｂ ５４ 機能回路Ｃ ５５ 機能回路Ｄ ５６ プログラム可能な機能ブロック １０１ａ〜１０１ｈ 第１ないし第８の並列乗算器 １０２ａ〜１０２ｈ 第１ないし第８の累算器 １０３ａ〜１０３ｈ 第１ないし第８の加算器 １０４ａ〜１０４ｈ 第１ないし第８の累算用レジスタ １０５ 入力端子 １０６ 出力端子 １１１ａ、１１１ｂ 第１及び第２の一次元ＤＣＴ処理
部 １１２ 転置回路 １２１ バッファメモリ １２２ 転置用アドレス発生回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 17/14 G06F 7/548 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (17)
- 【請求項１】 Ｎを１よりも大きな整数として、２N 点
の１次元ＤＣＴ処理を行なう機能を有する装置であっ
て、 加算および減算機能を有する前処理部と、 前記前処理部の出力にその入力が接続され、データの入
出力順序を入れ替える機能を有し、前記前処理部から与
えられたデータを、その入力順序と異なる順序で出力す
るデータ並べ替え部と、 前記データ並べ替え部の出力にその入力が接続され、各
々がメモリと加算器とを用いて積和演算を実行する複数
の積和演算回路を備える積和部とを備える、演算処理装
置。 - 【請求項２】 Ｎを１よりも大きな整数として、２N 点
の１次元逆ＤＣＴ処理を行なう機能を有する装置であっ
て、 与えられたデータの入出力順序を入れ替える機能を有す
るデータ並べ替え部と、 前記データ並べ替え部の出力にその入力が接続され、各
々がメモリと加算器とを用いて積和演算を実行する複数
の積和演算回路を備える積和部と、 加算および減算機能を有しかつ前記積和部の出力がその
入力に接続される後処理部とを備える、演算処理装置。 - 【請求項３】 Ｎを１よりも大きな整数として、２N 点
の１次元ＤＣＴ処理および逆ＤＣＴ処理を実行する機能
を有する装置であって、 加算および減算機能を有する前処理部と、 前記前処理部の出力にその入力が接続され、データの入
出力順序を入れ替える機能を有し、前記前処理部から与
えられたデータを、その入力順序と異なる順序で出力す
るデータ並べ替え回路と、 前記データ並べ替え回路の出力にその入力が接続され、
各々がメモリと加算器とを用いて積和演算を実行する複
数の積和演算回路を備える積和部と、 加算および減算機能を有しかつ前記積和部の出力にその
入力が接続される後処理部と備える、演算処理装置。 - 【請求項４】 請求項１から３のいずれかの演算処理装
置の機能が１つの半導体集積回路上に集積化されている
ことを特徴とする、演算処理装置。 - 【請求項５】 前記半導体集積回路は、前記演算処理装
置以外の機能回路と同一半導体基板上に集積化されかつ
互いに協調して用いられることを特徴とする、請求項４
記載の演算処理装置。 - 【請求項６】 前記積和演算回路において用いられるメ
モリは、読出専用メモリである、請求項１から３のいず
れかに記載の演算処理装置。 - 【請求項７】 ８点の１次元ＤＣＴおよび逆ＤＣＴの少
なくとも一方を処理する機能を有する装置であって、 加算および減算機能を有する前処理部と、 前記前処理部の出力データをその入力とし、データの入
出力順序を入れ替える機能を有するデータ並べ替え部
と、 前記データ並べ替え部の出力データをその入力とし、各
々がメモリと加算器とを用いて積和演算を実行する第１
ないし第８の積和演算回路を有する積和部と、 前記積和部の出力データをその入力とし、加算および減
算機能を有する後処理部とを備える、演算処理装置。 - 【請求項８】 前記複数の積和演算回路の各々は、複数
の読出専用メモリと、前記複数の読出専用メモリから読
出されたデータを加算するための第１の加算器と、前記
第１の加算器の出力データを入力して累算して積和演算
結果を算出する、第２の加算器を含む累算器とを備え
る、請求項１から３のいずれかに記載の演算処理装置。 - 【請求項９】 Ｎを１よりも大きな整数として、２N ×
２N 点の２次元ＤＣＴの処理を実行する機能を有する装
置であって、 加算および減算機能を有する前処理部と、前記前処理部
の出力にその入力が接続され、データの入出力順序を入
れ替える機能を有するデータ並べ替え部と、前記データ
並べ替え部の出力にその入力が接続され、各々がメモリ
と加算器とを用いて積和演算を実行する複数の積和演算
回路を備える積和部とを備える第１の１次元ＤＣＴ処理
部と、 前記第１の１次元ＤＣＴ処理部の出力にその入力が接続
され、２次元配列されたデータ語順の転置機能を有する
転置部と、 前記転置部の出力データをその入力とし、前記第１の１
次元ＤＣＴ処理部と同等の構成を有する第２の１次元Ｄ
ＣＴ処理部とを備える、演算処理装置。 - 【請求項１０】 Ｎを１よりも大きな整数として、２N
×２N 点の２次元逆ＤＣＴ処理を実行する機能を有する
装置であって、 データの入出力順序を入れ替える機能を有するデータ並
べ替え部と、前記データ並べ替え部の出力にその入力が
接続され、各々がメモリと加算器とを用いて積和演算を
実行する複数の積和演算回路を備える積和部と、前記積
和部の出力がその入力に接続されかつ加算および減算機
能を有する後処理部とを備える第１の１次元逆ＤＣＴ処
理部と、 前記第１の１次元逆ＤＣＴ処理部の出力データをその入
力とし、２次元配列されたデータ語順の転置機能を有す
る転置部と、 前記転置部の出力データをその入力とし、前記第１の１
次元逆ＤＣＴ処理部と同等の構成を有する第２の１次元
逆ＤＣＴ処理部とを備える、演算処理装置。 - 【請求項１１】 Ｎを１よりも大きな整数として、２N
×２N 点の２次元ＤＣＴおよび逆ＤＣＴ処理を行なう機
能を有する装置であって、 加算および減算機能を有する前処理部と、前記前処理部
の出力にその入力が接続され、データの入出力順序を入
れ替える機能を有するデータ並べ替え部と、前記データ
並べ替え部の出力にその入力が接続され、各々がメモリ
と加算器とを用いて積和演算を実行する複数の積和演算
回路とを有する積和部と、前記積和部の出力データを入
力とし、かつ加算および減算の機能を有する後処理部と
を備える第１の１次元ＤＣＴ／逆ＤＣＴ処理部と、 前記第１の１次元ＤＣＴ／逆ＤＣＴ処理部の出力データ
をその入力とし、２次元配列されたデータ語順の転置機
能を有する転置部と、 前記転置部の出力データをその入力とし、前記第１の１
次元ＤＣＴ／逆ＤＣＴ処理部と同等の構成を有する第２
の１次元ＤＣＴ／逆ＤＣＴ処理部とを備える、演算処理
装置。 - 【請求項１２】 請求項９から１１のいずれかに記載の
演算処理装置の機能が１つの半導体集積回路上に集積化
されていることを特徴とする、演算処理装置。 - 【請求項１３】 前記半導体集積回路は、該演算処理装
置と異なる機能回路とともに同一半導体基板上に集積化
されかつ互いに協調して使用されることを特徴とする、
請求項１２記載の演算処理装置。 - 【請求項１４】 ８×８点の２次元ＤＣＴおよび逆ＤＣ
Ｔ処理の少なくとも一方を処理する機能を有する装置で
あって、 加算および減算機能を有する前処理部と、前記前処理部
の出力データをその入力とし、データの入出力順序を入
れ替える機能を有するデータ並べ替え部と、前記データ
並べ替え部の出力データをその入力とし、各々がメモリ
と加算器とを用いて積和演算を実行する第１ないし第８
の積和演算回路を有する積和部と、前記積和部の出力デ
ータをその入力とし、かつ加算および減算機能を有する
後処理部とを備える第１の１次元ＤＣＴ／逆ＤＣＴ処理
部と、 前記第１の１次元ＤＣＴ／逆ＤＣＴ処理部の出力データ
をその入力とし、２次元配列されたデータ語順の転置機
能を有する転置部と、 前記転置部の出力データをその入力とし、前記第１の１
次元ＤＣＴ／逆ＤＣＴ処理部と同等の構成を有する第２
の１次元ＤＣＴ／逆ＤＣＴ処理部とを備える、演算処理
装置。 - 【請求項１５】 各前記積和演算回路において用いられ
るメモリは、読出専用メモリである、請求項９から１１
および１４のいずれかに記載の演算処理装置。 - 【請求項１６】 各前記積和演算回路は、複数の読出専
用メモリと、前記複数の読出専用メモリから読出された
データを加算するための第１の加算器と、前記第１の加
算器の出力データを累算して積和演算結果を算出する第
２の加算器を含む累算器とを備える、請求項９から１１
および１４のいずれかに記載の演算処理装置。 - 【請求項１７】 ２N 項入力データの１次元ＤＣＴおよ
び１次元逆ＤＣＴ処理を行なう機能を少なくとも有する
演算処理装置であって、 前記Ｎは正の整数であり、 活性化時、前記入力データの所定の２項の組各々の加算
または減算を行なって加算データの組および減算データ
の組を生成するための前処理／並べ替え手段、および 前記前処理／並べ替え手段からのデータと所定の係数マ
トリックスとの行列積を求めるための行列積手段を備
え、前記行列積手段は、前記行列積の部分積データを各
アドレスに格納するテーブルメモリ手段と、このテーブ
ルメモリ手段から与えられたデータの総和を求める累算
手段とを含み、さらに 前記行列積手段の出力データを受け、活性化時該受けた
データの所定の２項データの組各々について加算または
減算を行なって出力データを生成する後処理手段と、 前記前処理／並べ替え手段および前記後処理手段の一方
を活性化する制御手段とを備える、演算処理装置。
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