JP3277075B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
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- H01L29/744—Gate-turn-off devices
-
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特にＧＴＯ
(Gate Turn Off) サイリスタ、ＳＩ(Static Induction)
サイリスタなどの自己消弧型半導体装置に関するもので
ある。
(Gate Turn Off) サイリスタ、ＳＩ(Static Induction)
サイリスタなどの自己消弧型半導体装置に関するもので
ある。
【０００２】
【従来の技術】従来、ＧＴＯサイリスタ、ＳＩサイリス
タなどの自己消弧型半導体装置は電力用半導体装置とし
て広く利用されており、例えば以下のような文献に記載
されている。 1. 西澤潤一 「大電力静電誘導トランジスタの開発」
通産省工業技術院委託研究助成金による研究報告書 196
9 年 2. 西澤潤一 「３極管特性を持つ大電力の縦型接合FE
T 」日経エレクトロニクス、50-61, 1971 年9 月27日号 3. J. Nishizawa, T. Terasaki and J. Sibata:"Field
-Effect Transistor versus Analog Transistor (Stati
c InductionTransistor)", IEEE Trans. on Electron D
evice, ED-22(4), 185 (1975) 4. J. Nishizawa and K. Nakamura: Physiquee Appliq
uee, T13, 725 (1978) 5. J. Nishizawa and Y. Otsubo: Tech. Dig. 1980 IE
DM, 658 (1980) 6. 西澤潤一、大見忠弘、謝孟賢、本谷薫「電子通信学
会技術研究報告、ED81-84 (1981) 7. M. Ishidoh, et al: "Advanced High Frequency GT
O", Proc. ISPSD, 189(1988) 8. B. J. Baliga, et al: "The Evolution of Power D
evice Technology"IEEE Trans. on Electron Device, E
D-31, 1570 (1984) 9. M. Amato, et al: "Comparison of Lateral and Ve
rtical DMOS SpecificOn-resistance", IEDM Tech. Di
g., 736 (1985) 10. B. J. Baliga: "Modern Power Device", John Wile
y Sons, 350 (1987) 11. H. Mitlehner, et al: Proc. ISPSD, 289 (1990)"A
Novel 8kV Light-Trigger Thyristor with Over Volta
ge SelfProtection" 従来の自己消弧型の半導体装置の内、ＧＴＯサイリスタ
やＳＩサイリスタにおいては、ゲート領域を半導体基板
の一方の表面に形成した後、エピタキシャル層を形成す
るようにしたゲート埋め込み型の構造が知られている。
タなどの自己消弧型半導体装置は電力用半導体装置とし
て広く利用されており、例えば以下のような文献に記載
されている。 1. 西澤潤一 「大電力静電誘導トランジスタの開発」
通産省工業技術院委託研究助成金による研究報告書 196
9 年 2. 西澤潤一 「３極管特性を持つ大電力の縦型接合FE
T 」日経エレクトロニクス、50-61, 1971 年9 月27日号 3. J. Nishizawa, T. Terasaki and J. Sibata:"Field
-Effect Transistor versus Analog Transistor (Stati
c InductionTransistor)", IEEE Trans. on Electron D
evice, ED-22(4), 185 (1975) 4. J. Nishizawa and K. Nakamura: Physiquee Appliq
uee, T13, 725 (1978) 5. J. Nishizawa and Y. Otsubo: Tech. Dig. 1980 IE
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会技術研究報告、ED81-84 (1981) 7. M. Ishidoh, et al: "Advanced High Frequency GT
O", Proc. ISPSD, 189(1988) 8. B. J. Baliga, et al: "The Evolution of Power D
evice Technology"IEEE Trans. on Electron Device, E
D-31, 1570 (1984) 9. M. Amato, et al: "Comparison of Lateral and Ve
rtical DMOS SpecificOn-resistance", IEDM Tech. Di
g., 736 (1985) 10. B. J. Baliga: "Modern Power Device", John Wile
y Sons, 350 (1987) 11. H. Mitlehner, et al: Proc. ISPSD, 289 (1990)"A
Novel 8kV Light-Trigger Thyristor with Over Volta
ge SelfProtection" 従来の自己消弧型の半導体装置の内、ＧＴＯサイリスタ
やＳＩサイリスタにおいては、ゲート領域を半導体基板
の一方の表面に形成した後、エピタキシャル層を形成す
るようにしたゲート埋め込み型の構造が知られている。
【０００３】
【発明が解決しようとする課題】上述したようにＧＴＯ
サイリスタやＳＩサイリスタにおいては、ゲート領域を
形成した後、その上にエピタキシャル層を形成する場
合、エピタキシャル成長は下地依存性があるため、ゲー
ト領域の上と、それ以外の部分の上とでは結晶の成長が
異なったり不純物密度分布が不均一となり、良好な特性
を有する半導体装置を得ることは困難であった。さら
に、エピタキシャル成長は比較的時間のかかるプロセス
であり、半導体装置製造のスループットが低い欠点もあ
った。また、ゲート領域近傍の導電型が反転し易いとい
う欠点もある。このような欠点を解消するために、表面
ゲート型の構造も提案されているが、ゲート逆電圧を大
きく取れないために大きな電流を遮断できない欠点があ
る。
サイリスタやＳＩサイリスタにおいては、ゲート領域を
形成した後、その上にエピタキシャル層を形成する場
合、エピタキシャル成長は下地依存性があるため、ゲー
ト領域の上と、それ以外の部分の上とでは結晶の成長が
異なったり不純物密度分布が不均一となり、良好な特性
を有する半導体装置を得ることは困難であった。さら
に、エピタキシャル成長は比較的時間のかかるプロセス
であり、半導体装置製造のスループットが低い欠点もあ
った。また、ゲート領域近傍の導電型が反転し易いとい
う欠点もある。このような欠点を解消するために、表面
ゲート型の構造も提案されているが、ゲート逆電圧を大
きく取れないために大きな電流を遮断できない欠点があ
る。
【０００４】また、ＧＴＯサイリスタにおいては、上述
したＳＩサイリスタの欠点に加えてゲート領域の不純物
濃度を高くすることができないので、キャリアの引き抜
き速度が遅く、ターンオフ損失が大きく高周波化ができ
ないという欠点もある。
したＳＩサイリスタの欠点に加えてゲート領域の不純物
濃度を高くすることができないので、キャリアの引き抜
き速度が遅く、ターンオフ損失が大きく高周波化ができ
ないという欠点もある。
【０００５】このような欠点を解消するために、切り込
みゲート構造が従来より提案されている。この切り込み
ゲート構造は、半導体基板の表面に深い溝を形成し、こ
の溝の底部にゲート領域を形成するものであるが、ドラ
イエッチングによっても深い溝を正確に形成することは
難しく、したがって耐圧が十分にとれない欠点があると
ともに微細加工が困難である。さらに、本願人は特願平
5-186,450号において、第１の半導体基板の一方の表面
に凹部を形成し、この凹部の底面から不純物を半導体基
板にドープして高不純物濃度のゲート領域を形成し、こ
のゲート領域の上にゲート電極を形成した後、第１の半
導体基板の表面に第２の半導体基板を接着した半導体装
置や第１の半導体基板の一方の表面に不純物をドープし
て高不純物濃度のゲート領域を形成し、このゲート領域
の上にゲート電極を形成した後、第１の半導体基板の表
面に、前記ゲート電極と対応する位置に凹部を成形した
第２の半導体基板を接着した半導体装置を提案してい
る。このような接着構造を有する半導体装置において
は、エピタキシャル成長に起因する種々の欠点を解消す
ることができる。すなわち、ＧＴＯサイリスタにおいて
は、ゲート領域の不純物濃度を容易に高濃度とすること
ができるので、キャリアの引き抜きが速くなり、高周波
化が容易となる。また、ＳＩサイリスタにおいては、高
濃度のゲート領域を均一に埋め込むことができるので、
大面積化が可能となる。
みゲート構造が従来より提案されている。この切り込み
ゲート構造は、半導体基板の表面に深い溝を形成し、こ
の溝の底部にゲート領域を形成するものであるが、ドラ
イエッチングによっても深い溝を正確に形成することは
難しく、したがって耐圧が十分にとれない欠点があると
ともに微細加工が困難である。さらに、本願人は特願平
5-186,450号において、第１の半導体基板の一方の表面
に凹部を形成し、この凹部の底面から不純物を半導体基
板にドープして高不純物濃度のゲート領域を形成し、こ
のゲート領域の上にゲート電極を形成した後、第１の半
導体基板の表面に第２の半導体基板を接着した半導体装
置や第１の半導体基板の一方の表面に不純物をドープし
て高不純物濃度のゲート領域を形成し、このゲート領域
の上にゲート電極を形成した後、第１の半導体基板の表
面に、前記ゲート電極と対応する位置に凹部を成形した
第２の半導体基板を接着した半導体装置を提案してい
る。このような接着構造を有する半導体装置において
は、エピタキシャル成長に起因する種々の欠点を解消す
ることができる。すなわち、ＧＴＯサイリスタにおいて
は、ゲート領域の不純物濃度を容易に高濃度とすること
ができるので、キャリアの引き抜きが速くなり、高周波
化が容易となる。また、ＳＩサイリスタにおいては、高
濃度のゲート領域を均一に埋め込むことができるので、
大面積化が可能となる。
【０００６】このように半導体基板を接着した半導体装
置においては、製造プロセスを容易とすることには有効
であるが、発熱部となるチャネル領域と放熱作用のある
電極までの距離が長く、十分効率の高い冷却を行なうこ
とができず、したがって誤動作が生じる欠点がある。ま
た、不純物濃度が十分に高いゲート領域を形成すること
は困難であるので、ゲート抵抗が高くなり、チャネルを
流れる電流をより完全に遮断することができないととも
にキャリアの引き抜きを高速で行なうことができず、高
周波化が困難となる欠点がある。さらに上述した接着構
造の半導体装置においては、第１または第２の半導体基
板のいずれか一方または双方の表面に凹部を形成し、こ
の凹部でゲート構造を覆うように接着しているため、ゲ
ート構造の上方に空洞が形成されており、そのため機械
的な強度が不足する場合もあるとともにゲート構造が不
純物を取り込み易く、素子特性が劣化する欠点もある。
さらに、このような空洞が形成されると冷却効率が悪く
なる欠点もある。
置においては、製造プロセスを容易とすることには有効
であるが、発熱部となるチャネル領域と放熱作用のある
電極までの距離が長く、十分効率の高い冷却を行なうこ
とができず、したがって誤動作が生じる欠点がある。ま
た、不純物濃度が十分に高いゲート領域を形成すること
は困難であるので、ゲート抵抗が高くなり、チャネルを
流れる電流をより完全に遮断することができないととも
にキャリアの引き抜きを高速で行なうことができず、高
周波化が困難となる欠点がある。さらに上述した接着構
造の半導体装置においては、第１または第２の半導体基
板のいずれか一方または双方の表面に凹部を形成し、こ
の凹部でゲート構造を覆うように接着しているため、ゲ
ート構造の上方に空洞が形成されており、そのため機械
的な強度が不足する場合もあるとともにゲート構造が不
純物を取り込み易く、素子特性が劣化する欠点もある。
さらに、このような空洞が形成されると冷却効率が悪く
なる欠点もある。
【０００７】本発明の目的は、上述した従来の埋め込み
ゲート構造や切込みゲート構造の欠点を、上述した接着
構造を利用することによって解消し、さらにこの接着構
造が持つ欠点を有効に解消することができる半導体装置
を提供しようとするものである。
ゲート構造や切込みゲート構造の欠点を、上述した接着
構造を利用することによって解消し、さらにこの接着構
造が持つ欠点を有効に解消することができる半導体装置
を提供しようとするものである。
【０００８】
【課題を解決するための手段】本発明による半導体装置
は、互いに対向する第１および第２の主面を有し、第１
の主面に凹部を形成した半導体基板と、この半導体基板
の第１の主面に形成した凹部の底面に隣接した半導体基
板に形成されるかまたは前記凹部内に形成された高不純
物濃度の半導体領域を少なくとも有するゲート構造と、
前記半導体基板の第１の主面に形成した高不純物濃度の
接合層と、この接合層に接合した導電材料ブロックとを
具えることを特徴とするものである。
は、互いに対向する第１および第２の主面を有し、第１
の主面に凹部を形成した半導体基板と、この半導体基板
の第１の主面に形成した凹部の底面に隣接した半導体基
板に形成されるかまたは前記凹部内に形成された高不純
物濃度の半導体領域を少なくとも有するゲート構造と、
前記半導体基板の第１の主面に形成した高不純物濃度の
接合層と、この接合層に接合した導電材料ブロックとを
具えることを特徴とするものである。
【０００９】このような本発明による半導体装置におい
ては、前記半導体基板の第１の主面に高不純物濃度の接
合層を設けることによって半導体基板と導電材料ブロッ
クとの接合を電気的に良好とすることができ、接触抵抗
を低減することができるとともに機械的にも良好とする
ことができる。さらに本発明による半導体装置において
は、前記半導体基板の第１の主面に、高不純物濃度の接
合層と、導電材料層とを順次に形成し,この導電材料層
に導電材料ブロックを接合したものである。この場合、
前記導電材料層は、導電材料ブロックと同種または異種
の材料で形成することができる。このような構成によれ
ば、金属同志の接触となるとともに高不純物濃度の接合
層が半導体基板のバルクと導電材料との間に介在してい
るので、電気的および機械的に一層良好な接合状態得る
ことができ、接触抵抗を低減することができると共に,
導電材料層を導電材料ブロックと同種の導電材料で形成
する場合には、加熱により同様の塑性変形を起こし、電
気的および機械的により一層接触が容易となる。
ては、前記半導体基板の第１の主面に高不純物濃度の接
合層を設けることによって半導体基板と導電材料ブロッ
クとの接合を電気的に良好とすることができ、接触抵抗
を低減することができるとともに機械的にも良好とする
ことができる。さらに本発明による半導体装置において
は、前記半導体基板の第１の主面に、高不純物濃度の接
合層と、導電材料層とを順次に形成し,この導電材料層
に導電材料ブロックを接合したものである。この場合、
前記導電材料層は、導電材料ブロックと同種または異種
の材料で形成することができる。このような構成によれ
ば、金属同志の接触となるとともに高不純物濃度の接合
層が半導体基板のバルクと導電材料との間に介在してい
るので、電気的および機械的に一層良好な接合状態得る
ことができ、接触抵抗を低減することができると共に,
導電材料層を導電材料ブロックと同種の導電材料で形成
する場合には、加熱により同様の塑性変形を起こし、電
気的および機械的により一層接触が容易となる。
【００１０】さらに、本発明による半導体装置の好適実
施例においては、前記導電材料ブロックを、金、銀、
銅、アルミ、モリブデン、ベリリウム銅、ダイアモン
ド、炭化ケイ素より成る群から選択した材料で形成す
る。このような材料は半導体基板としてシリコン基板を
用いる場合に特に有利に使用することができる。特に、
導電材料ブロックをモリブデンより成る第１の導電材料
層と、銅より成る第２の導電材料層とを積層した複合構
造とするのが好適である。この場合、モリブデンの熱膨
張係数は、シリコンの熱膨張係数と銅の熱膨張係数との
中間の値であるので、半導体基板と導電材料ブロックと
接合する場合にチャネル領域への応力を回避することが
でき、したがって電気的および機械的に安定した接合状
態を得ることができる。
施例においては、前記導電材料ブロックを、金、銀、
銅、アルミ、モリブデン、ベリリウム銅、ダイアモン
ド、炭化ケイ素より成る群から選択した材料で形成す
る。このような材料は半導体基板としてシリコン基板を
用いる場合に特に有利に使用することができる。特に、
導電材料ブロックをモリブデンより成る第１の導電材料
層と、銅より成る第２の導電材料層とを積層した複合構
造とするのが好適である。この場合、モリブデンの熱膨
張係数は、シリコンの熱膨張係数と銅の熱膨張係数との
中間の値であるので、半導体基板と導電材料ブロックと
接合する場合にチャネル領域への応力を回避することが
でき、したがって電気的および機械的に安定した接合状
態を得ることができる。
【００１１】
【作用】上述した本発明による半導体装置においては、
従来のようにゲート構造を形成した後、エピタキシャル
成長を行なう必要がなくなり、したがって不純物濃度の
高いゲート領域を均一かつ安定に得ることができる。ま
た、半導体基板と導電材料ブロックとを直接接合するよ
うにしたので、上述した先願に記載された半導体装置に
比べてチャネル領域と導電材料ブロックとの距離は短く
なり、チャネル領域で発生される熱を効率良く除去する
ことができる。また半導体基板の第１の主表面に形成し
た凹部内にゲート構造を形成する場合には、ゲート領域
の断面積を大きくすることができ、したがってゲート抵
抗を低下させることができ、チャネルを流れる電流を完
全に遮断することができる。さらに、凹部に空隙が形成
されないようにゲート構造を形成する場合には、機械的
強度を改善することができるとともに冷却効率もさらに
改善されることになり、しかもゲート構造への不純物の
取り込みがなくなり、素子特性が安定となる利点もあ
る。
従来のようにゲート構造を形成した後、エピタキシャル
成長を行なう必要がなくなり、したがって不純物濃度の
高いゲート領域を均一かつ安定に得ることができる。ま
た、半導体基板と導電材料ブロックとを直接接合するよ
うにしたので、上述した先願に記載された半導体装置に
比べてチャネル領域と導電材料ブロックとの距離は短く
なり、チャネル領域で発生される熱を効率良く除去する
ことができる。また半導体基板の第１の主表面に形成し
た凹部内にゲート構造を形成する場合には、ゲート領域
の断面積を大きくすることができ、したがってゲート抵
抗を低下させることができ、チャネルを流れる電流を完
全に遮断することができる。さらに、凹部に空隙が形成
されないようにゲート構造を形成する場合には、機械的
強度を改善することができるとともに冷却効率もさらに
改善されることになり、しかもゲート構造への不純物の
取り込みがなくなり、素子特性が安定となる利点もあ
る。
【００１２】
【実施例】図１は本発明による半導体装置の第１の実施
例の構造を示す断面図である。本例の半導体装置はＳＩ
サイリスタとして構成したものである。Ｎ型不純物の濃
度が１０12〜１０16原子／ｃｍ3 のＮ- 型シリコン基板
より成る半導体基板１１の第１の主表面に微細加工によ
って、深さが１０μm 以上、巾が２０〜５０μm の凹部
１２を３〜２０μm の間隔を置いて形成し、この凹部の
底面から半導体基板内にＰ型不純物をドープして不純物
濃度が１０17〜１０21原子／ｃｍ3程度のＰ+ 型のゲー
ト領域１３を形成するとともに凹部１２の底面にはこの
Ｐ+型ゲート領域１３と接触するように、W, WSi2 ，Mo,
MoSi2 などの良導電材料より成るゲート電極１４を形
成する。本例では凹部１２の内部にはゲート電極１４の
みが形成され、その他の部分は空隙１５となっている。
シリコン基板より成る半導体基板１１の第２の主表面に
はＰ+ 型不純物をドープして不純物濃度が１０ 17〜１０
21原子／ｃｍ3 程度のＰ+ 型のアノード接合層１６を形
成し、その表面には、例えばアルミのスパッタリング、
蒸着またはメッキによってアノード電極１７を形成す
る。
例の構造を示す断面図である。本例の半導体装置はＳＩ
サイリスタとして構成したものである。Ｎ型不純物の濃
度が１０12〜１０16原子／ｃｍ3 のＮ- 型シリコン基板
より成る半導体基板１１の第１の主表面に微細加工によ
って、深さが１０μm 以上、巾が２０〜５０μm の凹部
１２を３〜２０μm の間隔を置いて形成し、この凹部の
底面から半導体基板内にＰ型不純物をドープして不純物
濃度が１０17〜１０21原子／ｃｍ3程度のＰ+ 型のゲー
ト領域１３を形成するとともに凹部１２の底面にはこの
Ｐ+型ゲート領域１３と接触するように、W, WSi2 ，Mo,
MoSi2 などの良導電材料より成るゲート電極１４を形
成する。本例では凹部１２の内部にはゲート電極１４の
みが形成され、その他の部分は空隙１５となっている。
シリコン基板より成る半導体基板１１の第２の主表面に
はＰ+ 型不純物をドープして不純物濃度が１０ 17〜１０
21原子／ｃｍ3 程度のＰ+ 型のアノード接合層１６を形
成し、その表面には、例えばアルミのスパッタリング、
蒸着またはメッキによってアノード電極１７を形成す
る。
【００１３】本例においては、半導体基板１１の第１の
主表面に導電材料ブロック１８を接合する。この導電材
料ブロック１８は、金、銀、銅、アルミ、ベリリウム
銅、ダイアモンド、炭化ケイ素より成る群から選択した
材料で形成することができ、また厚さは0.3 〜30mmとす
ることができるが、本例では厚さ10mmの銅板を以て構成
する。この銅板より成る導電材料ブロック１８はカソー
ド電極として作用するものである。このような本発明に
よるＳＩサイリスタにおいては、発熱源となるチャネル
領域、すなわちゲート領域１３の間の領域と、導電材料
ブロック１８との間の距離は非常に短いので、チャネル
領域で発生した熱は効率良く導電材料ブロック１８へ伝
達され、これを介して放散されることになる。この場
合、導電材料ブロック１８の内部にジャケットを形成
し、ここに冷却媒体を流すこともできる。
主表面に導電材料ブロック１８を接合する。この導電材
料ブロック１８は、金、銀、銅、アルミ、ベリリウム
銅、ダイアモンド、炭化ケイ素より成る群から選択した
材料で形成することができ、また厚さは0.3 〜30mmとす
ることができるが、本例では厚さ10mmの銅板を以て構成
する。この銅板より成る導電材料ブロック１８はカソー
ド電極として作用するものである。このような本発明に
よるＳＩサイリスタにおいては、発熱源となるチャネル
領域、すなわちゲート領域１３の間の領域と、導電材料
ブロック１８との間の距離は非常に短いので、チャネル
領域で発生した熱は効率良く導電材料ブロック１８へ伝
達され、これを介して放散されることになる。この場
合、導電材料ブロック１８の内部にジャケットを形成
し、ここに冷却媒体を流すこともできる。
【００１４】図２は本発明による半導体装置の第２の実
施例の構成を示す断面図であり、本例でもＳＩサイリス
タとして構成したものである。本例においては、半導体
基板の第１の主表面に高不純物濃度の接合領域を形成し
たものである。すなわち、Ｎ- 型シリコン基板より成る
半導体基板１１の一方の表面にＮ型の不純物を多量にド
ープして不純物濃度が１０17〜１０21原子／ｃｍ3 程度
のＮ+ 型の接合領域１９を数十Å〜数μm の膜厚に形成
し、この半導体基板の第１の主表面に接合領域１９を越
えてバルクに達する凹部１２を形成し、この接合領域１
９と導電材料ブロック１８とを接合したものであり、そ
の他の構成は図１に示した第１の実施例と同様である。
施例の構成を示す断面図であり、本例でもＳＩサイリス
タとして構成したものである。本例においては、半導体
基板の第１の主表面に高不純物濃度の接合領域を形成し
たものである。すなわち、Ｎ- 型シリコン基板より成る
半導体基板１１の一方の表面にＮ型の不純物を多量にド
ープして不純物濃度が１０17〜１０21原子／ｃｍ3 程度
のＮ+ 型の接合領域１９を数十Å〜数μm の膜厚に形成
し、この半導体基板の第１の主表面に接合領域１９を越
えてバルクに達する凹部１２を形成し、この接合領域１
９と導電材料ブロック１８とを接合したものであり、そ
の他の構成は図１に示した第１の実施例と同様である。
【００１５】本例においては、半導体基板１１の第１の
主表面と導電材料ブロック１８とを直接接触させずに、
半導体基板１１の第１の主表面に形成した高不純物濃度
の接合領域１９と導電材料ブロック１８とを接着させる
ので、良好な接合状態を得ることができ、接触抵抗を低
減することができる。
主表面と導電材料ブロック１８とを直接接触させずに、
半導体基板１１の第１の主表面に形成した高不純物濃度
の接合領域１９と導電材料ブロック１８とを接着させる
ので、良好な接合状態を得ることができ、接触抵抗を低
減することができる。
【００１６】図３は本発明による半導体装置の第３の実
施例を示すものであり、本例の半導体装置もＳＩサイリ
スタである。本例では半導体基板の表面に導電材料層を
形成し、この導電材料層と前記導電材料ブロックとを接
合させたものであり、その他の構成は上述した第１およ
び第２の実施例と同様である。すなわち、本例において
は、Ｎ- 型のシリコン基板より成る半導体基板１１の第
１の主表面に、１〜１００μm の膜厚の導電材料層２０
を形成し、この導電材料層と導電材料ブロック１８とを
接合させたものである。本例においても、第２の実施例
と同様に接触抵抗を低減することができる。特に、導電
材料ブロック１８と導電材料層２０とを同じ種類または
類似の種類の金属で形成する場合には、金属同志の接触
により塑性変形が起こり、電気的および機械的により一
層良好な接触状態を容易に得ることができる。
施例を示すものであり、本例の半導体装置もＳＩサイリ
スタである。本例では半導体基板の表面に導電材料層を
形成し、この導電材料層と前記導電材料ブロックとを接
合させたものであり、その他の構成は上述した第１およ
び第２の実施例と同様である。すなわち、本例において
は、Ｎ- 型のシリコン基板より成る半導体基板１１の第
１の主表面に、１〜１００μm の膜厚の導電材料層２０
を形成し、この導電材料層と導電材料ブロック１８とを
接合させたものである。本例においても、第２の実施例
と同様に接触抵抗を低減することができる。特に、導電
材料ブロック１８と導電材料層２０とを同じ種類または
類似の種類の金属で形成する場合には、金属同志の接触
により塑性変形が起こり、電気的および機械的により一
層良好な接触状態を容易に得ることができる。
【００１７】図４は本発明による半導体装置の第４の実
施例を示すものである。本例の半導体装置もＳＩサイリ
スタである。本例では半導体基板１１の第１の主表面に
Ｎ型不純物を多量にドープしたＮ+ 型接合領域２１を0.
1 μm 程度の膜厚に形成するともにさらにその表面に導
電材料層２２を形成し、この導電材料層を導電材料ブロ
ック１８と接合したものである。本例においては金属同
志の接触となるとともに高不純物濃度の接合層が半導体
基板のバルクと導電材料との間に介在しているので、電
気的および機械的に一層良好な接合状態を得ることがで
きる。
施例を示すものである。本例の半導体装置もＳＩサイリ
スタである。本例では半導体基板１１の第１の主表面に
Ｎ型不純物を多量にドープしたＮ+ 型接合領域２１を0.
1 μm 程度の膜厚に形成するともにさらにその表面に導
電材料層２２を形成し、この導電材料層を導電材料ブロ
ック１８と接合したものである。本例においては金属同
志の接触となるとともに高不純物濃度の接合層が半導体
基板のバルクと導電材料との間に介在しているので、電
気的および機械的に一層良好な接合状態を得ることがで
きる。
【００１８】図５は本発明による半導体装置の第５の実
施例の構成を示すものである。本例もＳＩサイリスタと
して構成したものである。本例では導電材料ブロック３
１を単一の材料から形成せずに、第１および第２の導電
材料層３１ａおよび３１ｂを重ね合わせた複合構造とす
る。本例では、シリコン基板より成る半導体基板１１の
第１の主表面と接触する第１の導電材料層３１ａはモリ
ブデンを以て構成し、第２の導電材料膜３１ｂは銅を以
て構成する。モリブデンの熱膨張係数は、シリコン基板
の熱膨張係数と銅の熱膨張係数との中間の値であり、し
たがって半導体基板１１と導電材料ブロック３１とを接
合する場合に加熱する場合の応力の発生を少なくするこ
とができ、機械的に安定した接合状態を得ることができ
る。
施例の構成を示すものである。本例もＳＩサイリスタと
して構成したものである。本例では導電材料ブロック３
１を単一の材料から形成せずに、第１および第２の導電
材料層３１ａおよび３１ｂを重ね合わせた複合構造とす
る。本例では、シリコン基板より成る半導体基板１１の
第１の主表面と接触する第１の導電材料層３１ａはモリ
ブデンを以て構成し、第２の導電材料膜３１ｂは銅を以
て構成する。モリブデンの熱膨張係数は、シリコン基板
の熱膨張係数と銅の熱膨張係数との中間の値であり、し
たがって半導体基板１１と導電材料ブロック３１とを接
合する場合に加熱する場合の応力の発生を少なくするこ
とができ、機械的に安定した接合状態を得ることができ
る。
【００１９】図６は本発明による半導体装置の第６の実
施例を示すものであり、本例においてもＳＩサイリスタ
として構成したものである。上述した全ての実施例にお
いては、半導体基板の第１の主表面に形成した凹部の底
部から不純物をドープして半導体基板にゲート領域を形
成したが、本例では凹部の内部にゲート領域を形成した
ものである。すなわち、半導体基板１１の第１の主表面
に凹部１２を形成し、この凹部内にＰ型不純物を多量に
ドープしたＰ+ 型ポリシリコン膜３２を形成し、さらに
その上に凹部の内表面を覆うようにシリコン酸化膜より
成る絶縁膜３４を形成したものである。このように凹部
１２の内表面を覆うように絶縁膜３４を形成した後、半
導体基板１１の第１の主表面に導電材料ブロック１８を
接合するので、ゲート構造３２、３４の上方には空隙３
５が画成されることになる。さらに、本例においては、
半導体基板１１と導電材料ブロック１８との接触抵抗を
下げるために、半導体基板の第１の主表面には、Ｎ+ 型
接合領域１９が形成されている。
施例を示すものであり、本例においてもＳＩサイリスタ
として構成したものである。上述した全ての実施例にお
いては、半導体基板の第１の主表面に形成した凹部の底
部から不純物をドープして半導体基板にゲート領域を形
成したが、本例では凹部の内部にゲート領域を形成した
ものである。すなわち、半導体基板１１の第１の主表面
に凹部１２を形成し、この凹部内にＰ型不純物を多量に
ドープしたＰ+ 型ポリシリコン膜３２を形成し、さらに
その上に凹部の内表面を覆うようにシリコン酸化膜より
成る絶縁膜３４を形成したものである。このように凹部
１２の内表面を覆うように絶縁膜３４を形成した後、半
導体基板１１の第１の主表面に導電材料ブロック１８を
接合するので、ゲート構造３２、３４の上方には空隙３
５が画成されることになる。さらに、本例においては、
半導体基板１１と導電材料ブロック１８との接触抵抗を
下げるために、半導体基板の第１の主表面には、Ｎ+ 型
接合領域１９が形成されている。
【００２０】図７は本発明による半導体装置の第７の実
施例を示すものである。本例でもＳＩサイリスタとして
構成したものである。Ｎ- 型シリコン基板より成る半導
体基板４１の第１の表面に凹部１２を形成し、この凹部
内にＰ+ 型のポリシリコン膜３２を形成し、さらにその
上にゲート電極３３を凹部の内表面に接触しないように
形成する。その後、半導体基板１１の第１の主表面に導
電材料ブロック１８を接合する。本例でも、ゲート構造
３２、３３を凹部１２を完全に埋めるようには形成せ
ず、その一部分のみを埋めるように形成しているので、
空隙３５が画成されることになる。
施例を示すものである。本例でもＳＩサイリスタとして
構成したものである。Ｎ- 型シリコン基板より成る半導
体基板４１の第１の表面に凹部１２を形成し、この凹部
内にＰ+ 型のポリシリコン膜３２を形成し、さらにその
上にゲート電極３３を凹部の内表面に接触しないように
形成する。その後、半導体基板１１の第１の主表面に導
電材料ブロック１８を接合する。本例でも、ゲート構造
３２、３３を凹部１２を完全に埋めるようには形成せ
ず、その一部分のみを埋めるように形成しているので、
空隙３５が画成されることになる。
【００２１】次に図６に示した本発明によるＳＩサイリ
スタを製造する方法を図８を参照して説明する。先ず、
図８Ａに示すようにＮ型のシリコン基板１１の一方の主
面にＮ型不純物を多量にドープしてＮ+ 型接合領域５０
を形成した後、凹部１２を形成するとともに他方の主面
にＰ型の不純物をドープしてＰ+ 型のアノード領域１６
を形成し、さらに一方の主面上にはＰ+ ポリシリコン層
５１を形成する。このＰ+ ポリシリコン層５１の形成方
法としては、例えばSi2H6(ジシラン)/B2H6( ジボラン)/
He混合ガスを用い、基板を575 ℃の温度に加熱し、 4×
10-3atm の圧力にて成膜した後、1000℃の温度で30分間
アニール処理を施す。次に、図８Ｂに示すようにイオン
ビームスパッタリングによってシリコン基板１１の一方
の主面および凹部１２の底面上のポリシリコン層５１の
上にシリコン酸化膜５２を堆積する。
スタを製造する方法を図８を参照して説明する。先ず、
図８Ａに示すようにＮ型のシリコン基板１１の一方の主
面にＮ型不純物を多量にドープしてＮ+ 型接合領域５０
を形成した後、凹部１２を形成するとともに他方の主面
にＰ型の不純物をドープしてＰ+ 型のアノード領域１６
を形成し、さらに一方の主面上にはＰ+ ポリシリコン層
５１を形成する。このＰ+ ポリシリコン層５１の形成方
法としては、例えばSi2H6(ジシラン)/B2H6( ジボラン)/
He混合ガスを用い、基板を575 ℃の温度に加熱し、 4×
10-3atm の圧力にて成膜した後、1000℃の温度で30分間
アニール処理を施す。次に、図８Ｂに示すようにイオン
ビームスパッタリングによってシリコン基板１１の一方
の主面および凹部１２の底面上のポリシリコン層５１の
上にシリコン酸化膜５２を堆積する。
【００２２】次にエッチングを行って、図８Ｃに示すよ
うにシリコン基板１１の一方の主面上に形成されている
ポリシリコン層５１の、シリコン酸化膜５２によって覆
われていない部分、すなわち凹部１２の内壁上に形成さ
れているポリシリコン膜部分を選択的に除去する。この
処理によってシリコン酸化膜５２も除去される。その
後、酸化処理を行ってシリコン基板１１の一方の表面上
にシリコン酸化膜より成る絶縁膜５３を全面に形成した
様子を図８Ｄに示す。次に、研磨処理を施して図８Ｅに
示すようにシリコン基板１１の表面の上にあるポリシリ
コン膜５１および絶縁膜５３を除去し、接合領域５０を
露出させる。この研磨処理の際に、先に凹部１２内に形
成した絶縁膜５３の一部分も除去される。最後に、図８
Ｆに示すようにシリコン基板１１の一方の主面に導電材
料ブロック１８を接合し、Ｐ+ 型アノード領域１６にア
ノード電極１７を形成して、凹部１２内にゲート領域と
して作用するＰ+ 型のポリシリコン層５１が形成され、
さらにその上をシリコン酸化膜より成る絶縁膜５３で覆
われ、残部に空隙５４が画成された構造を得ることがで
きる。このようにして図６に示した構造を有するＳＩサ
イリスタを製造することができる。
うにシリコン基板１１の一方の主面上に形成されている
ポリシリコン層５１の、シリコン酸化膜５２によって覆
われていない部分、すなわち凹部１２の内壁上に形成さ
れているポリシリコン膜部分を選択的に除去する。この
処理によってシリコン酸化膜５２も除去される。その
後、酸化処理を行ってシリコン基板１１の一方の表面上
にシリコン酸化膜より成る絶縁膜５３を全面に形成した
様子を図８Ｄに示す。次に、研磨処理を施して図８Ｅに
示すようにシリコン基板１１の表面の上にあるポリシリ
コン膜５１および絶縁膜５３を除去し、接合領域５０を
露出させる。この研磨処理の際に、先に凹部１２内に形
成した絶縁膜５３の一部分も除去される。最後に、図８
Ｆに示すようにシリコン基板１１の一方の主面に導電材
料ブロック１８を接合し、Ｐ+ 型アノード領域１６にア
ノード電極１７を形成して、凹部１２内にゲート領域と
して作用するＰ+ 型のポリシリコン層５１が形成され、
さらにその上をシリコン酸化膜より成る絶縁膜５３で覆
われ、残部に空隙５４が画成された構造を得ることがで
きる。このようにして図６に示した構造を有するＳＩサ
イリスタを製造することができる。
【００２３】次に図７に示した本発明によるＳＩサイリ
スタを製造する方法を図９を参照して説明する。最初
に、図９Ａに示すようにＮ型のシリコン基板１１の一方
の主面にＮ型不純物を多量にドープしてＮ+ 型接合領域
５０を形成した後、凹部１２を形成するとともに他方の
主面にＰ型の不純物をドープしてＰ+ 型のアノード領域
１６を形成し、さらに一方の主面上にはＰ+ ポリシリコ
ン層５１を形成する。次に、図９Ｂに示すようにイオン
ビームスパッタリングによってシリコン基板１１の一方
の主面および凹部１２の底面上のポリシリコン層５１の
上にシリコン酸化膜５２を堆積する。次に、このシリコ
ン酸化膜５２をマスクとしてエッチングを行って、図９
Ｃに示すようにシリコン基板１１の一方の主面の凹部１
２の側壁上に形成されているポリシリコン層５１を除去
する。このエッチングによりシリコン酸化膜５２も除去
される。
スタを製造する方法を図９を参照して説明する。最初
に、図９Ａに示すようにＮ型のシリコン基板１１の一方
の主面にＮ型不純物を多量にドープしてＮ+ 型接合領域
５０を形成した後、凹部１２を形成するとともに他方の
主面にＰ型の不純物をドープしてＰ+ 型のアノード領域
１６を形成し、さらに一方の主面上にはＰ+ ポリシリコ
ン層５１を形成する。次に、図９Ｂに示すようにイオン
ビームスパッタリングによってシリコン基板１１の一方
の主面および凹部１２の底面上のポリシリコン層５１の
上にシリコン酸化膜５２を堆積する。次に、このシリコ
ン酸化膜５２をマスクとしてエッチングを行って、図９
Ｃに示すようにシリコン基板１１の一方の主面の凹部１
２の側壁上に形成されているポリシリコン層５１を除去
する。このエッチングによりシリコン酸化膜５２も除去
される。
【００２４】その後、図９Ｄに示すようにシリコン基板
１１の一方の表面上にレジスト６１を一様に塗布した
後、図９Ｅに示すように凹部１２の底に形成されている
ポリシリコン膜５１の上に形成されているレジストを選
択的に除去する。次に、Ｗ、Ｍｏなどの高融点金属膜６
２をスパッタリングによって一様に堆積した状態を図９
Ｆに示す。その後、リフトオフ処理を行って図９Ｇに示
すように凹部１２の底部のポリシリコン膜５１上の金属
膜６２のみを残した後、研磨処理を行って図９Ｈに示す
ように接合領域５１を露出させる。最後に図９Ｉに示す
ように研磨した表面に導電材料ブロック１８を接合し、
Ｐ+ 型アノード領域１６にアノード電極１７を形成して
図７に示した構造を有するＳＩサイリスタを製造するこ
とができる。
１１の一方の表面上にレジスト６１を一様に塗布した
後、図９Ｅに示すように凹部１２の底に形成されている
ポリシリコン膜５１の上に形成されているレジストを選
択的に除去する。次に、Ｗ、Ｍｏなどの高融点金属膜６
２をスパッタリングによって一様に堆積した状態を図９
Ｆに示す。その後、リフトオフ処理を行って図９Ｇに示
すように凹部１２の底部のポリシリコン膜５１上の金属
膜６２のみを残した後、研磨処理を行って図９Ｈに示す
ように接合領域５１を露出させる。最後に図９Ｉに示す
ように研磨した表面に導電材料ブロック１８を接合し、
Ｐ+ 型アノード領域１６にアノード電極１７を形成して
図７に示した構造を有するＳＩサイリスタを製造するこ
とができる。
【００２５】図１０は本発明によるＳＩサイリスタの第
８の実施例の構成を示す断面図である。本例において
も、図７に示した第７実施例と同様に半導体基板１１の
一方の主面に形成した凹部１２の底部にポリシリコン膜
５１と、その上に形成した高融点金属膜６２とでゲート
構造を形成し、さらにその上にシリコン酸化膜より成る
絶縁膜６３を形成したものである。本例でもゲート構造
５１、６２、６３は凹部１２の内部全体に形成されてい
ないので、空隙６４が画成されている。
８の実施例の構成を示す断面図である。本例において
も、図７に示した第７実施例と同様に半導体基板１１の
一方の主面に形成した凹部１２の底部にポリシリコン膜
５１と、その上に形成した高融点金属膜６２とでゲート
構造を形成し、さらにその上にシリコン酸化膜より成る
絶縁膜６３を形成したものである。本例でもゲート構造
５１、６２、６３は凹部１２の内部全体に形成されてい
ないので、空隙６４が画成されている。
【００２６】図１１Ａ〜１１Ｊは図１０に示したＳＩサ
イリスタを製造する本発明による方法の順次の工程にお
ける構造を示す断面図である。図１１Ａ〜１１Ｇまでの
工程は図９Ａ〜９Ｇに示した前例の工程と同様であり、
ここまでにシリコン基板１１の一方の主面に形成した凹
部１２の底部にＰ+ 型のポリシリコン膜５１と、その上
に高融点金属膜６２とを形成する。本例においては、次
に有機シラン、例えばＴＥＯＳを原料ガスとするＣＶＤ
によってシリコン酸化膜より成る絶縁膜６３を図１１Ｈ
に示すように一様に堆積形成する。この絶縁膜６３は、
例えばTEOS( テトラエトキシシラン) のO３( オゾン)
酸化CVD により、常圧で400℃の温度で形成することが
できる。次に、研磨処理を行って、図１１Ｉに示すよう
に接合領域５０を露出させた後、図１１Ｊに示すよう
に、導電材料ブロック１８を接合し、アノード領域１６
にアノード電極１７を接続して図１０に示すＳＩサイリ
スタを製造することができる。
イリスタを製造する本発明による方法の順次の工程にお
ける構造を示す断面図である。図１１Ａ〜１１Ｇまでの
工程は図９Ａ〜９Ｇに示した前例の工程と同様であり、
ここまでにシリコン基板１１の一方の主面に形成した凹
部１２の底部にＰ+ 型のポリシリコン膜５１と、その上
に高融点金属膜６２とを形成する。本例においては、次
に有機シラン、例えばＴＥＯＳを原料ガスとするＣＶＤ
によってシリコン酸化膜より成る絶縁膜６３を図１１Ｈ
に示すように一様に堆積形成する。この絶縁膜６３は、
例えばTEOS( テトラエトキシシラン) のO３( オゾン)
酸化CVD により、常圧で400℃の温度で形成することが
できる。次に、研磨処理を行って、図１１Ｉに示すよう
に接合領域５０を露出させた後、図１１Ｊに示すよう
に、導電材料ブロック１８を接合し、アノード領域１６
にアノード電極１７を接続して図１０に示すＳＩサイリ
スタを製造することができる。
【００２７】本発明は上述した実施例にのみ限定される
ものではなく、幾多の変更や変形が可能である。例え
ば、上述した実施例では、半導体装置をＳＩサイリスタ
としたが、ＧＴＯサイリスタ、あるいはＳＩトランジス
タとすることもできる。また、上述した実施例において
は、半導体基板と導電材料ブロックとを加熱して接合す
るようにしたが、単に両者を接触させるだけの接着でも
良い。また、上述した実施例においては、アノードエミ
ッタをＰ型としたＳＩサイリスタとしたが、アノードエ
ミッタをＮ型のドレイン層としたＳＩトランジスタにも
本発明は適用できることは勿論である。
ものではなく、幾多の変更や変形が可能である。例え
ば、上述した実施例では、半導体装置をＳＩサイリスタ
としたが、ＧＴＯサイリスタ、あるいはＳＩトランジス
タとすることもできる。また、上述した実施例において
は、半導体基板と導電材料ブロックとを加熱して接合す
るようにしたが、単に両者を接触させるだけの接着でも
良い。また、上述した実施例においては、アノードエミ
ッタをＰ型としたＳＩサイリスタとしたが、アノードエ
ミッタをＮ型のドレイン層としたＳＩトランジスタにも
本発明は適用できることは勿論である。
【００２８】
【発明の効果】上述した本発明による半導体装置によれ
ば、凹部を形成した半導体基板の表面に導電材料ブロッ
クを接合するようにしたので、発熱源となるチャネル領
域と熱電導の良い導電材料ブロックとの間の距離を短く
することができ、したがってチャネル領域で発生する熱
を導電材料ブロックに効率良く伝達することができ、き
わめて効率の良い冷却を行なうことができる。また、半
導体基板の第１の主表面に高不純物濃度の接合領域およ
び導電材料層の何れか一方または双方を形成する場合に
は、半導体基板と導電材料ブロックとの接合状態を電気
的および機械的に良好なものとすることができる。さら
に、本発明による半導体装置において、半導体基板の第
１の主表面に形成した凹部内にゲート構造を形成するよ
うにした場合には、ゲート抵抗を低減することができ、
大電流を遮断することができるともに高周波化も可能と
なる。さらに、この場合、凹部を完全に埋めるようにゲ
ート構造を形成した場合には、ゲート領域が汚染される
可能性が少なくなり、素子特性の劣化がなくなるととも
にゲート構造を介しての熱電導もあるため放熱特性がさ
らに改善されることになる。
ば、凹部を形成した半導体基板の表面に導電材料ブロッ
クを接合するようにしたので、発熱源となるチャネル領
域と熱電導の良い導電材料ブロックとの間の距離を短く
することができ、したがってチャネル領域で発生する熱
を導電材料ブロックに効率良く伝達することができ、き
わめて効率の良い冷却を行なうことができる。また、半
導体基板の第１の主表面に高不純物濃度の接合領域およ
び導電材料層の何れか一方または双方を形成する場合に
は、半導体基板と導電材料ブロックとの接合状態を電気
的および機械的に良好なものとすることができる。さら
に、本発明による半導体装置において、半導体基板の第
１の主表面に形成した凹部内にゲート構造を形成するよ
うにした場合には、ゲート抵抗を低減することができ、
大電流を遮断することができるともに高周波化も可能と
なる。さらに、この場合、凹部を完全に埋めるようにゲ
ート構造を形成した場合には、ゲート領域が汚染される
可能性が少なくなり、素子特性の劣化がなくなるととも
にゲート構造を介しての熱電導もあるため放熱特性がさ
らに改善されることになる。
【図１】図１は、本発明による半導体装置の第１の実施
例の構成を示す断面図である。
例の構成を示す断面図である。
【図２】図２は、本発明による半導体装置の第２の実施
例の構成を示す断面図である。
例の構成を示す断面図である。
【図３】図３は、本発明による半導体装置の第３の実施
例の構成を示す断面図である。
例の構成を示す断面図である。
【図４】図４は、本発明による半導体装置の第４の実施
例の構成を示す断面図である。
例の構成を示す断面図である。
【図５】図５は、本発明による半導体装置の第５の実施
例の構成を示す断面図である。
例の構成を示す断面図である。
【図６】図６は、本発明による半導体装置の第６の実施
例の構成を示す断面図である。
例の構成を示す断面図である。
【図７】図７は、本発明による半導体装置の第７の実施
例の構成を示す断面図である。
例の構成を示す断面図である。
【図８】図８Ａ〜８Ｆは図６に示した半導体装置を製造
する方法の順次の工程っを示す断面図である。
する方法の順次の工程っを示す断面図である。
【図９】図９Ａ〜９Ｉは図７に示した半導体装置を製造
する順次の工程を示す断面図である。
する順次の工程を示す断面図である。
【図１０】図１０は本発明による半導体装置の第８の実
施例の構成を示す断面図である。
施例の構成を示す断面図である。
【図１１】図１１Ａ〜１１ＪＦは図１０に示した半導体
装置を製造する方法の順次の工程を示す断面図である。
装置を製造する方法の順次の工程を示す断面図である。
１１ Ｎ- 型半導体基板、１２ 凹部、１３ Ｐ+ 型ゲ
ート領域、１４ ゲート電極、１５ 空間、１６ Ｐ+
型アノード領域、１７ アノード電極、１８ 導電材料
ブロック、１９ Ｎ+ 型接合領域、２０ 導電材料層、
２１ 接合層、２２ 導電材料層、３１ 複合構造の導
電材料ブロック、３１ａ モリブデン、３１ｂ 銅、３
２ Ｐ+ 型ゲート領域、３３ ゲート電極、３４ 絶縁
膜、３５空隙、 ５０ Ｎ+ 型接合領域、５１ Ｐ+ 型
ゲート領域、５２ ゲート電極、５３ 絶縁膜、 ６２
ゲート電極、６３ 絶縁膜、６４ 空隙
ート領域、１４ ゲート電極、１５ 空間、１６ Ｐ+
型アノード領域、１７ アノード電極、１８ 導電材料
ブロック、１９ Ｎ+ 型接合領域、２０ 導電材料層、
２１ 接合層、２２ 導電材料層、３１ 複合構造の導
電材料ブロック、３１ａ モリブデン、３１ｂ 銅、３
２ Ｐ+ 型ゲート領域、３３ ゲート電極、３４ 絶縁
膜、３５空隙、 ５０ Ｎ+ 型接合領域、５１ Ｐ+ 型
ゲート領域、５２ ゲート電極、５３ 絶縁膜、 ６２
ゲート電極、６３ 絶縁膜、６４ 空隙
フロントページの続き (56)参考文献 特開 平４−29367（ＪＰ，Ａ) 特開 平３−201543（ＪＰ，Ａ) 特開 平１−258476（ＪＰ，Ａ) 特開 平１−215028（ＪＰ，Ａ) 特開 昭64−59824（ＪＰ，Ａ) 特開 昭63−124466（ＪＰ，Ａ) 特開 昭61−208873（ＪＰ，Ａ) 特開 昭60−132366（ＪＰ，Ａ) 実開 平６−34246（ＪＰ，Ｕ) 特許2801127（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/744 H01L 29/74
Claims (11)
- 【請求項１】 互いに対向する第１および第２の主面を
有し、第１の主面に凹部を形成した半導体基板と、この
半導体基板の第１の主面に形成した凹部の底面に隣接し
た半導体基板に形成されるかまたは前記凹部内に形成さ
れた高不純物濃度の半導体領域を少なくとも有するゲー
ト構造と、前記半導体基板の第１の主面に形成した高不
純物濃度の接合層と、この接合層と接合した導電材料ブ
ロックとを具えることを特徴とする半導体装置。 - 【請求項２】 互いに対向する第１および第２の主面を
有し、第１の主面に凹部を形成した半導体基板と、この
半導体基板の第１の主面に形成した凹部の底面に隣接し
た半導体基板に形成されるかまたは前記凹部内に形成さ
れた高不純物濃度の半導体領域を少なくとも有するゲー
ト構造と、前記半導体基板の第１の主面に形成した高不
純物濃度の接合層と、この接合層上に形成した導電材料
層と、この導電材料層と接合した導電材料ブロックとを
具えることを特徴とする半導体装置。 - 【請求項３】 請求項１または２に記載の半導体装置に
おいて、前記接合層の不純物濃度を１０１７〜１０２１
原子／ｃｍ３としたことを特徴とする半導体装置。 - 【請求項４】 請求項１、２または３に記載の半導体装
置において、前記導電材料ブロックを熱膨張係数が異な
る第１および第２の導電材料層を重ねて形成した複合構
造とし、前記接合層または導電材料層と接触する第１の
導電材料層の熱膨張係数を、第２の導電材料層の熱膨張
係数と半導体基板の熱膨張係数との中間の値としたこと
を特徴とする半導体装置。 - 【請求項５】 請求項１、２または３に記載の半導体装
置において、前記導電材料ブロックを、金、銅、アル
ミ、ベリリウム銅、ダイアモンド、炭化ケイ素より成る
群から選択した材料で形成したことを特徴とする半導体
装置。 - 【請求項６】 一導電型の半導体基板および導電材料ブ
ロックをそれぞれ準備する工程と、 前記半導体基板の一方の主面に凹部を設け、他方の主面
に反対導電型の不純物を拡散させる工程と、 前記半導体基板の少なくとも前記凹部に不純物をドープ
した反対導電型の半導体領域を形成する工程と、 前記凹部底部の半導体層表面に第１の絶縁層を形成する
工程と、 前記凹部底部を除く前記凹部内壁部の半導体層を除去し
てゲート領域を形成する工程と、 前記凹部内表面に第２の絶縁層を形成する工程と、 前記ゲート領域間に露出する前記半導体基板の前記一方
の主面と、前記導電材料ブロックの一方の主面とを接合
する工程と、 を具えることを特徴とする半導体装置の製造方法。 - 【請求項７】 一導電型の半導体基板および導電材料ブ
ロックをそれぞれ準備する工程と、 前記半導体基板の一方の主面に凹部を設け、他方の主面
に反対導電型の不純物を拡散させる工程と、 前記半導体基板の少なくとも前記凹部に不純物をドープ
した反対導電型の半導体層を形成する工程と、 前記凹部底部表面に絶縁層を形成する工程と、 前記凹部底部を除く前記凹部内壁部の半導体層を除去し
てゲート領域を形成する工程と、 前記半導体基板の前記凹部底部のゲート領域表面に良導
電体ゲート電極を形成する工程と、 前記ゲート領域間に露出する前記半導体基板の前記一方
の主面と、前記導電材料ブロックの一方の主面とを接合
する工程と、 を具えることを特徴とする半導体装置の製造方法。 - 【請求項８】 請求項７に記載の方法において、前記凹
部底部のゲート領域表面に良導電体のゲート電極を選択
的に形成した後、前記半導体基板と前記導電材料ブロッ
クとを接合する以前に、前記凹部内表面に絶縁層を形成
することを特徴とする半導体装置の製造方法。 - 【請求項９】 一導電型の半導体基板および導電材料ブ
ロックをそれぞれ準備する工程と、 前記半導体基板の一方の表面に凹部を設け、他方の主面
に反対導電型の不純物を拡散させる工程と、 前記半導体基板の前記凹部の底面に不純物をドープした
反対導電型のゲート領域を形成する工程と、 前記半導体基板の一方の表面に絶縁膜を形成する工程
と、 前記凹部底面の絶縁膜を一部除去して反対導電型のゲー
ト領域の一部を露出させる工程と、 前記露出したゲート領域に高い導電性を有する高融点金
属層を形成する工程と、 前記ゲート領域間に露出する前記半導体基板の一方の主
面と、前記導電材料ブロックの一方の主面とを接合する
工程と、 を具えることを特徴とする半導体装置の製造方法。 - 【請求項１０】 請求項６〜９のいずれかに記載の方法
において、前記半導体基板の一方の主面に凹部を形成す
る以前に、この主面に一導電型の高不純物濃度領域を形
成することを特徴とする半導体装置の製造方法。 - 【請求項１１】 請求項１０に記載の方法において、前
記半導体基板の一方の主面に凹部を形成する以前に、前
記一導電型の高不純物濃度領域の上に導電材料層を形成
することを特徴とする半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21364794A JP3277075B2 (ja) | 1994-09-07 | 1994-09-07 | 半導体装置およびその製造方法 |
| EP95304337A EP0701288A3 (en) | 1994-09-07 | 1995-06-21 | Semiconductor device and method of manufacturing the same |
| US08/772,884 US5757035A (en) | 1994-09-07 | 1996-12-24 | Semiconductor device |
| US08/955,818 US5950075A (en) | 1994-09-07 | 1997-10-22 | Semiconductor device having recessed gate regions and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21364794A JP3277075B2 (ja) | 1994-09-07 | 1994-09-07 | 半導体装置およびその製造方法 |
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|---|---|
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Family
ID=16642626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21364794A Expired - Fee Related JP3277075B2 (ja) | 1994-09-07 | 1994-09-07 | 半導体装置およびその製造方法 |
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| Country | Link |
|---|---|
| US (2) | US5757035A (ja) |
| EP (1) | EP0701288A3 (ja) |
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| US6011279A (en) * | 1997-04-30 | 2000-01-04 | Cree Research, Inc. | Silicon carbide field controlled bipolar switch |
| JP3628613B2 (ja) | 1997-11-03 | 2005-03-16 | インフィネオン テクノロジース アクチエンゲゼルシャフト | 半導体構成素子のための耐高圧縁部構造 |
| CN1572107A (zh) * | 2001-10-16 | 2005-01-26 | Rf信息公司 | 在单片集成电路中实现接收机功能的方法与装置 |
| AU2003243422A1 (en) * | 2002-06-05 | 2003-12-22 | Rfstream Corporation | Quadratic video demodulation with baseband nyquist filter |
| EP1372196A1 (de) * | 2002-06-10 | 2003-12-17 | ABB Schweiz AG | Verfahren zum Ansteuern einer Leistungsdiode und Schaltungsanordnung zum Durchführen dieses Verfahrens |
| US6913955B1 (en) * | 2002-10-01 | 2005-07-05 | T-Ram, Inc. | Method of manufacturing a thyristor device with a control port in a trench |
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| JPS60132366A (ja) * | 1983-12-21 | 1985-07-15 | Toshiba Corp | 半導体装置 |
| DE3586735D1 (de) * | 1984-10-19 | 1992-11-12 | Bbc Brown Boveri & Cie | Abschaltbares leistungshalbleiterbauelement. |
| JPS6459824A (en) * | 1987-08-31 | 1989-03-07 | Hitachi Ltd | Pressure-contact type semiconductor device |
| JPH0642542B2 (ja) * | 1988-04-08 | 1994-06-01 | 株式会社東芝 | 高耐圧半導体装置の製造方法 |
| JP2960506B2 (ja) * | 1990-09-19 | 1999-10-06 | 株式会社日立製作所 | ターンオフ形半導体素子 |
| JP2799252B2 (ja) * | 1991-04-23 | 1998-09-17 | 三菱電機株式会社 | Ｍｏｓ型半導体装置およびその製造方法 |
| US5426314A (en) * | 1992-07-29 | 1995-06-20 | Zaidan Hojin Handotai Kenkyu Shinkokai | Insulated gate control static induction thyristor |
| JP2801127B2 (ja) * | 1993-07-28 | 1998-09-21 | 日本碍子株式会社 | 半導体装置およびその製造方法 |
| US5648665A (en) * | 1994-04-28 | 1997-07-15 | Ngk Insulators, Ltd. | Semiconductor device having a plurality of cavity defined gating regions and a fabrication method therefor |
| US5488236A (en) * | 1994-05-26 | 1996-01-30 | North Carolina State University | Latch-up resistant bipolar transistor with trench IGFET and buried collector |
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| JP3214987B2 (ja) * | 1994-09-05 | 2001-10-02 | 日本碍子株式会社 | 半導体装置およびその製造方法 |
-
1994
- 1994-09-07 JP JP21364794A patent/JP3277075B2/ja not_active Expired - Fee Related
-
1995
- 1995-06-21 EP EP95304337A patent/EP0701288A3/en not_active Withdrawn
-
1996
- 1996-12-24 US US08/772,884 patent/US5757035A/en not_active Expired - Fee Related
-
1997
- 1997-10-22 US US08/955,818 patent/US5950075A/en not_active Expired - Fee Related
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|---|---|
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| EP0701288A3 (en) | 1998-08-12 |
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| US5950075A (en) | 1999-09-07 |
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