JPS63223970A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は文字や図形等を表示するのに適した情報処理装
置に係り、特にワードプロセッサやパーソナルコンピュ
ータ等で用いられているＣＲＴや液晶による表示あるい
はプ、リンクによって記録破に記録して表示する文字や
図形等の表示データを、グラフィックメモリ上で高速に
読出し書込みを行なうための読出し書込み制御に関する
。

〔従来の技術〕

近年、日本語ワードプロセッサやパーソナルコンピュー
タ等では、ＣＲＴや液晶表示が面に文字や図形等を表示
するために、表示内容の自由度が大きい１表示画素の１
ドツトに１ビツトの記憶要素が対応するグラフィックメ
モリを用いたビットマツプ表示方式を採用した表示装置
が多く用いられるようになってきた。

ビットマツプ表示方式の欠点は、１表示画面分の表示画
像を１ドツト対応でグラフィックメモリに書込まなけれ
ばならず１表示速度が遅いこと、そして表示内容を頻繁
に変更する場合はこの書込み処理を制御するプロセッサ
（以下ＣＰＵという）の負荷が増加して他の制御のため
の処理が遅れることである。

このために、グラフィックメモリへの表示データの書込
み処理を高速化し、しかもこの処理のためのＣＰＵの負
荷を低減する方法が提案されている。特開昭６０−２６
０９８９号公報に記載された表示方式は、書込み（更新
）データのグラフィックメモリへの書込みの際のビット
シフト処理や背景データとの合成処理のためのＣＰＵの
負荷を軽減するものである。

〔発明が解決しようとする問題点〕

しかしながら上記従来の表示方式は、合成のための表示
データをグラフィックメモリから読みだすためや合成後
の表示データをグラフィックメモリへ書込むためのメモ
リアクセスについて考慮しておらず、ビットシフトによ
って語境界を越えたデータを更新対象とする場合には、
このデータのために複数個の書込み処理が必要であった
。

〔問題点を解決するための手段〕

本発明はこの目的を達成するために、グラフィックメモ
リに独立して同時にアクセスできる奇数語アドレスの表
示データを格納する奇数アドレスメモリ部と、偶数語ア
ドレスの表示データを格納する偶数アドレスメモリ部と
を設け、読出し書込み手段に前記奇数アドレスメモリ部
からの読込みデータと前記偶数アドレスメモリ部からの
読込みデータを第１のデータシフト手段に与え、該第１
のデータシフト手段から出力されたデータから前記デー
タ転送手段に送出するデータを発生する読込みデータ発
生手段と、第２のデータシフト手段から出力された表示
データから前記奇数アドレスメモリ部への書込みデータ
と前記偶数アドレスメモリ部への書込みデータを発生す
る書込みデータ発生手段と、前記データ転送手段から与
えられた前記一方のメモリ部に対する語アドレスから該
メモリ部に対するアクセスアドレスと他方のメモリ部に
対するアクセスアドレスを発生するアクセスアドレス発
生手段とを設け、シフトによって語境界を越えたデータ
を他方のメモリ部から同時に読出し、またシフトによっ
て語境界を越えたデータを他方のメモリ部に書込むよう
に構成したことを特徴とする。

〔作用〕

読出し時に、データ転送手段から読出し位置を示す語ア
ドレスが与えられると、アクセスアドレス発生手段は、
前記語アドレスのメモリ部と該語アドレスに隣接する語
アドレスをもつ他のメモリ部の２つのメモリ部に対する
アクセスアドレスを発生する。読込みデータ発生手段は
、前記語アドレスのメモリ部と、該語アドレスに隣接す
る語アドレスをもつ他のメモリ部から、２つのメモリ部
に対応する読込みデータを同時に読出し、該読込みデー
タから語境界に跨るデータを得る。従って読出しデータ
が２つの語アドレスに跨っても１回の読出し処理でグラ
フィックメモリから読みだすことができる。

また、書込み時に、データ転送手段から書込み位置を示
す語アドレスと共に与えられた語単位の表示データがシ
フトされて語境界を越えると、書込みデータ発生手段は
、前記語アドレスのメモリ部に対する書込みデータと１
語境界を越えた表示データから該語アドレスに隣接する
語アドレスをもつ他のメモリ部に対する書込みデータを
発生し、アクセスアドレス発生手段は、前記２つのメモ
リ部に対するアクセスアドレスを発生する。これにより
前記２つの語アドレスの書込みデータが対応する２つの
メモリ部に同時に書込まれる。従って語単位で転送され
てくる表示データがシフト処理によって２つの語アドレ
スに跨っても１回の書込み処理でグラフィックメモリに
格納できる。

以上の動作により、グラフィックメモリ上で２つの語ア
ドレスに跨る表示データを読出し、２つの語アドレスに
跨る位置に書込む転送処理が、１回の読出し処理と１回
の書込み処理で終了する。

〔実施例〕

以下、本発明の一実施例を図面により説明する。

本発明になる表示装置は第２図のごとく１表示装置の制
御を行い１バイトを単位として周辺のメモリ等とデータ
の交換を行なうＣＰＵ１００と、表示装置が動作するた
めのプログラムやデータを格納するプログラムメモリ１
０１と、ＣＲＴモニター１０８に表示する第８図に示す
ごとき文字パターンデータを格納するキャラクタジェネ
レータ（以下ＣＧという）１０２と、グラフィックメモ
リ１０５，１０６からＣＲＴモニター１０８へ表示する
データを読みだすためのアドレスや同期信号を発生する
ＣＲＴコントローラ１０３と、ＣＰＵ１００がグラフィ
ックメモリ１０５，１０６の任意の位置にＣＲＴモニタ
ー１０８へ表示するパターンデータを書込むときに該パ
ターンデータをシフト処理し、グラフィックメモリ１０
５，１０６に対するアクセスアドレスを発生し、書込み
アドレスに書込んである旧パターンデータと論理処理し
て新パターンを発生し、該新パターンデータをグラフィ
ックメモリ１０５，１０６に書込む処理と、ＣＲＴモニ
ター１０８にパターンを表示するためにグラフィックメ
モリ１０５，１０６からデータを読出す処理とを行なう
周辺制御回路１０４と、ＣＲＴモニター１０８に表示す
るパターンデータを格納するグラフィックメモリ１０５
，１０６と、外部装置から信号線１１０を介して該表示
装置に送られてくる表示データや命令をＣＰＵ１００に
受信せしめ、またＣＰＵ１００からの応答を外部装置に
発信せしめるための入出力制御部１０７と、文字や図形
等のパターン等を表示するＣＲＴモニター１０８と、前
記ＣＰＵ１００とプログラムメモリ１０１．Ｃ：Ｇ１０
２．ＣＲＴコントローラ１ｏ３９周辺制御回路１０４お
よび入出力制御装置１０７とを接続する内部配線路（Ｃ
ＰＵバス）１０９とを備えている。

第１図は第２図における周辺制御回路１０４の内部構成
を示すものである。

第１図において、制御信号発生回路１はＣＰＵアクセス
信号および動作クロック信号ＣＬＫにもとづいて該周辺
制御回路１０４内の制御データラッチ（Ａ）６や制御デ
ータラッチ（Ｂ）１６のいずれか１つにレジスタ選択信
号を送出し、制御データラッチ（Ａ）６や制御データラ
ッチ（Ｂ）１６のいずれか１つにＣＰＵ１００からのデ
ータを書込ませ、あるいは背景データラッチ１４やデー
タバッファ１３に対してデータラッチ信号やデータ出力
信号を送出すると共にアドレスセレクタ（Ａ）４．（Ｂ
）５に対してＣＰＵアドレス選択信号を送出し、同時に
グラフィックメモリ１０５゜１０６に対する制御信号を
発生し、グラフィックメモリ１０５，１０６にＣＰＵ１
００からのデータを書込ませ、あるいは背景データラッ
チ１４やデータバッファ１５に対してデータラッチ信号
やデータ出力信号を送出すると共にアドレスセレクタ（
Ａ）４．（Ｂ）５に対してＣＰＵアドレス選択信号を送
出し、同時にグラフィックメモリ１０５゜１０６の対す
る制御信号を発生し、ＣＰＵ１００にグラフィックメモ
リ１０５，１０６からのデータを読込ませ、あるいはア
ドレスセレクタ（Ａ）４゜（Ｂ）５に対してＣＲＴアド
レス選択信号を送出し、同時にグラフィックメモリ１０
５，１０６に対する制御信号と、シフト部１７に対する
データラッチ信号を発生し、ＣＲＴモニター１０８で表
示すべき映像信号をシフト部１７に書込むものである。

グラフィックメモリ１０５，１０６に対するアクセスは
第３図に示すごとく１回の表示データ読出しアクセスで
読出したデータを映像信号としてＣＲＴモニター１０８
に送出している時間を、次の表示データ読出し時間とＣ
ＰＵアクセス時間の２つに時分割し、各々で独立したア
ドレスのグラフィックメモリに対してアクセスし、次の
表示データとＣＰＵによるグラフィックメモリに対する
書込みあるいは読出しを行なうものである。

アドレス変換器２は、第４図に示すように横１０２４ド
ツト（１２８バイト）、縦１０２４ドツトに構成されて
いるグラフィックメモリ１０５゜１０６をＣＲＴモニタ
ー１０８の表示の縦方向の大きさが５１２ドツトを超え
ない場合は、縦５１２ドツトの境界で領域０と領域１に
分割し、ＣＲＴモニター１０８に表示するデータを格納
する領域として用いる領域（０）を文字等の表示処理が
高速化可能なバイトアドレスが縦方向に順次増加する縦
型アドレス構成とし、またＣＰＵ１００がプログラム実
行中に用いるデータの格納領域とじて用いる領域（１）
はバイトアドレスが横方向に順次増加する横型アドレス
構成とすることを可能とし、またＣＲＴモニター１０８
の表示の縦方向の大きさが５１２ドツトを超えた場合は
、グラフィックメモリ１０５，１０６の全ての領域をＣ
ＲＴモニター１０８に表示するデータを格納する領域と
して用い、文字等の表示データへ書込み処理が高速化可
能なようにバイトアドレスが縦方向に順次増加する縦型
アドレス構成とすることを可能とするもので、ＣＰＵ１
００からのアドレス信号をグラフィックメモリ１０５，
１０６に与えるアドレス信号ＣＡＯ〜ＣＡｌ６に変換す
るものである。

該アドレス変換器２は、第６図に示すようにＣＰＵ１０
０からのアドレス信号０〜Ａ１６をアドレス変換後アド
レス（以下実バイトアドレスという）ＣＡＯ−ＣＡ１６
に変換するためにアドレスクロス（Ａ）２０１とアドレ
スクロス（Ｂ）２０２およびデータセレクタ２０３によ
って構成されており、データセレクタ２０３には制御デ
ータラッチ（Ａ）６（７）ＤＣ，ＶＳＯ，ＶＳＩおよび
ＣＰＵアドレス信号のＡ１６がコントロール信号として
入力されている。アドレスクロス（Ａ）２０１とアドレ
スクロス（Ｂ）２０２は各々第５図に示すアドレス変換
対応表のうち縦アドレス（Ａ）と縦アドレス（Ｂ）に対
応するようにＣＰＵ１００からのアドレス信号ＡＯ−Ａ
１６を実バイトアドレスＣＡＯ〜ＣＡｌ６に変換するも
のであり、この結果ＣＰＵ１００から見たグラフィック
メモリ１０５゜１０６のバイトアドレスは第７図のよう
に各々の変換モードによってグラフィックメモリ１０５
゜１０６の横方向に順次増加するように構成された実バ
イトアドレスから変換されるものである。進言すると、
ＣＰＵ１００から見たグラフィックメモリ１０５，１０
６のアドレスが縦方向アドレスであり、ＣＰＵ１００が
それに対応するアドレスを発生したとしても、該アドレ
ス変換器２の出力である実バイトアドレスＣＡＯ〜ＣＡ
ｌ６はグラフィックメモリ１０５，１０６の横方向に順
次増加するように構成されたアドレスとなっているもの
である。

加算器３は前記実バイトアドレスのＣＡＬ〜ＣＡｌ６と
ＣＡＯを加算するものであり、ＣＰＵ１００が送出した
グラフィックメモリ１０５゜１０６へのアドレス信号か
ら変換された実バイトアドレスが奇数となった場合に偶
数アドレスグラフィックメモリ１０５に対して該アドレ
スの増加方向に隣接するグラフィックメモリの偶数アド
レスを発生するものである。このとき奇数アドレスグラ
フィックメモリ１０６には前記実バイトアドレスのＣＡ
Ｌ〜ＣＡｌ６がそのまま印加される。

実バイトアドレスが偶数の場合はＣＡＯがＯのため偶数
アドレスグラフィックメモリ１０５および奇数アドレス
グラフィックメモリ１０６には前記実バイトアドレスの
ＣＡＬ〜ＣＡｌ６がそのまま印加される。以上により、
前記実バイトアドレスが偶数の場合、該実バイトアドレ
スが指示する偶数アドレスメモリとアドレスの増加方向
に隣接する奇数アドレスメモリを一括して１６ビツト選
択し、前記実バイトアドレスが奇数の場合、該実バイト
アドレスが指示する偶数アドレスメモリとアドレスの増
加方向に隣接する偶数アドレスメモリを一括して１６ビ
ツト選択可能となる。

アドレスセレクタ（Ａ）４および（Ｂ）５は各各偶数ア
ドレスグラフィックメモリ１０５および奇数アドレスグ
ラフィックメモリ１０６に印加するアドレス信号を生成
するものであり、前記制御信号発生回路１からの信号に
より前記ＣＰ　Ｕ　１００からの実アドレスあるいはＣ
ＲＴコントローラ１０３からの表示データアドレスのい
ず九か一方を選択し、グラフィックメモリ１０５，１０
６のロウアドレス、カラムアドレスに時分割して印加す
るものである。

ＣＰＵデータスルー信号発生器７はＣＰＵ１００のアド
レス信号と制御データラッチ（Ａ）６の各制御信号をも
とにＣＰＵ１００がグラフィックメモリ１０５，１０６
の前記領域１に対してアクセスした場合に、後述するデ
ータシフト合成部のデータシフトおよび合成処理を強制
的にシフト量を０とし、合成は行なわすＣＰＵ１００の
データをそのまま出力するモードにする信号を発生する
ものである。前記の強制的にシフト量をＯとし、合成を
行なわずＣＰＵ１００のデー・夕をそのまま出力するモ
ードは、制御データラッチ（Ｂ）１６の各制御信号と前
記ＣＰＵデータスルー信号の論理和あるいは論理積をと
った信号を後述のシフト部（Ａ）９．シフト部（Ｂ）１
０．シフト部（Ｃ）１１と書込みデータ合成部１２へ送
出する構成をとることにより設定可能となる。

制御データラッチ（Ｂ）１６は、データシフト合成部の
データシフト量ないし合成方式を選択する制御値をラッ
チしておくデータラッチ群であり。

ＦＣは合成方式を指定するデータラッチであり、ＤＮは
第１０図に示すようにＣＰＵ１００からグラフィックメ
モリ１０５，１０６へ書込むデータのグラフィックメモ
リ１０５，１０６の語境界からのシフト量を指示するデ
ータラッチであり、Ｒ８Ｎは第９図に示すようにＣＰＵ
１００がグラフィックメモリ１０５，１０６かに読出す
データのグラフィックメモリ１０５，１０６の語境界か
らのシフト量を指示するデータラッチであり、ＷＳＮは
第１３図に示すようにＣＰＵ１００からグラフィックメ
モリ１０５，１０６へ書込むデータのデータ開始位置を
ＣＰＵ１００の語境界からシフト量として指示するデー
タラッチであり、ＷＮは第１２図に示すようにＣＰＵ１
００からグラフィックメモリ１０５，１０６へ書込むデ
ータのデータ幅をビット数で指示するデータラッチであ
る。

書込みドツト指示パターン発生器８は制御データラッチ
（Ｂ）１６のＷＮの値にしたがって第１２図に示すよう
にｄＯからｄ７に向かう１ビツトから８ビツトまでの１
のデータ列である書込みドツト指示パターンＭＤを発生
するものである。第１２図において斜視部（ＩＩＩＩ）
が１を示す。

シフト指示パターンＭＤを発生するものである。

笛部（Ａ）９は、１６ビツトのデータローテイタであり
制御データラッチ（Ｂ）１６のＤＮの値とグラフィック
メモリ実バイトアドレスのＣＡＯの値にしたがって第１
２図に示すように書込みドツト指示パターンＭＤをｄｏ
からｄ１５の方向に向かつてローティトしデータ書込み
位置指示パターンＳＭＤを生成するものである。実バイ
トアドレスＣＡＯがＯの場合は第１２図（ａ）のように
ｄｏからデータラッチＤＮの値だけシフトした位置にロ
ーティトし、実バイトアドレスＣＡＯが１の場合は第１
２図（ｂ）のようにｄ８からデータラッチＤＮの値だけ
シフトした位置にローティトするものである。

シフト部（Ｂ）１０は、１６ビツトのデータローテイタ
であり制御データラッチ（Ｂ）１６のデータラッチＤＮ
、ＷＳＨの値とグラフィックメモリ実バイトアドレスＣ
ＡＯの値にしたがって第１３図に示すように書込みデー
タＷＤをｄＯからｄ１５の方向に向かってローティトし
書込みデータローティトパターンＳＷＤを生成するもの
である。実バイトアドレスＣＡＯがＯの場合は第１３図
（ａ）のようにｄＯからデータラッチＤＮ（ＤＮ−ＷＳ
Ｎ）だけシフトした位置にローティトし、実バイトアド
レスＣＡＯが１の場合は第１３図（ｂ）のようにｄ８か
らデータラッチＤＮの値からデータラッチＷＳＨの値を
減算した値（ＤＮ−ＷＳＮ）だけシフトした位置にロー
ティトするものである。これにより、書込みデータの開
始位置が前記データ書込み位置指示パターンＳＭＤと一
致する。

背景データラッチ１４は制御信号発生回路１から送出さ
れる信号により、第３図に示すＣＰＵアクセス時間でグ
ラフィックメモリ１０５，１０６より読出された１６ビ
ツトの背景データＲＤをラッチするものである。

書込みデータ合成部１２は前記シフト部（Ａ）９、シフ
ト部（Ｂ）１０および背景データラッチ１４の出力であ
るデータ書込み位置指示パターンＳＭＤ、書込みデータ
ローティトパターンＳＷＤ。

背景データＲＤと制御データラッチ（Ｂ）１６のデータ
ラッチＦＣの値にもとづいてＳＷＤとＲＤをＳＭＤが１
の部分について論理積や論理和や排他的論理和等の合成
（＠Ｅ１部）を行ない、他の部分はＲＤをそのまま出力
する（ＩＩコ部）処理を行ないグラフィックメモリ１０
５，１０６に書込む書込みデータを生成し、出力するも
のである。

これにより、実バイトアドレスＣＡＯが０の場合は第１
４図（ａ）のようにｄＯからデータラッチＤＮの値だけ
ローティトした位置にＣＰＵ１００の書込みデータが位
置し、実バイトアドレスＣＡＯが１の場合は第１４図（
ｂ）のようにｄ８からデータラッチＤＮの値だけローテ
ィトした位置にＣＰＵ１００の書込みデータが位置する
ものである。

シフト部（Ｃ）１１は、１６ビツトのデータローテイタ
であり制御データラッチ（Ｂ）１６のデータラッチＲ３
Ｎの値とグラフィックメモリ実バイトアドレスのＣＡＯ
の値にしたがって第１１図に示すようにグラフィックメ
モリ１０５，１０６より読出した背景データＲＤをｄ１
５からｄＯの方向に向かってローティトしＣＰＵリード
データＳＲＤを生成するものである。実バイトアドレス
ＣＡＯが０の場合は第１４図（ａ）のようにｄ。

に向けてデータラッチＲ５Ｎの値だけビットローティト
し、実バイトアドレスＣＡＯが１の場合は第１４図（ｂ
）のようにｄｏに向けてデータラッチＲ８Ｎの値に８を
加えた値（Ｒ３Ｎ＋８）だけビットローティトするもの
である。これにより、ＣＰＵリードデータＳＲＤ上で読
込みデータの開始位置がｄＯと一致する。

シフト部１７は制御信号発生回路１から送出される信号
により、第３図に示す表示データ読出し時間でグラフィ
ックメモリ１０５，１０６より２回に分けて読出された
３２ビツトの表示データをラッチし順次シフトしシリア
ルデータに変換して出１カするものである。

なお、信号線に付した数字は線数を意味する。

次に以上の構成を持つ表示装置の動作について説明する
。

入出力制御部１０７に外部装置から信号線１１０を介し
て表示データと表示コマンドが入力されると、ＣＰＵ１
００はこれを検知して表示コマンドを解析し表示動作を
開始する。

ＣＧ　１０２に格納され、でいる文字パターンの表示動
作のときは、ＣＧ１０２に格納されている文字パターン
のアドレスと、表示すべきパターンデータを書込むグラ
フィックメモリ１０５，１０６の書込みアドレスと、シ
フト値ＤＮと、合成指示値ＦＣと、書込みデータ先頭位
置指示値ＷＳＮと、書込みデータ幅指示値ＷＮを算出し
、次にシフト値ＤＮと、合成指示値ＦＣと、書込みデー
タ先頭位置指示値ＷＳＮと、書込みデータ幅指示値ＷＮ
をそれぞれ制御データラッチ（Ｂ）１６内の該当するデ
ータランチに書込む。次にＣＧ　１０２の該当アドレス
からグラフィックメモリ１０５，１０６に書込むべきパ
ターンデータを読出し、周辺制御回路１０４を経由して
グラフィックメモリ１０５゜１０６の該当するアドレス
へ書込む。このとき周辺制御回路１０４は、第３図のよ
うに時分割してグラフィックメモリ１０５，１０６にア
クセスしているＣＰＵアクセス時間にグラフィックメモ
リ１０５．１０６に対して、次のように書込み動作を行
なう。

■アドレス変換器２においてグラフィックメモリ１０５
．１０６への書込み実バイトアドレスｎを生成する。

■加算器３とアドレスセレクタ（Ａ）４、アドレスセレ
クタ（Ｂ）５より、 （ａ）　　ｎが偶数の場合は偶数アドレスグラフィック
メモリ１０５にｎを、奇数アドレスグラフィックメモリ
１０６にはｎ＋１を印加する。

（ｂ）　ｎが奇数の場合は偶数アドレスグラフィックメ
モリ１０５にｎ＋２を、奇数アドレスグラフィックメモ
リ１０６にはｎ＋１を印加する。

これにより、前記実バイトアドレスｎが偶数の場合、該
実バイトアドレスｎが指示する偶数アドレスグラフィッ
クメモリ１０５とアドレスの増加方向に隣接する偶数ア
ドレスグラフィックメモリ１０６を一括して１６ビツト
選択し、前記実バイトアドレスｎが奇数の場合、該実バ
イトアドレスが指示する奇数アドレスグラフィックメモ
リ１０６とアドレスの増加方向に隣接する偶数アドレス
グラフィックメモリ１０５を一括して１６ビツト選択可
能する。

■グラフィックメモリ１０５，１０６に対してアクセス
信号ＲＡＳとＣＡＳを送出し、上記■で選択したアドレ
スから背景データを読出し、背景データラッチ１４にラ
ッチし、背景データＲＤを得る。

■■と同時に、書込みパターン発生器８．シフト部（Ａ
）９．シフト部（、Ｂ）１０．書込みデータ合成部１２
により、第１４図に示すごとく、（ａ）　ｎが偶数の場
合はｄｏから始まる１６ビツトにたいして、ｄＯからＤ
Ｎビットシフトした位置に前記書込みパターンが位置す
るデータを生成する。

（ｂ）　ｎが奇数の場合はｄ８から始まる１６ビツトに
たいして、ｄ８からＤＮビットシフトした位置に前記書
込みパターンが位置するデータを生成する。

■■の背景データラッチ動作が終了すると、データバッ
ファ１３を経由して、グラフィックメモリ１０５，１０
６に■で生成した書込みデータを送出し、同時にグラフ
ィックメモリ１０５゜１０６にデータ書込み信号ＷＥを
送出し、■で生成したデータを、書込む。

以上により第１６図に示すように、ＣＰＵ１００が実バ
イトアドレスｎに対して書込んだパターンデータが１語
境界に対してシフトしている場合でも、書込みパターン
データが実バイトアドレスｎおよびｎ＋１に対して同時
に書込まれる。これにより、従来第１５図のように実バ
イトアドレスｎとｎ＋１に対して２回に分けて書込んで
いた動作が１回で済むようになり、書込み処理の高速化
が可能となり、書込み位置によらず同一速度が得られる
ようになる。

次に、グラフィックメモリ１０５，１０６内に格納され
ているパターンを他の位置へ表示する表示動作のときは
、グラフィックメモリ１０５゜１０６内に格納されてい
るパターンのアドレスと。

表示すべきパターンを書込むグラフィックメモリ１０５
．１０６の書込みアドレスと、シフミル値ＤＮと、合成
指示値ＦＣと、書込みデータ先頭位置指示値ＷＳＮと、
書込みデータ幅指示値ＷＮと、読込みパターンデータの
有効開始位置指示値ＲＳＮを算出し、次にシフト値ＤＮ
と、合成指示値ＦＣと、書込みデータ先頭位置指示値Ｗ
ＳＮと、書込みデータ幅指示値ＷＮと、有効開始位置指
示値Ｒ８Ｎをそれぞれ制御データラッチ（Ｂ）１６内の
該当するデータラッチに書込む。次にグラフィックメモ
リ１０５，１０．６の該当アドレスから周辺制御回路１
０４を経由して移動表示するパターンを読出し、周辺制
御回路１０４を経由してグラフィックメモリ１０５，１
０６の該当するアドレスへ書込む。このとき周辺制御回
路１０４は。

第３図のように時分割してグラフィックメモリ１０５．
１０６にアクセスしているＣＰＵアクセス時間にグラフ
ィックメモリ１０５，１０６に対して、次のように読出
し動作を行ない、前述の書込み動作によりパターンデー
タを書込む。

■アドレス変換器２においてグラフィックメモリ１０５
．１０６への読込み実バイトアドレスｍを生成する。

■加算器３とアドレスセレクタ（Ａ）４．アドレスセレ
クタ（Ｂ）５より、 （ａ）　ｍが偶数のの場合は偶数アドレスグラフィック
メモリ１０５にｍを、奇数アドレスグラフィックメモリ
１０６にはｍ＋１を印加する。

（ｂ）　ｍが奇数の場合は偶数アドレスグラフィックメ
モリ１０５にｍ＋２を、奇数アドレスグラフィックメモ
リ１０６にはｍ＋１を印加する。

これにより、前記実バイトアドレスｍが偶数の場合、該
実バイトアドレスｍが指示する偶数アドレスグラフィッ
クメモリ１０５とアドレスの増加方向に隣接する奇数ア
ドレスグラフィックメモリ１０６を一括して１６ビツト
選択し、前記実バイトアドレスｍが奇数の場合、該実バ
イトアドレスが指示する奇数アドレスグラフィックメモ
リ１０６とアドレスの増加方向に隣接する偶数アドレス
グラフィックメモリ１０５を一括して１６ビツト選択可
能にする。

■グラフィックメモリ１０５，１０６に対してアクセス
信号ＲＡＳとＣＡＳを送出し、上記■で選択したアドレ
スからデータを読出し、背景データラッチ１４にラッチ
し、背景データＲＤを得る。

■シフト部（Ｃ）１１により、第１１図に示すごとく。

（ａ）　ｍが偶数の場合はｄＯから始まる１６ビツトに
たいして、ｄｏからＲ８Ｎビットジフトした位置のパタ
ーンを８ビット読込みデータとして生成する。

（ｂ）　ｍが奇数の場合はｄ８から始まる１６ビツトに
たいして、ｄ８からＲ３Ｎビットシフトした位置のパタ
ーンを８ビット読込みデータとして生成する。

■■で産成した読込みデータをデータバッファ１５を介
してＣＰＵ１００に送出する。

以上により第９図および第１１図に示すように、ＣＰＵ
１００が実バイトアドレスｍから読込むパターンが、語
境界に対してシフトしている場合でも、読込みパターン
が実バイトアドレスｍおよびｍ＋１から同時に読込まれ
る。これにより、従来第１５図のように実バイトアドレ
スｍとｍ＋１に対して２回の分けて読込む動作が１回で
済むようになり、読込み処理の高速化が可能となり、読
込み位置によらず同一速度が得られるようになる。

以上の読込み動作と、前述の書込み動作により表示画面
上での表示の移動や、グラフィックメモ１Ｊ１０５，１
０６内に格納しであるパターンデータの表示処理の高速
化が可能となる。

次にグラフィックメモリ１０５，１０６の一部をＣＰＵ
１００のデータエリヤとして用いる時の動・作について
説明する。ＣＰＵ１００のデータエリヤとしてグラフィ
ックメモリ１０５，１０６を用いる場合、ＣＰＵ１００
のデータを語境界に対しシフト量を０にして、読出しや
書込み動作を行なわなくてはならない、この場合ＣＰＵ
１００は。

制御データラッチ（Ａ）６内の制御値ＤＣを１、ＶＳＯ
を１．ＤＴＯをＯ，ＶＳＩをＯ，ＤＴＩを１になるよう
制御データラッチ（Ａ）６にデータを書込む。これによ
り、グラフィックメモリ１０５゜１０６はＣＰＵ１００
からみて、第４図に示すように領域（０）と領域（１）
の２つの領域に分割される。領域（０）は縦方向にアド
レスが増加し、かつ前述のデータシフト合成処理を行な
う領域となり、領域（１）は横方向にアドレスが増加し
、かつ前述のデータシフト合成処理を行なわずデータが
スルーされる領域となる。ＣＰＵ１００が領域（１）に
対してアクセスすると、ＣＰＵデータスルー信号発生器
８がＣＰＵ１００のアドレス信号ＡＯ−Ａ１６より、該
ＣＰＵアクセスが領域（１）に対するものであることを
検出し、制御データラッチ（Ｂ）１６に対してＣＰＵデ
ータスルー信号を送出する。制御データラッチ（Ｂ）１
６は、該データスルー信号により制御データラッチ（Ｂ
）１６から出力している値ＦＣ：、ＤＮ、Ｒ８Ｎ。

ＷＳＮ、ＷＮを強制的に各々シフト量をＯとし、合成は
行なわずＣＰＵ１００のデータをそのまま入出力する値
とし、出力する。これにより、領域（１）に対するＣＰ
Ｕ１００のアクセスは、そのデータに何の影響を受ける
ことがなくなるため、領域（１）をデータエリヤとして
使用可能となり、グラフィックメモリ１０５，１０６の
有効活用が可能となる。

〔発明の効果〕

以上詳述してきたように本発明を用いると周辺制御回路
によって、グラフィックメモリから該グラフィックメモ
リのデータ処理単位である語の境界に跨るデータを読出
し、該データを該グラフィックメモリの語の境界に跨る
位置に書込む際でも、語境界と一致した揚器と同一速度
での処理が可能なようになり、読出し書込み処理を高速
化することができる。

【図面の簡単な説明】

第１図は本発明になる周辺制御回路のブロック図、第２
図は本発明になる表示装置のブロック図、第３図は周辺
制御回路がグラフィックメモリへアクセスする時の各々
の動作を説明するタイミング図、第４図はグラフィック
メモリの領域分割を説明するための説明図、第５図は本
発明になるアドレス変換器の動作を説明するためのアド
レス変換対応テーブルの説明図、第６図は本発明になる
アドレス変換器のブロック図、第７図は本発明になるア
ドレス変換器の変換動作によるアドレス変換説明図、第
８図は文字パターンの説明図、第９図はパターンの読出
し位置の説明図、第１０図はパターンの書込み位置の説
明図、第１１図はシフト部（Ｃ）の動作の説明図、第１
２図はシフト部（Ａ）の動作の説明図、第１３図はシフ
ト部（Ｂ）の動作の説明図、第１４図は書込みデータ合
成部の動作の説明図、第１５図は従来の方式によるデー
タの書込み読出し方式の説明図、第１６図は本発明によ
るデータの書込み読出し方式の説明図である。 １・・・制御信号発生回路、２・・・アドレス変換器、
３・・・加算器、６・・・制御データラッチ（Ａ）、７
・・・ＣＰＵデータスルー信号発生器、８・・・書込み
ドツト指示パターン発生器、９・・・シフト部（Ａ）、
１０・・・シフト部（Ｂ）、１１・・・シフト部（Ｃ）
、１２・・・書込みデータ合成部、１４・・・背景デー
タラッチ、１６・・・制御データラッチＢ、１０５・・
・偶数アドレスグラフィックメモリ、１０６・・・奇数
アドレスグラフィックメモリ。　　　　　　　　　　　
乙−声、□ＨＪ：。 代理人　弁理士　小川勝馬　−」二３ 葵　１　Ｍ 第　Ｚ口 ＄４図 暦５図 第す図 橘１０ １Ｊジ［）・ＣＰＵヤで１丁ト１ス（Ｂ）第８の 不ｑ囚 阜１０口 り盟ニ Ｓ尺○　　　　　　　　　　　　　１０乎１ｚ菌 拳１４−巳 Ｇ１，６

Claims (1)

1. 【特許請求の範囲】 １、語単位のデータおよび該データの転送位置を示す語
   アドレスを発生するデータの転送手段と、語単位でアク
   セスされる記憶部と、前記データ転送手段へのデータの
   前記記憶部からの読出し位置を前記記憶部の語境界から
   のビツト数で指示する第１指示手段と、前記記憶部から
   前記データ転送手段へのデータ転送経路中に設けられ前
   記記憶部からのデータを前記第１指示手段による読出し
   位置情報にしたがつてシフトする第１データシフト手段
   と、この第１データシフト手段から出力されたデータを
   前記データ転送手段に送出する読出し手段と、前記デー
   タ転送手段からのデータの前記記憶部への書込み位置を
   前記記憶部の語境界からのビツト数で指示する第２指示
   手段と、前記転送手段から前記記憶部へのデータ転送経
   路中に設けられ前記転送手段からのデータを前記第２指
   示手段による書込み位置情報にしたがつてシフトする第
   ２データシフト手段と、この第２データシフト手段から
   出力されたデータを前記記憶部に書込む書込み手段と、
   これらを制御する制御信号発生手段とを備えた制御装置
   において、前記記憶部に独立して同時にアクセスできる
   奇数語アドレスのデータを格納する奇数アドレスメモリ
   部と、偶数語アドレスのデータを格納する偶数アドレス
   メモリ部と、前記読出し手段に前記奇数アドレスメモリ
   部からの読込みデータと前記偶数アドレスメモリ部から
   の読込みデータを前記第１データシフト手段とに与え、
   該第１データシフト手段から出力されたデータから前記
   データ転送手段に送出するデータを発生する読込みデー
   タ発生手段と、前記書込み手段に前記第２データシフト
   手段から出力されたデータから前記奇数アドレスメモリ
   部への書込みデータと前記偶数アドレスメモリ部への書
   込みデータを発生する書込みデータ発生手段と、さらに
   前記データ転送手段から与えられた前記一方のメモリ部
   に対する語アドレスから該メモリ部に対するアクセスア
   ドレスと他方のメモリ部に対するアクセスアドレスを発
   生するアクセスアドレス発生手段とを設け、シフトによ
   つて語境界を越えたデータを他方のメモリ部から同時に
   読出すようにし、またシフトによつて語境界を越えたデ
   ータを他方のメモリ部に書込むようにしたことを特徴と
   する情報処理装置。 ２、特許請求の範囲第１項において、前記第１および第
   ２データシフト手段は２語に相当するローテイトビツト
   幅のデータローテイタを備えたことを特徴とする情報処
   理装置。 ３、特許請求の範囲第１項において、前記書込み手段は
   、前記データシフト手段から出力されたデータと前記記
   憶部から読出されたデータを入力して書込みデータを発
   生するリードモデイフアイライト手段を備えたことを特
   徴とする情報処理装置。