JP2953352B2 - 薄膜半導体装置及びその製造方法 - Google Patents
薄膜半導体装置及びその製造方法Info
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Description
し、特にマスク工程(以下PRという)数を従来よりも
削減した製造方法により、リーク電流の少ない薄膜トラ
ンジスタ、あるいはこれに加えて光感度バラツキの小さ
いフォトセンサ素子を有する薄膜半導体装置、及びその
製造方法に関する。
急速に進み、画像入力デバイスではCCDや密着イメー
ジセンサが、また画像表示デバイスでは液晶ディスプレ
イが小型化の主役になってきている。なかでも、密着イ
メージセンサや液晶ディスプレイは、光学系等により画
像のサイズを縮小して読み取り、あるいは表示させるの
ではなく、等倍サイズで入出力することができるとい
う、いわゆる薄型、大画面であることが大きな特徴であ
る。また、これらのデバイスに共通する技術的課題とし
て、薄膜トランジスタ(以下TFT素子という)、フォ
トセンサ素子、容量素子などの複数の機能素子を同一基
板上に同一製造工程で形成する薄膜半導体製造技術、と
りわけTFT素子の製造工程の低コスト化が薄膜半導体
装置の低コスト化を図る上で重要である。
ち、密着イメージセンサを例にとったデバイス基板の平
面図である。このデバイス基板上には、前述したよう
に、センサ素子、蓄積容量、転送用TFT素子、及び配
線が同一の薄膜半導体製造工程により形成されている。
次にその動作について説明する。各採光窓102を通し
てデバイス基板の裏側から入射した光がデバイス基板の
表側に置かれた原稿で反射してセンサ素子103に入射
すると、その光強度に比例した光電流が発生し、その電
荷が各々の蓄積容量104に蓄積される。
106を通じて各転送用TFT素子105を順次時分割
で駆動してオン状態にすることにより、蓄積された電荷
を対応する読み出し配線101に並列に時系列データと
して取り出し、それを外部に設けた図示しない信号処理
回路で必要な処理を行うことにより、読み取り動作が行
われる。
の構造にはチャネルエッチ型とチャネル保護型の2種類
がある。図14は、チャネルエッチ型TFT素子の構造
を示す断面図で、例えば特開昭61−134786に開
示されているものである。
Tを用いた場合の前記薄膜半導体装置の製造工程を、図
13のA−A´断面で示したものである。先ず、ガラス
基板131上に、Cr、Al等の不透明金属からなる第
1電極層132をスパッタ等の方法により堆積した後
に、フォトリソグラフィ等の方法を用いてパターン化す
ることによりゲート電極を形成する(図16(a))。
コン等からなるゲート絶縁層133、非晶質シリコンか
らなる半導体層134、及びリン等の不純物を混合した
非晶質シリコンからなる不純物半導体層135を順次堆
積し、次にエッチングにより前記不純物半導体層13
5、及び半導体層134を同時にパターン化することに
より、素子分離を行う(図16(b))。続いて、ゲー
ト絶縁層133をエッチングしてコンタクトホールを開
孔する(図17(c))。
極層136をスパッタ等の方法により堆積した後にパタ
ーン化することにより、ソース、ドレイン電極、蓄積容
量電極、及び配線を形成し、その後、第2電極層136
をマスクにして不純物半導体層135をエッチング除去
し、最後に、基板全面に保護絶縁層137を堆積する
(図17(d))。
薄膜半導体装置の場合は、第2電極層136を形成後に
TFT素子のバックチャネル側の不純物半導体層135
をエッチング除去しなければならない。前記エッチング
は、一般的にドライエッチングにて行われるが、その
際、半導体層134の表面はプラズマによるダメージを
受けて欠陥が発生し易く、そこに第2電極層136の金
属イオン等が結合する。その結果、TFT素子のオフリ
ーク電流が増加するという欠点がある。
サとして用いた場合には、センサ素子において半導体層
134の光電変換機能を利用するが、センサ素子の光感
度は半導体層134の膜厚に依存し、膜が厚くなるほど
光感度が向上する特性を示す。しかしながら、上記不純
物半導体層135のエッチングにおいては、不純物半導
体層135と半導体層134のエッチング選択比を大き
く確保することができないために、エッチング装置のエ
ンドポイント検出が利かず、半導体層134がある程度
掘込まれてしまう。従って、半導体層134の膜減りに
よりセンサ素子の光感度低下を生じるばかりでなく、エ
ッチング量バラツキがあると半導体層134の残膜厚バ
ラツキによりセンサ素子の光感度バラツキを生じるとい
う欠点がある。
面としては、一般的に図15に示すものが知られてい
る。図18〜図19は、チャネル保護型TFTを用いで
前出の薄膜半導体装置を製造する場合に考えられる製造
工程を示す断面図である。先ず、ガラス基板141上
に、Cr、Al等の不透明金属からなる第1電極層14
2をスパッタ等の方法により堆積した後に、フォトリソ
グラフィ等の方法を用いてパターン化することによりゲ
ート電極を形成する(図18(a))。
コン等からなるゲート絶縁層143、非晶質シリコンか
らなる半導体層144、及び窒化シリコン等からなるチ
ャンネル保護層148を順次堆積し、次にエッチングに
より前記チャンネル保護層148をパターン化する(図
18(b))。プラズマCVD等の方法により、リン等
の不純物を混合した非晶質シリコンからなる不純物半導
体層145を堆積し、次にエッチングにより前記不純物
半導体層145、及び半導体層144を同時にパターン
化することにより、素子分離を行う(図18(c))。
てコンタクトホールを開孔する(図19(d))。さら
にCr、Al等の不透明金属からなる第2電極層146
をスパッタ等の方法により堆積した後にパターン化する
ことにより、ソース、ドレイン電極、蓄積容量電極、及
び配線を形成し、その後、第2電極層146をマスクに
して不純物半導体層145をエッチング除去する。最後
に、基板全面に保護絶縁層147を堆積する(図19
(e))。
装置の場合は、薄の堆積時から半導体層144のバック
チャネル側がチャンネル保護層148によって保護され
ているため、前記チャネルエッチ型のようにオフリーク
電流が大きい、センサ素子の光感度低下、及び光感度バ
ラツキが生じるという問題がなくなる。しかし、製造工
程において必要なマスクPR数は5PRとなり、チャネ
ルエッチ型の4PRよりも多くなる。
ネル保護型TFTを用いた薄膜半導体装置では、特性上
は優れているにもかかわらず製造工程が長いため、製造
コストが高いという欠点がある。本発明の目的とすると
ころは上記問題点に鑑み、マスクPR数を従来よりも削
減した製造方法により、リーク電流の少ないTFT素
子、あるいはこれに加えて光感度バラツキの小さいフォ
トセンサ素子を有する薄膜半導体装置を提供することに
ある。
と、前記絶縁性基板上に順次第1電極層からなるゲート
電極、ゲート絶縁層、半導体層、不純物半導体層、第2
電極層からなるソース・ドレイン電極、及び前記半導体
層のうち少なくとも前記ソース・ドレイン電極の間隙領
域表面を覆う絶縁物からなるチャネル保護層により形成
された薄膜トランジスタと、前記薄膜トランジスタを形
成する前記第1電極層、ゲート絶縁層、半導体層、不純
物半導体層、及び第2電極層とを含んで形成された回路
素子とからなる薄膜半導体装置において、少なくとも前
記ゲート絶縁層、半導体層、および不純物半導体層を同
一パターン形状に開孔して形成した前記第1電極層と第
2電極層との接続部分を有し、さらに前記薄膜トランジ
スタ、及び前記回路素子は何れも、前記ゲート絶縁層、
及び前記半導体層を有することを特徴とする薄膜半導体
装置である。
部分、及び前記接続部分を除いた領域において、前記半
導体層、不純物半導体層、及び第2電極層とが同一パタ
ーン形状であることを特徴とする上記の薄膜半導体装置
である。
基板上に順次第1電極層からなるゲート電極、ゲート絶
縁層、半導体層、不純物半導体層、第2電極層からなる
ソース・ドレイン電極、及び前記半導体層のうち少なく
とも前記ソース・ドレイン電極の間隙領域表面を覆う絶
縁物からなるチャネル保護層により形成された薄膜トラ
ンジスタと、前記薄膜トランジスタを形成する少なくと
も第1電極層、ゲート絶縁層、半導体層、不純物半導体
層、及び第2電極層により形成された回路素子とからな
る薄膜半導体装置において、少なくとも前記ゲート絶縁
層、及び不純物半導体層を同一パターン形状に開孔する
ことにより形成した、前記第1電極層、及び第2電極層
からなる配線層の接続部分を有し、さらに少なくとも前
記薄膜トランジスタにおいて、前記チャネル保護層、及
び前記半導体層が同一パターン形状であることを特徴と
する薄膜半導体装置である。
ート電極を形成する第1の工程と、前記ゲート電極が形
成された前記主面上の全面にゲート絶縁層、半導体層、
及び保護絶縁層を順次堆積し、前記ゲート電極上のチャ
ネル部を完全に覆うように前記保護絶縁層をパターン化
する第2の工程と、前記保護絶縁層、及び半導体層上に
不純物半導体層を堆積し、前記不純物半導体層、半導体
層、及びゲート絶縁層を同一マスクを用いてパターン化
することにより第1電極層の一部、及び前記絶縁性基板
の一主面を露出させる第3の工程と、前記不純物半導体
層を含む前記主面上の全面にソース電極、及びドレイン
電極を形成し、前記ソース電極、及びドレイン電極をマ
スクにして不純物半導体層、及び半導体層をパターン化
する第4の工程とを有することを特徴とする薄膜半導体
装置の製造方法である。
ート電極を形成する第1の工程と、前記ゲート電極が形
成された前記主面上の全面にゲート絶縁層、半導体層、
及び保護絶縁層を順次堆積し、前記ゲート電極上のチャ
ネル部を完全に覆うように前記保護絶縁層をパターン化
する第2の工程と、前記保護絶縁層、及び半導体層上に
不純物半導体層を堆積し、前記不純物半導体層、半導体
層、及びゲート絶縁層を同一マスクを用いてパターン化
することにより第1電極層の一部を露出させる第3の工
程と、前記不純物半導体層を含む前記主面上の全面にソ
ース電極、及びドレイン電極を形成し、前記ソース電
極、及びドレイン電極をマスクにして不純物半導体層、
及び半導体層をパターン化する第4の工程とを有するこ
とを特徴とする薄膜半導体装置の製造方法である。
ート電極を形成する第1の工程と、前記ゲート電極が形
成された前記主面上の全面にゲート絶縁層、半導体層、
及び保護絶縁層を順次堆積し、前記ゲート電極上のチャ
ネル部を完全に覆うように前記保護絶縁層、及び半導体
層を同一マスクを用いてパターン化する第2の工程と、
前記保護絶縁層、及びゲート絶縁層上に不純物半導体層
を堆積し、前記不純物半導体層、及びゲート絶縁層を同
一マスクを用いてパターン化することにより第1電極層
の一部を露出させる第3の工程と、前記不純物半導体層
を含む前記主面上の全面にソース電極、及びドレイン電
極を形成し、前記ソース電極、及びドレイン電極をマス
クにして不純物半導体層をパターン化する第4の工程と
を有することを特徴とする薄膜半導体装置の製造方法で
ある。
基板上に順次第1電極層からなるゲート電極、ゲート絶
縁層、半導体層、不純物半導体層、第2電極層からなる
ソース・ドレイン電極、及び前記半導体層のうち少なく
とも前記ソース・ドレイン電極の間隙領域表面を覆う絶
縁物からなるチャネル保護層により形成された薄膜トラ
ンジスタと、前記薄膜トランジスタを形成する前記第1
電極層、ゲート絶縁層、半導体層、不純物半導体層、及
び第2電極層とを含んで形成された回路素子とからなる
薄膜半導体装置において、TFT素子の素子分離工程を
他のPR工程と同時に行うことにより製造工程を少なく
した薄膜半導体装置、及びその製造方法により、マスク
PR数を従来よりも削減でき、リーク電流の少ないTF
T素子、あるいはこれに加えて光感度バラツキの小さい
フォトセンサ素子を有する薄膜半導体装置を得ることが
できるものである。
保護型TFT素子と、またはこれに加えてセンサ素子、
容量素子等の回路素子とを具備し、さらにこれらTFT
素子を始めとする回路素子間を相互に接続する二つの配
線とを具備した薄膜半導体装置において、半導体層を島
状化する工程を他のPR工程の中で同時に行うことによ
り製造工程を少なくすることができるものである。
半導体装置のデバイス基板の1回路分の構成を示す平面
図であり、前出(前述した図13に示すもの)の密着イ
メージセンサに関するものである。また、図2は、図1
のA−A´断面における構造を示す断面図である。本実
施例のデバイス基板上には、センサ素子、蓄積容量、転
送用TFT素子、及び配線が同一の薄膜半導体製造工程
により形成されている。
各採光窓12を通してデバイス基板の裏側から入射した
光がデバイス基板の表側に置かれた原稿で反射してセン
サ素子13に入射すると、その光強度に比例した光電流
が発生し、その電荷が各々の蓄積容量14に蓄積され
る。次に、外部に設けた駆動回路から各駆動配線16を
通じて各転送用TFT素子15を順次時分割で駆動して
オン状態にすることにより、蓄積された電荷を対応する
読み出し配線11に並列に時系列データとして取り出
し、それを外部に設けた図示しない信号処理回路で必要
な処理を行うことにより、読み取り動作が行われる。
は、第1の実施例による薄膜半導体装置の製造工程を示
す断面図である。先ず、ガラス基板31上に、Cr、A
l、Ta、Mo等をはじめとする不透明金属からなる第
1電極層32をスパッタ等の方法により堆積した後に、
フォトリソグラフィ等の方法を用いてエッチングを行う
ことによりパターン化し、ゲート電極と配線の一部を形
成する(図3(a))。
コン等からなるゲート絶縁層33、非晶質シリコンから
なる半導体層34、及び窒化シリコン等からなるチャネ
ル保護層38を順次連続して堆積する。なお、上記プラ
ズマCVDに先立って、陽極酸化によりゲート電極上に
絶縁層を選択形成、あるいはスパッタにより絶縁層を堆
積しておくことにより、多層のゲート絶縁層としても良
い。そして、センサ素子、及びTFT素子のチャネル部
を完全に覆うように、前記チャネル保護層38をエッチ
ングによりパターン化する(図3(b))。
不純物を混合した非晶質シリコンからなる不純物半導体
層35を堆積し、次に前記不純物半導体層35、半導体
層34、及びゲート絶縁層33を同一のマスクを用いて
ドライエッチング等によりパターン化する。これによ
り、コンタクトホールとなるべき第1電極層32の一
部、及びガラス基板31を露出させる(図4(c))。
る第2電極層36をスパッタ等の方法により堆積した後
にパターン化することにより、ソース、ドレイン電極、
蓄積容量電極、及び配線を形成し、その後、第2電極層
36をマスクにして不純物半導体層35、及び半導体層
34をドライエッチング等により除去する。最後に、基
板全面に保護絶縁層37を堆積する(図4(d))。こ
の実施例の工程(図4の(c))によれば、素子分離と
コンタクトホール開孔を同時に行うことにより、従来例
に比べてマスクPR工程を1PR分削減することができ
る。
例による薄膜半導体装置のデバイス基板の1回路分の構
成を示す平面図であり、前出の密着イメージセンサに関
するものである。また、図6は、図5のA−A´断面に
おける構造を示す断面図である。本実施例の構成では第
2電極層をマスクにして不純物半導体層、及び半導体層
をパターン化している。本実施例の動作は、上述した第
1の実施例と同様であるので省略する。
は、この実施例による薄膜半導体装置の製造工程を示す
断面図である。先ず、ガラス基板61上に、Cr、A
l、Ta、Mo等をはじめとする不透明金属からなる第
1電極層62をスパッタ等の方法により堆積した後に、
フォトリソグラフィ等の方法を用いてパターン化するこ
とによりゲート電極と配線の一部を形成する(図7
(a))。
コン等からなるゲート絶縁層63、非晶質シリコンから
なる半導体層64、及び窒化シリコン等からなるチャネ
ル保護層68を順次連続して堆積する。なお、上記プラ
ズマCVDに先立って、陽極酸化によりゲート電極上に
絶縁層を選択形成、あるいはスパッタにより絶縁層を堆
積しておくことにより、多層のゲート絶縁層としても良
い。そして、センサ素子、及びTFT素子のチャネル部
を完全に覆うように前記チャネル保護層68をパターン
化する(図7(b))。
不純物を混合した非晶質シリコンからなる不純物半導体
層65を堆積し、前記不純物半導体層65、半導体層6
4、及びゲート絶縁層63を同一のマスクを用いてドラ
イエッチング等によりパターン化する。これにより、コ
ンタクトホールとなるべき第1電極層62の一部を露出
させる(図8(c))。上記ゲート電極と同様に不透明
金属からなる第2電極層66をスパッタ等の方法により
堆積した後にパターン化することにより、ソース、ドレ
イン電極、蓄積容量電極、及び配線を形成し、その後、
第2電極層66をマスクにして不純物半導体層65、及
び半導体層64をドライエッチング等により除去する。
最後に、基板全面に保護絶縁層67を堆積する(図8
(d))。
ば、第2電極層66の形成後、その電極層をマスクにし
て素子分離を行うことにより、従来例に比べてマスクP
R工程を1PR分削減することができる。さらに、本実
施例では、第2電極層66配線下に不純物半導体層6
5、及び半導体層64が存在するので、配線段差が少な
くなり、配線の段切れによる半導体装置の動作不良を防
止することもできる。
例による薄膜半導体装置のデバイス基板の1回路分の構
成を示す平面図であり、前出の密着イメージセンサに関
するものである。また、図10は、図9のA−A´断面
における構造を示す断面図である。本実施例の構成では
チャネル保護層と半導体層が同一マスクPR工程でパタ
ーン化されている。本実施例の動作もまた第1の実施例
と同様であるのでここでは省略する。
(d)は、第3の実施例による薄膜半導体装置の製造工
程を示す断面図である。先ず、ガラス基板91上に、C
r、Al、Ta、Mo等をはじめとする不透明金属から
なる第1電極層92をスパッタ等の方法により堆積した
後に、フォトリソグラフィ等の方法を用いてパターン化
することによりゲート電極を形成する(図11
(a))。
コン等からなるゲート絶縁層93、非晶質シリコンから
なる半導体層94、及び窒化シリコン等からなるチャネ
ル保護層98を順次連続して堆積する。なお、上記プラ
ズマCVDに先立って、陽極酸化によりゲート電極上に
絶縁層を選択形成、あるいはスパッタにより絶縁層を堆
積しておくことにより、多層のゲート絶縁層としても良
い。そして、前記チャネル保護層98、及び半導体層9
4を同時にパターン化する(図11(b))。
不純物を混合した非晶質シリコンからなる不純物半導体
層95を堆積する。そして、前記不純物半導体層95、
及びゲート絶縁層93を同一マスクを用いてドライエッ
チング等によりパターン化することより、コンタクトホ
ール開孔を行う(図12(c))。
る第2電極層96をスパッタ等の方法により堆積した後
にパターン化することにより、ソース、ドレイン電極、
蓄積容量電極、及び配線を形成し、その後、第2電極層
96をマスクにして不純物半導体層95をエッチング除
去する。最後に、基板全面に保護絶縁層97を堆積する
(図12(d))。
ば、チャネル保護層形成と素子分離を同時に行うことに
より、従来例に比べてマスクPR工程を1PR分削減す
ることができる。さらに、本実施例では、ガラス基板9
1の裏面から半導体層94への入射光が、第1電極層9
2により完全に遮光されるので、センサ素子73、及び
転送用TFT素子75の光リーク電流を少さくすること
ができ、高品質な画像読み取りが可能となる。上記実施
例においては、密着型イメージセンサ構成する場合につ
いて記述したが、本発明は液晶デスプレイなどにも適用
することができる。
装置、及びその製造方法によれば、チャネル保護型TF
T素子の素子分離工程を他のPR工程と同時に行うこと
により、マスクPR工程数をチャネルエッチ型TFT並
みに削減することができる。従って、チャネル保護型T
FT素子を用いたことによる、リーク電流の少ないTF
T素子、あるいはこれに加えて光感度のバラツキの小さ
いフォトセンサ素子を有する高品質な薄膜半導体装置
を、従来よりも低コストで実現することができるという
効果を有する。
バイス基板の一部を示す平面図
造工程を示す断面図
造工程を示すもので図3に続く断面図
バイス基板の一部を示す平面図
造工程を示す断面図
造工程を示すもので図7に続く断面図
バイス基板の一部を示す平面図
製造工程を示す断面図
製造工程を示すもので図11に続く断面図
板の一部を示す平面図
面図
図
術による薄膜半導体装置の製造工程を示す断面図
術による図16に続く薄膜半導体装置の製造工程を示す
断面図
による薄膜半導体装置の製造工程を示す断面図
による図18に続く薄膜半導体装置の製造工程を示す断
面図
ゲート絶縁層 34,64,94,113,123,134,144;
半導体層 35,65,95,114,124,135,145;
不純物半導体層 36,66,96,136,146;第2電極層 37,67,97,137,147;保護絶縁層 111,121;ゲート電極 115,125;ソース電極 116,126;ドレイン電極 127;チャネル保護層
Claims (2)
- 【請求項1】 絶縁性基板の一主面上にゲート電極、及
び配線を同時に形成する第1の工程と、前記ゲート電
極、及び配線が形成された前記主面上の全面にゲート絶
縁層、半導体層、及び保護絶縁層を順次堆積し、前記ゲ
ート電極上のチャネル部を完全に覆うように前記保護絶
縁層をパターン化する第2の工程と、前記保護絶縁層、
及び半導体層上に不純物半導体層を堆積し、前記不純物
半導体層、半導体層、及びゲート絶縁層を同一マスクを
用いてパターン化することにより前記配線の一部、及び
前記絶縁性基板の一主面を露出させる第3の工程と、前
記不純物半導体層を含む前記主面上にソース電極、及び
ドレイン電極を形成し、前記ソース電極、及びドレイン
電極をマスクにして前記不純物半導体層、及び半導体層
をパターン化する第4の工程とを有することを特徴とす
る薄膜半導体装置の製造方法。 - 【請求項2】 請求項1記載の製造方法により得られる
薄膜半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18075695A JP2953352B2 (ja) | 1995-06-23 | 1995-06-23 | 薄膜半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18075695A JP2953352B2 (ja) | 1995-06-23 | 1995-06-23 | 薄膜半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH098270A JPH098270A (ja) | 1997-01-10 |
JP2953352B2 true JP2953352B2 (ja) | 1999-09-27 |
Family
ID=16088775
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18075695A Expired - Lifetime JP2953352B2 (ja) | 1995-06-23 | 1995-06-23 | 薄膜半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2953352B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100961072B1 (ko) * | 2005-06-09 | 2010-06-01 | 엘지디스플레이 주식회사 | 이미지 센싱 기능을 가지는 액정표시장치 및 그 제조방법과이를 이용한 이미지 센싱 방법 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62132365A (ja) * | 1985-12-05 | 1987-06-15 | Sharp Corp | 薄膜トランジスタの製造方法 |
JPS62140467A (ja) * | 1985-12-13 | 1987-06-24 | Sharp Corp | 薄膜トランジスタの製造方法 |
JPH01227127A (ja) * | 1988-03-07 | 1989-09-11 | Mitsubishi Electric Corp | 薄膜トランジスタアレイ |
JPH0563901A (ja) * | 1991-09-04 | 1993-03-12 | Fuji Xerox Co Ltd | 密着型イメージセンサ |
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1995
- 1995-06-23 JP JP18075695A patent/JP2953352B2/ja not_active Expired - Lifetime
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