JP2949914B2 - 速度検出装置 - Google Patents
速度検出装置Info
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- JP2949914B2 JP2949914B2 JP3162763A JP16276391A JP2949914B2 JP 2949914 B2 JP2949914 B2 JP 2949914B2 JP 3162763 A JP3162763 A JP 3162763A JP 16276391 A JP16276391 A JP 16276391A JP 2949914 B2 JP2949914 B2 JP 2949914B2
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- Control Of Electric Motors In General (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、工作機械やロボット等
に使用されるサーボ制御装置に使用される速度検出装置
に関するものである。
に使用されるサーボ制御装置に使用される速度検出装置
に関するものである。
【０００２】
【従来の技術】従来の速度検出装置の構成について図
１，図４および図５を用いて説明する。図１はモータに
接続したエンコーダからの出力パルスと時間をカウント
する計測手段を示すものである。モータ８に接続したエ
ンコーダ９からの出力パルス（Ａ相信号，Ｂ相信号）
は、エンコーダ信号処理回路３０で４逓倍処理され、モ
ータの回転方向に応じてＣＷ信号あるいはＣＣＷ信号が
出力され、カウンタ４でカウントされる。またクロック
発生部１０からの発生するクロックパルスは、カウンタ
５でカウントされる（時間計測を行う）。カウンタ４，
カウンタ５でそれぞれカウントされたデータは、後述さ
れるタイミングでそれぞれレジスタ２，レジスタ３にラ
ッチされる。一方、ＣＰＵ１は速度周期Ｔsごとに、信
号処理回路７からのパルス入力有無信号を判定し、パル
ス入力有りと判定した時は、レジスタ２およびレジスタ
３からデータを読み出す。またその後、ラッチ許可信号
を信号処理回路６に入力する。信号処理回路６は、ラッ
チ許可信号が入力されてから最初のフィードバックパル
スが入力された時、ラッチ信号，リセット信号をそれぞ
れ前記レジスタ（２，３），前記カウンタ（４，５）に
出力する。この時、前記カウンタ（４，５）でそれまで
カウントされてきたデータは前記レジスタ（２，３）に
ラッチされ、前記カウンタ（４，５）はリセットされ
る。前記レジスタ（２，３）にラッチされたフィードバ
ックパルスのパルス数データ，フィードバックパルスの
間隔を示すクロックパルス数による時間データは、次の
速度周期の始めで読み出され、速度フィードバック信号
が演算される。以上に述べたことをフロー図に表したの
が図４、タイミング図に表したのが図５である。
１，図４および図５を用いて説明する。図１はモータに
接続したエンコーダからの出力パルスと時間をカウント
する計測手段を示すものである。モータ８に接続したエ
ンコーダ９からの出力パルス（Ａ相信号，Ｂ相信号）
は、エンコーダ信号処理回路３０で４逓倍処理され、モ
ータの回転方向に応じてＣＷ信号あるいはＣＣＷ信号が
出力され、カウンタ４でカウントされる。またクロック
発生部１０からの発生するクロックパルスは、カウンタ
５でカウントされる（時間計測を行う）。カウンタ４，
カウンタ５でそれぞれカウントされたデータは、後述さ
れるタイミングでそれぞれレジスタ２，レジスタ３にラ
ッチされる。一方、ＣＰＵ１は速度周期Ｔsごとに、信
号処理回路７からのパルス入力有無信号を判定し、パル
ス入力有りと判定した時は、レジスタ２およびレジスタ
３からデータを読み出す。またその後、ラッチ許可信号
を信号処理回路６に入力する。信号処理回路６は、ラッ
チ許可信号が入力されてから最初のフィードバックパル
スが入力された時、ラッチ信号，リセット信号をそれぞ
れ前記レジスタ（２，３），前記カウンタ（４，５）に
出力する。この時、前記カウンタ（４，５）でそれまで
カウントされてきたデータは前記レジスタ（２，３）に
ラッチされ、前記カウンタ（４，５）はリセットされ
る。前記レジスタ（２，３）にラッチされたフィードバ
ックパルスのパルス数データ，フィードバックパルスの
間隔を示すクロックパルス数による時間データは、次の
速度周期の始めで読み出され、速度フィードバック信号
が演算される。以上に述べたことをフロー図に表したの
が図４、タイミング図に表したのが図５である。
【０００３】
【発明が解決しようとする課題】以上従来の技術におい
て述べたことを図５を用いて述べれば、図５中の区間１
内のパルス数を表すフィードバックパルスのパルス数デ
ータｐ1，フィードバックパルスの時間間隔を表すクロ
ックパルス数による時間データｔ1が、速度周期スター
ト点Ｓ1において読み込まれ速度フィードバック信号が
演算されているということになる。これは、速度周期ス
タート点Ｓ-1直後の最初のフィードバックパルスが入力
した時点にて確定したデータを、速度周期スタート点Ｓ
1で用いるということであり、それは、最大ＴS分の、速
度フィードバック信号のサンプリング遅れがあるという
ことである。そのため、速度ループの応答性が悪化し、
速度ループゲインが上げられない等、速度制御上の問題
がある。
て述べたことを図５を用いて述べれば、図５中の区間１
内のパルス数を表すフィードバックパルスのパルス数デ
ータｐ1，フィードバックパルスの時間間隔を表すクロ
ックパルス数による時間データｔ1が、速度周期スター
ト点Ｓ1において読み込まれ速度フィードバック信号が
演算されているということになる。これは、速度周期ス
タート点Ｓ-1直後の最初のフィードバックパルスが入力
した時点にて確定したデータを、速度周期スタート点Ｓ
1で用いるということであり、それは、最大ＴS分の、速
度フィードバック信号のサンプリング遅れがあるという
ことである。そのため、速度ループの応答性が悪化し、
速度ループゲインが上げられない等、速度制御上の問題
がある。
【０００４】本発明は上記従来の課題を解決するもの
で、サンプリング時間を短縮した速度制御方法を提供す
るものである。
で、サンプリング時間を短縮した速度制御方法を提供す
るものである。
【０００５】
【課題を解決するための手段】上記目的を達成するため
本発明は、モータの回転を検出するエンコーダと、前記
エンコーダから出力されるフィードバックパルスをカウ
ントするカウンタと、ラッチ信号の入力によって前記カ
ウントされたフィードバックパルス数をラッチするレジ
スタと、クロックパルスを発生するクロック発生部と、
前記クロック発生部から出力されるクロックパルスをカ
ウントするカウンタと、ラッチ信号の入力によって前記
クロックパルス数をラッチするレジスタと、速度指令と
速度フィードバック信号からトルク指令を出力する制御
期間を速度ループとし、前記速度ループの１／Ｎの周期
でトルク指令からＰＷＭ信号を出力する制御期間を電流
ループとして制御を行う演算手段と、前記電流ループの
周期の最初に発生するフィードバックパルスの入力時に
ラッチ信号を各レジスタに出力するとともに各カウンタ
にリセット信号を出力する信号処理手段を有し、前記演
算手段に各レジスタから出力されるクロックパルス数と
フィードバックパルス数を入力し、これらクロックパル
ス数とフィードバックパルス数を電流ループの周期のＮ
周期に渡って積算し、それらの積算値を次の電流周期の
初めに用いて速度フィードバック信号を算出するもので
ある。
本発明は、モータの回転を検出するエンコーダと、前記
エンコーダから出力されるフィードバックパルスをカウ
ントするカウンタと、ラッチ信号の入力によって前記カ
ウントされたフィードバックパルス数をラッチするレジ
スタと、クロックパルスを発生するクロック発生部と、
前記クロック発生部から出力されるクロックパルスをカ
ウントするカウンタと、ラッチ信号の入力によって前記
クロックパルス数をラッチするレジスタと、速度指令と
速度フィードバック信号からトルク指令を出力する制御
期間を速度ループとし、前記速度ループの１／Ｎの周期
でトルク指令からＰＷＭ信号を出力する制御期間を電流
ループとして制御を行う演算手段と、前記電流ループの
周期の最初に発生するフィードバックパルスの入力時に
ラッチ信号を各レジスタに出力するとともに各カウンタ
にリセット信号を出力する信号処理手段を有し、前記演
算手段に各レジスタから出力されるクロックパルス数と
フィードバックパルス数を入力し、これらクロックパル
ス数とフィードバックパルス数を電流ループの周期のＮ
周期に渡って積算し、それらの積算値を次の電流周期の
初めに用いて速度フィードバック信号を算出するもので
ある。
【０００６】
【作用】上記した構成によれば、電流周期Ｔiごとにフ
ィードバックパルスのパルス数データとフィードバック
パルスの時間間隔を示すクロックパルス数データをサン
プリングすることができ、そのことより速度フィードバ
ック信号の遅れをＴsの１／Ｎというように小さくする
ことができ、速度ループの応答性を向上させることがで
きる。また、そのことにより、速度ループゲインを大き
くとることができる等、速度制御性能を向上させること
ができる。
ィードバックパルスのパルス数データとフィードバック
パルスの時間間隔を示すクロックパルス数データをサン
プリングすることができ、そのことより速度フィードバ
ック信号の遅れをＴsの１／Ｎというように小さくする
ことができ、速度ループの応答性を向上させることがで
きる。また、そのことにより、速度ループゲインを大き
くとることができる等、速度制御性能を向上させること
ができる。
【０００７】
【実施例】本発明の実施例を図１，図２および図３を用
いて詳細に説明する。図１の構成要素の働きについては
前記従来の技術で述べた通りで、エンコーダ９から出力
された信号をエンコーダ信号処理回路３０でＣＷ信号・
ＣＣＷ信号に処理してフィードバックパルスのパルス数
をカウンタ４で計数し、クロック発生部１０から出力さ
れるクロックパルスをフィードバックパルスの時間間隔
を示すデータとして カウンタ５で計数しているが、従来
のものと異なる点はＣＰＵ１からのラッチ許可信号は電
流ループを演算する電流周期Ｔiごとに出力されること
である。信号処理回路７においては、ラッチ許可信号が
リセット信号として入力された時、その出力（パルス入
力有無信号）はクリアされる。そしてその後、最初のフ
ィードバックパルスが入力された時、その出力（パルス
入力有無信号）はセットされ、それは、次のリセット信
号が入力されるまで保持される。図２は本発明実施例の
フロー図であるが、図中４０は電流ループ処理を示し、
４１は速度ループ処理を示す。以下これと図１を用いて
説明する。パルス入力有無判定部１２において、図１の
信号処理回路７の出力（パルス入力有無信号）の判定を
行う。パルス入力有りと判定された時は、図１のレジス
タ２，レジスタ３にそれぞれフィードバックパルスのパ
ルス数データｐ1，クロックパルスによる時間データｔ1
がラッチされているから、それらを読み込む（図２（１
３））。次に、これらのデータｐ1，ｔ1はそれぞれＣＰ
Ｕ内のレジスタＰ，Ｔに足し込まれる（図２（１
４））。次に、ラッチ許可信号が図１の信号処理回路６
に出力される（図２（１５））。なお、図２パルス入力
有無判定部１２においてパルス入力無しと判定された時
は、前記１３〜１５の処理は行われない。
いて詳細に説明する。図１の構成要素の働きについては
前記従来の技術で述べた通りで、エンコーダ９から出力
された信号をエンコーダ信号処理回路３０でＣＷ信号・
ＣＣＷ信号に処理してフィードバックパルスのパルス数
をカウンタ４で計数し、クロック発生部１０から出力さ
れるクロックパルスをフィードバックパルスの時間間隔
を示すデータとして カウンタ５で計数しているが、従来
のものと異なる点はＣＰＵ１からのラッチ許可信号は電
流ループを演算する電流周期Ｔiごとに出力されること
である。信号処理回路７においては、ラッチ許可信号が
リセット信号として入力された時、その出力（パルス入
力有無信号）はクリアされる。そしてその後、最初のフ
ィードバックパルスが入力された時、その出力（パルス
入力有無信号）はセットされ、それは、次のリセット信
号が入力されるまで保持される。図２は本発明実施例の
フロー図であるが、図中４０は電流ループ処理を示し、
４１は速度ループ処理を示す。以下これと図１を用いて
説明する。パルス入力有無判定部１２において、図１の
信号処理回路７の出力（パルス入力有無信号）の判定を
行う。パルス入力有りと判定された時は、図１のレジス
タ２，レジスタ３にそれぞれフィードバックパルスのパ
ルス数データｐ1，クロックパルスによる時間データｔ1
がラッチされているから、それらを読み込む（図２（１
３））。次に、これらのデータｐ1，ｔ1はそれぞれＣＰ
Ｕ内のレジスタＰ，Ｔに足し込まれる（図２（１
４））。次に、ラッチ許可信号が図１の信号処理回路６
に出力される（図２（１５））。なお、図２パルス入力
有無判定部１２においてパルス入力無しと判定された時
は、前記１３〜１５の処理は行われない。
【０００８】その後、電流制御１６を経て、これらはＮ
回繰り返される。さらにその後、速度演算に移り、そこ
で電流ループ（１１〜１７）内で足し込まれたデータ
Ｐ，Ｔより速度フィードバック信号が演算され（１
８）、速度制御が行われる（２０）。以上述べたことを
タイミング図で表したのが図３である。ここでは例とし
てＮ＝４の場合で示してある。ここに示されるように、
区間１〜４のフィードバックパルスのパルス数データｐ
1〜ｐ4の和Ｐ及びクロックパルスによる時間データｔ1
〜ｔ4の和Ｔが、速度周期スタート点Ｓ1で用いられ、速
度フィードバック信号の演算が行われている。この時の
速度フィードバック信号のサンプリング遅れは高々Ｔs
の１／４（＝Ｔi）と小さくなっている。
回繰り返される。さらにその後、速度演算に移り、そこ
で電流ループ（１１〜１７）内で足し込まれたデータ
Ｐ，Ｔより速度フィードバック信号が演算され（１
８）、速度制御が行われる（２０）。以上述べたことを
タイミング図で表したのが図３である。ここでは例とし
てＮ＝４の場合で示してある。ここに示されるように、
区間１〜４のフィードバックパルスのパルス数データｐ
1〜ｐ4の和Ｐ及びクロックパルスによる時間データｔ1
〜ｔ4の和Ｔが、速度周期スタート点Ｓ1で用いられ、速
度フィードバック信号の演算が行われている。この時の
速度フィードバック信号のサンプリング遅れは高々Ｔs
の１／４（＝Ｔi）と小さくなっている。
【０００９】
【発明の効果】以上の説明から明らかなように本発明に
よれば、速度フィードバック信号のサンプリング遅れを
Ｔsの１／Ｎに短縮することができ、速度ループの応答
性が向上できる。またそれにより、速度ループゲインを
大きくとることができる等、速度制御性能を向上させる
ことができ、高精度なサーボ制御装置が実現できる。
よれば、速度フィードバック信号のサンプリング遅れを
Ｔsの１／Ｎに短縮することができ、速度ループの応答
性が向上できる。またそれにより、速度ループゲインを
大きくとることができる等、速度制御性能を向上させる
ことができ、高精度なサーボ制御装置が実現できる。
【図１】本発明の速度検出装置の構成を示すブロック図
【図２】本発明の速度検出装置の動作を示すフロー図
【図３】本発明の速度検出装置の動作のタイミング図
【図４】従来の速度検出装置の動作を示すフロー図
【図５】従来の速度検出装置の動作のタイミング図
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−117479（ＪＰ，Ａ) 特開 昭63−103682（ＪＰ，Ａ) 特開 昭63−148881（ＪＰ，Ａ) 特開 昭58−48868（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H02P 5/00
Claims (1)
- 【請求項１】 モータの回転を検出するエンコーダと、
前記エンコーダから出力されるフィードバックパルスを
カウントするカウンタと、ラッチ信号の入力によって前
記カウントされたフィードバックパルス数をラッチする
レジスタと、クロックパルスを発生するクロック発生部
と、前記クロック発生部から出力されるクロックパルス
をカウントするカウンタと、ラッチ信号の入力によって
前記クロックパルス数をラッチするレジスタと、速度指
令と速度フィードバック信号からトルク指令を出力する
制御期間を速度ループとし、前記速度ループの１／Ｎの
周期でトルク指令からＰＷＭ信号を出力する制御期間を
電流ループとして制御を行う演算手段と、前記電流ルー
プの周期の最初に発生するフィードバックパルスの入力
時にラッチ信号を各レジスタに出力するとともに各カウ
ンタにリセット信号を出力する信号処理手段を有し、前
記演算手段に各レジスタから出力されるクロックパルス
数とフィードバックパルス数を入力し、これらクロック
パルス数とフィードバックパルス数を電流ループの周期
のＮ周期に渡って積算し、それらの積算値を次の電流周
期の初めに用いて速度フィードバック信号を算出する速
度検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3162763A JP2949914B2 (ja) | 1991-07-03 | 1991-07-03 | 速度検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3162763A JP2949914B2 (ja) | 1991-07-03 | 1991-07-03 | 速度検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0515184A JPH0515184A (ja) | 1993-01-22 |
| JP2949914B2 true JP2949914B2 (ja) | 1999-09-20 |
Family
ID=15760766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3162763A Expired - Fee Related JP2949914B2 (ja) | 1991-07-03 | 1991-07-03 | 速度検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2949914B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11929700B2 (en) | 2019-04-11 | 2024-03-12 | Mitsubishi Electric Corporation | Electric motor control device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5848868A (ja) * | 1981-09-18 | 1983-03-22 | Fuji Electric Co Ltd | パルス周波数測定方法 |
| JPS63148881A (ja) * | 1986-12-12 | 1988-06-21 | Fanuc Ltd | サ−ボモ−タの速度制御装置 |
| JPH02119591A (ja) * | 1988-10-28 | 1990-05-07 | Juki Corp | モータ速度制御装置 |
-
1991
- 1991-07-03 JP JP3162763A patent/JP2949914B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0515184A (ja) | 1993-01-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |