JP2630802B2 - 変換符号化を用いたテレビジョン転送システム - Google Patents
変換符号化を用いたテレビジョン転送システムInfo
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- G06F17/10—Complex mathematical operations
- G06F17/14—Fourier, Walsh or analogous domain transformations, e.g. Laplace, Hilbert, Karhunen-Loeve, transforms
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、符号化局（エンコード局）から復号化局
（デコード局）へデジタル化されたテレビジョン信号を
転送するテレビジョン転送システムに関する。
（デコード局）へデジタル化されたテレビジョン信号を
転送するテレビジョン転送システムに関する。
更に詳しくいうと、本発明は、２次元離散コサイン順
方向変換を行う為の変換回路が設けられた符号化局を持
つテレビジョン転送システムに関し、この変換回路が、
基本画像の重み係数を発生させるために２つの１次元離
散コサイン順方向変換を順次行うようなテレビジョン転
送システムに関する。上記重み係数は単に係数とも称す
る。
方向変換を行う為の変換回路が設けられた符号化局を持
つテレビジョン転送システムに関し、この変換回路が、
基本画像の重み係数を発生させるために２つの１次元離
散コサイン順方向変換を順次行うようなテレビジョン転
送システムに関する。上記重み係数は単に係数とも称す
る。
また、本発明における復号化局は２次元離散コサイン
逆変換を行う為の変換回路を有し、この変換回路が、受
信された基本画像の重み係数から元の画像信号に対応す
る信号を再生するために２つの１次元離散コサイン逆変
換を順次行う。
逆変換を行う為の変換回路を有し、この変換回路が、受
信された基本画像の重み係数から元の画像信号に対応す
る信号を再生するために２つの１次元離散コサイン逆変
換を順次行う。
この種のテレビジョン転送システムは、テレビジョン
放送システムの一部を構成することができる。そのよう
な場合には、符号化局はテレビジョン放送送信機の一部
をなし、復号化局は各テレビジョン受信機に設けられ
る。この場合、転送媒体は空間であり、デジタル化され
たテレビジョン信号は与えられたテレビジョンチャンネ
ルを介して転送される。
放送システムの一部を構成することができる。そのよう
な場合には、符号化局はテレビジョン放送送信機の一部
をなし、復号化局は各テレビジョン受信機に設けられ
る。この場合、転送媒体は空間であり、デジタル化され
たテレビジョン信号は与えられたテレビジョンチャンネ
ルを介して転送される。
他の例として、上記のようなシステムは、ビデオレコ
ーダの一部を構成することもできる。この場合、転送媒
体はビデオテープ等によって構成される。
ーダの一部を構成することもできる。この場合、転送媒
体はビデオテープ等によって構成される。
［従来の技術］ 周知のように、デジタル画像信号には、そのビット転
送速度を低減するために、２次元変換が施される。この
ような変換を行う場合、テレビジョン画像は、NXN個の
ピクセルの副画像に分割され、各副画像は、各々が同様
にNXN個のピクセルからなりかつ自身の重み係数ｙi,kを
持つ複数の互いに直交関係の基本画像Ｂi,kの和である
とみなされる（ここで、i,k＝1,2,...N−１である）。
送速度を低減するために、２次元変換が施される。この
ような変換を行う場合、テレビジョン画像は、NXN個の
ピクセルの副画像に分割され、各副画像は、各々が同様
にNXN個のピクセルからなりかつ自身の重み係数ｙi,kを
持つ複数の互いに直交関係の基本画像Ｂi,kの和である
とみなされる（ここで、i,k＝1,2,...N−１である）。
この様な場合、各副画像のピクセル間の相関により、
情報は限られた数の副画像に集中する。そして、情報に
関係のある重み係数だけが重要であり、その他の重み係
数は無視することができる。この２次元変換によれば、
NXN個のピクセルのブロックが、NXN個の重み係数のブロ
ックに変換される。しかしながら、これらの重み係数の
内の限られた数の係数だけを転送すればよく、これによ
って、デジタル画像信号を直接転送する場合に比べて、
大幅なビット転送速度の低減が計れる。
情報は限られた数の副画像に集中する。そして、情報に
関係のある重み係数だけが重要であり、その他の重み係
数は無視することができる。この２次元変換によれば、
NXN個のピクセルのブロックが、NXN個の重み係数のブロ
ックに変換される。しかしながら、これらの重み係数の
内の限られた数の係数だけを転送すればよく、これによ
って、デジタル画像信号を直接転送する場合に比べて、
大幅なビット転送速度の低減が計れる。
重み係数を決定するために、NXN個のピクセルの副画
像は数学的にNXNの行列Ｘと見なされ、重み係数はNXNの
行列Ｙに従って配列されることになる。更に、選択され
た基本画像Bi,kの集合に関わるNXNの直交変換行列Ａが
定義される。すなわち、 上記式に於て、Aiは各列（カラム）が変換行列Ａのｉ
番目の列に等しい様なNXNの行列を表し、▲ＡT k▼は各
行（ロー）が変換行列Ａのｋ番目の行に等しい様な行列
を表している。したがって、前記重み係数は下記の積行
列から求められる。
像は数学的にNXNの行列Ｘと見なされ、重み係数はNXNの
行列Ｙに従って配列されることになる。更に、選択され
た基本画像Bi,kの集合に関わるNXNの直交変換行列Ａが
定義される。すなわち、 上記式に於て、Aiは各列（カラム）が変換行列Ａのｉ
番目の列に等しい様なNXNの行列を表し、▲ＡT k▼は各
行（ロー）が変換行列Ａのｋ番目の行に等しい様な行列
を表している。したがって、前記重み係数は下記の積行
列から求められる。
Ｙ＝ATXA ……（２） 上記において、ATは行列Ａの転置行列を表す。
上記に関しては、例えば、フィリップス テクニカル
レビュー、Vol.38,No.4/5,1978/1979の119ないし130
頁にH.Bacchi,A.Moreauにより書かれた“カラーテレビ
ジョン画像の実時間直交変換”に詳細に述べられてい
る。
レビュー、Vol.38,No.4/5,1978/1979の119ないし130
頁にH.Bacchi,A.Moreauにより書かれた“カラーテレビ
ジョン画像の実時間直交変換”に詳細に述べられてい
る。
上記関係（２）に基づいて係数を計算するためには、
元の変換行列Ａとその転置行列ATの両方が必要である。
しかしながら、上記関係（２）は YT＝（XA）TA ……（３） と、等価である。この行列の乗算を行うには、変換行列
Ａのみが必要である。すなわち、積行列Ｐ＝XAを先ず計
算し、次いでＰを転置し、最後にYT＝PTAを計算する。
上記（３）式で規定されるような行列の乗算を行う装置
は、例えば、米国特許第4,405,936号明細書に詳細に述
べられている。行列Ｐを転置するためには、行から行へ
と書き込みが行われ、列から列へと読み出しが行われる
ような中間メモリが使用される。上記行列Ｘおよび行列
Ｐは、同一の行列Ａで乗算されるので、これら両乗算を
行う為に原理的に同一の回路を用いることができる。
元の変換行列Ａとその転置行列ATの両方が必要である。
しかしながら、上記関係（２）は YT＝（XA）TA ……（３） と、等価である。この行列の乗算を行うには、変換行列
Ａのみが必要である。すなわち、積行列Ｐ＝XAを先ず計
算し、次いでＰを転置し、最後にYT＝PTAを計算する。
上記（３）式で規定されるような行列の乗算を行う装置
は、例えば、米国特許第4,405,936号明細書に詳細に述
べられている。行列Ｐを転置するためには、行から行へ
と書き込みが行われ、列から列へと読み出しが行われる
ような中間メモリが使用される。上記行列Ｘおよび行列
Ｐは、同一の行列Ａで乗算されるので、これら両乗算を
行う為に原理的に同一の回路を用いることができる。
この様にして得られた重み係数（行列Ｙ）から元のピ
クセル（行列Ｘ）を再生するために、これら重み係数は
逆変換される。この逆変換は下記のように定義される。
クセル（行列Ｘ）を再生するために、これら重み係数は
逆変換される。この逆変換は下記のように定義される。
Ｘ＝AYAT ……（４） 前述したのと同様に、上記関係は、下記関係と等価で
ある。
ある。
Ｘ＝Ａ（AYT）Ｔ ……（５） 前述したのと同様に、積行列AYTはＰ′で示される。
上述した各積行列Ｐ＝XA,YT＝PTA,P′AYTおよびＸ＝A
P′Ｔは、一連のベクトル行列乗算によって得ることが
できる。例えば、（３）式においては、行列Ｘの行が行
列Ａにより乗算されて、行列Ｐの対応する行が求められ
る。この場合、この様なベクトル行列乗算を１次元変換
と称する。すなわち、行列Ｐは、行列ＸのＮ個の行（ベ
クトル）の各々に１次元の順方向変換を行うことにより
得られ、また行列YTは、行列PTのＮ個の行（ベクトル）
の各々に１次元の順方向変換を行うことにより得られ
る。これらの変換も、行列Ｐ及びYTの各行列要素が副画
像Ｘおよび行列PTの各１行のみによって各々決定される
ので、１次元変換と呼ぶ。しかしながら、行列Ｐの各列
の各要素は、副画像Ｘの他の行によって決定されるの
で、行列YTは行列Ｘの２次元変換と呼ぶ。
P′Ｔは、一連のベクトル行列乗算によって得ることが
できる。例えば、（３）式においては、行列Ｘの行が行
列Ａにより乗算されて、行列Ｐの対応する行が求められ
る。この場合、この様なベクトル行列乗算を１次元変換
と称する。すなわち、行列Ｐは、行列ＸのＮ個の行（ベ
クトル）の各々に１次元の順方向変換を行うことにより
得られ、また行列YTは、行列PTのＮ個の行（ベクトル）
の各々に１次元の順方向変換を行うことにより得られ
る。これらの変換も、行列Ｐ及びYTの各行列要素が副画
像Ｘおよび行列PTの各１行のみによって各々決定される
ので、１次元変換と呼ぶ。しかしながら、行列Ｐの各列
の各要素は、副画像Ｘの他の行によって決定されるの
で、行列YTは行列Ｘの２次元変換と呼ぶ。
前記（５）式のＰ′およびＸにも上記と同様の考えを
適用することができ、その場合、Ｐ′はYTの１次元の逆
変換によって得られ、ＸはＰ′Ｔの１次元の逆変換によ
て得られる。
適用することができ、その場合、Ｐ′はYTの１次元の逆
変換によって得られ、ＸはＰ′Ｔの１次元の逆変換によ
て得られる。
転送する必要がない重み係数の数は、選択された基本
画像の構造、従って選択された変換行列Ａ、に密接な関
係があることが判っている。最適かつ現在最もよく使用
されている変換行列は、離散コサイン変換行列であり、
その各行列要素ａi,kは、以下のように定義される。
画像の構造、従って選択された変換行列Ａ、に密接な関
係があることが判っている。最適かつ現在最もよく使用
されている変換行列は、離散コサイン変換行列であり、
その各行列要素ａi,kは、以下のように定義される。
ａi,k＝Dek cos｛π（2i＋１）k/（2N）｝ ……（６） また、上記式において、Ｄは位取り因数であり、この
行列が順方向変換を行う為に使用される場合は2/Nとな
り、逆変換を行う為に使用される場合は１となる。
行列が順方向変換を行う為に使用される場合は2/Nとな
り、逆変換を行う為に使用される場合は１となる。
もしＮ次元のベクトルを従来の方法でNXNの行列によ
って乗算する（この方法を直接法と呼ぶ）とすると、Ｎ
次元の積ベクトルを得る為にN2回の乗算とＮ（Ｎ−１）
回の加算とを行わなければならない。
って乗算する（この方法を直接法と呼ぶ）とすると、Ｎ
次元の積ベクトルを得る為にN2回の乗算とＮ（Ｎ−１）
回の加算とを行わなければならない。
［発明が解決しようとする課題］ 上記の様な直接法に基づいて構成された離散コサイン
変換回路は、例えば、米国特許4,449,194号明細書に記
載されている。また、いわゆる高速法と呼ばれる方法
は、例えば、（イ）IEEE Transactions on Communicati
ons,Vol.COM−25,No.9,September 1977の1004ないし100
9頁にW.H.Chen,C.H.SmithおよびS.C.Fralikにより書か
れた“離散コサイン変換用高速計算アルゴリズム”及び
（ロ）IEEE Transactions on Accoustics,Speech and S
ignal Processing,Vol.ASSP−32,No.6,December 1984の
1243ないし1245頁にB.G.Leeにより書かれ“離散コサイ
ン変換を計算するための新アルゴリズム”に記載されて
おり、これらによれば極めで少ない数の乗算および加算
により所望の結果が得られる。上記（ロ）の文献に述べ
られた方法によれば、Ｎを８とした場合、13回の乗算と
29回の加算とを行うのみである。この様な既知の方法の
欠点は、充分に精度の高い最終結果を得るためには、中
間結果の語長を長くしなければならない点にある。
変換回路は、例えば、米国特許4,449,194号明細書に記
載されている。また、いわゆる高速法と呼ばれる方法
は、例えば、（イ）IEEE Transactions on Communicati
ons,Vol.COM−25,No.9,September 1977の1004ないし100
9頁にW.H.Chen,C.H.SmithおよびS.C.Fralikにより書か
れた“離散コサイン変換用高速計算アルゴリズム”及び
（ロ）IEEE Transactions on Accoustics,Speech and S
ignal Processing,Vol.ASSP−32,No.6,December 1984の
1243ないし1245頁にB.G.Leeにより書かれ“離散コサイ
ン変換を計算するための新アルゴリズム”に記載されて
おり、これらによれば極めで少ない数の乗算および加算
により所望の結果が得られる。上記（ロ）の文献に述べ
られた方法によれば、Ｎを８とした場合、13回の乗算と
29回の加算とを行うのみである。この様な既知の方法の
欠点は、充分に精度の高い最終結果を得るためには、中
間結果の語長を長くしなければならない点にある。
従って、本発明の目的は、符号化局および復号化局に
おいて、演算回数の僅かな増加だけで、上記（ロ）の文
献に示された方法によるよりも中間結果における語長を
かなり節約した形で１次元離散コサイン変換を行うこと
ができるテレビジョン転送システムを提供することにあ
る。
おいて、演算回数の僅かな増加だけで、上記（ロ）の文
献に示された方法によるよりも中間結果における語長を
かなり節約した形で１次元離散コサイン変換を行うこと
ができるテレビジョン転送システムを提供することにあ
る。
［課題を解決するための手段及び作用］ 本発明によれば、各１次元離散コサイン順方向変換
が、 （ａ）1xNのデータ要素d0ないしdN-1（１行分のＮ個の
ピクセルまたはＮ個の積行列要素に対応する）から２個
の和要素とＮ−２個の差要素とを、そのｑ番目の反復工
程において求められるｑ次の和要素ｕq,rおよびｑ次の
差要素ｖq,rが、 ［但し、 r ＝0,1,2,...2-qN−１ q ＝1,2,3,...Q Ｕ0,r ＝dr（すなわち、その行のｒ番目のピクセルま
たは積行列要素） ｕ0,N−ｒ＝dN-r（すなわち、その行の（Ｎ−ｒ）番目
のピクセル又は積行列要素） また、Ｑは−１＋log2N以下で最大の整数」 となるようなＱ回の反復工程を行うことによって決定
し、 （ｂ）上記（ａ）のステップにおける前記ｑ番目の反復
工程において得られる前記差要素に、そのｊ番目の反復
工程において求められるｊ次の補助和要素ｗq,j,mが となるような他の複数の反復工程を施すことによって複
数の補助和要素を決定し、 （ｃ）前記（ａ）のステップにおいて得られた前記２個
の和要素ｕQ,0、ｕQ,1および前記差要素ｖq,rと、前記
補助和要素ｗq,j,mとの各々に、各々が離散コサイン変
換行列の行列要素の１次結合からなる乗算係数の集合内
の対応する乗算係数を掛けることによって部分積を各々
作成し、 （ｄ）前記部分積を一次結合することによって、前記1x
nの積要素p0ないしpN-1からなる配列の各積要素を作成
する、 ことをによってなされることを特徴としている。
が、 （ａ）1xNのデータ要素d0ないしdN-1（１行分のＮ個の
ピクセルまたはＮ個の積行列要素に対応する）から２個
の和要素とＮ−２個の差要素とを、そのｑ番目の反復工
程において求められるｑ次の和要素ｕq,rおよびｑ次の
差要素ｖq,rが、 ［但し、 r ＝0,1,2,...2-qN−１ q ＝1,2,3,...Q Ｕ0,r ＝dr（すなわち、その行のｒ番目のピクセルま
たは積行列要素） ｕ0,N−ｒ＝dN-r（すなわち、その行の（Ｎ−ｒ）番目
のピクセル又は積行列要素） また、Ｑは−１＋log2N以下で最大の整数」 となるようなＱ回の反復工程を行うことによって決定
し、 （ｂ）上記（ａ）のステップにおける前記ｑ番目の反復
工程において得られる前記差要素に、そのｊ番目の反復
工程において求められるｊ次の補助和要素ｗq,j,mが となるような他の複数の反復工程を施すことによって複
数の補助和要素を決定し、 （ｃ）前記（ａ）のステップにおいて得られた前記２個
の和要素ｕQ,0、ｕQ,1および前記差要素ｖq,rと、前記
補助和要素ｗq,j,mとの各々に、各々が離散コサイン変
換行列の行列要素の１次結合からなる乗算係数の集合内
の対応する乗算係数を掛けることによって部分積を各々
作成し、 （ｄ）前記部分積を一次結合することによって、前記1x
nの積要素p0ないしpN-1からなる配列の各積要素を作成
する、 ことをによってなされることを特徴としている。
［実施例］ テレビジョンシステムの概略構成 第１図は、本発明によるテレビジョン転送システムが
備えられたビデオレコーダを概念的に示す。このテレビ
ジョン転送システムは、符号化局１および復号化局２を
具備している。符号化局１は、例えばビデオカメラのよ
うな画像信号源３から供給される画像信号ｓ（ｔ）を入
力端子10を介して受信する。この符号化局１の出力端子
11は、書き込みヘッド４に接続され、この書き込みヘッ
ドによって、処理されたアナログ画像信号ｓ（ｔ）が磁
気テープ５に記録される。元の画像信号を再生するため
に、読み出しヘッド６が復号化局２の入力端子20に接続
され、磁気テープ５上の情報を電気信号に変換する。こ
の復号化局２は、モニタ７へ供給されるアナログ画像信
号ｓ′（ｔ）を、その出力端子21から出力する。
備えられたビデオレコーダを概念的に示す。このテレビ
ジョン転送システムは、符号化局１および復号化局２を
具備している。符号化局１は、例えばビデオカメラのよ
うな画像信号源３から供給される画像信号ｓ（ｔ）を入
力端子10を介して受信する。この符号化局１の出力端子
11は、書き込みヘッド４に接続され、この書き込みヘッ
ドによって、処理されたアナログ画像信号ｓ（ｔ）が磁
気テープ５に記録される。元の画像信号を再生するため
に、読み出しヘッド６が復号化局２の入力端子20に接続
され、磁気テープ５上の情報を電気信号に変換する。こ
の復号化局２は、モニタ７へ供給されるアナログ画像信
号ｓ′（ｔ）を、その出力端子21から出力する。
符号化局１においては、アナログ画像信号ｓ（ｔ）
が、サンプリング回路12内で、適切に選択された約10MH
zの標本化周波数により標本化され、これによって一連
の画像信号標本値、すなわちピクセルが得られる。これ
らのピクセルは、アナログ・デジタル変換器（A/D変換
器）13で例えば８ビットのPCMコード語ｓ（ｎ）に変換
される。更に、これらピクセルは、以下に述べるような
構成の変換回路14に供給される。この場合、この変換回
路が１つの２次元離散コサイン変換を行うようになって
いることに注意すべきである。この目的のため、該変換
回路は、テレビジョン画像を各々がNXN個のピクセルｘ
i,kの副画像に分割し、各副画像をNXN個の重み係数ｙ
i,kの配列に変換する（但し、i,k＝1,2,3,...N−１であ
る）。これら重み係数は、次いで、いわゆるシーン（sc
ene）適応エンコーダ等の符号化回路15に供給される。
この様な符号化回路の多くの例が文献に記載されてい
る。そして、該符号化回路は、本実施例においては合計
で8Nの２乗のビットを持つNXNの重み係数の各配列を、
合計ビットが8Nの２乗より大幅に少ない可変語長の一連
の転送語ｃ（ｊ）に変換する。これら転送語のビットは
変調回路16を介して前記書き込みヘッド４に供給され、
磁気テープ５上に記録される。
が、サンプリング回路12内で、適切に選択された約10MH
zの標本化周波数により標本化され、これによって一連
の画像信号標本値、すなわちピクセルが得られる。これ
らのピクセルは、アナログ・デジタル変換器（A/D変換
器）13で例えば８ビットのPCMコード語ｓ（ｎ）に変換
される。更に、これらピクセルは、以下に述べるような
構成の変換回路14に供給される。この場合、この変換回
路が１つの２次元離散コサイン変換を行うようになって
いることに注意すべきである。この目的のため、該変換
回路は、テレビジョン画像を各々がNXN個のピクセルｘ
i,kの副画像に分割し、各副画像をNXN個の重み係数ｙ
i,kの配列に変換する（但し、i,k＝1,2,3,...N−１であ
る）。これら重み係数は、次いで、いわゆるシーン（sc
ene）適応エンコーダ等の符号化回路15に供給される。
この様な符号化回路の多くの例が文献に記載されてい
る。そして、該符号化回路は、本実施例においては合計
で8Nの２乗のビットを持つNXNの重み係数の各配列を、
合計ビットが8Nの２乗より大幅に少ない可変語長の一連
の転送語ｃ（ｊ）に変換する。これら転送語のビットは
変調回路16を介して前記書き込みヘッド４に供給され、
磁気テープ５上に記録される。
復号化局２においては、読み出しヘッド６から供給さ
れる信号が復調回路26内で、符号化局の変調回路16に入
力された前記転送語ｃ（ｊ）に対応する転送語ｃ′
（ｊ）に変換される。これら転送語ｃ′（ｊ）は復号化
回路25に供給され、この復号化回路は各一連の転送語を
重み係数ｙ′i,kの配列に変換する。この重み係数の配
列は、離散コサイン逆変換回路24に供給され、この逆変
換回路はこの重み係数の配列をピクセルｘ′i,kの配列
に変換すると共に、符号化局のA/D変換器13によって出
力された画像信号標本値ｓ（ｎ）に対応する画像信号標
本値ｓ′（ｎ）を出力する。これら画像信号標本値ｓ′
（ｎ）はデジタルアナログ（D/A）変換器23とローパス
フィルタ27との直列回路に順次供給され、その結果アナ
ログ画像信号ｓ′（ｔ）が得られる。このアナログ画像
信号は前記画像信号源３により供給された画像信号ｓ
（ｔ）に対応し、モニタ７上に表示される。
れる信号が復調回路26内で、符号化局の変調回路16に入
力された前記転送語ｃ（ｊ）に対応する転送語ｃ′
（ｊ）に変換される。これら転送語ｃ′（ｊ）は復号化
回路25に供給され、この復号化回路は各一連の転送語を
重み係数ｙ′i,kの配列に変換する。この重み係数の配
列は、離散コサイン逆変換回路24に供給され、この逆変
換回路はこの重み係数の配列をピクセルｘ′i,kの配列
に変換すると共に、符号化局のA/D変換器13によって出
力された画像信号標本値ｓ（ｎ）に対応する画像信号標
本値ｓ′（ｎ）を出力する。これら画像信号標本値ｓ′
（ｎ）はデジタルアナログ（D/A）変換器23とローパス
フィルタ27との直列回路に順次供給され、その結果アナ
ログ画像信号ｓ′（ｔ）が得られる。このアナログ画像
信号は前記画像信号源３により供給された画像信号ｓ
（ｔ）に対応し、モニタ７上に表示される。
尚、本実施例においては、画像信号源３が各全画像の
終わりで画像リセットパルスFRSを出力し、このパルス
が種々の目的に使用される。
終わりで画像リセットパルスFRSを出力し、このパルス
が種々の目的に使用される。
変換回路 上述したように、変換回路14はNxNピクセルの副画像
に２次元の離散コサイン変換を施すようになっている。
その様な変換回路の一実施例が、第2A図に概念的に示さ
れており、この実施例は前述した式（３）に基づくもの
である。この実施例において、変換回路14は、ピクセル
ｓ（ｎ）が供給される入力端子14.01と、重み係数ｙi,k
が出力される出力端子14.02とを有している。前記入力
端子14.01には、２個の画像メモリ14.03（１）と14.03
（２）が接続されている。これらメモリは番地指定可能
な記憶位置を有し、書き込み／読み出し指令WR1およびW
R2により以下のように制御される。すなわち、例えば、
画像の２つの連続するフィールドの可視行の可視ピクセ
ルのみが一方のメモリに書き込まれると同時に、他方の
画像メモリからは先行する画像の２つのフィールドの行
のピクセルが読み出される。そして、対応する画像メモ
リのアドレス入力端子に供給されるアドレス情報AD1お
よびAD2が、ピクセルをメモリ内のどの位置に書き込む
かまたはどのピクセルを読み出すかを決定する。
に２次元の離散コサイン変換を施すようになっている。
その様な変換回路の一実施例が、第2A図に概念的に示さ
れており、この実施例は前述した式（３）に基づくもの
である。この実施例において、変換回路14は、ピクセル
ｓ（ｎ）が供給される入力端子14.01と、重み係数ｙi,k
が出力される出力端子14.02とを有している。前記入力
端子14.01には、２個の画像メモリ14.03（１）と14.03
（２）が接続されている。これらメモリは番地指定可能
な記憶位置を有し、書き込み／読み出し指令WR1およびW
R2により以下のように制御される。すなわち、例えば、
画像の２つの連続するフィールドの可視行の可視ピクセ
ルのみが一方のメモリに書き込まれると同時に、他方の
画像メモリからは先行する画像の２つのフィールドの行
のピクセルが読み出される。そして、対応する画像メモ
リのアドレス入力端子に供給されるアドレス情報AD1お
よびAD2が、ピクセルをメモリ内のどの位置に書き込む
かまたはどのピクセルを読み出すかを決定する。
更に詳細に述べると、受信された可視画像行の可視ピ
クセルは、行から行へと画像メモリに書き込まれる。こ
の場合、最初に奇数行のピクセルが書き込まれ、次いで
偶数行のピクセルが書き込まれる。画像の全ての可視ピ
クセルが書き込まれると、画像メモリは、例えば第３図
に点で示すようなピクセルを記憶することになる。第３
図において、可視ピクセルが書き込まれた画像メモリの
行番号LNは垂直方向に示され、可視ピクセルが書き込ま
れた画像メモリの列番号PNは水平方向に示されている。
上記画像メモリの内容を読み出す場合、各画像は複数の
NxN個のピクセルからなる副画像に分割される。Ｎが８
の場合のその様な分割が、第３図に概念的に示されてい
る。以下においては、各副画像がＸで示され、またその
ピクセルはｘi,kで示される。
クセルは、行から行へと画像メモリに書き込まれる。こ
の場合、最初に奇数行のピクセルが書き込まれ、次いで
偶数行のピクセルが書き込まれる。画像の全ての可視ピ
クセルが書き込まれると、画像メモリは、例えば第３図
に点で示すようなピクセルを記憶することになる。第３
図において、可視ピクセルが書き込まれた画像メモリの
行番号LNは垂直方向に示され、可視ピクセルが書き込ま
れた画像メモリの列番号PNは水平方向に示されている。
上記画像メモリの内容を読み出す場合、各画像は複数の
NxN個のピクセルからなる副画像に分割される。Ｎが８
の場合のその様な分割が、第３図に概念的に示されてい
る。以下においては、各副画像がＸで示され、またその
ピクセルはｘi,kで示される。
以上のような副画像のピクセルは行から行へと１次元
変換器14.04（１次元DCT変換器）に供給される。この変
換器においては、副画像Ｘに固定変換行列Ａが乗算され
る。この場合、この行列Ａも8x8の行列、すなわち8x8の
離散コサイン変換行列（以下、DCT行列と略称する）で
ある。これによって、行列要素ｐi,kからなる8x8の積行
列Ｐ＝XAが得られる。
変換器14.04（１次元DCT変換器）に供給される。この変
換器においては、副画像Ｘに固定変換行列Ａが乗算され
る。この場合、この行列Ａも8x8の行列、すなわち8x8の
離散コサイン変換行列（以下、DCT行列と略称する）で
ある。これによって、行列要素ｐi,kからなる8x8の積行
列Ｐ＝XAが得られる。
上記１次元変換器14.04の出力端子には２個の副画像
メモリ14.05（１）および14.05（２）が接続されている
（以下、これら両メモリを同時に示す場合は、符号の添
え字を（．）とする。他の回路要素についても同様であ
る）。前述した画像メモリ14.03（．）と同様に、上記
副画像メモリ14.05（．）も番地指定可能な記憶位置を
有し、書き込み／読み出し指令WR3およびWR4により以下
のように制御される。すなわち、積行列Ｐの各行列要素
が一方のメモリに書き込まれると同時に、他方の副画像
メモリからは記憶されている先行する積行列の各行列要
素が読み出される。更に詳述すると、行列要素ｐ
i,kは、上記メモリに行から行へと書き込まれる一方列
か列へと読み出され、これによって転置積行列PTが得ら
れる。そして、アドレス入力端子に供給されるアドレス
情報AD3およびAD4が積行列要素をメモリ内のどの位置に
書き込むかまたはどの積行列要素を読み出すかを決定す
る。
メモリ14.05（１）および14.05（２）が接続されている
（以下、これら両メモリを同時に示す場合は、符号の添
え字を（．）とする。他の回路要素についても同様であ
る）。前述した画像メモリ14.03（．）と同様に、上記
副画像メモリ14.05（．）も番地指定可能な記憶位置を
有し、書き込み／読み出し指令WR3およびWR4により以下
のように制御される。すなわち、積行列Ｐの各行列要素
が一方のメモリに書き込まれると同時に、他方の副画像
メモリからは記憶されている先行する積行列の各行列要
素が読み出される。更に詳述すると、行列要素ｐ
i,kは、上記メモリに行から行へと書き込まれる一方列
か列へと読み出され、これによって転置積行列PTが得ら
れる。そして、アドレス入力端子に供給されるアドレス
情報AD3およびAD4が積行列要素をメモリ内のどの位置に
書き込むかまたはどの積行列要素を読み出すかを決定す
る。
上記副画像メモリ14.05（．）の出力端子はもう１個
の１次元変換器14.06（１次元DCT変換器）の入力端子に
接続され、この変換器においては前記転置積行列PTに前
述した変換行列Ａが乗算される。このようにして得られ
た重み係数は、係数メモリ14.07（１）または14.07
（２）に書き込まれる。これらのメモリも、それらのア
ドレス入力端子に供給されるアドレス情報により番地指
定されるNxN個の記憶位置（この実施例においては8x8
個）を有している。またこの実施例では、前述したアド
レス情報AD3およびAD4がこの番地指定に使用できるもの
と仮定する。さらに、上記副係数メモリ14.07（．）も
書き込み／読み出し指令WR3およびWR4により以下のよう
に制御されると仮定する。すなわち、積行列PTAの各行
列要素ｙi,kがこれら２つのメモリの内の一方に行から
行へと書き込まれると同時に、他方の係数メモリからは
既に記憶されている先行する積行列PTAの各行列要素が
列から列へと読み出される。しかして、重み係数行列Ｙ
の行列要素ｙi,kが次から次ぎへと出力端子14.02に現れ
る。
の１次元変換器14.06（１次元DCT変換器）の入力端子に
接続され、この変換器においては前記転置積行列PTに前
述した変換行列Ａが乗算される。このようにして得られ
た重み係数は、係数メモリ14.07（１）または14.07
（２）に書き込まれる。これらのメモリも、それらのア
ドレス入力端子に供給されるアドレス情報により番地指
定されるNxN個の記憶位置（この実施例においては8x8
個）を有している。またこの実施例では、前述したアド
レス情報AD3およびAD4がこの番地指定に使用できるもの
と仮定する。さらに、上記副係数メモリ14.07（．）も
書き込み／読み出し指令WR3およびWR4により以下のよう
に制御されると仮定する。すなわち、積行列PTAの各行
列要素ｙi,kがこれら２つのメモリの内の一方に行から
行へと書き込まれると同時に、他方の係数メモリからは
既に記憶されている先行する積行列PTAの各行列要素が
列から列へと読み出される。しかして、重み係数行列Ｙ
の行列要素ｙi,kが次から次ぎへと出力端子14.02に現れ
る。
次に、第2B図の制御回路14.08は、第2A図に示す変換
回路14を制御するために設けられている。この制御回路
は、クロックパルス発生器８が出力する繰り返し周波数
fsのクロックパルスを受信する。この場合、これらクロ
ックパルスはサンプリングパルスとして前記サンプリン
グ回路12（第１図）にも供給される。この制御回路内で
は、これらクロックパルスがピクセルカウンタ14.10へ
供給される。このピクセルカウンタの計数位置は、ゼロ
から、画像全体を構成するピクセルの数に等しい数の範
囲で変化する。新たな画像の処理が始まる毎に、このピ
クセルカウンタ14.10は、画像信号源３（第１図）から
供給される画像リセットパルスFRSによってリセットさ
れる。ピクセルカウンタ14.10の計数位置はアドレス情
報としてROMからなる２個のメモリ14.11（１）と14.11
（２）に供給される。更に詳述すると、メモリ14.11
（１）は画像メモリ14.03（．）に対してピクセルを読
み出す順のアドレス情報、すなわち読み出しアドレス情
報を、供給する。一方、メモリ14.11（２）は、画像メ
モリ14.03（．）に対してピクセルを書き込む順のアド
レス情報、すなわち書き込みアドレス情報を、供給す
る。
回路14を制御するために設けられている。この制御回路
は、クロックパルス発生器８が出力する繰り返し周波数
fsのクロックパルスを受信する。この場合、これらクロ
ックパルスはサンプリングパルスとして前記サンプリン
グ回路12（第１図）にも供給される。この制御回路内で
は、これらクロックパルスがピクセルカウンタ14.10へ
供給される。このピクセルカウンタの計数位置は、ゼロ
から、画像全体を構成するピクセルの数に等しい数の範
囲で変化する。新たな画像の処理が始まる毎に、このピ
クセルカウンタ14.10は、画像信号源３（第１図）から
供給される画像リセットパルスFRSによってリセットさ
れる。ピクセルカウンタ14.10の計数位置はアドレス情
報としてROMからなる２個のメモリ14.11（１）と14.11
（２）に供給される。更に詳述すると、メモリ14.11
（１）は画像メモリ14.03（．）に対してピクセルを読
み出す順のアドレス情報、すなわち読み出しアドレス情
報を、供給する。一方、メモリ14.11（２）は、画像メ
モリ14.03（．）に対してピクセルを書き込む順のアド
レス情報、すなわち書き込みアドレス情報を、供給す
る。
これらのメモリ14.11（．）によって出力されたアド
レス情報は、アンドゲート14.12（．）及びオアゲート1
4.13（．）を介して画像メモリ14.03（．）のアドレス
入力端子に供給される。新たな画像の度に、画像メモリ
14.03（．）に供給される読み出し及び書き込みアドレ
ス情報が入れ替わるように、前記画像リセットパルスFR
SがＴ形フリップフロップ14.14にも供給される。このフ
リップフロップのＱ出力端子は書き込み／読み出し指令
WR1を出力し、出力端子は書き込み／読み出し指令WR2
を出力する。これらの書き込み／読み出し指令はアンド
ゲート14.12（．）にも供給される。
レス情報は、アンドゲート14.12（．）及びオアゲート1
4.13（．）を介して画像メモリ14.03（．）のアドレス
入力端子に供給される。新たな画像の度に、画像メモリ
14.03（．）に供給される読み出し及び書き込みアドレ
ス情報が入れ替わるように、前記画像リセットパルスFR
SがＴ形フリップフロップ14.14にも供給される。このフ
リップフロップのＱ出力端子は書き込み／読み出し指令
WR1を出力し、出力端子は書き込み／読み出し指令WR2
を出力する。これらの書き込み／読み出し指令はアンド
ゲート14.12（．）にも供給される。
メモリ14.05（．）及び14.07（．）用の読み出しおよ
び書き込みアドレス情報を発生させるために、前記ピク
セルカウンタ14.10の計数位置は他の２個のメモリ14.15
（１）及び14.15（２）にも供給される。これらメモリ
は共にROMからなり、メモリ14.15（１）はメモリ14.05
（．）および14.07（．）用のNxN個の読み出しアドレス
情報を出力し、メモリ14.15（２）はそれらメモリ用のN
xN個の書き込みアドレス情報を出力する。これらのアド
レス情報は、アンドゲート14.16（．）とオアゲート14.
17（．）とを介してメモリ14.05（．）及び14.07（．）
のアドレス入力端子に供給される。新たな副画像の処理
の度に上記読み出しアドレスおよび書き込みアドレスが
入れ替わるように、メモリ14.15（１）から出力された
読み出しアドレス情報は比較回路14.18にも供給され
る。この比較回路は、所定の読み出しアドレス情報が供
給される毎にＴ形フリップフロップ14.19に制御パルス
印加する。このＴ形フリップフロップ14.19のＱ出力端
子は書き込み／読み出し指令WR4を出力し、出力端子
は書き込み／読み出し指令WR3を出力する。これらの指
令は、アンドゲート14.16（．）にも供給される。
び書き込みアドレス情報を発生させるために、前記ピク
セルカウンタ14.10の計数位置は他の２個のメモリ14.15
（１）及び14.15（２）にも供給される。これらメモリ
は共にROMからなり、メモリ14.15（１）はメモリ14.05
（．）および14.07（．）用のNxN個の読み出しアドレス
情報を出力し、メモリ14.15（２）はそれらメモリ用のN
xN個の書き込みアドレス情報を出力する。これらのアド
レス情報は、アンドゲート14.16（．）とオアゲート14.
17（．）とを介してメモリ14.05（．）及び14.07（．）
のアドレス入力端子に供給される。新たな副画像の処理
の度に上記読み出しアドレスおよび書き込みアドレスが
入れ替わるように、メモリ14.15（１）から出力された
読み出しアドレス情報は比較回路14.18にも供給され
る。この比較回路は、所定の読み出しアドレス情報が供
給される毎にＴ形フリップフロップ14.19に制御パルス
印加する。このＴ形フリップフロップ14.19のＱ出力端
子は書き込み／読み出し指令WR4を出力し、出力端子
は書き込み／読み出し指令WR3を出力する。これらの指
令は、アンドゲート14.16（．）にも供給される。
１次元変換器 （イ） 理論 １次元変換器14.04および14.06では、副画像Ｘのピク
セルの行および積行列Ｐの積行列要素の列に、NxNのDCT
行列Ａが、それぞれ乗算される。この場合、上記両乗算
は同一種類のものであるので、以下においては、1xNの
データ配列と上記DCT行列Ａとの乗算を概括的に説明す
る。また、この乗算を変換処理と呼ぶ。更に、前述の説
明と合致させるために、Ｎは８に選定する。したがっ
て、上記データ配列は、例えば行列Ｘのｉ番目の行のピ
クセルを表すことになる。また、上記乗算によって得ら
れた1xNの積要素の配列はp0,p1,…pN-1として示す。
セルの行および積行列Ｐの積行列要素の列に、NxNのDCT
行列Ａが、それぞれ乗算される。この場合、上記両乗算
は同一種類のものであるので、以下においては、1xNの
データ配列と上記DCT行列Ａとの乗算を概括的に説明す
る。また、この乗算を変換処理と呼ぶ。更に、前述の説
明と合致させるために、Ｎは８に選定する。したがっ
て、上記データ配列は、例えば行列Ｘのｉ番目の行のピ
クセルを表すことになる。また、上記乗算によって得ら
れた1xNの積要素の配列はp0,p1,…pN-1として示す。
DCT行列の各要素は前記（６）式により定義され、Ｎ
＝８の場合は第４図に示すようになる。これらから明ら
かなように、このDCT行列はコサイン関数の周期特性に
よって非常に特殊な構造を有している。さらに詳細に述
べると、この行列においては、互いに絶対値が異なる数
がＮ−１個すなわち７個しか認められない。以下、これ
らの数を変換要素と呼び、▲Ｃm 2N▼で表す（但し、ｍ
＝1,2,...N−１）。（６）式の離散コサイン変換行列の
各要素ａi,kの絶対値は、これら変換要素を と定義すれば、上記のような変換要素と同一として扱う
ことが出来る。例えば、ａi,0＝D/√２が成り立つが、
これはＮ＝８の場合D cos［４π/16］に対応し、▲Ｃ4
16▼に等しい。Ｎ＝８の場合の、データ要素dkと積行列
要素pkと変換要素▲Ｃm 2N▼との間の関係が第５図に示
されている。また、これらの式は第６図に示すような形
に書き換えることが出来る。これらの式から明らかなよ
うに、データ要素dkには変換要素▲Ｃ1 16▼ないし▲Ｃ7
16▼の一次結合が乗算される。以下においては、上記変
換要素のこれらの一次結合が乗算係数として示される。
＝８の場合は第４図に示すようになる。これらから明ら
かなように、このDCT行列はコサイン関数の周期特性に
よって非常に特殊な構造を有している。さらに詳細に述
べると、この行列においては、互いに絶対値が異なる数
がＮ−１個すなわち７個しか認められない。以下、これ
らの数を変換要素と呼び、▲Ｃm 2N▼で表す（但し、ｍ
＝1,2,...N−１）。（６）式の離散コサイン変換行列の
各要素ａi,kの絶対値は、これら変換要素を と定義すれば、上記のような変換要素と同一として扱う
ことが出来る。例えば、ａi,0＝D/√２が成り立つが、
これはＮ＝８の場合D cos［４π/16］に対応し、▲Ｃ4
16▼に等しい。Ｎ＝８の場合の、データ要素dkと積行列
要素pkと変換要素▲Ｃm 2N▼との間の関係が第５図に示
されている。また、これらの式は第６図に示すような形
に書き換えることが出来る。これらの式から明らかなよ
うに、データ要素dkには変換要素▲Ｃ1 16▼ないし▲Ｃ7
16▼の一次結合が乗算される。以下においては、上記変
換要素のこれらの一次結合が乗算係数として示される。
第６図のＮ＝８に関して数学的に表された順方向変換
が、第７図に線図の形で示されている。この線図は、点
によって示されかつそこで該点に供給されるデータ要素
が加算または減算されるような結合点を有している。後
者の場合は、当該結合点で終わる枝路の横に−１なる値
が示してある。更に、各々からデータ要素が別々の枝路
を介して異なる結合点へ供給されるような複数のノード
がある。
が、第７図に線図の形で示されている。この線図は、点
によって示されかつそこで該点に供給されるデータ要素
が加算または減算されるような結合点を有している。後
者の場合は、当該結合点で終わる枝路の横に−１なる値
が示してある。更に、各々からデータ要素が別々の枝路
を介して異なる結合点へ供給されるような複数のノード
がある。
この線図からは、積行列要素pkを計算する場合、同一
の乗算係数を掛けなければならないような複数のデータ
要素を、先ず最初に加算または減算することができるこ
とが判る。この場合、次いで該当する乗算を行うだけで
よい。この図からは、８個のデータ要素の配列の各々を
求める場合、16回の乗算とこれら乗算に先行または後続
する16回の加算／減算のみを行えばよいことも判る。こ
の場合、該線図のどの枝路においても２回以上の乗算が
なされることがなく、この特性が中間結果の語長の決定
にとって重要であるということに注目すべきである。第
７図においては、これらの中間結果は、ｕ、ｖおよびｗ
で示されている。この線図から明らかなように、これら
中間結果は複数の連続した反復工程により得られること
が判る。最初の反復工程においては、加算および減算演
算を行うことによって、１次和要素ｕ1,rおよび１次差
要素ｖ1,rが求められる。また、２番目の反復工程にお
いては、１次和要素ｕ1,rが２次和要素ｕ2,rおよび２次
差要素ｖ2,rに変換される。ｑ番目の反復工程において
得られたｑ次和要素およびｑ次差要素と、その前段の反
復工程において得られたｑ−１次和要素との関係に関し
ては、一般的に次が成り立つ。
の乗算係数を掛けなければならないような複数のデータ
要素を、先ず最初に加算または減算することができるこ
とが判る。この場合、次いで該当する乗算を行うだけで
よい。この図からは、８個のデータ要素の配列の各々を
求める場合、16回の乗算とこれら乗算に先行または後続
する16回の加算／減算のみを行えばよいことも判る。こ
の場合、該線図のどの枝路においても２回以上の乗算が
なされることがなく、この特性が中間結果の語長の決定
にとって重要であるということに注目すべきである。第
７図においては、これらの中間結果は、ｕ、ｖおよびｗ
で示されている。この線図から明らかなように、これら
中間結果は複数の連続した反復工程により得られること
が判る。最初の反復工程においては、加算および減算演
算を行うことによって、１次和要素ｕ1,rおよび１次差
要素ｖ1,rが求められる。また、２番目の反復工程にお
いては、１次和要素ｕ1,rが２次和要素ｕ2,rおよび２次
差要素ｖ2,rに変換される。ｑ番目の反復工程において
得られたｑ次和要素およびｑ次差要素と、その前段の反
復工程において得られたｑ−１次和要素との関係に関し
ては、一般的に次が成り立つ。
［但し、 r ＝0,1,2,...2-qN−１ q ＝1,2,3,...Q Ｕ0,r ＝dr ｕ0,N−ｒ＝dN-r］ また、Ｑは−１＋log2Nより小さいかまたは等しい最
大の整数を表すとする。
大の整数を表すとする。
なお、和要素ｕ0,rおよびｕ0,N−ｒは、以下、０次要
素と呼ぶ。
素と呼ぶ。
ｑ番目の反復工程で得られた差要素には、更に複数の
反復工程が施され、そこでは差要素ｖq,rから複数の補
助和要素が求められる。第７図の線図においては、要素
ｖq,rから始まるｊ番目の反復工程で得られる補助和要
素が、概括的に、ｗq,j,mで示され、ここでｍはｊ番目
の反復工程における補助和要素の順序数である。上述の
説明と合わせるために、ｗq,j,mを、以下ｊ次の補助和
要素と呼ぶ。そして、ｊ次補助和要素とｊ−１次補助和
要素との関係に関しては、次式が成り立つ。
反復工程が施され、そこでは差要素ｖq,rから複数の補
助和要素が求められる。第７図の線図においては、要素
ｖq,rから始まるｊ番目の反復工程で得られる補助和要
素が、概括的に、ｗq,j,mで示され、ここでｍはｊ番目
の反復工程における補助和要素の順序数である。上述の
説明と合わせるために、ｗq,j,mを、以下ｊ次の補助和
要素と呼ぶ。そして、ｊ次補助和要素とｊ−１次補助和
要素との関係に関しては、次式が成り立つ。
和要素ｕ2,0およびｕ2,1（一般形では、ｕQ,0および
ｕQ,1）、全ての差要素ｖq,rおよび全ての補助和要素ｗ
q,j,mは、適切に選択された乗算係数によって乗算さ
れ、このようにして得られた部分積が選択的に結合され
る。このことは、各積要素Pkを生成するために、その都
度、ある複数部分積が相互に加算あるいは減算されるこ
とを意味する。
ｕQ,1）、全ての差要素ｖq,rおよび全ての補助和要素ｗ
q,j,mは、適切に選択された乗算係数によって乗算さ
れ、このようにして得られた部分積が選択的に結合され
る。このことは、各積要素Pkを生成するために、その都
度、ある複数部分積が相互に加算あるいは減算されるこ
とを意味する。
（ロ）DCT変換器の実施例 第８図は、第７図に示した新しいDCT変換を行うため
の１次元DCT変換器14.04または14.06の一実施例を示し
ている。この変換器は、入力端子14.040および出力端子
14.041を有している。上記入力端子には、受信されたデ
ータ要素dkが伝送されるデータバス14.042が接続されて
いる。この場合、これらデータ要素の各ビットは並列に
用意されるものとし、したがって上記バスはこれらビッ
トに相当する数の並列線によって構成されるものとす
る。上記のデータバスに加えて、各々が例えば12の並列
線で構成された３個のデータバス14.043、14.044および
14.045が設けられている。データバス14.042、14.043お
よび14.044は、スイッチ装置SW1、SW2およびSW3によっ
て列方向バス14.046に接続することが出来る。データバ
ス14.042、14.043および14.045は、スイッチ装置SW4、S
W5およびSW6によって列方向バス14.047に接続すること
が出来る。また、データバス14.042、14.044および14.0
45は、スイッチ装置SW7、SW8およびSW9によって列方向
バス14.048に接続することが出来る。更に、データバス
14.043、14.044および14.045は、列方向バス14.049を介
し、かつスイッチ装置SW10、SW11およびSW12によって前
記出力端子14.041に接続することが出来る。
の１次元DCT変換器14.04または14.06の一実施例を示し
ている。この変換器は、入力端子14.040および出力端子
14.041を有している。上記入力端子には、受信されたデ
ータ要素dkが伝送されるデータバス14.042が接続されて
いる。この場合、これらデータ要素の各ビットは並列に
用意されるものとし、したがって上記バスはこれらビッ
トに相当する数の並列線によって構成されるものとす
る。上記のデータバスに加えて、各々が例えば12の並列
線で構成された３個のデータバス14.043、14.044および
14.045が設けられている。データバス14.042、14.043お
よび14.044は、スイッチ装置SW1、SW2およびSW3によっ
て列方向バス14.046に接続することが出来る。データバ
ス14.042、14.043および14.045は、スイッチ装置SW4、S
W5およびSW6によって列方向バス14.047に接続すること
が出来る。また、データバス14.042、14.044および14.0
45は、スイッチ装置SW7、SW8およびSW9によって列方向
バス14.048に接続することが出来る。更に、データバス
14.043、14.044および14.045は、列方向バス14.049を介
し、かつスイッチ装置SW10、SW11およびSW12によって前
記出力端子14.041に接続することが出来る。
前記列方向バス14.046および14.048は、演算論理ユニ
ット14.0412の入力端子14.0410および演算論理ユニット
14.0413の入力端子14.0411に各々接続されている。ま
た、列方向バス14.047は乗算ユニット14.0415の入力端
子14.0414に接続されている。
ット14.0412の入力端子14.0410および演算論理ユニット
14.0413の入力端子14.0411に各々接続されている。ま
た、列方向バス14.047は乗算ユニット14.0415の入力端
子14.0414に接続されている。
前記演算論理ユニット14.0412および14.0413は、２個
のレジスタバンクR1、R2および他の２個のレジスタバン
クR3、R4を各々有している。上記各レジスタバンクは、
各々12個の12ビットレジスタ、更に詳しくは、いわゆる
マルチポートレジスタバンクを有している（例えば、米
国特許第4,491,937号明細書あるいは米国特許第4,554,6
45号明細書参照）。上記各レジスタバンクの各レジスタ
は、番地指定が可能であり、この目的のために、各レジ
スタバンクR1、R2、R3およびR4はアドレス情報AD5、AD
6、AD7およびAD8を受信するためのアドレス入力端子を
有している。また、各レジスタバンクR1、R2およびR3、
R4は、対応する演算論理ユニットの入力端子14.0410お
よび14.0411に接続された入力端子を有している。さら
に、上記レジスタバンクR1、R2およびR3、R4は、加算／
減算ユニットA/S（１）およびA/S（２）の入力端子に接
続された出力端子を有している。これら加算／減算ユニ
ットA/S（１）およびA/S（２）は、他の入力端子を介し
て加算／減算指令＋／−（１）および＋／−（２）を各
々受信すると共に、和要素または差要素を出力し、これ
ら要素はレジスタバンクR1またはR2のあるレジスタある
いはレジスタバンクR3またはR4のあるレジスタに記憶さ
れる。各レジスタバンクR1およびR2は前記データバス1
4.045に接続された他の出力端子を有し、また各レジス
タバンクR3およびR4は前記データバス14.043に接続され
た他の出力端子を有している。
のレジスタバンクR1、R2および他の２個のレジスタバン
クR3、R4を各々有している。上記各レジスタバンクは、
各々12個の12ビットレジスタ、更に詳しくは、いわゆる
マルチポートレジスタバンクを有している（例えば、米
国特許第4,491,937号明細書あるいは米国特許第4,554,6
45号明細書参照）。上記各レジスタバンクの各レジスタ
は、番地指定が可能であり、この目的のために、各レジ
スタバンクR1、R2、R3およびR4はアドレス情報AD5、AD
6、AD7およびAD8を受信するためのアドレス入力端子を
有している。また、各レジスタバンクR1、R2およびR3、
R4は、対応する演算論理ユニットの入力端子14.0410お
よび14.0411に接続された入力端子を有している。さら
に、上記レジスタバンクR1、R2およびR3、R4は、加算／
減算ユニットA/S（１）およびA/S（２）の入力端子に接
続された出力端子を有している。これら加算／減算ユニ
ットA/S（１）およびA/S（２）は、他の入力端子を介し
て加算／減算指令＋／−（１）および＋／−（２）を各
々受信すると共に、和要素または差要素を出力し、これ
ら要素はレジスタバンクR1またはR2のあるレジスタある
いはレジスタバンクR3またはR4のあるレジスタに記憶さ
れる。各レジスタバンクR1およびR2は前記データバス1
4.045に接続された他の出力端子を有し、また各レジス
タバンクR3およびR4は前記データバス14.043に接続され
た他の出力端子を有している。
前記乗算ユニット14.0415には、例えば２個の12ビッ
トレジスタからなるレジスタバンクM1が設けられてい
る。このレジスタバンクの入力端子は、当該乗算ユニッ
トの入力端子14.0414に接続され、出力端子は乗算器14.
0416の入力端子に接続されている。この乗算器は、第７
図に示したような乗算係数を、他の入力端子を介して所
望の順序で受信する。この乗算器の出力する積は、出力
レジスタバンクM2のある12ビットレジスタに記憶され、
このレジスタの出力端子は前記データバス14.044に接続
されている。前記乗算器14.0416により受信される乗算
係数は、例えばROMのような番地指定可能な記憶位置を
有するメモリユニット14.0417から供給される。記憶位
置の番地指定を行うため、このROMはアドレス情報AD11
を受信する。前記レジスタバンクR1、R2、R3およびR4と
同様に、レジスタバンクM1およびM2の各レジスタも番地
指定が可能である。この目的のため、レジスタバンクM1
およびM2はアドレス情報AD9およびAD10を各々受信す
る。
トレジスタからなるレジスタバンクM1が設けられてい
る。このレジスタバンクの入力端子は、当該乗算ユニッ
トの入力端子14.0414に接続され、出力端子は乗算器14.
0416の入力端子に接続されている。この乗算器は、第７
図に示したような乗算係数を、他の入力端子を介して所
望の順序で受信する。この乗算器の出力する積は、出力
レジスタバンクM2のある12ビットレジスタに記憶され、
このレジスタの出力端子は前記データバス14.044に接続
されている。前記乗算器14.0416により受信される乗算
係数は、例えばROMのような番地指定可能な記憶位置を
有するメモリユニット14.0417から供給される。記憶位
置の番地指定を行うため、このROMはアドレス情報AD11
を受信する。前記レジスタバンクR1、R2、R3およびR4と
同様に、レジスタバンクM1およびM2の各レジスタも番地
指定が可能である。この目的のため、レジスタバンクM1
およびM2はアドレス情報AD9およびAD10を各々受信す
る。
各種アドレス情報を発生するためかつスイッチ装置SW
用の制御信号を発生するために、当該変換器14.04（14.
06）には、例えばROMのような番地指定可能な記憶位置
を持つメモリ14.0418が設けられている。このメモリの
各記憶位置にはある時点で当該変換器の制御すべき全て
の構成要素の状態、すなわちスイッチ装置SWおよび各種
アドレス情報等、を決定するような複数のビットが記憶
されている。このためには、実際のところ、各時点当り
約70ビットで充分であり、16個を越えるような70ビット
の記憶位置は必要ではない。そして、これらのビット
は、約70の並列線からなるバス14.0419によって当該変
換器の各種構成要素に供給される。このROMからなるメ
モリ14.0418は、モジュロ16カウンタ14.0420から供給さ
れるアドレス情報によって番地指定される。このカウン
タは、画像信号源３（第１図参照）により発生される画
像リセットパルスFRSによってリセットされると共に、
供給されるクロックパルスの周波数を係数２で乗算する
周波数逓倍器14.0421から計数パルスを受信する。上記
クロックパルスは、前記標本化周波数fsで発生し、例え
ば第2B図に示したクロックパルス発生器８から供給され
る。
用の制御信号を発生するために、当該変換器14.04（14.
06）には、例えばROMのような番地指定可能な記憶位置
を持つメモリ14.0418が設けられている。このメモリの
各記憶位置にはある時点で当該変換器の制御すべき全て
の構成要素の状態、すなわちスイッチ装置SWおよび各種
アドレス情報等、を決定するような複数のビットが記憶
されている。このためには、実際のところ、各時点当り
約70ビットで充分であり、16個を越えるような70ビット
の記憶位置は必要ではない。そして、これらのビット
は、約70の並列線からなるバス14.0419によって当該変
換器の各種構成要素に供給される。このROMからなるメ
モリ14.0418は、モジュロ16カウンタ14.0420から供給さ
れるアドレス情報によって番地指定される。このカウン
タは、画像信号源３（第１図参照）により発生される画
像リセットパルスFRSによってリセットされると共に、
供給されるクロックパルスの周波数を係数２で乗算する
周波数逓倍器14.0421から計数パルスを受信する。上記
クロックパルスは、前記標本化周波数fsで発生し、例え
ば第2B図に示したクロックパルス発生器８から供給され
る。
この１次元DCT変換器14.04（14.06）の動作が、第９
（Ｉ）図および第９（II）に概念的に示されている。な
お、これらの図の内容は説明するまでもないが、その欄
Ｔには前記モジュロ16カウンタ14.0420の計数位置が示
されている。また、R1、R2、R3、R4、M1およびM2で示さ
れる各欄にはそれらのレジスタバンクの内容が示されて
いる。更に詳細には、欄r0、r1…には対応するレジスタ
バンクの該当するレジスタの内容が示されている。A/S
（１）およびA/S（２）で示される欄には、加算／減算
ユニットA/S（１）およびA/S（２）において、カウンタ
14.0420の対応する計数位置Ｔでどの値が互いに加算さ
れるかまたは減算されるかを示している。また、M2で示
される欄には、乗算器14.0416から出力されレジスタバ
ンクM2に記憶される部分積が第７図と同じ符号で示され
ている。そして、OUTで示される欄には、前記出力端子1
4.041に発生する積要素pkが示されている。
（Ｉ）図および第９（II）に概念的に示されている。な
お、これらの図の内容は説明するまでもないが、その欄
Ｔには前記モジュロ16カウンタ14.0420の計数位置が示
されている。また、R1、R2、R3、R4、M1およびM2で示さ
れる各欄にはそれらのレジスタバンクの内容が示されて
いる。更に詳細には、欄r0、r1…には対応するレジスタ
バンクの該当するレジスタの内容が示されている。A/S
（１）およびA/S（２）で示される欄には、加算／減算
ユニットA/S（１）およびA/S（２）において、カウンタ
14.0420の対応する計数位置Ｔでどの値が互いに加算さ
れるかまたは減算されるかを示している。また、M2で示
される欄には、乗算器14.0416から出力されレジスタバ
ンクM2に記憶される部分積が第７図と同じ符号で示され
ている。そして、OUTで示される欄には、前記出力端子1
4.041に発生する積要素pkが示されている。
以下に、この図の正しい読み方を説明する。先ず、計
数位置Ｔ＝1,3,5,7では、データ要素d0、d1、d2、d3が
レジスタバンクR1のレジスタr0、r1、r2、r3に各々記憶
される。
数位置Ｔ＝1,3,5,7では、データ要素d0、d1、d2、d3が
レジスタバンクR1のレジスタr0、r1、r2、r3に各々記憶
される。
計数位置Ｔ＝９では、データ要素d4がレジスタバンク
R2のレジスタr0に記憶される。加算／減算ユニットA/S
（１）においては、データ要素d4がデータ要素d3から減
算され、その結果ｖ1,3が得られる。
R2のレジスタr0に記憶される。加算／減算ユニットA/S
（１）においては、データ要素d4がデータ要素d3から減
算され、その結果ｖ1,3が得られる。
計数位置Ｔ＝10では、中間結果ｖ1,3がレジスタバン
クr1のレジスタr4に記憶され、加算／減算ユニットA/S
（１）においては、データ要素d4がデータ要素d3に加算
され、その結果ｕ1,3が得られる。
クr1のレジスタr4に記憶され、加算／減算ユニットA/S
（１）においては、データ要素d4がデータ要素d3に加算
され、その結果ｕ1,3が得られる。
計数位置Ｔ＝11では、中間結果ｕ1,3がレジスタバン
クR2のレジスタr1に記憶され、また中間結果ｖ1,3がレ
ジスタバンクM1のレジスタm0に記憶されると共に▲−Ｃ
5 16▼−▲Ｃ3 16▼により乗算され、その結果、部分積z
11が得られる。そして、データ要素d4がレジスタバンク
R2のレジスタr0でデータ要素d5と置き換えられ、加算／
減算ユニットA/S（１）ではデータ要素d5がデータ要素d
2から減算され、その結果中間結果ｖ1,2が得られる。
クR2のレジスタr1に記憶され、また中間結果ｖ1,3がレ
ジスタバンクM1のレジスタm0に記憶されると共に▲−Ｃ
5 16▼−▲Ｃ3 16▼により乗算され、その結果、部分積z
11が得られる。そして、データ要素d4がレジスタバンク
R2のレジスタr0でデータ要素d5と置き換えられ、加算／
減算ユニットA/S（１）ではデータ要素d5がデータ要素d
2から減算され、その結果中間結果ｖ1,2が得られる。
計数位置Ｔ＝12では、中間結果ｖ1,2がレジスタバン
クR1のレジスタr5に記憶され、部分積z11がレジスタバ
ンクM2のレジスタm0に記憶され、データ要素d2とd5が加
算されて中間結果ｕ1,2が得られる。また、レジスタバ
ンクM1のレジスタm0内の中間結果ｖ1,3に▲−Ｃ1 16▼−
▲Ｃ7 16▼が乗算され、この結果、部分積z12が得られ
る。
クR1のレジスタr5に記憶され、部分積z11がレジスタバ
ンクM2のレジスタm0に記憶され、データ要素d2とd5が加
算されて中間結果ｕ1,2が得られる。また、レジスタバ
ンクM1のレジスタm0内の中間結果ｖ1,3に▲−Ｃ1 16▼−
▲Ｃ7 16▼が乗算され、この結果、部分積z12が得られ
る。
計数位置Ｔ＝13では、中間結果ｕ1,2がレジスタバン
クR2のレジスタr2に記憶され、部分積z11がレジスタバ
ンクR3のレジスタr0に記憶され、部分積z12がレジスタ
バンクM2のレジスタm0に記憶される。また、中間結果ｖ
1,2がレジスタバンクM1のレジスタm0に記憶されると共
に▲Ｃ7 16▼＋▲Ｃ1 16▼によって乗算され、この結果、
部分積z5が得られる。更に、データ要素d6がレジスタバ
ンクR2のレジスタr0に記憶され、データ要素d6がデータ
要素d1から減算され、その結果中間結果ｖ1,1が得られ
る。なお、カウンタ14.0420のそれ以外の計数位置にお
いても、それらに対応した動作が行われる。
クR2のレジスタr2に記憶され、部分積z11がレジスタバ
ンクR3のレジスタr0に記憶され、部分積z12がレジスタ
バンクM2のレジスタm0に記憶される。また、中間結果ｖ
1,2がレジスタバンクM1のレジスタm0に記憶されると共
に▲Ｃ7 16▼＋▲Ｃ1 16▼によって乗算され、この結果、
部分積z5が得られる。更に、データ要素d6がレジスタバ
ンクR2のレジスタr0に記憶され、データ要素d6がデータ
要素d1から減算され、その結果中間結果ｖ1,1が得られ
る。なお、カウンタ14.0420のそれ以外の計数位置にお
いても、それらに対応した動作が行われる。
１次元逆変換 元の画像信号標本値を再生するために、復号化局２
（第１図）には逆変換回路24が設けられている。この逆
変換回路は、当該回路に供給されるNxNの基本画像重み
係数ｙ′i,kの配列に２次元離散コサイン逆変換を施
す。その様な逆変換回路の実施例は、第2A図および第2B
図に示した変換回路14における信号の方向を逆にし、か
つ第８図に示したような方法で２個の１次元逆変換器を
構成することによって得ることが出来る。この場合、第
８図に示したメモリ（ROM）14.0418の内容を、当該逆変
換器が所望の動作を行うように選定する。
（第１図）には逆変換回路24が設けられている。この逆
変換回路は、当該回路に供給されるNxNの基本画像重み
係数ｙ′i,kの配列に２次元離散コサイン逆変換を施
す。その様な逆変換回路の実施例は、第2A図および第2B
図に示した変換回路14における信号の方向を逆にし、か
つ第８図に示したような方法で２個の１次元逆変換器を
構成することによって得ることが出来る。この場合、第
８図に示したメモリ（ROM）14.0418の内容を、当該逆変
換器が所望の動作を行うように選定する。
上記のような１次元逆変換器の各々においてなされる
べき所望の逆変換が、第10図の線図に示すような変換で
あることは、容易に確かめることが出来るであろう。第
10図の線図を第７図のものと比較すれば、第７図の線図
を転置することにより前者が後者から得られることが分
かる（IEEE Transactions on Audio and Electrocousti
cs,Vol.AU−20,No.5,December 1972,322ないし337頁の
L.R.Rabiner C.S.によるTerminology in Digital Signa
l Processing参照）。このことは、第７図に於て信号の
方向を逆にし、結合点をノードに置き換え、かつノード
を結合点に置き換えることを意味する。
べき所望の逆変換が、第10図の線図に示すような変換で
あることは、容易に確かめることが出来るであろう。第
10図の線図を第７図のものと比較すれば、第７図の線図
を転置することにより前者が後者から得られることが分
かる（IEEE Transactions on Audio and Electrocousti
cs,Vol.AU−20,No.5,December 1972,322ないし337頁の
L.R.Rabiner C.S.によるTerminology in Digital Signa
l Processing参照）。このことは、第７図に於て信号の
方向を逆にし、結合点をノードに置き換え、かつノード
を結合点に置き換えることを意味する。
第８図の変換器を離散コサイン逆変換器とした場合の
動作が第11（Ｉ）図および第11（II）図に示され、そこ
においては各欄が第９（Ｉ）図および第９（II）図の各
欄と同一の意味を持っている。
動作が第11（Ｉ）図および第11（II）図に示され、そこ
においては各欄が第９（Ｉ）図および第９（II）図の各
欄と同一の意味を持っている。
【図面の簡単な説明】 第１図は、本発明によるテレビジョン転送システムの一
実施例が適用されたビデオレコーダを概念的に示すブロ
ック図、 第2A図は、第１図のテレビジョン転送システムに用いら
れる変換回路の一例を示すブロック図、 第2B図は、同変換回路用制御回路のブロック図、 第３図は、ピクセルによって構成される画像の一例およ
びその分割された副画像を示す説明図、 第４図は、8x8のDCT行列を示す説明図、 第５図は、８個のピクセルと第４図に示した8x8のDCT行
列との積を式の形で示す説明図、 第６図は、第５図に示した各式を変形した新たなDCTア
ルゴリズムを示す説明図、 第７図は、上記新DCTアルゴリズムの線図、 第８図は、上記新DCTアルゴリズムを実施するための変
換器の一例を示すブロック図、 第９（Ｉ）図及び第９（II）図は、第７図のDCTアルゴ
リズムを実施するようなプログラムされた第８図の変換
器の動作を説明するためのタイミング図、 第10図は、離散コサイン逆変換アルゴリズムの線図、 第11（Ｉ）図および第11（II）図は、第10図に示した離
散コサイン逆変換アルゴリズムを実施するようにプログ
ラムされた第８図の変換器の動作を説明するためのタイ
ミング図である。 １……符号化局、２……復号化局、３……画像信号源、
７……モニタ、12……サンプリング回路、14……変換回
路、15……符号化回路、16……変調回路、24……逆変換
回路、25……復号化回路、26……復調回路、14.0
3（．）……画像メモリ、14.04……１次元変換器、14.0
5（．）……副画像メモリ、14.06……１次元変換器、1
4.07（．）……係数メモリ、ｄ……データ要素、ｐ……
積要素、ｕ……和要素、ｖ……差要素、ｗ……補助和要
素、ｚ……部分積。
実施例が適用されたビデオレコーダを概念的に示すブロ
ック図、 第2A図は、第１図のテレビジョン転送システムに用いら
れる変換回路の一例を示すブロック図、 第2B図は、同変換回路用制御回路のブロック図、 第３図は、ピクセルによって構成される画像の一例およ
びその分割された副画像を示す説明図、 第４図は、8x8のDCT行列を示す説明図、 第５図は、８個のピクセルと第４図に示した8x8のDCT行
列との積を式の形で示す説明図、 第６図は、第５図に示した各式を変形した新たなDCTア
ルゴリズムを示す説明図、 第７図は、上記新DCTアルゴリズムの線図、 第８図は、上記新DCTアルゴリズムを実施するための変
換器の一例を示すブロック図、 第９（Ｉ）図及び第９（II）図は、第７図のDCTアルゴ
リズムを実施するようなプログラムされた第８図の変換
器の動作を説明するためのタイミング図、 第10図は、離散コサイン逆変換アルゴリズムの線図、 第11（Ｉ）図および第11（II）図は、第10図に示した離
散コサイン逆変換アルゴリズムを実施するようにプログ
ラムされた第８図の変換器の動作を説明するためのタイ
ミング図である。 １……符号化局、２……復号化局、３……画像信号源、
７……モニタ、12……サンプリング回路、14……変換回
路、15……符号化回路、16……変調回路、24……逆変換
回路、25……復号化回路、26……復調回路、14.0
3（．）……画像メモリ、14.04……１次元変換器、14.0
5（．）……副画像メモリ、14.06……１次元変換器、1
4.07（．）……係数メモリ、ｄ……データ要素、ｐ……
積要素、ｕ……和要素、ｖ……差要素、ｗ……補助和要
素、ｚ……部分積。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロベルト・ヴァウドゥスマ オランダ国 アインドーフェン フルー ネヴァウツウェッハ １ (56)参考文献 特開 昭60−220466（ＪＰ，Ａ) 特開 昭60−39988（ＪＰ，Ａ)
Claims (4)
- 【請求項１】デジタル画像信号によって表される画像を
符号化局から復号化局へ転送するためのテレビジョン転
送システムであって、 前記符号化局が、前記画像を各々がNxNのピクセルから
なる副画像に分割する手段と、これら副画像の各々に２
次元離散コサイン順方向変換を施してNxNの基本画像重
み係数配列を各々発生させる画像変換回路とを有し、 前記画像変換回路が、 供給される1xNのデータ要素d0ないしdN-1からなる配列
を1xNの積要素p0ないしpN-1からなる配列に変換するよ
うな順方向変換を行う１次元離散コサイン順方向変換器
を２個縦続接続してなる構成を有し、 前記順方向変換器が、 （ａ）前記Ｎ個のデータ要素d0ないしdN-1から２個の和
要素とＮ−２個の差要素とを、そのｑ番目の反復工程に
おいて求められるｑ次の和要素ｕq,rおよびｑ次の差要
素ｖq,rが、 ［但し、 r ＝0,1,2,...2-qN−１ q ＝1,2,3,...Q ｕ0,r ＝dr ｕ0,N−ｒ＝dN-r また、Ｑは−１＋log2N以下で最大の整数］ となるようなＱ回の反復工程を行うことによって繰り返
し生成する第１演算手段と、 （ｂ）前記第１演算手段による前記ｑ番目の反復工程に
おいて得られる前記差要素に、そのｊ番目の反復工程に
おいて求められるｊ次の補助和要素ｗq,j,mが、 となるような他の複数の反復工程を施すことによって複
数の補助和要素を繰り返し生成する第２演算手段と、 （ｃ）前記第１演算手段により得られた前記２個の和要
素ｕQ,0、ｕQ,1および前記差要素ｖq,rと、前記補助和
要素ｗq,j,mとの各々に、各々が離散コサイン変換行列
の行列要素の１次結合からなる乗算係数の集合内の対応
する乗算係数を掛けることによって部分積を各々作成す
る第３演算手段と、 （ｄ）前記部分積を一次結合することによって、前記1x
Nの積要素p0ないしpN-1からなる配列の各積要素を作成
する第４演算手段と、 を有していることを特徴とするテレビジョン転送システ
ム。 - 【請求項２】請求項１に記載のテレビジョン転送システ
ムにおいて、前記復号化局には、入力されたNxNの基本
画像重み係数配列に２次元離散コサイン逆変換を施し
て、転送された画像のNxNピクセルからなる副画像を生
成する画像逆変換回路が設けられ、 前記画像逆変換回路が、供給される1xNの積要素p0ない
しpN-1からなる配列を1xNのデータ要素配列に変換する
ような逆変換を行う１次元離散コサイン逆変換器を２個
縦続接続してなる構成を有し、 前記逆変換が前記順方向変換を転置したものであること
を特徴とするテレビジョン転送システム。 - 【請求項３】請求項１に記載のテレビジョン転送システ
ムに使用される符号化局において、 該符号化局は、デジタル画像信号によって表される画像
を転送するために、 前記画像を各々がNxNのピクセルからなる副画像に分割
する手段と、 これら副画像の各々に２次元離散コサイン順方向変換を
施してNxNの基本画像重み係数配列を各々発生させる画
像変換回路とを有し、 前記画像変換回路が、 供給される1xNのデータ要素d0ないしdN-1からなる配列
を1xNの積要素p0ないしpN-1からなる配列に変換するよ
うな順方向変換を行う１次元離散コサイン順方向変換器
を２個縦続接続してなる構成を有し、 前記順方向変換器が、 （ａ）前記Ｎ個のデータ要素d0ないしdN-1から２個の和
要素とＮ−２個の差要素とを、そのｑ番目の反復工程に
おいて求められるｑ次の和要素ｕq,rおよびｑ次の差要
素ｖq,rが、 ［但し、 r ＝0,1,2,...2-qN−１ q ＝1,2,3,...Q ｕ0,r ＝dr ｕ0,N−ｒ＝dN-r また、Ｑは−１＋log2N以下で最大の整数］ となるようなＱ回の反復工程を行うことによって繰り返
し生成する第１演算手段と、 （ｂ）前記第１演算手段による前記ｑ番目の反復工程に
おいて得られる前記差要素に、そのｊ番目の反復工程に
おいて求められるｊ次の補助和要素ｗq,j,mが、 となるような他の複数の反復工程を施すことによって複
数の補助和要素を繰り返し生成する第２演算手段と、 （ｃ）前記第１演算手段により得られた前記２個の和要
素ｕQ,0、ｕQ,1および前記差要素ｖq,rと、前記補助和
要素ｗq,j,mとの各々に、各々が離散コサイン変換行列
の行列要素の１次結合からなる乗算係数の集合内の対応
する乗算係数を掛けることによって部分積を各々作成す
る第３演算手段と、 （ｄ）前記部分積を一次結合することによって、前記1x
Nの積要素p0ないしpN-1からなる配列の各積要素を作成
する第４演算手段と、 を有していることを特徴とする符号化局。 - 【請求項４】請求項３に記載の符号化局により転送され
た基本画像重み係数を入力する復号化局であって、かつ
入力されたNxNの前記基本画重み係数の配列に２次元離
散コサイン逆変換を施して、転送された画像のNxNピク
セルからなる副画像を作成する画像逆変換回路が設けら
れた復号化局において、 前記画像逆変換回路が、供給される1xNの積要素p0ない
しpN-1からなる配列を1xNのデータ要素配列に変換する
ような逆変換を行う１次元離散コサイン逆変換器を２個
縦続接続してなる構成を有し、 前記逆変換が前記順方向変換を転置したものであること
を特徴とする復号化局。
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