KR100532437B1 - 반도체 메모리 소자 및 그 제조 방법 - Google Patents

반도체 메모리 소자 및 그 제조 방법 Download PDF

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Abstract

상기 매몰 콘택 패드가 홀 형상의 레이아웃을 가지는 경우, SAC 공정을 통하여 형성된 매몰 콘택 패드 위에 매몰 콘택 플러그를 형성하는 데 있어서 매몰 콘택 플러그의 위치를 매몰 콘택 패드로부터 충분한 거리 만큼 시프트시키는 것이 가능한 구조를 가지는 반도체 메모리 소자 및 그 제조 방법에 관하여 개시한다. 본 발명에서는 SAC 공정을 통하여 활성 영역을 노출시키는 복수의 콘택홀을 형성한 후 콘택홀 내에 매몰 콘택 패드를 형성하는 데 있어서 콘택홀 각각에 도전층을 일부만 채움으로써 콘택홀 내에서 매몰 콘택 패드 위에 산화막의 측벽을 노출시킨다. 노출된 산화막의 측벽은 질화막 스페이서로 덮는다. 그 후, 매몰 콘택 패드의 상면에 각각 접하는 복수의 매몰 콘택 플러그를 형성한다. 매몰 콘택 플러그의 측벽에는 한 방향으로 연장되어 있는 돌출 영역이 포함되어 있다.

Description

반도체 메모리 소자 및 그 제조 방법{Semiconductor memory device and manufacturing method thereof}
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것으로, 특히 미세한 셀 면적에 형성되는 실린더형 하부 전극을 가지는 반도체 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 메모리 소자가 초고집적화되어 감에 따라 디자인 룰이 점차 감소되어 반도체 메모리 소자에서 단위 메모리 셀이 차지하는 면적이 줄어들고 있다. DRAM(dynamic random access memory) 소자에 있어서 메모리 셀에 사용되는 커패시터는 그 차지하는 면적이 줄어들고 있음에도 불구하고 일반적으로 허용될 수 있는 데이터 입출력 특성 및 재생 특성을 제공하기에 충분한 정도의 최소 커패시턴스를 제공할 것이 요구된다. 이와 같은 요구에 의하여 공정 마진 및 공간의 감소는 메모리 셀 커패시터의 디자인에 큰 영향을 미쳐왔다. 줄어든 공간에 최소 커패시턴스를 유지할 수 있는 커패시터를 제조하기 위하여 삼차원 구조를 가지면서 높은 높이를 가지는 여러가지 구조의 커패시터 하부 전극 구조가 제안되었다. 그 중에서 실린더형 하부 전극이 커패시터의 유효 면적을 증가시키는 데 유리하기 때문에 널리 사용되고 있으며, 특히 COB(capacitor over bitline) 구조를 갖는 실린더형 하부 전극 구조가 주목을 끌고 있다.
단위 메모리 셀 면적이 작아짐에 따라 커패시터의 실린더형 하부 전극의 바닥 CD(critical dimension)가 특히 줄어들고 있으며, 따라서, 하부 전극이 쓰러질 확률이 높다. 좁아진 셀 면적 안에서는 이웃하는 하부 전극간의 간격도 매우 좁기 때문에 하부 전극이 조금만 기울어져도 인접한 하부 전극과 접촉되어 트윈비트(twin bit) 결함을 야기하게 된다. 하부 전극의 기울어짐을 방지하기 위하여는 커패시터의 바닥 CD를 크게 하거나 하부 전극의 높이를 낮추어야 한다. 그러나, 원하는 디자인 룰이 정해지면 바닥 CD를 디자인 룰 이상으로 크게 할 수 없고 하부 전극의 높이를 낮추면 원하는 커패시턴스를 얻을 수 없게 된다.
상기와 같은 제한 요소를 극복하기 위하여 하부 전극의 배열 형태 또는 단면 형상을 변화시키기 위한 다양한 노력이 있었으나, 이와 같은 경우에는 반도체 기판의 활성 영역과 하부 전극의 위치가 불가피하게 서로 어긋나게 되므로 하부 전극을 활성 영역에 전기적으로 연결시키는 데 있어서 충분한 접촉 마진을 확보하기가 어렵다.
한편, 반도체 기판의 활성 영역과 하부 전극과의 전기적 연결을 위하여 형성되는 매몰 콘택 플러그(buried contact plug)는 작은 콘택 저항값을 가지도록 적당한 크기를 가져야 한다. 그러나, COB 구조의 경우에는 비트 라인과의 거리가 매우 작아서 이들 두 층 사이의 미스얼라인 마진을 확보하기가 용이하지 않다. 그에 따라, 매몰 콘택 플러그와 비트 라인을 형성하는 데 있어서 산화막과 질화막과의 식각 선택비 차이를 이용하는 SAC(self-aligned contact) 공정을 도입하여 진행한다. 이와 같은 SAC 공정을 진행하는 데 있어서 활성 영역과 하부 전극과의 전기적 연결을 위한 충분한 접촉 마진을 확보하기 위하여는 SAC 공정으로 형성하고자 하는 콘택의 레이아웃 형상에 따라 적절한 설계 변경이 요구된다. 특히, SAC 공정에 의하여 홀 형상의 레이아웃을 가지는 콘택을 형성하는 경우에는 통상의 기술로는 활성 영역과 하부 전극과의 전기적 연결을 위한 충분한 접촉 마진을 제공하기가 매우 어렵다.
본 발명의 목적은 상기한 바와 같은 종래 기술에서의 문제점을 해결하고자 하는 것으로, 좁아진 메모리 셀 면적 안에서 충분한 커패시턴스를 제공할 수 있도록 하기 위하여 활성 영역과 하부 전극과의 전기적 연결을 위한 충분한 접촉 마진을 확보하면서 높아진 하부 전극의 기울어짐(leaning) 현상을 방지할 수 있는 구조를 가지는 반도체 메모리 소자를 제공하는 것이다.
본 발명의 다른 목적은 SAC 공정을 통하여 형성된 매몰 콘택 패드 위에 매몰 콘택 플러그를 형성하는 데 있어서 홀 형상의 레이아웃을 가지는 콘택을 형성하는 경우에 활성 영역과 하부 전극과의 전기적 연결을 위한 충분한 접촉 마진을 확보하기 위한 매몰 콘택 플러그 구조를 형성할 수 있는 반도체 메모리 소자의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 메모리 소자는 반도체 기판에 복수의 활성 영역이 제1 방향으로 연장되어 있다. 상기 활성 영역상에는 복수의 게이트 라인이 제1 방향과 직교하는 제2 방향으로 연장되어 있다. 복수의 매몰 콘택 패드는 각각 상기 복수의 게이트 라인중 인접하는 2개의 게이트 라인 사이에서 상기 활성 영역과 접촉되어 있다. 상기 게이트 라인과 매몰 콘택 패드와의 사이에서 상기 게이트 라인의 상면 및 측벽에 제1 질화막이 덮여 있다. 상기 게이트 라인의 상부의 상기 제1 질화막 위는 산화막 패턴이 형성되어 있다. 상기 산화막 패턴에는 상기 매몰 콘택 플러그의 상면을 각각 노출시키는 복수의 홀이 형성되어 있다. 상기 산화막 패턴의 상면은 제2 질화막에 의하여 덮여 있다. 상기 산화막 패턴의 측벽을 덮는 제3 질화막이 상기 매몰 콘택 패드 위에 형성되어 있다. 복수의 콘택 플러그가 각각 상기 홀을 통해 산화막 패턴을 관통하여 상기 매몰 콘택 패드의 상면에 직접 접촉되어 있다.
상기 매몰 콘택 플러그는 그 측부에 상기 제2 질화막 위에서 상기 제1 방향에 따라 연장되어 있는 하나의 돌출 영역을 가진다. 상기 돌출 영역은 상기 매몰 콘택 플러그의 양측에 있는 2개의 게이트 라인중에서 선택되는 하나의 게이트 라인 위에 위치된다. 또한, 상기 매몰 콘택 플러그는 상기 2개의 게이트 라인중 다른 하나의 게이트 라인에 인접한 부분에서 상기 돌출 영역과 대응하는 형상으로 움푹 들어간 리세스 영역을 가진다.
상기 복수의 매몰 콘택 플러그는 상기 제2 방향에 따라 일렬로 배열되는 일련의 매몰 콘택 플러그들을 포함한다. 상기 일련의 매몰 콘택 플러그들의 돌출 영역은 각각 상기 일련의 매몰 콘택플러그들중 인접한 매몰 콘택 플러그의 돌출 영역과 반대 방향으로 연장되도록 배열되어 있다.
또한, 상기 복수의 매몰 콘택 플러그들은 상기 제1 방향에 따라 일렬로 배열되는 일련의 매몰 콘택 플러그들을 포함한다. 상기 일련의 매몰 콘택 플러그들의 돌출 영역은 각각 상기 일련의 매몰 콘택플러그들중 인접한 매몰 콘택 플러그의 돌출 영역과 동일한 방향으로 연장되도록 배열된다.
본 발명에 따른 반도체 메모리 소자는 각각 상기 매몰 콘택 플러그와 접촉된 상태로 평면에서 볼 때 상호 지그재그 형상을 이루도록 배열되어 있는 복수의 하부 전극을 더 포함한다. COB 구조를 채용하는 경우, 상기 복수의 하부 전극은 상기 비트 라인 위에 형성된다. 상기 비트 라인은 상기 게이트 라인 위에서 상기 제1 방향에 따라 연장된다.
상기 다른 목적을 달성하기 위하여, 본 발명에 따른 반도체 메모리 소자의 제조 방법에서는 제1 방향으로 연장되어 있는 복수의 활성 영역을 가지는 반도체 기판상에 제1 방향과 직교하는 제2 방향으로 연장되고 상면 및 측벽이 각각 제1 질화막으로 덮여 있는 복수의 게이트 라인을 형성한다. 상기 각 게이트 라인 사이의 갭 영역을 채우는 제1 산화막을 형성한다. 상기 제1 산화막 및 제1 질화막을 덮는 제2 산화막을 형성한다. 상기 제2 산화막 위에 상기 제2 산화막을 일부 노출시키는 홀이 형성된 제2 질화막을 형성한다. 상기 제2 질화막을 식각 마스크로 하여 산화막과 질화막의 식각 선택비 차이를 이용한 식각 방법에 의해 상기 제2 산화막 및 제1 산화막을 식각하여 상기 활성 영역을 노출시키는 복수의 콘택홀을 형성한다. 상기 복수의 콘택홀 각각에 도전층을 일부만 채워 상기 활성 영역과 접촉하는 복수의 매몰 콘택 패드를 형성한다. 상기 콘택홀 내에 노출되어 있는 상기 제2 산화막을 덮는 제3 질화막을 상기 매몰 콘택 패드 위에 형성한다. 상기 매몰 콘택 패드의 상면에 각각 접하는 복수의 매몰 콘택 플러그를 형성한다.
상기 매몰 콘택 패드를 형성하는 단계에서는 상기 콘택홀 내부를 도전 물질로 완전히 채운 후, 상기 콘택홀 내에 상기 매몰 콘택 패드만 남도록 상기 도전 물질중 일부를 소정 깊이 만큼 다시 제거한다.
본 발명에 의하면, 충분한 커패시턴스를 제공할 수 있도록 하기 위하여 비교적 높은 높이를 가지는 실린더형 하부 전극을 형성하는 데 있어서 하부 전극의 기울어짐 현상을 방지하기 위하여 상기 하부 전극을 평면에서 볼 때 상호 지그재그 형상을 이루도록 배치한다. 매몰 콘택 플러그의 돌출 영역에 의하여 활성 영역과 하부 전극과의 전기적 연결을 위한 충분한 접촉 마진을 확보할 수 있다. 또한, SAC 공정을 통하여 형성된 매몰 콘택 패드 위에 매몰 콘택 플러그를 형성하는 데 있어서, 상기 매몰 콘택 패드가 홀 형상의 레이아웃을 가지는 경우에도 매몰 콘택 플러그의 위치를 매몰 콘택 패드로부터 충분한 거리 만큼 시프트시키는 것이 가능하다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
다음에 예시하는 실시예들은 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 첨부 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 또한, 어떤 막이 다른 막 또는 기판의 "위"에 있다라고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막이 개재될 수도 있다.
도 1은 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자에 포함되어 있는 셀 어레이 영역의 레이아웃이고, 도 2는 도 1의 II-II'선 단면도이다.
도 1 및 도 2를 참조하면, 본 발명에 따른 반도체 메모리 소자는 반도체 기판(100)상에 스트레이트 형태(straight type)로 행(row) 방향으로 연장되어 있는 복수의 활성 영역(110)을 포함한다. 상기 활성 영역(110) 위에는 복수의 게이트 라인(120)이 상기 활성 영역(110) 연장 방향과 직교하는 열(column) 방향으로 연장되어 있다. 상기 복수의 게이트 라인(120)중 인접하는 2개의 게이트 라인(120) 사이에는 복수의 매몰 콘택 패드(144)가 상기 활성 영역과 접촉되어 있다. 상기 매몰 콘택 패드(144)를 통하여 형성되는 콘택(144a)에 의하여 커패시터의 하부 전극(180a)이 활성 영역에 전기적으로 연결된다. 또한, 복수의 비트 라인(142)이 상기 활성 영역(110) 연장 방향과 동일한 행 방향으로 연장되어 있다. 다이렉트 콘택 패드(146)가 하나의 게이트 라인(120)을 사이에 두고 상호 이격되게 위치되어 있으며, 상기 다이렉트 콘택 패드(146)를 통하여 형성되는 콘택(146a)에 의하여 상기 비트 라인(142)이 활성 영역에 전기적으로 연결된다. 상기 하부 전극(180a)은 상기 비트 라인(142) 위에 형성된다.
상기 게이트 라인(120)의 상면 및 측벽은 각각 질화막(122)으로 덮여 있다. 상기 질화막(122)은 상기 게이트 라인(120)의 상면을 덮는 캡핑 절연층(122a)과, 상기 게이트 라인(120)의 측벽을 덮는 절연 스페이서(122b)로 구성된다. 상기 질화막(122)에 의하여 상기 게이트 라인(120)과 매몰 콘택 패드(144)와의 사이 및 상기 게이트 라인(120)과 다이렉트 콘택 패드(146)와의 사이가 전기적으로 절연된다.
상기 게이트 라인(120)의 상부에는 상기 캡핑 절연층(122a) 위에 산화막 패턴(130a)이 형성되어 있다. 상기 산화막 패턴(130a)은 상기 게이트 라인(120) 위에 형성되는 층간절연막에 의하여 구성된다. 상기 산화막 패턴(130a)에는 상기 매몰 콘택 플러그(144)의 상면을 각각 노출시키는 복수의 홀이 형성되어 있다. 상기 복수의 홀을 통하여 복수의 매몰 콘택 플러그(160a)가 상기 산화막 패턴(130a)을 관통하여 각각 상기 매몰 콘택 패드(144)의 상면에 직접 접촉된다. 상기 산화막 패턴(130a)의 상면은 질화막 패턴(132a)으로 덮여 있고, 상기 산화막 패턴(130a)의 측벽은 상기 매몰 콘택 패드(144) 위에 형성된 질화막 스페이서(138)로 덮여 있다. 상기 매몰 콘택 플러그(160a)는 그 측부에 상기 질화막 패턴(132a) 위에서 행 방향에 따라 연장되어 있는 하나의 돌출 영역(162)을 가진다. 상기 돌출 영역(162)은 상기 매몰 콘택 플러그(160a)의 양측에 있는 2개의 게이트 라인(120)중에서 선택되는 하나의 게이트 라인(120)의 위에 위치된다. 또한, 상기 매몰 콘택 플러그(160a)는 그 양측에 있는 2개의 게이트 라인(120)중 다른 하나의 게이트 라인(120)에 인접한 부분에서 상기 돌출 영역(162)과 대응하는 형상으로 움푹 들어간 리세스 영역(164)을 가진다. 상기 산화막 패턴(130a)의 상면 및 측벽이 각각 질화막 패턴(132a) 및 질화막 스페이서(138)에 의하여 덮여 있으므로 상기 매몰 콘택 플러그(160a)가 그 측벽에 형성된 돌출 영역(162)에 의하여 상기 매몰 콘택 플러그(144)로부터 충분히 시프트(shift)될 수 있는 구조를 쉽게 구현할 수 있다.
도 1에서 알 수 있는 바와 같이, 상기 복수의 매몰 콘택 플러그(160a)는 열방향에 따라 일렬로 배열되는 일련의 매몰 콘택 플러그(160a)들을 포함하며, 상기 열 방향에 따른 일련의 매몰 콘택 플러그(160a)들의 돌출 영역(162)은 각각 상호 인접한 매몰 콘택 플러그(160a)의 돌출 영역(162)과 반대 방향으로 연장되도록 배열되어 있다. 또한, 상기 복수의 매몰 콘택 플러그(160a)들은 행 방향에 따라 일렬로 배열되는 일련의 매몰 콘택 플러그(160a)들을 포함하며, 상기 행 방향에 따른 일련의 매몰 콘택 플러그(160a)들의 돌출 영역(162)은 각각 상호 인접한 매몰 콘택 플러그(160a)의 돌출 영역(162)과 동일한 방향으로 연장되도록 배열되어 있다.
상기 복수의 하부 전극(180a)은 각각 상기 매몰 콘택 플러그(160a)와 접촉된 상태로 평면에서 볼 때 상호 지그재그 형상을 이루도록 배열되어 있다.
도 3 내지 도 10은 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 3을 참조하면, 반도체 기판(100)에 트렌치 소자분리 방법에 의하여 소자분리 영역(102)을 형성하여 활성 영역(110)을 한정한다. 상기 활성 영역(110)은 평면상에서 볼 때 도 1에 도시한 바와 같이 행 방향으로 길게 연장되어 있는 스트레이트 형태(straight type)를 가진다. 그 후, 상기 반도체 기판(100)상에 게이트 절연막(112)을 형성한 후, 그 위에 상기 활성 영역(110)의 연장 방향과 직교하도록 열 방향으로 연장되는 복수의 게이트 라인(120)을 형성한다. 상기 게이트 라인(120)은 도전성 폴리실리콘층과 금속 실리사이드층이 차례로 적층된 폴리사이드 구조를 가지도록 형성될 수 있다. 여기서, 상기 게이트 라인(120)은 그 상면이 질화막으로 이루어지는 캡핑 절연층(122a)으로 덮여 있는 상태로 패터닝된다. 상기 게이트 라인(120)의 측벽을 질화막으로 이루어지는 절연 스페이서(122b)로 덮는다. 상기 캡핑 절연층(122a) 및 절연 스페이서(122b)에 의하여 상기 게이트 라인(120)의 상면 및 측벽이 각각 질화막으로 덮이게 된다.
상기 각 게이트 라인(120) 사이의 갭(gap) 영역을 채우는 제1 층간절연막(128)을 형성한다. 상기 제1 층간절연막(128)은 예를 들면 HDP(high density plasma) 산화물, BPSG(botophosphosilicate glass) 등과 같이 갭 필링 특성이 우수한 산화물로 형성한다. 그 후, 상기 제1 층간절연막(128) 및 캡핑 절연층(122a)을 덮도록 산화물을 증착하여 평탄화된 제2 층간절연막(130)을 형성한다. 이어서, 상기 제2 층간절연막(130) 위에 질화막(132)을 약 50 ∼ 500Å의 두께로 형성한다.
도 4를 참조하면, 상기 질화막(132)을 패터닝하여 상기 제2 층간절연막(130)을 일부 노출시키는 홀이 형성된 질화막 패턴(132a)을 형성한다. 상기 질화막 패턴(132a)을 식각 마스크로 하여, 산화막과 질화막의 식각 선택비 차이를 이용하는 SAC(self-aligned contact) 공정에 따라 상기 제2 층간절연막(130) 및 제1 층간절연막(128)을 식각한다. 그 결과, 상기 활성 영역(110)을 노출시키는 복수의 콘택홀(134, 136)이 형성된다.
도 5를 참조하면, 상기 복수의 콘택홀(134, 136)을 각각 채우도록 도전층을 형성한 후, 상기 콘택홀(134, 136)의 입구로부터 소정 깊이 만큼 다시 개방되도록 상기 도전층을 다시 에치백하여 각 콘택홀(134, 136)을 일부만 채우는 복수의 콘택 패드(144, 146)를 형성한다. 이 때, 상기 콘택홀(134, 136)이 그 입구로부터 약 200 ∼ 2000Å의 깊이 만큼 노출되도록 상기 도전층을 에치백하여 상기 콘택 패드(144, 146)의 상면이 상기 콘택홀(134, 136)의 입구로부터 약 200 ∼ 2000Å 깊이에 위치되도록 한다.
상기 콘택 패드(144)는 후속 공정에서 형성될 커패시터를 상기 활성 영역(110)에 연결시키기 위한 매몰 콘택 패드이고, 상기 콘택 패드(146)는 후속 공정에서 형성될 비트 라인을 상기 활성 영역(110)에 연결시키기 위한 다이렉트 콘택 패드이다. 상기 콘택 패드(144, 146)는 각각 도전성 폴리실리콘으로 이루어질 수 있다.
도 6을 참조하면, 콘택 패드(144, 146)가 형성된 결과물상에 질화막을 형성한 후 다시 에치백하여 상기 제2 층간절연막(130)중 상기 콘택홀(134, 136) 내에 노출되어 있는 부분을 덮는 질화막 스페이서(138)가 상기 콘택 패드(144, 146) 위에 형성되도록 한다. 여기서, 상기 질화막 스페이서(138)가 상기 제2 층간절연막(130)을 약 50 ∼ 500Å의 두께로 덮도록 한다.
도 7을 참조하면, 상기 질화막 패턴(132a) 및 질화막 스페이서(138) 위에 제3 층간절연막(140)을 형성한 후, 상기 콘택 패드(146)와 연결된 상태로 행 방향으로 연장되는 복수의 비트 라인(142)(도 1 참조)을 형성하고, 그 위에 제4 층간절연막(150)을 형성한다. 그 후, 포토리소그래피 공정을 이용하여 상기 제4 층간절연막(150) 및 제3 층간절연막(140)을 패터닝하여 상기 콘택 패드(144)를 노출시키는 복수의 개구(154)를 형성한다. 이 때, 식각 마스크로 사용되는 포토레지스트 패턴(152)의 평면 형상은 상기 게이트 라인(120)의 연장 방향과 동일한 방향, 즉 열 방향에 따라 지그재그형 밴드 형상으로 연장되는 모양을 가진다. 또한, 상기 개구(154)를 형성하기 위한 식각 공정을 경사 식각(taper etching) 방법으로 행함으로써 상기 개구(154)의 바닥 CD가 상기 개구(154)의 입구 CD 보다 작도록 유도한다. 이와 같이 경사 식각 방법을 이용함으로써 상기 개구(154)를 통하여 상기 콘택 패드(146)는 노출되지 않고 상기 콘택 패드(144)와 그 한쪽에 근접해 있는 절연막 패턴(132a)만 선택적으로 노출되도록 조절할 수 있다. 따라서, 상기 포토레지스트 패턴(152)을 식각 마스크로 하여 상기 제4 층간절연막(150) 및 제3 층간절연막(140)을 식각한 후에는 상기 개구(154)을 통하여 상기 콘택 패드(144)와 그 한쪽에 인접해 있는 질화막 패턴(132a)의 상면이 동시에 노출된다. 상기 제2 층간절연막(130)의 상면 및 측벽이 각각 질화막 패턴(132a) 및 질화막 스페이서(138)에 의하여 덮여 있으므로 상기 개구(154)가 상기 콘택 패드(144)로부터 비교적 많이 시프트되어 위치될 수 있도록 설정하는 것이 가능하다.
도 8을 참조하면, 상기 포토레지스트 패턴(152)을 제거한 후, 상기 개구(154)가 완전히 채워지도록 도전층(160)을 형성한다. 상기 도전층(160)은 예를 들면 도전성 폴리실리콘으로 이루어질 수 있다.
도 9를 참조하면, CMP(chemical mechanical polishing) 공정에 의하여 상기 제4 층간절연막(150)이 노출될 때까지 상기 도전층(160)을 그 상면으로부터 일부 제거하여 상기 개구(154)를 채우는 복수의 매몰 콘택 플러그(160a)를 형성한다. 상기 CMP에 의한 평탄화 공정에 의하여 상기 제4 층간절연막(150)은 그 두께가 감소될 수 있다. 상기 매몰 콘택 플러그(160a)는 그 측부에 형성된 하나의 돌출 영역(162)을 가진다. 상기 돌출 영역(162)은 상기 질화막 스페이서(138) 및 상기 질화막 패턴(132a) 위에서 상기 활성 영역 연장 방향, 즉 행 방향에 따라 연장되어 있다. 상기 매몰 콘택 플러그(160a)는 상기 돌출 영역(162)에 의하여 그 양측에 있는 2개의 게이트 라인(120)중에서 선택되는 하나의 게이트 라인(120)과 평면상에서 중첩된다. 또한, 상기 매몰 콘택 플러그(160a)는 상기 돌출 영역(162)의 반대측에서 상기 돌출 영역(162)과 대응하는 형상으로 움푹 들어간 리세스 영역(164)을 가진다. 상기 리세스 영역(164)은 상기 매몰 콘택 플러그(160a)의 양측에 있는 상기 2개의 게이트 라인(120)중 다른 하나의 게이트 라인(120)에 인접해 있다. 상기 매몰 콘택 플러그(160a)의 돌출 영역(162)에 의하여 상기 매몰 콘택 플러그(160a)의 위치가 상기 콘택 패드(144)로부터 충분한 거리 만큼 시프트될 수 있다.
도 10을 참조하면, 상기 제4 층간절연막(150) 및 매몰 콘택 플러그(162) 위에 식각 종료점으로 이용될 버퍼층(172)과 몰드로 사용될 희생 절연층(174)을 차례로 형성하고, 이들을 차례로 패터닝하여 하부 전극이 형성될 개구(176)를 형성한다. 상기 개구(176)를 통하여 상기 매몰 콘택 플러그(162)의 상면이 노출된다.
상기 희생 절연층(174), 버퍼층(172) 및 매몰 콘택 플러그(160a)의 노출 표면 위에 약 400 ∼ 500Å의 균일한 두께를 가지는 하부 전극 형성용 도전층(180)을 형성한다. 상기 도전층(180)은 예를 들면 도전성 폴리실리콘으로 이루어질 수 있다. 또는 MIM(metal-insulator-metal) 구조의 커패시터를 제조하는 경우에는 상기 도전층(180)으로서 금속막을 형성할 수 있다.
그 후, 상기 도전층(180)을 약 3000 ∼ 6000Å의 두께를 가지는 희생 절연층(도시 생략)으로 덮고 이를 평탄화하여 도 2에 도시한 바와 같이 개별적으로 독립된 복수의 실린더형 하부 전극(180a)을 형성한다. 상기 복수의 하부 전극(180a)은 각각 사각형(square type) 단면 형상을 가지도록 형성된다. 실질적으로, 상기 하부 전극(180a)을 사각형으로 설계하여도 실제로 형성되는 하부 전극(180a)은 도 1에 도시한 바와 같이 그 모서리 부분이 라운딩(rounding)된 형상으로 구현된다. 또한, 상기 복수의 하부 전극(180a)은 각각 도 1에 도시한 바와 같이 상기 매몰 콘택 플러그(160a)와 접촉된 상태에서 평면에서 볼 때 행 방향 및 열 방향에서 상호 지그재그 형상을 이루도록 배열되어 있다. 상기 복수의 하부 전극(180a)이 이와 같이 상호 지그재그 형상으로 배열됨으로써 상기 하부 전극(180a) 각각의 상호 이격 거리를 확보하는 데 유리하다. 따라서, 지금까지 문제점으로 인식되어 온 하부 전극의 기울어짐 및 이로 인한 트윈 비트 결함의 발생을 효과적으로 방지할 수 있다.
본 발명에 따른 반도체 메모리 소자는 좁아진 메모리 셀 면적 안에서 충분한 커패시턴스를 제공할 수 있도록 하기 위하여 비교적 높은 높이를 가지는 실린더형 하부 전극을 형성한다. 높아진 하부 전극으로 인하여 야기될 수 있는 하부 전극의 기울어짐 현상 및 그에 따른 트윈 비트 불량이 발생되는 것을 방지하기 위하여 상기 하부 전극을 평면에서 볼 때 상호 지그재그 형상을 이루도록 배치한다. 지그재그 형상의 하부 전극 배치를 구현하는 데 있어서 매몰 콘택 플러그가 원하는 한 방향으로 길게 연장되도록 그 측벽에 돌출 영역을 형성함으로써 활성 영역과 하부 전극과의 전기적 연결을 위한 충분한 접촉 마진을 확보할 수 있다.
또한, 본 발명에 따른 반도체 메모리 소자의 제조 방법에서는 SAC 공정을 통하여 형성된 매몰 콘택 패드 위에 매몰 콘택 플러그를 형성하는 데 있어서, 상기 매몰 콘택 패드가 홀 형상의 레이아웃을 가지는 경우에도 상기 홀을 한정하는 산화막 패턴의 상면 뿐 만 아니라 그 측벽을 질화막으로 덮고 난 후 그 위에 매몰 콘택 플러그를 형성하므로, 매몰 콘택 플러그의 돌출 영역에 의하여 매몰 콘택 플러그의 위치가 매몰 콘택 패드로부터 충분한 거리 만큼 시프트될 수 있다. 따라서, 활성 영역에 연결되어 있는 매몰 콘택 패드와 매몰 콘택 플러그 위에 형성되는 커패시터 하부 전극과의 접촉 마진이 충분히 확보될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
도 1 및 도 2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 구조를 도시한 도면으로서, 도 1은 본 발명에 따른 반도체 메모리 소자에 포함되어 있는 셀 어레이 영역의 레이아웃이고, 도 2는 도 1의 II-II'선 단면도이다.
도 3 내지 도 10은 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 반도체 기판, 102: 소자분리 영역, 110: 활성 영역, 120: 게이트 라인, 122: 질화막, 122a, 캡핑 절연층, 122b: 절연 스페이서, 130: 제2 층간절연막, 130a: 산화막 패턴, 132: 질화막, 132a: 질화막 패턴, 134: 콘택홀, 136: 콘택홀, 138: 질화막 스페이서, 140: 제3 층간절연막, 144: 콘택 패드, 144a: 콘택, 146: 콘택 패드, 146a: 콘택, 150: 제4 층간절연막, 152: 포토레지스트 패턴, 154: 개구, 160: 도전층, 160a: 매몰 콘택 플러그, 162: 돌출 영역, 164: 리세스 영역, 172: 버퍼층, 174: 희생 절연층, 176: 개구, 180: 도전층, 180a: 하부 전극.

Claims (21)

  1. 제1 방향으로 연장되어 있는 복수의 활성 영역을 가지는 반도체 기판과,
    상기 활성 영역상에 제1 방향과 직교하는 제2 방향으로 연장되어 있는 복수의 게이트 라인과,
    상기 복수의 게이트 라인중 인접하는 2개의 게이트 라인 사이에서 상기 활성 영역과 접촉되어 있는 복수의 매몰 콘택 패드와,
    상기 게이트 라인과 매몰 콘택 패드와의 사이에서 상기 게이트 라인의 상면 및 측벽을 덮는 제1 질화막과,
    상기 게이트 라인의 상부에서 상기 제1 질화막 위에 형성되어 있고 상기 매몰 콘택 플러그의 상면을 각각 노출시키는 복수의 홀이 형성되어 있는 산화막 패턴과,
    상기 산화막 패턴의 상면을 덮는 제2 질화막과,
    상기 산화막 패턴의 측벽을 덮도록 상기 매몰 콘택 패드 위에 형성된 제3 질화막과,
    상기 홀을 통해 산화막 패턴을 관통하여 상기 매몰 콘택 패드의 상면에 각각 직접 접촉되어 있는 복수의 매몰 콘택 플러그와,
    각각 상기 매몰 콘택 플러그와 접촉된 상태로 평면에서 볼 때 상호 지그재그 형상을 이루도록 배열되어 있는 복수의 하부 전극을 포함하고,
    상기 매몰 콘택 플러그는 그 측부에 상기 제2 질화막 위에서 상기 제1 방향에 따라 연장되어 있는 하나의 돌출 영역을 가지고, 상기 돌출 영역은 상기 매몰 콘택 플러그의 양측에 있는 2개의 게이트 라인중에서 선택되는 하나의 게이트 라인 위에 위치되고, 상기 매몰 콘택 플러그는 상기 2개의 게이트 라인중 다른 하나의 게이트 라인에 인접한 부분에서 상기 돌출 영역과 대응하는 형상으로 움푹 들어간 리세스 영역을 가지는 것을 특징으로 하는 반도체 메모리 소자.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 복수의 매몰 콘택 플러그는 상기 제2 방향에 따라 일렬로 배열되는 일련의 매몰 콘택 플러그들을 포함하고,
    상기 일련의 매몰 콘택 플러그들의 돌출 영역은 각각 상기 일련의 매몰 콘택플러그들중 인접한 매몰 콘택 플러그의 돌출 영역과 반대 방향으로 연장되도록 배열되어 있는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제1항에 있어서,
    상기 복수의 매몰 콘택 플러그들은 상기 제1 방향에 따라 일렬로 배열되는 일련의 매몰 콘택 플러그들을 포함하고,
    상기 일련의 매몰 콘택 플러그들의 돌출 영역은 각각 상기 일련의 매몰 콘택플러그들중 인접한 매몰 콘택 플러그의 돌출 영역과 동일한 방향으로 연장되도록 배열되어 있는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제1항에 있어서,
    상기 제2 질화막은 50 ∼ 500Å의 두께를 가지는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제1항에 있어서,
    상기 제3 질화막은 상기 산화막 패턴의 측벽을 50 ∼ 500Å의 두께로 덮는 것을 특징으로 하는 반도체 메모리 소자.
  9. 삭제
  10. 제1항에 있어서,
    상기 게이트 라인 위에서 상기 제1 방향에 따라 연장되어 있는 복수의 비트 라인을 더 포함하고,
    상기 복수의 하부 전극은 상기 비트 라인 위에 형성되는 것을 특징으로 하는 반도체 메모리 소자.
  11. 제1 방향으로 연장되어 있는 복수의 활성 영역을 가지는 반도체 기판상에 제1 방향과 직교하는 제2 방향으로 연장되고 상면 및 측벽이 각각 제1 질화막으로 덮여 있는 복수의 게이트 라인을 형성하는 단계와,
    상기 각 게이트 라인 사이의 갭 영역을 채우는 제1 산화막을 형성하는 단계와,
    상기 제1 산화막 및 제1 질화막을 덮는 제2 산화막을 형성하는 단계와,
    상기 제2 산화막 위에 상기 제2 산화막을 일부 노출시키는 홀이 형성된 제2 질화막을 형성하는 단계와,
    상기 제2 질화막을 식각 마스크로 하여 산화막과 질화막의 식각 선택비 차이를 이용한 식각 방법에 의해 상기 제2 산화막 및 제1 산화막을 식각하여 상기 활성 영역을 노출시키는 복수의 콘택홀을 형성하는 단계와,
    상기 복수의 콘택홀 각각에 도전층을 일부만 채워 상기 활성 영역과 접촉하는 복수의 매몰 콘택 패드를 형성하는 단계와,
    상기 콘택홀 내에 노출되어 있는 상기 제2 산화막을 덮는 제3 질화막을 상기 매몰 콘택 패드 위에 형성하는 단계와,
    상기 매몰 콘택 패드의 상면에 각각 접하는 복수의 매몰 콘택 플러그를 형성하는 단계와,
    각각 상기 매몰 콘택 플러그와 접촉된 상태에서 평면에서 볼 때 상호 지그재그 형상을 이루도록 배열되는 복수의 하부 전극을 형성하는 단계를 포함하고,
    상기 매몰 콘택 플러그는 그 양측에 있는 2개의 게이트 라인중에서 선택되는 하나의 게이트 라인과 평면상에서 중첩되도록 상기 제2 질화막 위에서 상기 제1 방향에 따라 연장되어 있는 돌출 영역을 가지도록 형성되고, 또한 상기 매몰 콘택 플러그는 상기 2개의 게이트 라인중 다른 하나의 게이트 라인에 인접한 부분에서 상기 돌출 영역과 대응하는 형상으로 움푹 들어간 리세스 영역을 가지도록 형성되는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  12. 삭제
  13. 삭제
  14. 제11항에 있어서,
    상기 복수의 매몰 콘택 플러그는 상기 제2 방향에 따라 일렬로 배열되는 일련의 매몰 콘택 플러그들을 포함하고,
    상기 일련의 매몰 콘택 플러그들의 돌출 영역은 각각 상기 일련의 매몰 콘택플러그들중 인접한 매몰 콘택 플러그의 돌출 영역과 반대 방향으로 연장되도록 배열되는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  15. 제11항에 있어서,
    상기 복수의 매몰 콘택 플러그는 상기 제1 방향에 따라 일렬로 배열되는 일련의 매몰 콘택 플러그들을 포함하고,
    상기 일련의 매몰 콘택 플러그들의 돌출 영역은 각각 상기 일련의 매몰 콘택플러그들중 인접한 매몰 콘택 플러그의 돌출 영역과 동일한 방향으로 연장되도록 배열되는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  16. 제11항에 있어서,
    상기 매몰 콘택 패드를 형성하는 단계는
    상기 콘택홀 내부를 도전 물질로 완전히 채운 후, 상기 콘택홀 내에 상기 매몰 콘택 패드만 남도록 상기 도전 물질중 일부를 소정 깊이 만큼 다시 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  17. 제16항에 있어서,
    상기 소정 깊이는 200 ∼ 2000Å인 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  18. 제11항에 있어서,
    상기 제2 질화막은 50 ∼ 500Å의 두께를 가지는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  19. 제11항에 있어서,
    상기 제3 질화막은 상기 제2 산화막을 50 ∼ 500Å의 두께로 덮는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  20. 삭제
  21. 제11항에 있어서,
    상기 게이트 라인 위에 상기 제1 방향에 따라 연장되는 복수의 비트 라인을 형성하는 단계를 더 포함하고,
    상기 복수의 하부 전극은 상기 비트 라인 위에 형성되는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
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