CN114256133A - 半导体器件、半导体结构及其制造方法 - Google Patents

半导体器件、半导体结构及其制造方法 Download PDF

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Abstract

本公开提供一种半导体器件、半导体结构及其制造方法，涉及半导体技术领域。该制造方法包括：提供衬底；形成覆盖衬底的第一绝缘层，对第一绝缘层进行图案化处理，形成交替分布的多个通孔和多个隔离结构；在各通孔内分别形成导电接触塞，导电接触塞覆盖于通孔底部，且包括邻接设置的第一区域和第二区域，位于第一区域的导电接触塞覆盖隔离结构的外壁且沿外壁延伸至隔离结构背离衬底的表面；形成覆盖于导电接触塞的侧壁及表面的钝化层。本公开的制造方法可保证导电接触塞与存储电容保持良好接触，降低相邻两个导电接触塞之间短路的风险。

Description

半导体器件、半导体结构及其制造方法
技术领域
本公开涉及半导体技术领域，具体而言，涉及一种半导体器件、半导体结构及其制造方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，DRAM)因具有体积小、集成化程度高及传输速度快等优点，被广泛应用于手机、平板电脑等移动设备中。电容器作为动态随机存储器的核心部件，主要用于存储电荷。
电容器主要包括导电接触塞及连接于导电接触塞表面的存储电容，DRAM在形成导电接触塞后会对其进行电学测试，以验证其电学性能。在此过程中导电接触塞表面易生成氧化层，导致导电接触塞与存储电容接触不良。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于克服上述现有技术中的不足，提供一种半导体器件、半导体结构及其制造方法，可保证导电接触塞与存储电容保持良好接触，降低相邻两个导电接触塞之间短路的风险。
根据本公开的一个方面，提供一种半导体结构的制造方法，包括：
提供衬底；
形成覆盖所述衬底的第一绝缘层，对所述第一绝缘层进行图案化处理，形成交替分布的多个通孔和多个隔离结构；
在各所述通孔内分别形成导电接触塞，所述导电接触塞覆盖于所述通孔底部，且包括邻接设置的第一区域和第二区域，位于所述第一区域的导电接触塞覆盖所述隔离结构的外壁且沿所述外壁延伸至所述隔离结构背离所述衬底的表面；
形成覆盖于所述导电接触塞的侧壁及表面的钝化层。
在本公开的一种示例性实施例中，位于所述第二区域的导电接触塞背离所述衬底的表面低于所述第一绝缘层背离所述衬底的表面。
在本公开的一种示例性实施例中，所述形成覆盖于所述导电接触塞的侧壁及表面的钝化层包括：
采用等离子体处理工艺在所述导电接触塞的表面形成钝化层。
在本公开的一种示例性实施例中，形成所述隔离结构和所述导电接触塞包括：
采用化学气相沉积工艺在所述衬底上形成第一绝缘层；
对所述第一绝缘层进行图案化处理，形成多个间隔分布的通孔；
形成覆盖所述第一绝缘层的导电层，所述导电层填满各所述通孔；
采用干法蚀刻工艺蚀刻所述导电层和所述第一绝缘层，以形成多个隔离结构，各所述隔离结构与各所述通孔交替分布；所述导电层具有分别露出各所述隔离结构的开口，且各所述开口分别与各所述通孔部分重合；
对所述通孔中与所述开口重叠部分的导电层进行蚀刻，以形成具有第一区域和第二区域的导电接触塞，位于所述第一区域的导电接触塞覆盖所述隔离结构的外壁且沿所述外壁延伸至所述隔离结构背离所述衬底的表面，位于所述第二区域的导电接触塞背离所述衬底的表面低于所述第一绝缘层背离所述衬底的表面。
在本公开的一种示例性实施例中，所述制造方法还包括：
在所述钝化层和所述第一绝缘层共同构成的结构的表面形成第二绝缘层，所述第二绝缘层填充于各所述导电接触塞之间的间隙。
根据本公开的一个方面，提供一种半导体结构，包括：
衬底；
第一绝缘层，覆盖于所述衬底，且包括交替分布的多个通孔和多个隔离结构；
多个导电接触塞，分别覆盖于各所述通孔底部，各所述导电接触塞均包括邻接设置的第一区域和第二区域，位于所述第一区域的导电接触塞覆盖所述隔离结构的外壁且沿所述外壁延伸至所述隔离结构背离所述衬底的表面；
钝化层，覆盖于所述导电接触塞的侧壁及表面。
在本公开的一种示例性实施例中，位于所述第二区域的导电接触塞背离所述衬底的表面低于所述第一绝缘层背离所述衬底的表面。
在本公开的一种示例性实施例中，所述钝化层的厚度范围为3nm～8nm。
在本公开的一种示例性实施例中，所述半导体结构还包括：
第二绝缘层，形成于所述钝化层和所述第一绝缘层共同构成的结构的表面，所述第二绝缘层填充于各所述导电接触塞之间的间隙。
根据本公开的一个方面，提供一种半导体器件，包括上述任意一项所述的半导体结构，以及
电容阵列，所述电容阵列包括多个间隔排布的柱状电容，各所述柱状电容分别形成在各所述导电接触塞上，且所述柱状电容的下电极层与所述导电接触塞接触连接。
本公开的半导体器件、半导体结构及其制造方法，可通过导电接触塞对存储电容中的电荷进行存储。在此过程中，一方面，可通过隔离结构的顶表面对导电接触塞进行支撑，避免电容孔坍塌；另一方面，可通过钝化层对导电接触塞的表面进行保护，防止在进行电学测试的过程中导电接触塞表面被氧化，保证导电接触塞与存储电容保持良好接触，提高半导体器件的电性能；同时，钝化层可在相邻两个接触塞之间形成阻隔，可降低钨塞在后续热处理工艺中的热迁移效应，降低器件失效的风险。此外，由于导电接触塞的第二区域位于通孔底部，相邻两个通孔之间由隔离结构隔开，进而使得相邻两个导电接触塞之间通过隔离结构隔开，可防止相邻两个导电接触塞之间连通，降低相邻两个导电接触塞之间短路的风险。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为相关技术中半导体结构的结构示意图。
图2为相关技术中导电接触塞的排布示意图的。
图3为本公开实施方式半导体结构的制造方法的流程图。
图4为本公开实施方式半导体结构的示意图。
图5为本公开实施方式隔离结构的示意图。
图6为本公开实施方式导电接触塞的示意图。
图7为对应于图6中B区域的局部放大图。
图8为本公开一种实施方式中半导体器件的制造方法的流程图。
图9为本公开实施方式掩膜层的示意图。
图10为对应于图7中完成步骤S240的结构示意图。
图11为本公开实施方式钝化层的示意图。
图12为本公开实施方式保护层的示意图。
图13为本公开实施方式去除导电接触塞顶部及位于第一绝缘层表的保护层的示意图。
图中：100、衬底；200、绝缘层；300、导电接触塞；400、氧化物晶核；1、衬底；2、第一绝缘层；21、通孔；22、隔离结构；3、导电接触塞；31、第一区域；32、第二区域；301、导电层；302、开口；4、钝化层；5、保护层；6、第二绝缘层；7、掩膜层；71、碳层；72；氮化硅层；73、多晶硅层；8、绝缘介质层。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“该”和“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。用语“第一”和“第二”仅作为标记使用，不是对其对象的数量限制。
在相关技术中，如图1-图2所示，半导体结构主要包括衬底100及形成于衬底100上的绝缘层200和导电接触塞300，为了保证DRAM的电学性能，在制造过程中需对其进行电学测试，在此过程中，导电接触塞300暴露于外界环境中，其表面易被氧化生成氧化物晶核400，在电学测试的高温条件下氧化物晶核400会进一步生长为氧化物晶体，该氧化物晶体不易被酸洗掉，从而造成导电接触塞300与电容之间接触不良。在高温条件下，相邻两个导电接触塞300之间易发生热迁移，使得相邻两个导电接触塞300之间连通，相邻两个导电接触塞300之间易发生短路(如图2中A所示区域)。
本公开实施方式提供了一种半导体结构的制造方法，如图3所示，该制造方法可以包括：
步骤S110，提供衬底；
步骤S120，形成覆盖所述衬底的第一绝缘层，对所述第一绝缘层进行图案化处理，形成交替分布的多个通孔和多个隔离槽；
步骤S130，在各所述通孔内分别形成导电接触塞，所述导电接触塞覆盖于所述通孔底部，且包括邻接设置的第一区域和第二区域，位于所述第一区域的导电接触塞覆盖所述隔离结构的外壁且沿所述外壁延伸至所述隔离结构背离所述衬底的表面；
步骤S140，形成覆盖于所述导电接触塞的侧壁及表面的钝化层。
本公开的半导体结构的制造方法，可通过导电接触塞对存储电容中的电荷进行存储。在此过程中，一方面，可通过隔离结构的顶表面对导电接触塞进行支撑，避免电容孔坍塌；另一方面，可通过钝化层对导电接触塞的表面进行保护，防止在进行电学测试的过程中导电接触塞表面被氧化，保证导电接触塞与存储电容保持良好接触，提高半导体器件的电性能；同时，钝化层可在相邻两个接触塞之间形成阻隔，可降低钨塞在后续热处理工艺中的热迁移效应，降低器件失效的风险。此外，由于导电接触塞的第二区域位于通孔底部，相邻两个通孔之间由隔离结构隔开，进而使得相邻两个导电接触塞之间通过隔离结构隔开，可防止相邻两个导电接触塞之间连通，降低相邻两个导电接触塞之间短路的风险。
下面对本公开实施方式制造方法的各步骤进行详细说明：
在步骤S110中，提供衬底。
衬底可呈平板结构，其可为矩形、圆形、椭圆形、多边形或不规则图形，其材料可以是硅或其他半导体材料，在此不对衬底的形状及材料做特殊限定。需要说明的是，本公开的衬底可包括字线、位线等半导体结构，由于不涉及本公开的技术特征，在图中未示出。
在步骤S120中，形成覆盖所述衬底的第一绝缘层，对所述第一绝缘层进行图案化处理，形成交替分布的多个通孔和多个隔离结构。
如图4所示，第一绝缘层2可形成于衬底1上，第一绝缘层2可以是形成于衬底1表面的薄膜，可通过化学气相沉积或原子层沉积等方式在衬底1上形成第一绝缘层2，当然，还可以通过其他方式形成第一绝缘层2，在此不再一一列举。第一绝缘层2可与衬底1的形状相同，其材料可以是氮化硅、氧化硅等，在此不对其材料做特殊限定。
可对第一绝缘层2进行图案化处理，形成交替分布的多个通孔21和多个隔离结构22。如图5所示，隔离结构22可为槽状结构，通孔21可呈圆形、矩形或其他形状，在此不对通孔21及隔离结构22的形状做特殊限定。每个通孔21和与其相邻的隔离结构22可组成一组，从而可形成多组结构。每组中的通孔21和隔离结构22均可邻接设置，且通孔21靠近隔离结构22的侧壁可与隔离结构22的底部邻接，且通孔21的底面可低于隔离结构22的底面，以便通过隔离结构22及位于隔离结构22底部的第一绝缘层2将各通孔21隔开。在相邻两组结构中的隔离结构22与通孔21之间可通过隔离结构22的顶表面相隔开，隔离结构22的顶表面可用于支撑导电接触塞3，以防止导电接触塞3坍塌。
可用过光刻工艺在第一绝缘层2上形成通孔21及隔离结构22，可通过多次光刻形成通孔21和隔离结构22，即：可通过第一次蚀刻形成通孔21，再通过第二次蚀刻形成隔离结构22，当然，也可通过一次蚀刻工艺同时形成通孔21和隔离结构22，在此不对通孔21和隔离结构22的形成工艺过程做特殊限定。
在步骤S130中，在各所述通孔内分别形成导电接触塞，所述导电接触塞覆盖于所述通孔底部，且包括邻接设置的第一区域和第二区域，位于所述第一区域的导电接触塞覆盖所述隔离结构的外壁且沿所述外壁延伸至所述隔离结构背离所述衬底的表面。
如图6所示，可在通孔21内分别形成导电接触塞3，以使各导电接触塞3间隔分布。该导电接触塞3可与存储电容接触连接，可对存储电容中的电荷进行存储。导电接触塞3可覆盖于通孔21底部，并可通过通孔21与衬底1电性连接，以便与衬底1中的字线和位线进行信号传输。如图6-图7所示，导电接触塞3可包括邻接设置的第一区域31和第二区域32(如图中B所示区域)，位于第一区域31的导电接触塞3可覆盖隔离结构22的外壁，且可沿外壁延伸至隔离结构22背离衬底的表面；位于第二区域32的导电接触塞3背离衬底1的表面可低于第一绝缘层2背离衬底1的表面，即：导电接触塞3的一端可沿通孔21靠近隔离结构22的顶表面的侧壁延伸至隔离结构22的顶表面，其另一端背离衬底1的表面可低于第一绝缘层2背离衬底1的表面。既可增加导电接触塞3与绝缘层的接触面积，又可通过隔离结构22将相邻两个导电接触塞3隔开，可防止相邻两个导电接触塞3之间连通，降低相邻两个导电接触塞3之间短路的风险。
导电接触塞3可由导电材料制成，举例而言，其材料可为钨、铜或聚硅等，当然，还可以是其他导电材料，在此不再一一列举。可通过真空蒸镀、磁控溅射、化学气相沉积、物理气相沉积或原子层沉积等方式在通孔21内形成导电接触塞3，当然，还可以通过其他方式形成导电接触塞3，在此不对导电接触塞3的形成工艺做特殊限定。
在本公开一种的实施方式中，形成隔离结构22和导电接触塞3可以包括步骤S210-步骤S250，如图8所示，其中：
步骤S210，采用化学气相沉积工艺在所述衬底上形成第一绝缘层。
第一绝缘层2可由绝缘材料构成，可用于对各导电接触塞3进行隔离，其材料可以是氮化硅、氧化硅等，在此不对其材料做特殊限定。第一绝缘层2可以是形成于衬底1上的薄膜，并可完全覆盖衬底1的表面，在一实施方式中，可采用化学气相沉积工艺在衬底1上形成第一绝缘层2，当然，还可以通过其他方式形成第一绝缘层2，在此不做特殊限定。
步骤S220，对所述第一绝缘层进行图案化处理，形成多个间隔分布的通孔。
可采用光刻工艺在第一绝缘层2上形成多个间隔分布的通孔21，各通孔21可分别露出衬底1，以便通过通孔21将其他结构与衬底1连接。
举例而言，可通过化学气相沉积、真空蒸镀、原子层沉积或其它方式在第一绝缘层2背离衬底1的表面形成掩膜材料层，并可通过旋涂或其它方式在掩膜材料层背离衬底1的表面形成光刻胶层，光刻胶层材料可以是正性光刻胶或负性光刻胶，在此不做特殊限定。
可采用掩膜版对光刻胶层进行曝光，该掩膜版的图案可与第一绝缘层2所需的图案匹配。随后，可对曝光后的光刻胶层进行显影，从而形成多个显影区，每个显影区可露出掩膜材料层，且显影区的图案可与第一绝缘层2所需的图案相同，显影区的宽度可与所需的通孔21的尺寸相同。
可通过等离子蚀刻工艺在显影区对掩膜材料层进行蚀刻，蚀刻区域可露第一绝缘层2，从而在掩膜材料层上形成所需的掩膜图案。并根据该掩膜图案对第一绝缘层2进行图案化处理，以得到各通孔21。需要说明的是，在完成上述蚀刻工艺后，可去除光刻胶层及掩膜材料层，以将形成的通孔21暴露出来。
步骤S230，形成覆盖所述第一绝缘层的导电层，所述导电层能填满各所述通孔。
如图9所示，可采用真空蒸镀或化学气相沉积等工艺在第一绝缘层2背离衬底1的表面形成导电层301，在此过程中，导电层301能够填满第一绝缘层2上的各通孔21。并可通过各通孔21与衬底1接触连接。导电层301可由导电材料构成，举例而言，其材料可以是钨、铜或多晶硅等，当然，还可以是其他导电材料，在此不做特殊限定。
步骤S240，采用干法蚀刻工艺蚀刻所述导电层和所述第一绝缘层，以形成多个隔离结构；各所述隔离结构与各所述通孔交替分布；所述导电层具有分别露出各所述隔离结构的开口，且各所述开口分别与各所述通孔均部分重合。
如图10所示，可采用干法蚀刻工艺蚀刻导电层301和第一绝缘层2，以在导电层301中形成开口302，同时在第一绝缘层2中形成多个隔离结构22，在一实施方式中，各隔离结构22均为槽状，且各隔离结构22可与第一绝缘层2中的各通孔21交替分布，各开口302可分别露出各隔离结构22。需要说明的是，开口302可与第一绝缘层2中的通孔21的数量相等，各开口302可与各通孔21一一对应设置，且各开口302的部分区域可分别和与之对应的通孔21的部分区域重合，剩余部分区域在与该通孔21相邻的隔离结构22上的正投影可与该隔离结构22的边界重合。
举例而言，可通过化学气相沉积或其它方式在导电层301背离第一绝缘层2的一侧形成掩膜层7，掩膜材料层的材料可以是氮化硅、多晶硅或碳中至少一种，当然，也可以是其它材料，在此不再一一列举。掩膜材料层可以是单层结构也可以是多层结构在此不做特殊限定。
在一实施方式中，如图9所示，掩膜层7可为多层结构，其可以包括叠层设置的碳层71、氮化硅层72和多晶硅层73，其中，碳层71可形成于导电层301背离第一绝缘层2的表面，氮化硅层72可位于碳层71和多晶硅层73之间。可通过化学气相沉积工艺在导电层301背离第一绝缘层2的表面形成碳层71，通过原子层沉积工艺在碳层71背离导电层301的表面形成氮化硅层72，通过化学气相沉积工艺在氮化硅层72背离碳层71的表面形成多晶硅层73。
可通过旋涂或其它方式在掩膜层7背离导电层301的表面形成光刻胶层，光刻胶层材料可以是正性光刻胶或负性光刻胶，在此不做特殊限定。
可采用掩膜版对光刻胶层进行曝光，该掩膜版的图案可与导电层301的开口302所需的图案匹配。随后，可对曝光后的光刻胶层进行显影，从而形成多个显影区，每个显影区可露出掩膜层7，且显影区的图案可与导电层301所需的图案相同，显影区的宽度可与所需的开口302的尺寸相同。
可通过等离子体蚀刻工艺在显影区对掩膜层7进行蚀刻，蚀刻区域可露出导电层301，从而在掩膜层7上形成所需的掩膜图案。需要说明的是，当掩膜层7为单层结构时，可采用一次蚀刻工艺形成掩膜图案，当掩膜层7为多层结构时，可对各膜层进行分层蚀刻，即：一次蚀刻工艺可蚀刻一层，可采用多次蚀刻工艺将掩膜层7刻透，以形成掩膜图案。
需要说明的是，在完成上述蚀刻工艺后，可通过清洗液清洗或通过灰化等工艺去除光刻胶层，使掩膜层7不再被光刻胶层覆盖，将形成的掩膜层7暴露出来，得到硬掩膜结构，如图10所示。可根据掩膜图案对导电层301和第一绝缘层2进行等离子蚀刻，以在第一绝缘层2内形成多个隔离结构22。
需要说明的是，可对导电层301和第一绝缘层2进行分次蚀刻，即可先对导电层301进行蚀刻形成多个开口302，各开口302可分别与第一绝缘层2中的各通孔21部分重叠，并可露出第一绝缘层2；再在开口302处对第一绝缘层2和填充于通孔21中的导电层301进行同步蚀刻，进而形成各隔离结构22。
步骤S250，对所述通孔中与所述开口重叠部分的导电层进行蚀刻，以形成具有第一区域和第二区域的导电接触塞，位于所述第一区域的导电接触塞覆盖所述隔离结构的外壁且沿所述外壁延伸至所述隔离结构背离所述衬底的表面，位于所述第二区域的导电接触塞背离所述衬底的表面低于所述第一绝缘层背离所述衬底的表面。
可采用第一气体和第二气体通过等离子体工艺对与开口302重叠部分的通孔21中的导电层301进行选择性蚀刻，以形成具有第一区域31和第二区域32的导电接触塞3。在一实施方式中，位于第一区域31的导电接触塞3覆盖隔离结构22的外壁且沿外壁延伸至隔离结构22背离衬底1的表面，位于第二区域32的导电接触塞3背离衬底1的表面可低于第一绝缘层2背离衬底1的表面，从而可降低导电接触塞3塞之间的连通。举例而言，导电接触塞3可为深Z字形。
在一种实施方式中，第一气体可为氯气，第二气体可为三氟化氮(NF3)或溴化氢(HBR)，可通过分别控制第一气体和第二气体的流量，控制蚀刻过程中对导电接触塞3及第一绝缘层2的蚀刻比，举例而言，导电接触塞3及第一绝缘层2的蚀刻比不小于100:1。
需要说明的是，第一气体和第二气体也可为其他气体，只要能对导电接触塞3进行蚀刻且不损伤其他膜层即可，在此不做特殊限定。
在步骤S140中，形成覆盖于所述导电接触塞的侧壁及表面的钝化层。
如图11所示，可在导电接触塞3的侧壁及表面形成钝化层4，钝化层4可具有阻隔氧气的作用，可通过钝化层4对导电接触塞3的表面进行保护，防止在进行电学测试的过程中因温度过高而使导电接触塞3表面被氧化，影响器件性能。
钝化层4可由导电材料制成，存储电容可通过钝化层4与导电接触塞3电性连接。在一实施方式中，其材料可为氮化钨。即：导电接触塞3可为钨塞。可通过氢气、氮气等离子体处理工艺处理钨塞的表面，以在钨塞的表面形成钝化层4。举例而言，对钨塞的表面进行氢气、氮气等离子体处理，既可去除钨塞表面被氧化形成的氧化钨，又可在去除氧化钨的同时在钨塞表面形成氮化钨，可通过氮化钨作为钝化层4，从而对钨塞表面进行保护，防止钨塞表面被进一步氧化，同时还可降低钨塞在后续热处理工艺中的热迁移效应，降低器件失效的风险；此外，由于氮化钨为导电材料，可通过氮化钨将存储电容和钨塞电性连接，保证半导体器件性能。
当然，还可通过真空蒸镀、磁控溅射、化学气相沉积、物理气相沉积或原子层沉积等方式在导电接触塞3的侧壁及表面形成钝化层4，在此不对钝化层4的形成工艺做特殊限定。
钝化层4不宜过厚，以免影响导电接触塞的导电能力进而影响半导体结构的性能，其厚度范围可为3nm～8nm，举例而言，其可以是3nm、4nm、5nm、6nm、7nm或8nm，当然，也可以是其他厚度，在此不再一一列举。
在本公开的一种实施方式中，本公开的制造方法还可包括：
步骤S150，在所述钝化层的表面形成保护层，所述保护层覆盖于所述导电接触塞的侧壁，并延伸至用于支撑所述导电接触塞的隔离结构的侧壁。
如图12所示，可采用化学气相沉积或原子层沉积等方法在钝化层4的表面形成保护层5，保护层5可以覆盖于钝化层4的侧壁，并可延伸至用于支撑导电接触塞3的隔离结构22的侧壁，在后续酸洗工艺中，保护层5可对导电接触塞3及用于支撑导电接触塞3的隔离结构22的表面进行防护，防止用于支撑导电接触塞3的隔离结构22被酸蚀，避免导电接触塞3坍塌，进而防止位于导电接触塞3上的存储电容因坍塌而短路。
举例而言，为了工艺方便，如图12-图13所示，可通过原子层沉积工艺或化学气相沉积在钝化层4及用于支撑导电接触塞3的隔离结构22的表面形成保护层5，并可采用等离子体干法蚀刻工艺去除位于导电接触塞3顶部及位于第一绝缘层2表面的保护层5，只保留位于导电接触塞3侧壁及用于支撑导电接触塞3的隔离结构22的侧壁的保护层5，既可以保证后续电学测试能顺利进行，又可防止在酸洗过程中隔离结构22侧壁被酸蚀而引起电容孔倒塌。
保护层5可由绝缘材料构成，举例而言，其可为二氧化硅，其厚度范围可为8nm～12nm，举例而言，其可以是8nm、9nm、10nm、11nm或12nm，当然，也可以是其他厚度，在此不再一一列举。
需要说明的是，在形成钝化层4及保护层5后可对导电接触塞3进行电学性能测试，以检测DRAM的电学性能，在此过程中，钝化层4包覆于导电接触塞3外侧，可防止导电接触塞3表面被氧化，保证导电接触塞3与存储电容保持良好接触，可提高半导体器件的电性能。
在本公开的一种实施方式中，本公开的制造方法还可包括：
步骤S160，在所述钝化层和所述第一绝缘层共同构成的结构的表面形成第二绝缘层，所述第二绝缘层填充于各所述导电接触塞之间的间隙。
在电学测试结束后，如图4所示，可采用化学气相沉积工艺在钝化层4和第一绝缘层2共同构成的结构的表面沉积绝缘材料，形成第二绝缘层6。第二绝缘层6可填充于各导电接触塞3之间的间隙，即：第二绝缘层6可填满相邻两个导电接触塞3之间的间隙，并可与第一绝缘层2接触连接，此外，第二绝缘层6还可覆盖于导电接触塞3的表面。可通过第一绝缘层2和第二绝缘层6将相邻的两个导电接触塞3隔开，以便对相邻两个导电接触塞3进行绝缘，由于钝化层4和保护层5设于导电接触塞3的表面，对相邻两个导电接触塞3之间形成阻隔，降低导电接触塞3之间的热迁移效应，即使第一绝缘层2和第二绝缘层6之间出现分层现象，也不会使两个导电接触塞3连通。
本公开实施方式的制造方法还可包括绝缘介质层8，如图4所示，该绝缘介质层8可形成于第二绝缘层6背离衬底1的一侧，存储电容可形成于该绝缘介质层8中，并可穿过第二绝缘层6与导电接触塞3表面的钝化层4连通，由于钝化层4为导电材料，从而可将存储电容与导电接触塞3电连接，进而通过导电接触塞3对存储电容中收集的电荷进行存储。
可通过原子层沉积或化学气相沉积等工艺在第二绝缘层6背离衬底1的一侧形成绝缘介质层8，该绝缘介质层8可为一层结构，也可为多叠层设置的结构，在此不做特殊限定。在一实施方式中，绝缘介质层8可包括一层膜层，其可为硼磷硅玻璃。
本公开实施方式还提供一种半导体结构，如图4所示，该半导体结构可以包括衬底1、第一绝缘层2、多个导电接触塞3及钝化层4，其中：
第一绝缘层2可覆盖于衬底1，且可包括交替分布的多个通孔21和多个隔离结构22；
多个导电接触塞3可分别覆盖于各通孔21底部，各导电接触塞3均包括邻接设置的第一区域31和第二区域32，位于第一区域31的导电接触塞3覆盖隔离结构22的外壁且沿外壁延伸至隔离结构22背离衬底1的表面；
钝化层4可覆盖于导电接触塞3的侧壁及表面。
本公开的半导体结构，可通过导电接触塞3对存储电容中的电荷进行存储。在此过程中，一方面，可通过隔离结构22的顶表面对导电接触塞3进行支撑，避免电容孔坍塌；另一方面，可通过钝化层4对导电接触塞3的表面进行保护，防止在进行电学测试的过程中导电接触塞3表面被氧化，保证导电接触塞3与存储电容保持良好接触，提高半导体器件的电性能；同时，钝化层4可在相邻两个接触塞之间形成阻隔，可降低钨塞在后续热处理工艺中的热迁移效应，降低器件失效的风险。此外，由于导电接触塞3的第二区域32位于通孔21底部，相邻两个通孔21之间由隔离结构22隔开，进而使得相邻两个导电接触塞3之间通过隔离结构22隔开，可防止相邻两个导电接触塞3之间连通，降低相邻两个导电接触塞3之间短路的风险。
后续可通过等离子体刻蚀工艺对上述半导体结构进行刻蚀，以露出各导电接触塞3，从而便于将导电接触塞3与存储电容接触，因为不涉及发明点，此处不再赘述。
上述半导体结构中各部分的具体细节及制造工艺已经在对应的半导体结构的制造方法中进行了详细描述，因此，此处不再赘述。
本公开实施方式还提供一种半导体器件，包括上述任一实施方式的半导体结构以及电容阵列，该电容阵列可以包括多个间隔排布的柱状电容，各柱状电容可分别形成在各导电接触塞3上，且柱状电容的下电极层与导电接触塞3接触连接。在使用时，多个柱状电容可同时充放电，从而提高电容量。
举例而言，该半导体器件可以是存储芯片，例如，DRAM(Dynamic Random AccessMemory，动态随机存取存储器)，当然，还可以是其它半导体器件，在此不再一一列举。该半导体器件的有益效果可参考上述的半导体结构的有益效果，在此不再赘述。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

Claims (10)

1.一种半导体结构的制造方法，其特征在于，包括：
提供衬底；
形成覆盖所述衬底的第一绝缘层，对所述第一绝缘层进行图案化处理，形成交替分布的多个通孔和多个隔离结构；
在各所述通孔内分别形成导电接触塞，所述导电接触塞覆盖于所述通孔底部，且包括邻接设置的第一区域和第二区域，位于所述第一区域的导电接触塞覆盖所述隔离结构的外壁且沿所述外壁延伸至所述隔离结构背离所述衬底的表面；
形成覆盖于所述导电接触塞的侧壁及表面的钝化层。
2.根据权利要求1所述的制造方法，其特征在于，位于所述第二区域的导电接触塞背离所述衬底的表面低于所述第一绝缘层背离所述衬底的表面。
3.根据权利要求1所述的制造方法，其特征在于，所述形成覆盖于所述导电接触塞的侧壁及表面的钝化层包括：
采用等离子体处理工艺在所述导电接触塞的表面形成钝化层。
4.根据权利要求1所述的制造方法，其特征在于，形成所述隔离结构和所述导电接触塞包括：
采用化学气相沉积工艺在所述衬底上形成第一绝缘层；
对所述第一绝缘层进行图案化处理，形成多个间隔分布的通孔；
形成覆盖所述第一绝缘层的导电层，所述导电层填满各所述通孔；
采用干法蚀刻工艺蚀刻所述导电层和所述第一绝缘层，以形成多个隔离结构，各所述隔离结构与各所述通孔交替分布；所述导电层具有分别露出各所述隔离结构的开口，且各所述开口分别与各所述通孔部分重合；
对所述通孔中与所述开口重叠部分的导电层进行蚀刻，以形成具有第一区域和第二区域的导电接触塞，位于所述第一区域的导电接触塞覆盖所述隔离结构的外壁且沿所述外壁延伸至所述隔离结构背离所述衬底的表面，位于所述第二区域的导电接触塞背离所述衬底的表面低于所述第一绝缘层背离所述衬底的表面。
5.根据权利要求1-4任一项所述的制造方法，其特征在于，所述制造方法还包括：
在所述钝化层和所述第一绝缘层共同构成的结构的表面形成第二绝缘层，所述第二绝缘层填充于各所述导电接触塞之间的间隙。
6.一种半导体结构，其特征在于，包括：
衬底；
第一绝缘层，覆盖于所述衬底，且包括交替分布的多个通孔和多个隔离结构；
多个导电接触塞，分别覆盖于各所述通孔底部，各所述导电接触塞均包括邻接设置的第一区域和第二区域，位于所述第一区域的导电接触塞覆盖所述隔离结构的外壁且沿所述外壁延伸至所述隔离结构背离所述衬底的表面；
钝化层，覆盖于所述导电接触塞的侧壁及表面。
7.根据权利要求6所述的半导体结构，其特征在于，位于所述第二区域的导电接触塞背离所述衬底的表面低于所述第一绝缘层背离所述衬底的表面。
8.根据权利要求7所述的半导体结构，其特征在于，所述钝化层的厚度范围为3nm～8nm。
9.根据权利要求7所述的半导体结构，其特征在于，所述半导体结构还包括：
第二绝缘层，形成于所述钝化层和所述第一绝缘层共同构成的结构的表面，所述第二绝缘层填充于各所述导电接触塞之间的间隙。
10.一种半导体器件，其特征在于，包括权利要求6-9任一项所述的半导体结构，以及
电容阵列，所述电容阵列包括多个间隔排布的柱状电容，各所述柱状电容分别形成在各所述导电接触塞上，且所述柱状电容的下电极层与所述导电接触塞接触连接。
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JPH06120447A (ja) * 1992-10-05 1994-04-28 Mitsubishi Electric Corp 半導体装置の導電層接続構造およびその構造を備えたｄｒａｍ
JP2943914B2 (ja) * 1997-02-19 1999-08-30 日本電気株式会社 半導体装置およびその製造方法
KR100278654B1 (ko) * 1998-03-12 2001-02-01 윤종용 디램소자의셀커패시터형성방법
US9685608B2 (en) * 2012-04-13 2017-06-20 Crossbar, Inc. Reduced diffusion in metal electrode for two-terminal memory

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