JP2943282B2 - Integrated circuit design equipment - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、集積回路設計装置に利用され、特に、階層
をもつ集積回路のレイアウト設計を自動的に行う集積回
路設計装置に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an integrated circuit design apparatus used for an integrated circuit design apparatus, and particularly to an integrated circuit design apparatus that automatically performs a layout design of an integrated circuit having a hierarchy.
本発明は、トップダウン方式により集積回路のレイア
ウト設計を自動的に行う集積回路設計装置において、 下位階層のレイアウト時に、マクロ面積を増大しない
範囲で外部端子として仮に定めた仮端子と等電位に接続
された等電位端子を仮端子とは別の辺上に発生し、上位
階層レイアウト時にチップ面積最適化に従って仮端子ま
たは等電位端子のいずれかを外部端子として選択してマ
クロ間配線を行うようにすることにより、 チップ面積の最適化を確実に行えるようにしたもので
ある。The present invention relates to an integrated circuit design apparatus that automatically performs an integrated circuit layout design by a top-down method. In the layout of a lower hierarchy, a temporary terminal temporarily set as an external terminal is connected to equipotential as long as a macro area is not increased. The same equipotential terminal is generated on a different side from the temporary terminal, and either the temporary terminal or the equipotential terminal is selected as an external terminal according to chip area optimization at the time of upper layer layout, and wiring between macros is performed. By doing so, optimization of the chip area can be ensured.
従来、集積回路のレイアウトを自動的に行う場合、第
６図に示すように、各要素間の接続は回路図等の論理情
報１をもとにして設計される。集積回路が大規模になる
と、工数の分散、管理の簡易化等の面より、機能別に分
割して回路設計を行うことが多い。このような集積回路
をレイアウトする場合、下位階層と上位階層とを分けて
レイアウト設計を行うが、このとき、インタフェースと
して下位階層の形状と外部端子情報が受け渡される。チ
ップ面積を縮小するためにはこの情報が最適化される必
要がある。Conventionally, when the layout of an integrated circuit is automatically performed, connections between elements are designed based on logical information 1 such as a circuit diagram as shown in FIG. When the scale of an integrated circuit becomes large, it is often the case that the circuit design is performed by dividing the function into functions in view of dispersion of man-hours and simplification of management. When laying out such an integrated circuit, the layout design is performed separately for the lower hierarchy and the upper hierarchy. At this time, the shape of the lower hierarchy and the external terminal information are transferred as an interface. This information needs to be optimized to reduce the chip area.
この最適化手法として、第６図に示すように、まず下
位階層マクロの面積見積りをもとにフロアプラン手段11
により上位階層でフロアプランを行い、面積を最小とす
る場合の前記インタフェース情報を下位階層に与え、マ
クロレイアウト手段12により下位階層レイアウト時にで
きるだけそれに従ってレイアウトを行い、その結果を上
位階層へ渡しチップレイアウト手段13によりチップレイ
アウトを行い、レイアウトデータ２を出力するトップレ
イアウトがある。As an optimizing method, as shown in FIG.
A floor plan is performed in the upper hierarchy, the interface information for minimizing the area is given to the lower hierarchy, the layout is performed as much as possible in the lower hierarchy layout by the macro layout means 12, and the result is transferred to the upper hierarchy to pass the chip layout. There is a top layout in which chip layout is performed by the means 13 and layout data 2 is output.
なお、第６図において、フロアプラン手段11、マクロ
レイアウト手段12およびチップレイアウト手段13はプロ
セッサ（CPU）10内に含まれる。In FIG. 6, a floor plan unit 11, a macro layout unit 12, and a chip layout unit 13 are included in a processor (CPU) 10.
前述した従来の集積回路設計装置における、階層のあ
る半導体集積回路のトップダウンレイアウト方法は、イ
ンタフェース情報を階層間で受渡し合うことにより最適
化を図っているが、下位階層マクロ面積見積のフロアプ
ランの性能、上位階層と下位階層との実レイアウト設計
の分割等の要因により、最終的にチップ面積を最適化す
ることは難しい。これを図を用いて説明する。In the above-described conventional integrated circuit design apparatus, the top-down layout method of a hierarchical semiconductor integrated circuit optimizes by passing interface information between layers. It is difficult to finally optimize the chip area due to factors such as performance, division of the actual layout design between the upper hierarchy and the lower hierarchy. This will be described with reference to the drawings.
第７図および第８図は上位階層でフロアプランを行
い、その結果をもとに下位階層マクロレイアウト設計
後、上位階層をレイアウト設計した設計例（１）および
設計例（２）である。下位階層のマクロ（Ａ）21の外部
端子ａとマクロ（Ｂ）の外部端子ｂとは接続しており、
マクロ（Ａ）21の右、マクロ（Ｂ）22の下方向にマクロ
（Ｃ）23がある。この外部端子ａおよびｂの位置はフロ
アプランによって最適化されているとする。このフロア
プランの見積りが実レイアウトにかなり近く、下位階層
マクロのレイアウト設計結果が見積りと余り変わらない
場合は、第７図のように最適となることもある。FIGS. 7 and 8 show a design example (1) and a design example (2) in which a floor plan is performed in the upper hierarchy, a lower layer macro layout is designed based on the result, and then the upper layer is laid out. The external terminal a of the macro (A) 21 in the lower hierarchy is connected to the external terminal b of the macro (B),
There is a macro (C) 23 to the right of the macro (A) 21 and below the macro (B) 22. It is assumed that the positions of the external terminals a and b are optimized by a floor plan. If the estimate of the floor plan is quite close to the actual layout and the layout design result of the lower-level macro is not much different from the estimate, the optimum may be as shown in FIG.
しかし、フロアプランの見積りと実レイアウトとの
差、下位階層マクロの設計結果とフロアプランの見積り
の差等の要因により、各マクロの位置関係事態は変わら
ないが、実際のマクロ配置位置やマクロ間における外部
端子の相対的な位置関係がくずれ、それが予想以上にチ
ップ面積を増大する原因となることが多い。第８図はマ
クロ（Ｃ）23の下側のチャネルが見積時より膨らんだた
め、このマクロ（Ｃ）23が若干上方向に配置され、下位
階層のマクロ（Ａ）21の縦方向がフロアプラン時より大
きくなったため、外部端子ａの位置がずれ、マクロ
（Ａ）21とマクロ（Ｃ）23間のチャネル24の幅が増大し
た例である。However, due to factors such as the difference between the floor plan estimate and the actual layout, and the difference between the lower layer macro design result and the floor plan estimate, the positional relationship of each macro does not change. In many cases, the relative positional relationship of the external terminals is lost, which often causes the chip area to be increased more than expected. FIG. 8 shows that the lower channel of the macro (C) 23 expands from the time of estimation, so that the macro (C) 23 is arranged slightly upward, and the vertical direction of the macro (A) 21 of the lower hierarchy is the floor plan. This is an example in which the width of the channel 24 between the macro (A) 21 and the macro (C) 23 has increased because the position of the external terminal a has shifted since the time has increased.
本発明の目的は、前記の欠点を除去することにより、
チップ面積の最適化を確実に行うことができる集積回路
設計装置を提供することにある。The object of the present invention is to eliminate the disadvantages mentioned above,
An object of the present invention is to provide an integrated circuit design device capable of reliably optimizing a chip area.
本発明は、上位階層でフロアプランを行うフロアプラ
ン手段と、その結果をもとに下位階層でマクロレイアウ
トを行うマクロレイアウト手段と、その結果をもとにチ
ップレイアウトを行うチップレイアウト手段とを備えた
集積回路設計装置にいて、前記フロアプラン手段は、マ
クロの一辺に外部端子の仮端子を発生する仮端子発生手
段を含み、前記マクロレイアウト手段は、前記仮端子と
は別の辺に前記仮端子と等電位に接続された等電位端子
を発生する等電位端子発生手段を含み、前記チップレイ
アウト手段は、チップ面積最適化に従って前記仮端子ま
たは前記等電位端子のいずれかを選択する外部端子選択
手段とを含むことを特徴とする。The present invention includes floor plan means for performing a floor plan in an upper hierarchy, macro layout means for performing a macro layout in a lower hierarchy based on the result, and chip layout means for performing a chip layout based on the result. In the integrated circuit design apparatus, the floor plan means includes temporary terminal generating means for generating a temporary terminal of an external terminal on one side of a macro, and the macro layout means includes the temporary terminal on a different side from the temporary terminal. An equipotential terminal generating means for generating an equipotential terminal connected to the terminal and the equipotential, wherein the chip layout means selects an external terminal for selecting either the temporary terminal or the equipotential terminal according to chip area optimization. Means.
フロアプラン手段は、上位階層のフロアプランを行う
際、仮端子発生手段により外部端子としての仮端子をマ
クロの一辺に発生する。マクロレイアウト手段は、等電
位発生手段により、例えば前記仮端子とは等電位に接続
され前記仮端子に近いマクロの別の辺上に等電位端子を
発生する。そして、チップレイアウト手段は、外部端子
選択手段によりチップ面積最適化に従って、外部端子と
して前記仮端子または前記等電位端子のいずれかを選択
して、マクロ間の配線を行う。The floor plan means generates a temporary terminal as an external terminal on one side of the macro by the temporary terminal generation means when performing floor planning of an upper hierarchy. The macro layout means is, for example, connected to an equipotential with the temporary terminal and generates an equipotential terminal on another side of the macro close to the temporary terminal by the equipotential generating means. Then, the chip layout means selects either the temporary terminal or the equipotential terminal as an external terminal according to chip area optimization by the external terminal selecting means, and performs wiring between macros.
従って、チップ面積最適化における外部端子の位置選
択の自由度が増し、確実にチップ面積最適化を行うこと
が可能となる。Therefore, the degree of freedom in selecting the position of the external terminal in optimizing the chip area is increased, and the chip area can be optimized without fail.
以下、本発明の実施例について図面を参照して説明す
る。Hereinafter, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例を示すブロック構成図であ
る。FIG. 1 is a block diagram showing an embodiment of the present invention.
本実施例は、上位階層でフロアプランを行うフロアプ
ラン手段11と、その結果をもとに下位階層でマクロレイ
アウトを行うマクロレイアウト手段12と、その結果をも
とにチップレイアウトを行うチップレイアウト手段13と
を備えた集積回路設計装置において、 本発明の特徴とするところの、 フロアプラン手段11は、マクロの一辺に外部端子の仮
端子を発生する仮端子発生手段11aを含み、マクロレイ
アウト手段12は、前記仮端子とは別の辺に前記仮端子と
等電位に接続された等電位端子を発生する等電位端子発
生手段12aを含み、チップレイアウト手段13は、チップ
面積最適化に従って前記仮端子または前記等電位端子の
いずれかを選択する外部端子選択手段13aとを含んでい
る。This embodiment includes floor plan means 11 for performing a floor plan in an upper hierarchy, macro layout means 12 for performing a macro layout in a lower hierarchy based on the result, and chip layout means for performing a chip layout based on the result. 13, the floor plan means 11, which is a feature of the present invention, includes temporary terminal generating means 11a for generating temporary terminals of external terminals on one side of a macro, and macro layout means 12 Includes an equipotential terminal generating means 12a for generating an equipotential terminal connected to the temporary terminal and equipotential on another side from the temporary terminal, and the chip layout means 13 includes the temporary terminal according to chip area optimization. Or, it includes external terminal selecting means 13a for selecting any of the equipotential terminals.
なお、第１図において、１は論理情報および２はレイ
アウトデータであり、記憶装置に格納される。また、フ
ロアプラン手段11、マクロレイアウト手段12、およびチ
ップレイアウト手段13はプロセッサ（CPU）10内に含ま
れる。In FIG. 1, 1 is logical information and 2 is layout data, which are stored in a storage device. The floor plan unit 11, the macro layout unit 12, and the chip layout unit 13 are included in the processor (CPU) 10.
次に、本実施例の動作について第２図ないし第５図を
参照して説明する。ここで、第２図は本実施例の動作を
示す流れ図、第３図および第４図は配線途中を示す説明
図、ならびに第５図はその結果の設計例を示すブロック
構成図である。Next, the operation of the present embodiment will be described with reference to FIGS. Here, FIG. 2 is a flowchart showing the operation of the present embodiment, FIGS. 3 and 4 are explanatory diagrams showing the middle of the wiring, and FIG. 5 is a block diagram showing a design example of the result.
まず、論理情報１に従って配線処理を行う。このと
き、フロアプラン手段11は、この配線が外部端子に接続
するかどうか判別し（ステップS1）、外部端子発生辺を
決定する（ステップS2）。次に、仮端子発生手段11aに
より、その外部端子としての仮端子101の位置を求める
（ステップS3）。First, wiring processing is performed according to the logical information 1. At this time, the floor plan means 11 determines whether or not this wiring is connected to an external terminal (step S1), and determines an external terminal generation side (step S2). Next, the position of the temporary terminal 101 as the external terminal is obtained by the temporary terminal generation means 11a (step S3).
次に、処理マクロレイアウト手段12に移り、等電位端
子発生手段12aにより仮端子101の隣接辺のうち近い方を
求める。第３図の仮端子101はブロック105を含むマクロ
の外枠104の上辺にあるが、これは左右辺のうち右辺に
近いため、この場合、右辺が選択される。次に、この仮
端子101に接続する配線102を求め、前処理で選択した辺
にマッピングする。このマッピングした範囲103内で、
選択辺に対して垂直方向を主軸とする層の外部端子が発
生できる位置を層別に求める。具体的には、外部端子の
層番号が低いものから、選択辺が上下辺の場合は左か
ら、左右辺の場合は下から、既にある外部端子間隔を考
慮しながら発生できる位置を求め、配線102から配線で
きるか試行を行う。こうして求めたのが第４図の等電位
端子106と、仮端子101と等電位端子106をつなぐ配線107
である（ステップS4）。Next, the process proceeds to the processing macro layout means 12, where the equipotential terminal generation means 12a determines the closer side of the adjacent side of the temporary terminal 101. The temporary terminal 101 in FIG. 3 is located on the upper side of the outer frame 104 of the macro including the block 105, which is closer to the right side of the left and right sides. In this case, the right side is selected. Next, a wiring 102 connected to the temporary terminal 101 is obtained and mapped to the side selected in the preprocessing. Within this mapped range 103,
The position where the external terminal of the layer whose main axis is perpendicular to the selected side can be generated is obtained for each layer. Specifically, from the lower layer number of the external terminal, from the left when the selected side is the upper and lower sides, and from the lower side when the selected side is the left and right sides, a position that can be generated considering the existing external terminal interval is determined, and the wiring is determined. Attempt to connect from 102. What is obtained in this way is the equipotential terminal 106 in FIG. 4, and the wiring 107 connecting the temporary terminal 101 and the equipotential terminal 106.
(Step S4).
次に、チップレイアウト手段13は、チップレイアウト
時に、外部端子選択手段13aにより、フロアプランあて
はめ、仮端子101または等電位端子106のいずれかをチッ
プ面積を最適化する観点から選びマクロ間配線を行う
（ステップS5）。Next, at the time of chip layout, the chip layout means 13 applies the floor plan by the external terminal selecting means 13a, selects either the provisional terminal 101 or the equipotential terminal 106 from the viewpoint of optimizing the chip area, and performs wiring between macros. (Step S5).
第５図は第８図の下位階層のマクロ（Ａ）21に本発明
を施した設計例である。この場合は、仮端子101の代わ
りに等電位端子106を外部端子ａとして選ぶことによ
り、マクロ（Ａ）21とマクロ（Ｂ）22間に配線108を合
理的に配線でき、チップ面積最適化が達成されている。FIG. 5 shows a design example in which the present invention is applied to the macro (A) 21 in the lower hierarchy of FIG. In this case, by selecting the equipotential terminal 106 as the external terminal a instead of the temporary terminal 101, the wiring 108 can be rationally wired between the macro (A) 21 and the macro (B) 22, and the chip area can be optimized. Has been achieved.
なお、本実施例は、仮端子の等電位端子を隣接辺のう
ち該当仮端子の近い辺に等電位端子を１個発生させるだ
けであるが、上位階層レイアウト時にこの端子位置を導
いたフロアプランにあてはめるため、これで充分であ
る。In this embodiment, only one potential terminal of the temporary terminal is generated on the side near the provisional terminal among the adjacent sides. This is enough to apply to
以上説明したように、本発明は、階層をもつ集積回路
をトップダウン手法を用いてレイアウト設計を行う場
合、下位階層マクロの外部端子をフロアプラン時に求め
た位置だけではなく、その等電位端子を隣接辺に発生す
ることにより、上位階層レイアウト時にフロアプラン時
の見積りと若干の差があってもチップ面積を最適化する
方を選択でき、確実にチップ面積を最適化できる効果が
ある。また、上位階層のフロアプランをもとに下位階層
マクロの外部端子の等電位端子を発生し、それをもとの
フロアプランにあてはめていくため、再フロアプランの
必要がなく、レイアウト設計工数を削減できる効果もあ
る。As described above, according to the present invention, when a layout design of an integrated circuit having a hierarchy is performed using a top-down method, not only the position of the external terminal of the lower-layer macro but also the position obtained at the time of floor plan, The occurrence on the adjacent side makes it possible to select the method of optimizing the chip area even if there is a slight difference from the estimate at the time of the floor plan at the time of the upper layer layout, and it is possible to surely optimize the chip area. In addition, since the equipotential terminals of the external terminals of the lower layer macro are generated based on the floor plan of the upper layer and are applied to the original floor plan, there is no need to re-floor plan, and the layout design man-hour is reduced. There is also an effect that can be reduced.
第１図は本発明の一実施例を示すブロック構成図。 第２図はその動作を示す流れ図。 第３図はその設計例における途中工程を示す説明図。 第４図はその設計例における途中工程を示す説明図。 第５図はその設計例を示すブロック構成図。 第６図は従来例を示すブロック構成図。 第７図はその設計例（１）を示すブロック構成図。 第８図はその設計例（２）を示すブロック構成図。 １…論理情報、２…レイアウトデータ、10…プロセッサ
（CPU）、11…フロアプラン手段、11a…仮端子発生手
段、12…マクロレイアウト手段、12a…等電位端子発生
手段、13…チップレイアウト手段、13a…外部端子選択
手段、21…マクロ（Ａ）、22…マクロ（Ｂ）、23…マク
ロ（Ｃ）、24……チャネル、101…仮端子、102、107、1
08…配線、103…範囲、104…マクロ外枠、105…ブロッ
ク、106…等電位端子、ａ、ｂ…外部端子、S1〜S5…ス
テップ。FIG. 1 is a block diagram showing an embodiment of the present invention. FIG. 2 is a flowchart showing the operation. FIG. 3 is an explanatory view showing an intermediate step in the design example. FIG. 4 is an explanatory view showing an intermediate step in the design example. FIG. 5 is a block diagram showing a design example. FIG. 6 is a block diagram showing a conventional example. FIG. 7 is a block diagram showing a design example (1). FIG. 8 is a block diagram showing a design example (2). DESCRIPTION OF SYMBOLS 1 ... Logic information, 2 ... Layout data, 10 ... Processor (CPU), 11 ... Floor plan means, 11a ... Temporary terminal generation means, 12 ... Macro layout means, 12a ... Equipotential terminal generation means, 13 ... Chip layout means, 13a: External terminal selection means, 21: Macro (A), 22: Macro (B), 23: Macro (C), 24: Channel, 101: Temporary terminal, 102, 107, 1
08: wiring, 103: range, 104: macro outer frame, 105: block, 106: equipotential terminal, a, b: external terminal, S1 to S5: step.
Claims (2)
ン手段と、 その結果をもとに下位階層でマクロレイアウトを行うマ
クロレイアウト手段と、 その結果をもとにチップレイアウトを行うチップレイア
ウト手段 とを備えた集積回路設計装置において、 前記フロアプラン手段は、マクロの一辺に外部端子の仮
端子を発生する仮端子発生手段を含み、 前記マクロレイアウト手段は、前記仮端子とは別の辺に
前記仮端子と等電位に接続された等電位端子を発生する
等電位端子発生手段を含み、 前記チップレイアウト手段は、チップ面積最適化に従っ
て前記仮端子または前記等電位端子のいずれかを選択す
る外部端子選択手段とを含む ことを特徴とする集積回路設計装置。1. Floor plan means for performing a floor plan in an upper hierarchy, macro layout means for performing a macro layout in a lower hierarchy based on the result, and chip layout means for performing a chip layout based on the result. In the integrated circuit design apparatus provided with the above, the floor plan means includes temporary terminal generating means for generating a temporary terminal of an external terminal on one side of a macro, and the macro layout means includes a temporary terminal on a different side from the temporary terminal. An equipotential terminal generating means for generating an equipotential terminal connected to the terminal and the equipotential; wherein the chip layout means selects an external terminal for selecting either the temporary terminal or the equipotential terminal according to chip area optimization. Means for designing an integrated circuit.
子を前記仮端子に近いマクロの他の辺上に発生する手段
を含む請求項１記載の集積回路設計装置。2. The integrated circuit designing apparatus according to claim 1, wherein said equipotential terminal generating means includes means for generating said equipotential terminal on another side of a macro close to said temporary terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2218697A JP2943282B2 (en) | 1990-08-20 | 1990-08-20 | Integrated circuit design equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2218697A JP2943282B2 (en) | 1990-08-20 | 1990-08-20 | Integrated circuit design equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04101276A JPH04101276A (en) | 1992-04-02 |
| JP2943282B2 true JP2943282B2 (en) | 1999-08-30 |
Family
ID=16724001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2218697A Expired - Lifetime JP2943282B2 (en) | 1990-08-20 | 1990-08-20 | Integrated circuit design equipment |
Country Status (1)
| Country | Link |
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Families Citing this family (2)
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| JP5003148B2 (en) * | 2006-12-27 | 2012-08-15 | 凸版印刷株式会社 | Sealing film and display device |
-
1990
- 1990-08-20 JP JP2218697A patent/JP2943282B2/en not_active Expired - Lifetime
Also Published As
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| JPH04101276A (en) | 1992-04-02 |
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