JP2943005B2 - クロック再生回路 - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
-
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/22—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop
- H03L7/23—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop with pulse counters or frequency dividers
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Description
【発明の詳細な説明】 (産業上の利用分野) 本発明は、パルス幅変調(以下、PWMという)方式デ
ィジタル・アナログ(D/A)変換器の信号対ノイズ比(S
/N)を改善するPWM方式D/A変換器のクロック再生回路に
関する。
ィジタル・アナログ(D/A)変換器の信号対ノイズ比(S
/N)を改善するPWM方式D/A変換器のクロック再生回路に
関する。
(従来の技術) ディジタル技術を用いた機器が実用に供されて以来久
しいが、アナログ量を離散化してディジタル処理を行い
またアナログ量に変換する過程でD/A変換器が用いら
れ、そのD/A変換方式として、従来はR−2R型で代表さ
れるような抵抗ラダー型のものが用いられてきたが、コ
ストダウンを行うためIC化が図られてきた。しかし量子
化数が増大するにともなってIC内部でつくることの可能
な抵抗値の精度によりD/A変換器の変換精度がとれなく
なり、精度をとるためにはIC自体のコストアップにつな
がってきた。しかし最近ではPWMを利用したIC化されたD
/A変換器によりIC内の抵抗値精度によらず、ロジック回
路とPWMにより変換精度が確保されるようになり精度の
向上が図られるようになってきた。しかしながら精度が
向上するに伴ないPWM方式D/A変換器に入力する基本クロ
ックの周波数が高くなり、基本波発振の水晶発振器では
対応できなくなってきておりてい倍回路を使用して対応
を図ってきた。
しいが、アナログ量を離散化してディジタル処理を行い
またアナログ量に変換する過程でD/A変換器が用いら
れ、そのD/A変換方式として、従来はR−2R型で代表さ
れるような抵抗ラダー型のものが用いられてきたが、コ
ストダウンを行うためIC化が図られてきた。しかし量子
化数が増大するにともなってIC内部でつくることの可能
な抵抗値の精度によりD/A変換器の変換精度がとれなく
なり、精度をとるためにはIC自体のコストアップにつな
がってきた。しかし最近ではPWMを利用したIC化されたD
/A変換器によりIC内の抵抗値精度によらず、ロジック回
路とPWMにより変換精度が確保されるようになり精度の
向上が図られるようになってきた。しかしながら精度が
向上するに伴ないPWM方式D/A変換器に入力する基本クロ
ックの周波数が高くなり、基本波発振の水晶発振器では
対応できなくなってきておりてい倍回路を使用して対応
を図ってきた。
(発明が解決しようとする課題) しかしながら最近では、3種類のサンプリング周波数
の機器〔コンパクトディスプレイア(CD),ディジタル
オーディオテープレコーダ(DAT),BSチューナ〕が実用
化されるに至り、PWM方式のクロックとしては上記の機
器の入力サンプリング周波数の一定の倍数のクロックが
必要となり、D/A変換する入力信号のサンプリング周波
数に応じてPWM方式のクロック周波数をサンプリング周
波数に応じて切り換える必要がでできた。また、従来技
術のところで述べたようにPWM方式のD/A変換器へのクロ
ック周波数が高くなり、水晶の基本発振では対応できな
くなり、位相同期回路(Phase Lock Loop)を使用した
てい倍回路,オーバートーン発振によるてい倍回路もし
くはインダクタンス(トランス)を利用したダブラー
(インダクタクスと容量と並列共振させて基本発振の2
倍,3倍等々の周波数をとりだす)方式があるが、上記オ
ーバートーン発振及びダブラー方式ではインダクタンス
成分が必要なためIC化に向いておらずPLLを使用したて
い倍回路が通常用いられている。この時、第2図に示す
ように、切換回路内で分周した場合の不要成分のスペク
トラム及びPLLを使用したてい倍回路におけるリードラ
グフィルタ特性により発生する不要成分スペクトラムが
現われるようになり、この不要成分のスペクトラムによ
りPWM方式のD/A変換器のS/Nを劣化させるという問題が
判明してきた。この劣化の様子のシミュレーションにつ
いて「PWM型DA変換器におけるクロックジッタの考察」
(昭和63年10月、日本音響学会講演論文集 p411〜41
2、金秋哲彦外:松下電気産業(株),AV研究所)の文献
に記載されている。この文献はシミュレーションの結論
として、“クロックジッタはノイズレベルを増加させ、
ノイズレベルとジッタ量は比例する。”となっている。
ここで第2図に示すようにPWM方式D/A変換器用クロック
基本波に対して、PWM方式D/A変換器用クロック基本波の
1/n分周(nは整数)の不要スペクトラムが発生した時
(第2図では1/2分周時を示す)、第3図に示す時間領
域の波形図となる。第3図(a)はPWM方式D/A変換器用
クロック基本波のみの時の波形図であり、第3図(b)
は1/2分周出力が基本波に混入した時の波形図であっ
て、第2図の周波数領域を時間領域に変化させた時のも
のである。
の機器〔コンパクトディスプレイア(CD),ディジタル
オーディオテープレコーダ(DAT),BSチューナ〕が実用
化されるに至り、PWM方式のクロックとしては上記の機
器の入力サンプリング周波数の一定の倍数のクロックが
必要となり、D/A変換する入力信号のサンプリング周波
数に応じてPWM方式のクロック周波数をサンプリング周
波数に応じて切り換える必要がでできた。また、従来技
術のところで述べたようにPWM方式のD/A変換器へのクロ
ック周波数が高くなり、水晶の基本発振では対応できな
くなり、位相同期回路(Phase Lock Loop)を使用した
てい倍回路,オーバートーン発振によるてい倍回路もし
くはインダクタンス(トランス)を利用したダブラー
(インダクタクスと容量と並列共振させて基本発振の2
倍,3倍等々の周波数をとりだす)方式があるが、上記オ
ーバートーン発振及びダブラー方式ではインダクタンス
成分が必要なためIC化に向いておらずPLLを使用したて
い倍回路が通常用いられている。この時、第2図に示す
ように、切換回路内で分周した場合の不要成分のスペク
トラム及びPLLを使用したてい倍回路におけるリードラ
グフィルタ特性により発生する不要成分スペクトラムが
現われるようになり、この不要成分のスペクトラムによ
りPWM方式のD/A変換器のS/Nを劣化させるという問題が
判明してきた。この劣化の様子のシミュレーションにつ
いて「PWM型DA変換器におけるクロックジッタの考察」
(昭和63年10月、日本音響学会講演論文集 p411〜41
2、金秋哲彦外:松下電気産業(株),AV研究所)の文献
に記載されている。この文献はシミュレーションの結論
として、“クロックジッタはノイズレベルを増加させ、
ノイズレベルとジッタ量は比例する。”となっている。
ここで第2図に示すようにPWM方式D/A変換器用クロック
基本波に対して、PWM方式D/A変換器用クロック基本波の
1/n分周(nは整数)の不要スペクトラムが発生した時
(第2図では1/2分周時を示す)、第3図に示す時間領
域の波形図となる。第3図(a)はPWM方式D/A変換器用
クロック基本波のみの時の波形図であり、第3図(b)
は1/2分周出力が基本波に混入した時の波形図であっ
て、第2図の周波数領域を時間領域に変化させた時のも
のである。
ここで第4図(a)に示すようなアンプを通せば(こ
のアンプはロジック回路におけるインバーターの入出力
に帰還をかけたタイプのもの)、ロジック回路での波形
は、第3図(a)に示す基本波のみを入力した時は第4
図(b)のように、また第3図(b)に示す基本波と1/
2分周波を入力した時は第4図(c)の如くになる。す
なわち、第4図(c)ジッタが生じたことになり、前記
の文献に示されるようジッタが生じたためにノイズが増
加することになる。ここで、PLLを利用したてい倍回路
例を第5図に示す。第5図において、入力信号31が位相
比較器32に入力され、また分周器(1/n)35の出力も位
相比較器32に入力され、位相比較器32の出力がローパス
フィルタ(LPF)33に入力されLPFの出力が電圧制御発振
器(VCO)(C−R形)34が制御され出力クロック(
P)36を発生している。ここで入力信号31をVinとして Vin=Asin(ωint+θ(t)) ……(1) 但し A:振幅,ωin:入力信号周波数 θ(t):入力信号位相 として、分周器35により出力される出力信号をVoutとし
て、 とする。
のアンプはロジック回路におけるインバーターの入出力
に帰還をかけたタイプのもの)、ロジック回路での波形
は、第3図(a)に示す基本波のみを入力した時は第4
図(b)のように、また第3図(b)に示す基本波と1/
2分周波を入力した時は第4図(c)の如くになる。す
なわち、第4図(c)ジッタが生じたことになり、前記
の文献に示されるようジッタが生じたためにノイズが増
加することになる。ここで、PLLを利用したてい倍回路
例を第5図に示す。第5図において、入力信号31が位相
比較器32に入力され、また分周器(1/n)35の出力も位
相比較器32に入力され、位相比較器32の出力がローパス
フィルタ(LPF)33に入力されLPFの出力が電圧制御発振
器(VCO)(C−R形)34が制御され出力クロック(
P)36を発生している。ここで入力信号31をVinとして Vin=Asin(ωint+θ(t)) ……(1) 但し A:振幅,ωin:入力信号周波数 θ(t):入力信号位相 として、分周器35により出力される出力信号をVoutとし
て、 とする。
分周器35の出力としては、一般的に正弦波出力が得ら
れないためにωinの整数倍の高調波が発生する。位相比
較器32には乗算器が用いられるために位相比較器32の出
力はVin×Voutで表現できる。従って、位相比較器32の
出力をVcとすれば、 Vc=Vin・Vout ……(3) で表現でき(3)式に(1)式及び(2)式を代入すれ
ば となる。ここで(4)式のΣの項を個別に書けば となり、ここで各々のsin×cosを展開すれば、 となり、ωinの整数倍の高周波が位相比較器32の出力に
表われる。また、一般的には上記式中のBjの項はB1>B2
>B3>……>Bj>の振幅値となる。ここでPLLに使用さ
れるLPFにより通常な高調波成分が除去されるが、PLL特
性の速い引きこみ位置特性を確かにするためにLPFとし
てはリードラグ形のLPFが用いられる。リードラグ形フ
ィルターの特性は高域部の振幅特性が一定となり0に収
束しないためにC−R形VCO34にはωinの高調波を含ん
だ制御信号が入力され、C−R形VCO34の出力すなわち
出力クロック36にはP=n・inの振幅レベルが一番
大きい状態で、in×1,in×2,in×3……in×j
の不要スペクトラムが現われる。そこでこれらの不要ス
ペクトラムによるPより周波数の低い成分により、前
述の如く(第2図〜第4図でのべた如く)ジッターが発
生してPWM形D/A変換器のS/Nを劣化させることになると
いう問題がある。
れないためにωinの整数倍の高調波が発生する。位相比
較器32には乗算器が用いられるために位相比較器32の出
力はVin×Voutで表現できる。従って、位相比較器32の
出力をVcとすれば、 Vc=Vin・Vout ……(3) で表現でき(3)式に(1)式及び(2)式を代入すれ
ば となる。ここで(4)式のΣの項を個別に書けば となり、ここで各々のsin×cosを展開すれば、 となり、ωinの整数倍の高周波が位相比較器32の出力に
表われる。また、一般的には上記式中のBjの項はB1>B2
>B3>……>Bj>の振幅値となる。ここでPLLに使用さ
れるLPFにより通常な高調波成分が除去されるが、PLL特
性の速い引きこみ位置特性を確かにするためにLPFとし
てはリードラグ形のLPFが用いられる。リードラグ形フ
ィルターの特性は高域部の振幅特性が一定となり0に収
束しないためにC−R形VCO34にはωinの高調波を含ん
だ制御信号が入力され、C−R形VCO34の出力すなわち
出力クロック36にはP=n・inの振幅レベルが一番
大きい状態で、in×1,in×2,in×3……in×j
の不要スペクトラムが現われる。そこでこれらの不要ス
ペクトラムによるPより周波数の低い成分により、前
述の如く(第2図〜第4図でのべた如く)ジッターが発
生してPWM形D/A変換器のS/Nを劣化させることになると
いう問題がある。
本発明は上記問題点を解決するものであり、不要スペ
クトラムを除去するクロック再生回路を提供することを
目的とするものである。
クトラムを除去するクロック再生回路を提供することを
目的とするものである。
(課題を解決するための手段) 本発明は上記目的を達成するために、PWM方式のD/A変
換用の第1のクロック再生部において、第1のクロック
再生は第2のクロック再生と第3のクロック再生で構成
されており、第2のクロック再生は入力信号に対して水
晶を利用した電圧制御発振器(VCO)でPWM方式のD/A変
換器用のクロック周波数をPとした時の水晶VCOはP
/n(nは整数)でクロック再生を行い、水晶VCO(第2
のクロック再生部)の出力が第3のクロック再生部の入
力となり、第3のクロック再生はR−C形VCOでPで
発振しており、P/n(nは整数)の周波数をnてい倍
するものである。ここで第3のクロック再生部は、位相
比較器とループフィルターとR−C形VCOとn(nは整
数)の分周期で構成され、さらにループフィルターが2
段構成であり、第1段目と第2段目のフィルターで構成
され、第2段のフィルターはリードラグ形PLL本来の特
性を決定するフィルターであり、第1段目のフィルター
は2種類あり、1つはLPF構成で遮断周波数としては上
記のリードラグ形の遮断周波数よりも高くP/n以上の
周波数成分が十分に減衰できるように選択されたもので
あり、もう1つのトラップ回路を構成したフィルターで
トラップ周波数は(P/n)×k(kは整数)に選択さ
れており、上記第1段目と第2段目のフィルターは順序
が前後しても良い。n分周器で発生しさら位相比較器で
発生した不要スペクトラムが上記の第1段目のLPF構成
またはトラップ回路により除去でき、第3のクロック再
生部より得られるPのクロックには不要スペクトラム
を含まない純度の高いPのクロックが得られ、PWM方
式D/A変換器のS/Nを向上することができる。
換用の第1のクロック再生部において、第1のクロック
再生は第2のクロック再生と第3のクロック再生で構成
されており、第2のクロック再生は入力信号に対して水
晶を利用した電圧制御発振器(VCO)でPWM方式のD/A変
換器用のクロック周波数をPとした時の水晶VCOはP
/n(nは整数)でクロック再生を行い、水晶VCO(第2
のクロック再生部)の出力が第3のクロック再生部の入
力となり、第3のクロック再生はR−C形VCOでPで
発振しており、P/n(nは整数)の周波数をnてい倍
するものである。ここで第3のクロック再生部は、位相
比較器とループフィルターとR−C形VCOとn(nは整
数)の分周期で構成され、さらにループフィルターが2
段構成であり、第1段目と第2段目のフィルターで構成
され、第2段のフィルターはリードラグ形PLL本来の特
性を決定するフィルターであり、第1段目のフィルター
は2種類あり、1つはLPF構成で遮断周波数としては上
記のリードラグ形の遮断周波数よりも高くP/n以上の
周波数成分が十分に減衰できるように選択されたもので
あり、もう1つのトラップ回路を構成したフィルターで
トラップ周波数は(P/n)×k(kは整数)に選択さ
れており、上記第1段目と第2段目のフィルターは順序
が前後しても良い。n分周器で発生しさら位相比較器で
発生した不要スペクトラムが上記の第1段目のLPF構成
またはトラップ回路により除去でき、第3のクロック再
生部より得られるPのクロックには不要スペクトラム
を含まない純度の高いPのクロックが得られ、PWM方
式D/A変換器のS/Nを向上することができる。
(作 用) したがって、本発明は上記構成により、第1のクロッ
ク再生部中の第2のクロック再生部では入力に対して水
晶によりVCOを構成するために不要なスペクトラムが発
生しない。また第1のクロック再生部中の第3のクロッ
ク再生部においては、R−C形のVCOを使用しているた
めに位相比較器及びLPFより得られる制御電圧にVCOが追
随するためLPFを第1フィルターと第2のLPFで構成し、
第1のフィルターにおいては、まず、1つとしては第2
のLPFよりも遮断周波数が高くまたP/n以上の周波数が
十分に除去できるようなLPFを導入するか、または、2
つ目としては不要なスペクトラムが(6)式で示される
如くすべてがωin(周波数で言えばP/n)の整数倍の
高強波となるためP/n×k(kは整数)でトラップを
構成したものを利用することにより、R−C形VCOの制
御電圧としてin/nの高調波を除去できるためにR−C
形VCOの出力としては不要スペクトラムを含まないP
=n・inが得られることになる。
ク再生部中の第2のクロック再生部では入力に対して水
晶によりVCOを構成するために不要なスペクトラムが発
生しない。また第1のクロック再生部中の第3のクロッ
ク再生部においては、R−C形のVCOを使用しているた
めに位相比較器及びLPFより得られる制御電圧にVCOが追
随するためLPFを第1フィルターと第2のLPFで構成し、
第1のフィルターにおいては、まず、1つとしては第2
のLPFよりも遮断周波数が高くまたP/n以上の周波数が
十分に除去できるようなLPFを導入するか、または、2
つ目としては不要なスペクトラムが(6)式で示される
如くすべてがωin(周波数で言えばP/n)の整数倍の
高強波となるためP/n×k(kは整数)でトラップを
構成したものを利用することにより、R−C形VCOの制
御電圧としてin/nの高調波を除去できるためにR−C
形VCOの出力としては不要スペクトラムを含まないP
=n・inが得られることになる。
(実施例) 第1図は本発明の一実施例におけるクロック再生回路
のブロックを示すものであり、第1図(a)は概略ブロ
ック図、第1図(b)は第1図(a)の第3クロック再
生の内部ブロックを示すものである。第1図において、
1は入力信号、10はデータシフトクロック、11は識別信
号、12はシリアルなデータ、13は第1クロック再生部で
あって第2クロック再生部14と第3クロック再生部15か
ら構成される。16はPWM形D/A変換器、21は入力信号、22
は位相比較器、23は第2のLPF(リードラグ形)、24は
R−C形VCO、25は分周器、27は第1のLPF、28はトラッ
プ回路である。
のブロックを示すものであり、第1図(a)は概略ブロ
ック図、第1図(b)は第1図(a)の第3クロック再
生の内部ブロックを示すものである。第1図において、
1は入力信号、10はデータシフトクロック、11は識別信
号、12はシリアルなデータ、13は第1クロック再生部で
あって第2クロック再生部14と第3クロック再生部15か
ら構成される。16はPWM形D/A変換器、21は入力信号、22
は位相比較器、23は第2のLPF(リードラグ形)、24は
R−C形VCO、25は分周器、27は第1のLPF、28はトラッ
プ回路である。
次に上記実施例の動作について説明する。第1図にお
いて、入力信号1が第1クロック再生部13に入力される
ことにより第2クロック再生部14により、PWM形D/A変換
器16の基本クロックであるPのP/n(nは整数)の
周波数で水晶を用いてクロック再生を行っている。第2
クロック再生部14の出力P/nの周波数が第3クロック
再生部15の入力となり、第3クロック再生部15はPの
周波数でR−C発振器によりクロック再生を行う。次に
Pの周波数でクロック再生された第3クロック再生部
15の出力がPWM形D/A変換器16に入力される、PWM形D/A変
換器16に入力されるその他の信号としては、データー
(シリアル)12とデータシフトクロック10と、若しPWM
形D/A変換器16が2チャンネル(ch)分と時の1chと2ch
を識別信号11である。
いて、入力信号1が第1クロック再生部13に入力される
ことにより第2クロック再生部14により、PWM形D/A変換
器16の基本クロックであるPのP/n(nは整数)の
周波数で水晶を用いてクロック再生を行っている。第2
クロック再生部14の出力P/nの周波数が第3クロック
再生部15の入力となり、第3クロック再生部15はPの
周波数でR−C発振器によりクロック再生を行う。次に
Pの周波数でクロック再生された第3クロック再生部
15の出力がPWM形D/A変換器16に入力される、PWM形D/A変
換器16に入力されるその他の信号としては、データー
(シリアル)12とデータシフトクロック10と、若しPWM
形D/A変換器16が2チャンネル(ch)分と時の1chと2ch
を識別信号11である。
第1図(b)において、周波数P/nである入力信号2
1が位相比較器22の一方に入力され、他方にはR−C形V
CO24の出力が分周器25を経て入力されて位相比較が行わ
れ位相比較器22の出力が第1のLPF27またはトラップ回
路28に入力される。ここで第1のLPF27のフィルター特
性としては本来のPLLでのループフィルター特性を有す
る第2のLPF(リードラグ形)23の遮断特性よりも高く
なおかつP/n以上が十分に減衰できるようなフィルタ
ー特性を有するように選択してある。また、トラップ回
路28はP/n×k(kは整数)で、P/n,2P/n,3P/n
……kP/nでトラップ特性を有するものである。よっ
て上記フィルターにより(6)式に示したところの高調
波成分を除去可能となり、高調波成分の除去された位置
比較情報が第2のLPF(リードラグ形)23に入力され、P
LF本来の特性を与えR−C形VCO24を制御する。
1が位相比較器22の一方に入力され、他方にはR−C形V
CO24の出力が分周器25を経て入力されて位相比較が行わ
れ位相比較器22の出力が第1のLPF27またはトラップ回
路28に入力される。ここで第1のLPF27のフィルター特
性としては本来のPLLでのループフィルター特性を有す
る第2のLPF(リードラグ形)23の遮断特性よりも高く
なおかつP/n以上が十分に減衰できるようなフィルタ
ー特性を有するように選択してある。また、トラップ回
路28はP/n×k(kは整数)で、P/n,2P/n,3P/n
……kP/nでトラップ特性を有するものである。よっ
て上記フィルターにより(6)式に示したところの高調
波成分を除去可能となり、高調波成分の除去された位置
比較情報が第2のLPF(リードラグ形)23に入力され、P
LF本来の特性を与えR−C形VCO24を制御する。
(発明の効果) 本発明は上記実施例から明らかなように、水晶の基本
発振モードで発振できないような高い周波数のクロック
を、スペクトラム純度を高めた状態で供給でき、PWM形D
/A変換器のクロックとして最適な状態となりPWM形D/A変
換器のS/Nを向上させ、さらに、一度水晶VCOでクロック
再生を行いその水晶VCOの出力をてい倍するところでR
−C形VCOを使用することにより水晶VCOの発振周波数よ
りも高いクロックを供給できる。ここで高いクロックを
得るためには水晶を利用したオーバートーン水晶発振器
やインダクタンス(トランス)を使用したダブラ回路等
々があるが、これら2つのタイプはインダクタンスまた
はトランスが必須でありIC化した時には外付け部品とな
るが、本発明においては、水晶振動子は外付けとなるが
R−C形VCOはIC内で現実できインダクタクス成分を必
要とせず大きなコストダウンの効果を有する。
発振モードで発振できないような高い周波数のクロック
を、スペクトラム純度を高めた状態で供給でき、PWM形D
/A変換器のクロックとして最適な状態となりPWM形D/A変
換器のS/Nを向上させ、さらに、一度水晶VCOでクロック
再生を行いその水晶VCOの出力をてい倍するところでR
−C形VCOを使用することにより水晶VCOの発振周波数よ
りも高いクロックを供給できる。ここで高いクロックを
得るためには水晶を利用したオーバートーン水晶発振器
やインダクタンス(トランス)を使用したダブラ回路等
々があるが、これら2つのタイプはインダクタンスまた
はトランスが必須でありIC化した時には外付け部品とな
るが、本発明においては、水晶振動子は外付けとなるが
R−C形VCOはIC内で現実できインダクタクス成分を必
要とせず大きなコストダウンの効果を有する。
第1図は本発明の一実施例におけるクロック再生回路
で、第1図(a)は概要ブロック図、第1図(b)は第
1図(a)の第3クロック再生の内部ブロック図、第2
図はクロックジッタを引きおこす時のクロックのスペク
トラム図、第3図は第2図の時間領域波形図であり、第
3図(a)はクロック基本波のみの時間領域波形、第3
図(b)は分周波混入時の時間領域波形、第4図(a)
はアンプのブロック図、第4図(b),(c)は第4図
(a)のアンプを通った後の出力の時間領域波形図、第
5図は従来のてい倍回路例である。 1,21,31……入力信号、10……データシフトクロック、1
1……識別信号、12……データ(シリアル)、13……第
1クロック再生部、14……第2クロック再生部、15……
第3クロック再生部、22,32……位相比較器、23……第
2のLPF(リードラグ形)、24,34……R−C形VCO、25,
35……分周器(1/n)、27……第1のLPF、28……トラッ
プ回路、33……LPF(リードラグ形)、36……出力周波
数。
で、第1図(a)は概要ブロック図、第1図(b)は第
1図(a)の第3クロック再生の内部ブロック図、第2
図はクロックジッタを引きおこす時のクロックのスペク
トラム図、第3図は第2図の時間領域波形図であり、第
3図(a)はクロック基本波のみの時間領域波形、第3
図(b)は分周波混入時の時間領域波形、第4図(a)
はアンプのブロック図、第4図(b),(c)は第4図
(a)のアンプを通った後の出力の時間領域波形図、第
5図は従来のてい倍回路例である。 1,21,31……入力信号、10……データシフトクロック、1
1……識別信号、12……データ(シリアル)、13……第
1クロック再生部、14……第2クロック再生部、15……
第3クロック再生部、22,32……位相比較器、23……第
2のLPF(リードラグ形)、24,34……R−C形VCO、25,
35……分周器(1/n)、27……第1のLPF、28……トラッ
プ回路、33……LPF(リードラグ形)、36……出力周波
数。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H03M 1/00 - 1/88 H03L 1/00 - 7/14 H03L 7/24 - 7/26
Claims (2)
- 【請求項1】パルス幅変調(PWM)方式のディジタル・
アナログ(D/A)変換器用の第1のクロック再生部にお
いて、PWM方式D/A変換器に入力する基本クロック周波数
をPとした時、P/n(nは整数)の水晶を利用した
電圧制御発振器(VCO)でP/nの第2のクロック再生を
行い次にP/nに周波数に対してPを再生する第3の
クロック再生を行い前記第2,第3のクロック再生により
第1のクロック再生を行うところの前記第3のクロック
再生部において、前記水晶を利用したVCOからの出力を
前記第3のクロック再生の入力信号とし、前記第3のク
ロック再生部のVCOは抵抗−容量形(R−C)発振器と
し、該R−C発振器の出力を整流nで分周し、その分周
された出力と前記第2のクロック再生からの出力を位相
比較器に入力して比較し、前記位相比較器出力をループ
フィルターに入力し、該ループフィルターの出力を前記
R−C発振器の制御信号とする位相同期回路(PLL)に
おいて、前記ループフィルターを2段階構成として、PL
Lとして要求されるところのフィルター特性は第2段目
のフィルター(リードラブ形)とし、第1段目のフィル
ター特性としては前記第2段目のフィルターのカットオ
フ周波数よりも高いところにカットオフ周波数を持ち、
かつ前記のP/n以上の周波数成分が遮断可能なローパ
スフィルター(LPF)の特性を持ちまた、前記第1段目
と第2段目のフィルターの順序は前後してもよいことを
特徴とするクロック再生回路。 - 【請求項2】第3のクロック再生部のループフィルター
において、第2段目のフィルター(リードラブ形)でPL
Lとして要求されるフィルター特性に加えて、前記第3
のクロック再生部はP/n(nは整数)を入力信号とし
て、nてい倍する発振器として動作するためにP/n×
k(kは1,2,3…k)のトラップ特性を有するフィルタ
ーを持つことを特徴とする請求項(1)記載のクロック
再生回路。
Priority Applications (5)
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EP91913067A EP0493607B1 (en) | 1990-07-20 | 1991-07-17 | Clock regenerating circuit |
US07/838,794 US5272451A (en) | 1990-07-20 | 1991-07-17 | Clock reproducing circuit for eliminating an unnecessary spectrum |
DE69124965T DE69124965T2 (de) | 1990-07-20 | 1991-07-17 | Schaltung zur taktrückgewinnung |
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ID=16263195
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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EP (1) | EP0493607B1 (ja) |
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DE (1) | DE69124965T2 (ja) |
WO (1) | WO1992002080A1 (ja) |
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US6020939A (en) * | 1996-01-19 | 2000-02-01 | Sun Microsystems, Inc. | Method and apparatus for reducing electromagnetic interference radiated by cathode ray tube displays |
JP3291198B2 (ja) * | 1996-05-08 | 2002-06-10 | 富士通株式会社 | 半導体集積回路 |
GB2364837B (en) | 1998-03-04 | 2002-03-20 | Fujitsu Ltd | Mixed-signal circuitry and integrated circuit devices |
US6061009A (en) * | 1998-03-30 | 2000-05-09 | Silicon Laboratories, Inc. | Apparatus and method for resetting delta-sigma modulator state variables using feedback impedance |
US6064326A (en) * | 1998-03-30 | 2000-05-16 | Silicon Laboratories, Inc. | Analog-to-digital conversion overload detection and suppression |
US6118399A (en) * | 1998-03-30 | 2000-09-12 | Silicon Laboratories, Inc. | Coarse/fine switching on digital-to-analog conversion output |
JP2000348346A (ja) * | 1999-03-31 | 2000-12-15 | Ricoh Co Ltd | データ記録装置の記録用クロック信号発生装置 |
Family Cites Families (9)
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US4180783A (en) * | 1977-09-06 | 1979-12-25 | Rca Corporation | Phase lock loop data timing recovery circuit |
JPS55153488A (en) * | 1979-05-17 | 1980-11-29 | Sony Corp | Color television receiver of beam index type |
JPS5736048U (ja) * | 1980-08-11 | 1982-02-25 | ||
JPS5736048A (ja) * | 1980-08-11 | 1982-02-26 | Nippon Steel Corp | Renzokuchuzoyoigatanoreikyakuseigyohoho |
JPS5819029A (ja) * | 1981-07-24 | 1983-02-03 | Shimadzu Corp | D−a変換器 |
JPS58137333A (ja) * | 1982-02-10 | 1983-08-15 | Fujitsu General Ltd | Pll回路 |
JPH0752838B2 (ja) * | 1985-03-20 | 1995-06-05 | 株式会社日立製作所 | 集積回路 |
JPS63164619A (ja) * | 1986-12-26 | 1988-07-08 | Matsushita Electric Ind Co Ltd | 位相同期ル−プ回路 |
US4806879A (en) * | 1987-05-01 | 1989-02-21 | Ecrm Incorporated | Method and apparatus for synchronizing to a pulse train packet signal |
-
1990
- 1990-07-20 JP JP2190755A patent/JP2943005B2/ja not_active Expired - Fee Related
-
1991
- 1991-07-17 DE DE69124965T patent/DE69124965T2/de not_active Expired - Fee Related
- 1991-07-17 US US07/838,794 patent/US5272451A/en not_active Expired - Fee Related
- 1991-07-17 WO PCT/JP1991/000953 patent/WO1992002080A1/ja active IP Right Grant
- 1991-07-17 EP EP91913067A patent/EP0493607B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0481021A (ja) | 1992-03-13 |
WO1992002080A1 (en) | 1992-02-06 |
EP0493607A1 (en) | 1992-07-08 |
DE69124965T2 (de) | 1997-06-12 |
DE69124965D1 (de) | 1997-04-10 |
EP0493607A4 (en) | 1992-12-09 |
EP0493607B1 (en) | 1997-03-05 |
US5272451A (en) | 1993-12-21 |
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LAPS | Cancellation because of no payment of annual fees |