JPS58137333A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPS58137333A JPS58137333A JP57018801A JP1880182A JPS58137333A JP S58137333 A JPS58137333 A JP S58137333A JP 57018801 A JP57018801 A JP 57018801A JP 1880182 A JP1880182 A JP 1880182A JP S58137333 A JPS58137333 A JP S58137333A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- filter
- trap
- pll circuit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 11
- 230000006866 deterioration Effects 0.000 abstract description 3
- 230000005674 electromagnetic induction Effects 0.000 abstract description 2
- 230000010355 oscillation Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
Landscapes
- Networks Using Active Elements (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ＰＬＬ（フェーズ・ロックド・ループ）回路
に関する。
に関する。
ＰＬＬ回路は、半導体集積技術の進歩によって注目され
始めだ回路で、基本的には第１図に示すように１位相比
較器１、ループ・フィルタ２、トラップ・フィルタ３、
電圧制御発振器４、および分周回路５を順次ループ状に
接続して構成されている。位相比較器１は、分局回路６
からの入力周波数（基−単周波数）信号ｆｌ と電圧制
御発振器４からの周波数信号（出力周波数信号）ｈ’を
分周した信号ｆ！を位相比較して、両信号の位相差に対
応した電圧信号■１ を発生させるものである。
始めだ回路で、基本的には第１図に示すように１位相比
較器１、ループ・フィルタ２、トラップ・フィルタ３、
電圧制御発振器４、および分周回路５を順次ループ状に
接続して構成されている。位相比較器１は、分局回路６
からの入力周波数（基−単周波数）信号ｆｌ と電圧制
御発振器４からの周波数信号（出力周波数信号）ｈ’を
分周した信号ｆ！を位相比較して、両信号の位相差に対
応した電圧信号■１ を発生させるものである。
ループ・フィルタ２およびトラップ・フィルタ３は、こ
の電圧信号■１ に含まれているリップル成分を除去す
るためのものであり、これらのフィルタはＰＬＬ回路の
同期特性や応答特性をも決定する。トラップ・フィルタ
３は、％に周波数ｆ１ の信号成分を除去するよう設計
されている。電圧制御発振器４け、トラップ・フィルタ
３からの電圧信号Ｖ、／によって分周回路５に入力する
発振周波数１２７を変化させるものである。そして、以
上のループはフィー寿ド・バック・ループとして働き、
ｆｌ とｆｌの周波数差が少なくなるように電圧制御
発振器４が動作して、ｆ、＝ｆ２でロック状態となる。
の電圧信号■１ に含まれているリップル成分を除去す
るためのものであり、これらのフィルタはＰＬＬ回路の
同期特性や応答特性をも決定する。トラップ・フィルタ
３は、％に周波数ｆ１ の信号成分を除去するよう設計
されている。電圧制御発振器４け、トラップ・フィルタ
３からの電圧信号Ｖ、／によって分周回路５に入力する
発振周波数１２７を変化させるものである。そして、以
上のループはフィー寿ド・バック・ループとして働き、
ｆｌ とｆｌの周波数差が少なくなるように電圧制御
発振器４が動作して、ｆ、＝ｆ２でロック状態となる。
ところで、とのＰＬＬ回路は、インダクタンスレス回路
を指向するものであるが、従来のトラップ・フィルタ３
は、その共振周波数をｆｚ Ｋ合致させるために、コイ
ルを含んだ回路で構成されておシ、このためそのコイル
が他の周辺回路、例えば商用周波数を扱う電源トランス
等と電磁結合し、これによってＰＬＬ回路自体が誘導妨
害を受けて、８Ｎ比が悪化するという問題があった。
を指向するものであるが、従来のトラップ・フィルタ３
は、その共振周波数をｆｚ Ｋ合致させるために、コイ
ルを含んだ回路で構成されておシ、このためそのコイル
が他の周辺回路、例えば商用周波数を扱う電源トランス
等と電磁結合し、これによってＰＬＬ回路自体が誘導妨
害を受けて、８Ｎ比が悪化するという問題があった。
本発明は斯る点に鑑みて成された本のであり、その目的
は、トラップ・フィルタにコイル成分が含まれないよう
にして、ＳＮ比の悪化を防止し九ＰＬＬ回路を提供する
ことである。
は、トラップ・フィルタにコイル成分が含まれないよう
にして、ＳＮ比の悪化を防止し九ＰＬＬ回路を提供する
ことである。
以下、本発明を実施例によって説明する。第２図はその
一実施例を示すＦＭ受信機の周波数シンセサイザチュー
ナのＰＬＬ回路の一部の具体的回路図であり、ループ・
フィルタ２はＦＥＴＱ＋ とトランジスタ（ｈを含むＲ
ｅ能動フィルタで成抄、その伝達特性はＦ Ｅ Ｔ Ｑ
、 とトランジスタＱｓで成る増幅回路の電圧利得、抵
抗Ｒ１・Ｒ２、およびコンデンサＣ１によって決定され
る。
一実施例を示すＦＭ受信機の周波数シンセサイザチュー
ナのＰＬＬ回路の一部の具体的回路図であり、ループ・
フィルタ２はＦＥＴＱ＋ とトランジスタ（ｈを含むＲ
ｅ能動フィルタで成抄、その伝達特性はＦ Ｅ Ｔ Ｑ
、 とトランジスタＱｓで成る増幅回路の電圧利得、抵
抗Ｒ１・Ｒ２、およびコンデンサＣ１によって決定され
る。
一方、トラップ・フィルタ３′は、２個の抵抗Ｒ。
・Ｒ４で成る直列回路と、その直列回路に並列状態で入
出力間に接続されるコンデンサＣ２と、直列回路の中点
と接地間に接続されるコンデンサＣ３とで成るブリッジ
Ｔ形フィルタで構成され、そのトラップ周波数は位相比
較器１の入力周波数ず１に設定されている。
出力間に接続されるコンデンサＣ２と、直列回路の中点
と接地間に接続されるコンデンサＣ３とで成るブリッジ
Ｔ形フィルタで構成され、そのトラップ周波数は位相比
較器１の入力周波数ず１に設定されている。
第３図は別の実施例のトラップ・フィルタ３“の回路を
示すものであり、２個のコンデンサＣ４・Ｃ５で成る直
列回路と、その直列回路に並列状態で入出力間に接続さ
れる抵抗Ｒｓ と、直列回路の中点と接地間に接続され
る抵抗Ｒ＠とで成るブリッジＴ形フィルタで構成したも
のである。つまり、第２図に示したトラップ・フィルタ
３′とは抵抗とコンデンサの接続位置が逆になっている
。なお、トラップ周波数は同様にｆ１１ｃ設定されてい
る。
示すものであり、２個のコンデンサＣ４・Ｃ５で成る直
列回路と、その直列回路に並列状態で入出力間に接続さ
れる抵抗Ｒｓ と、直列回路の中点と接地間に接続され
る抵抗Ｒ＠とで成るブリッジＴ形フィルタで構成したも
のである。つまり、第２図に示したトラップ・フィルタ
３′とは抵抗とコンデンサの接続位置が逆になっている
。なお、トラップ周波数は同様にｆ１１ｃ設定されてい
る。
以上のように、本発明はトラップ・フィルタを抵抗とコ
ンデンサにて構成したものであり、これＫよりＰＬＬ回
路全体からコイル成分を除去することができるので、他
の回路からの電磁誘導を受けるおそれが無くなり、ＳＮ
比の悪化を防止することができるという特徴がある。本
発明は自動周波数制御、周波数合成変換、ＦＭ−ＰＭの
復調、信号の同期、フィルタ等に好適である。
ンデンサにて構成したものであり、これＫよりＰＬＬ回
路全体からコイル成分を除去することができるので、他
の回路からの電磁誘導を受けるおそれが無くなり、ＳＮ
比の悪化を防止することができるという特徴がある。本
発明は自動周波数制御、周波数合成変換、ＦＭ−ＰＭの
復調、信号の同期、フィルタ等に好適である。
第１図はＰＬＬ回路のブロック図、第２図は本発明の一
実施例のトラップ・フィルタを含むＰＬＬ回路の部分回
路図、第３図は別の実施例のトラップ・フィルタの回路
図である。 特許出願人 株式会社 ゼネラル
実施例のトラップ・フィルタを含むＰＬＬ回路の部分回
路図、第３図は別の実施例のトラップ・フィルタの回路
図である。 特許出願人 株式会社 ゼネラル
Claims (4)
- （１）８位相比較器、ループ・フィルタ、トラップ・フ
ィルタ、電圧制御発振器が順次ループ状に接続されたＰ
ＬＬ回路において、上記トラップ・フィルタを抵抗とコ
ンデンサのみで構成し、そのトラップ周波数を位相比較
器に外部から入力する信号の周波数に設定して成ること
を特徴とするＰＬＬ回路。 - （２）、上記トラップ・フィルタが、ブリッジＴ形フィ
ルタで成ることを特徴とする特許請求の範囲第１項記載
のＰＬＬ回路。 - （３）、上記ブリッジＴ形フィルタが、２個の抵抗で成
る直列回路と、該直列回路に並列状態で入出力間に接続
されたコンデンサと、上記直列回路の中点と接地との間
に接続された別のコンデンサとで成ることを特徴とする
特許請求の範囲第２項記載のＰＬＬ回路。 - （４）、上記ブリッジＴ形フィルタが％ ２個のコンデ
ンサで成る直列回路と、核直列回路に並列状態で入出力
間に接続された抵抗と、上記直列回路の中点と接地との
間に接続された。別の抵抗とで成ることを特徴とする特
許請求の範囲第２項記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57018801A JPS58137333A (ja) | 1982-02-10 | 1982-02-10 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57018801A JPS58137333A (ja) | 1982-02-10 | 1982-02-10 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58137333A true JPS58137333A (ja) | 1983-08-15 |
Family
ID=11981688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57018801A Pending JPS58137333A (ja) | 1982-02-10 | 1982-02-10 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58137333A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0466258A2 (en) * | 1990-07-11 | 1992-01-15 | Philips Electronics Uk Limited | FMCW radar linearizer |
| WO1992002080A1 (en) * | 1990-07-20 | 1992-02-06 | Matsushita Electric Industrial Co., Ltd. | Clock regenerating circuit |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4817879U (ja) * | 1971-07-13 | 1973-02-28 | ||
| JPS4880248A (ja) * | 1972-01-29 | 1973-10-27 | ||
| JPS503060U (ja) * | 1973-05-08 | 1975-01-13 | ||
| JPS5380202A (en) * | 1976-12-24 | 1978-07-15 | Victor Co Of Japan Ltd | Phase-locked loop for demodulation of multichannel record |
-
1982
- 1982-02-10 JP JP57018801A patent/JPS58137333A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4817879U (ja) * | 1971-07-13 | 1973-02-28 | ||
| JPS4880248A (ja) * | 1972-01-29 | 1973-10-27 | ||
| JPS503060U (ja) * | 1973-05-08 | 1975-01-13 | ||
| JPS5380202A (en) * | 1976-12-24 | 1978-07-15 | Victor Co Of Japan Ltd | Phase-locked loop for demodulation of multichannel record |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0466258A2 (en) * | 1990-07-11 | 1992-01-15 | Philips Electronics Uk Limited | FMCW radar linearizer |
| WO1992002080A1 (en) * | 1990-07-20 | 1992-02-06 | Matsushita Electric Industrial Co., Ltd. | Clock regenerating circuit |
| US5272451A (en) * | 1990-07-20 | 1993-12-21 | Matsushita Electric Industrial Co., Ltd. | Clock reproducing circuit for eliminating an unnecessary spectrum |
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