JPH05503827A - 残留誤り低減を備えたラッチドアキュムレータ分数ｎ合成 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 残留誤り低減を備えた ラッチドアキュムレータ分数Ｎ合成 発明の背景 本発明は一般的には周波数シンセサイザに関し、より特定的には１個よりも多い ラッチされた蓄積器またはラッチドアキュムレータ構成（ｌａｔｃｈｅｄ　ａｃ ｃｕｍｕｌａｔ、ｏｒ　ｃｏｎｆｊｇｕｌａｔｉｏｎ）を使用するラッチされた 蓄積器分数Ｎの周波数シンセサイザに関係し、該ラッチされた蓄積器構成におい て分数化する過程による残留雑音成分はデジタル／アナログ変換器に結合され、 そして次に該残留雑音の消去のために位相検出器出力に印加される。ラッチド構 成は同期的に動作し、また、システムをより高い周波数で動作を可能にし、これ により、スプリアス信号を低減する。参考として、米国特許出願第５１６゜９９ ３号：　”Ｍｕｌｔｉａｃｃｕｍｕｌａｔｏｒ　Ｓｉｇｍａ−Ｄｅｌｔａ　Ｆｒ ａｃｔｉｏｎａｌ　−Ｎ　５ｙｎｔｈｅｓｉｓ”、発明者Ｈｉｅｔａｌａ　ｅｔ 　ａｌ、出願日１９９０年４月３０日、及び米国特許出願第５１６，８９７号： 　”Ｆｒａｃｔｉｏｎａｌ　Ｎ７Ｍ　５ｙｎｔｈｅＳ１．Ｓ”、発明者Ｂｌａｃ ｋ、ｅｔ　ａｌ、出願日１９９０年４月３０日があり、これらは共に本願発明の 譲受人に譲渡されている。Ｈｉｅｔａｌａ他のために前述と共に同じ日に提出さ れた米国特許出願番号第５７６．３４２号［多数のラッチされた蓄積器分数Ｎ合 成」もまた参照されるべきである。

位相ロックループ（Ｐ　Ｌ　Ｌ）周波数合成は電圧制御発振器（Ｖ　ＣＯ）から 多くの関連する信号の１つを発生するためのよく知られた技術である。単一ルー プのＰＬＬにおいては、ＶＣＯからの出力信号はプログラマブル分周器に供給さ れ、この分周器は選択された整数によって分周して分周信号を位相比較器に提供 し、位相検出器はこの分周信号を他の固定周波数発振器からの基準信号と比較す る。この基準信号は時間変化及び環境変化に対して周波数の安定のためにしばし ば選択される。分局信号と基準信号との位相差が位相検出器から出力されてルー プフィルタを介してＶＣＯに印加され、これにより、ｖＣＯからの出力信号の周 波数を変化させて分周信号と基準信号との位相誤差を最・ＪＸにする。プログラ マブル分周器は整数のみによって分周するので、出力周波数のステップ幅（ｓｔ ｅｐ　５ｉｚｅ）は基準信号周波数に等しくなるように抑制される。単一ループ ＰＬＬについては、ループロック時間、出力周波数のステップ幅、雑音性能、及 びスプリアス信号発生の競合要件の間での技術上の妥協を行なわなければならな い。

単一ループＰＬＬの制限を克服するために、非整数によって分周するプログラマ ブル分周器が開発されてきた。基準信号周波数の分数の出力周波数のステップ幅 は得られるが、基準信号周波数が高くかつループ帯域が広く維持される。分数Ｎ の合成についての議論は米国特許第４，８１６゜７７４号に見い出される。ここ で述べられているように、２つのアキュムレータを用いて切替によって発生する スプリアス信号を伴うことなく、除数の異なる整数値間での切替の分数合成の性 能をシミュレートする。これらの２つのアキュムレータの技術は打消しくｃａｎ ｃｅｌｌａｔｉ。

ｎ）及びループフィルタ排除（ｒｅｊｅｃｔｉｏｎ）によって不要なスプリアス 信号を低減するように作用する。更にまた、リップルアキュムレータの内容を該 ループフィルタに接続されたデジタル／アナログ変換器に印加することによる残 留雑音の打消しは、米国特許第４．　２０４．　１７４号の中で明らかにされて いるが、本構成は正確な訂正を残留雑音波形に対して提供しないという問題を被 る。正確な訂正を備えた２個のりップルアキュムレータ構成に対する変更は、米 国特許第４，７５８，８０２号で明らかにされたが、その構成はより高次のアキ ュムレータネットワークに好適に受入れられることはない。

従って、分数Ｎ周波数シンセサイザのための基準信号周波数はＶＣＯ出力周波数 にプログラマブル分周器の除数の分母を乗算した値のステップ幅によって決定さ れる。分数Ｎ合成によれば、実際のチャネル間隔よりずっと高い基準周波数の使 用が可能となり、また、低周波数のスプリアス出力の低減のためにより広い帯域 幅を使用する設計が可能となる。帯域幅が広くなると、ロック時間が早くなり、 また、基準入力もしくは分数分割機構に印加される広帯域変調が可能となる。

残念ながら、上述のシステムは完全ではなく、チャネル間隔に等しい周波数でい くらかのスプリアス信号出力を発生する。望ましい信号出力の純粋度は非分数シ ステムよりよいが、それ自信いくつかの高品質システムのためにはまだ不十分で あると言える。

このスプリアス出力の効果を最小にするために、２つのアキュムレータの分数Ｎ 合成システムが開発され、このシステムはスプリアス信号をフィルタリングが高 価でなくかつ簡単な周波数に分散する。この利益は２つより多くのアキュムレー タを有するシステムを使用することによって急激に増大する。

現在の多段アキュムレータシステムはすべてアキュムレータがデータを「リップ ル」するという欠点を有している。

言い換えると、各クロックパルスに対しデータはデジタルネットワーク構成全体 に亘って作用しなければならない。

これは、システムを構築するのに用いられたデジタル回路における伝播遅延のた めに、多段アキュムレータシステムに対して比較的低い動作周波数上限値を招く ことになる。

１つのアキュムレータの分数Ｎシステムの基本構成は図１のブロック図に示され る。ＶＣＯＩＯＩは出力信号を発生し、この出力信号は代表的にはプログラマブ ル分周器１０３に供給され、プログラマブル分周器１０３は位相検出器（φ）１ ０５への出力を有する。制御入力は粗チャネル設定値と除算の分数部分を提供す るデジタル網の出力との和である。位相検出器１０５は、通常、分周周波数ｆ　 の■ 位相を基準発振器１．０７からの基準信号周波数ｆ　出力の位相と比較して信号 を発生し、この信号はループフィルター０９に印加され、続いて、ＶＣＯ１０１ に印加され、これにより、■ＣＯ出力信号を位相ロックする。

可変分周器１０３の除数値の選択は、デジタル網１１１によってなされ、このデ ジタル網は、米国特許第４，７５８．８０２号と等価のＺ変換にて記載された既 知の装置であって、通常の加算器１１３、比較器］−１，５（比較器１１５の入 力が所定の数値を超えたときに「キャリーアウト」信号を発生）、及びフィード バックロジック１１７を備えており、このフィードバックロジック１１７は（キ ャリーアウト信号が発生したときに）加算器１１３にデジタル数表現が印加され る前に加算器１１３及び比較器１１５のデジタル数表現出力から分母を減算する 。分数Ｎのシンセサイザにおいて時間（オフセット周波数）に関してのオフセッ ト位相の１階微分のデジタル等価値である第２のデジタル数表現がデジタル網１ １１の他の入力に印加される。デジタル網１１１の全体効果は微分位相を積分し 、ＰＬＬに位相オフセットの１次の等礁量である制御信号（キャリーアウトデジ タル信号形式）を印加することである。加算器１１３は基準周波数信号ｆ　の発 生毎に加算器１１３の前同値にｄφ／ｄｔ（分子）を加算する。米国特許第４， ８１６．７７４号に記載しであるように、加算器１１３の出力はある数（分周器 １０３の除数を整数と分子／分母との和で表すとき除数の所望の分数部分の分母 ）と比較される。

加算器１１３の内容がその分母値を超えると、キャリーアウト出力が真値（ｔｒ ｕｅ）にセットされ、次の基準パルスの発生前に加算器１１３の内容かフィード バックロジック１１７において分母値だけ減少する。

たとえば、分母の値を１３とし、分子の値を１とする。

１３個の基準パルスの発生毎に加算器１１３は分母の値を超えてキャリー出力を 発生し、このキャリー出力は１つの基準信号ｆ　のパルスに対して分局器１０３ の除数を１だけ増大させる。これはＶＣＯ１０１の出力信号から１つのパルスを 除去し、従って、蓄積された位相誤差が３６０゜だけ減少する。これは公称のル ープ除算数に加算された１／Ｊ、３除算に対応する。

図２のＺ変換図には、米国特許第４，７５８．８０２号に開示されたものと同一 の１つのアキュムレータのシステムのＺ変換等価デジタル網１１１′が示されて いる。該単一アキュムレータシステムのＺ変換式は、ＤＯ・Ｑｆ（Ｉ−ｘ　−’ ）／（２−２−’）ｌ＋ＤＩ／ｆ２−Ｘ−’）ただし、ＤＯは出力データ、ＤＩ は人力データである。

Ｚ変換加算器２０１には、分子の値（オーバフローがあれば分子の値からの分母 の値を減算した値）と、ｚ−１（遅延）ブロック２０３．２０５によって表され る、前回の加算器内容とが供給される。この比較は２０７にて加算された量子化 誤差Ｑによるデジタルスライサとみなされる。

加算器２０７からの出力はデジタル数値であって加算器２０１にフィードバック され、また、キャリーアウト信号は出力信号として取り出される。しかしながら 、Ｚ変換解析では、出力とフィードバック信号との差は必要とされない。

Ｂ点では、次のごとく式を書くことができる。

　−ｉ Ｂ　（ｚ）　−Ｂ　（ｚ）　ｚ　＋Ａ　（ｚ）　、もしくはＢ　（り　・Ａ　（ ｚ）　／　（１−ｚ−’）ただし、　データ出力（ＤＯ）・Ｂ　（り　４０人（ ：）・データ人力ｆＤＩｌ　−Ｂ　（２）　−Ｑこれらを代入してＢ　ｉｌにつ いて解くと、Ｂ　（ｘ）　□データ入力（ＤＩ）／　（２−！　）　−Ｑ／　（ ２−一）また、出力データＤＯについては、 データ出力（ＤＯ） ・データ入力（旧）　／（２−ｘ−’）＋Ｑ（１，−ｚ山／（２−ｚ−’）とな る。

上述の式を周波数領域に変換すると（νは折り返し周波数に正規化された周波数 ）、 ｔ　ｆＤａｔａ　Ｏｎ＋）／（Ｄ山Ｉｎ）　ｌ　ｌ／（５−４ｃｏｓ　（ｙｒ　 Ｊ／）＋　１／２１　（Ｄａｔａ　０ｕｔ）／Ｑ　Ｉ　＝［ｆ２−２ｃｏｓ（π ν）１／１５−４ｃｏｓ（πν）ｌ］　”” このように、加算器２０１へのデータはわずかに低域通過フィルタリングされ、 デジタル網１１１′によって導入された量子化雑音は高域通過フィルタリングさ れる。量子化雑音の高域通過フィルタリングは、スプリアス信号が高域通過フィ ルタのコーナ（下限）周波数（ｃｏｒｎｅｒｏｆ　ｔｈｅ　１１ｉｇｈ　ｐａｓ ｓ）よりずっと低い周波数で発生するときに、送受信機のチャネル間周波数間隔 の周波数で発生するスプリアス信号を低減できるという効果を奏する。高域通過 のコーナ周波数よりずっと低い低域通過のコーナ周波数（ｌｏｗ　ｐａｓｓ　ｃ ｏｒｎｅｒ　ｆｒｅｑｕｅｎｃｙ）を有するＰＬＬ応答を選択することによって 、量子化雑音のほとんどを除去することが可能である。単一アキュムレータシス テムにおいては、高域通過のロールオフは２０　ｄ　Ｂ　／　ｄ　ｅ　ｃ　ａ　 ｄ、　ｅである。このように、十分なノイズ抑圧を得ようとすれば、基準周波数 を大きくして高域通過のコーナ周波数を大きい周波数に押し上げなければならな い。（もしくは、ＰＬＬの低減通過の周波数を非常に低くしなければならず、こ の場合、広帯域幅の利益を失う。） 基本的な分数Ｎ構成の高域通過フィルタリングを改良すために、１つより多くの アキュムレータを用いるシステム用の分数Ｎの合成を用いることが知られている 。２つのアキュムレータの分数Ｎシンセサイザは米国特許第４，２０４．１．７ ４号に開示されている。また、多段アキュムレータの分数Ｎシンセサイザの例は 図３のブロック図に示され、図１の単一デジタル網１１１が、付加的なアキュム レータ、この場合、アキュムレータ３０３，３０５，３０７、によって増大され ている。

多段アキュムレータ（ｍｕｌｔｉａｃｃｕｍｕｌａｔ。

ｒ）システムにおいては、第１のアキュムレータ１１１の内容は第２のアキュム レータ３０３のデータ入力となっている。また、第２のアキュムレータ３０３の 内容は第３のアキュムレータ３０５のデータ入力とないる。データがアキュムレ ータ１１１の加算器１１３の出力に一旦セットされると、そのデータはアキュレ ータ３０３の加算器１１３のデータ入力に転送されなければならない。一旦該デ ータがアキュムレータ３０３の加算器１１３の出力においてセットされると、そ のデータはアキュムレータ３０５の入力に転送されなければならない、等となる 。すべての転送は１一つのクロックパルス（典型的には分周器１０３の出力から 取り出される）において達成されなければならない。この処理は［リップル（ｒ ｉｐｐｌｅ）Ｊ処理と称され、アキュムレータは「リップル」アキュムレータと して知られている。アキュムレータの速度及び／または数にはリップル処理によ って明らかに上限が課されている。

第２のアキュムレータ３０３は第１のアキュムレータの量子化誤差Ｑ１に加えて それ自身のＺ変換量子化誤差Ｑ２を有している。しかしながら、これらの組合わ せの量子化誤差は単一アキュムレータの場合より大きく低減する。第２のアキュ ムレータ３０３からのキャリーアウト信号は遅延論理素子３０９に印加され、ま た、遅延論理素子３０９によって生成された微分（ｄｔｆｆｅｒｅｎｔｉａｔｉ 。

ｎ）後に加算器３１１に印加される。アキュムレータ３０５の比較器からのキャ リーアウト出力は遅延論理素子３１３．３１．５によって２回微分され、加算器 ３１１に入力される。アキエム１ノータ３０７の比較器からのキャリーアウト出 力は遅延論理素子３１７，３１９．３２１によって３回微分され、加算器３１１ に入力される。上述のごとく、微分されたキャリーアウト出力は加算されて有効 キャリーアウト信号として分周器１０３に印加される。このように、多段アキュ ムレータシステムによって発生する効果は、アキュムレータ１．１１のキャリー アウトの１次の次数の位相オフセット、アキュムレータ３０３の微分のキャリー アウトの２次の次数の位相オフセット、アキュムレータ３０５の２回微分のキャ リーアウトの３次の次数の位相オフセット、及びアキュムレータ３０７の３回微 分のキャリーアウトの４次の次数の位相オフセットを加算して有効なキャリーア ウト信号にすることである。

簡単化のために、第１、第２のアキュムレータのＺ変換モデルが図４に示される 。ＤＯｌは第１のアキュムレータのデータ出力である。上述の計算から、ＤＯＩ 　＝Ｄａｔａ　Ｏｕ！ ＝（Ｄａｔａ　Ｉｎ）／（２−＋　）÷Ｑｌ（Ｉ了’）／（２了１）Ｄｉ２は第 １のアキュムレータのアキュムレータ内容であり、 Ｄｉ２１Ｄａｔａ　Ｉｎ−ＤＯＩ）／（１−ｘ”）となる。

同様に、ＤＯ２に対する式は、 ＤＯ２□Ｄｉ２／　（２−ｘ力士０２　（ｉ−＋−’）／　（２−ｘ−’）ＤＯ ２□（Ｄａｔａ　Ｉｎ）／ｆ（２−ｘ’）　（１−＋力）−Ｑｌ　［ｉ／　Ｆ２ −！力　２］＋Ｑ２　［（１−＋−’）／（２−ｘ−’）］ここで、ＤＯ３＝Ｄ Ｏ２（１−ｚ−１）Ｄａｔａ　０ｕｔ＝ＤＯ１，＋ＤＯ３ Ｄａｔａ　Ｏａｔ□（Ｄａｔａ　Ｉｎ）　［（３−ｂ−’）／（２−ｒ−’）　 ２］次に、上記表現を周波数領域に変換すると（νは折り返し周波数に正規化さ れた周波数）、 １　（Ｄａｔａ　Ｏｕ＋）／（Ｄ山Ｉｎ）　ｌ　１１３−１２ｃｏｓ（πν）Ｊ 　ｌ／２／１５−４ｃｏ＋（πν）） １　（Ｄａｔａ　Ｏａり／　Ｑｌ　ｌ　１２−２ｃｏ＋（πν）ｌ／１５−４ｃ ｏｓ（πν）１１（Ｄａｔａ　０ｕｔ）／　Ｑ２１１２−２ｃｏｓ（πν）１／ 　ｉ５−４ｃｏｓ　（πｖ　）Ｉ　ｌ／２この場合、高域通過のコーナ周波数（ ｃｏｒｎｅｒ）は１つのアキュムレータの場合とほぼ同一の周波数で発生するが 、量子化雑音に対する高域通過特性の周波数応答は４０ｄＢ／ｄｅｃａｄｅであ る。これにより、ＰＬＬを１つのアキュムレータの場合よりより広帯域幅を有し 、つまり、分数システムをより低周波数で動作できる一方、所望の雑音抑制を維 持できる。

アキュムレータの数は論理的にはいがなる所望の次数にも増大できる。これによ る量子化雑音に対する高域通過特性の応答の傾きは２０ｄｂ／ｄｅｃａｄｅのア キュムレータの数の倍数となる。各アキュムレータは米国特許第４゜６０９．８ ８１号に開示の「パスカルの三角形方法」として知られるものにおいて“再接続 ”される（ｒｅｃｏｍｂｉｎｅｄ）。一般に、より高位のアキュムレータは（１ −上述のシステムは、１クロツクパルスによってデータがすべてのアキュムレー タを介してリップルしなければならないことを必要とする。高次数のシステムに なれば、この要求は最大アキュムレータクロック速度を制限し、従って、得るこ とができる雑音抑制を制限する。このような制限の理由は、データが１クロツク パルス期間内にシステムを介してリップルできなくなるまで各アキュムレータの 伝播遅延が加算されるからである。更にまた、多段アキュムレータによって処理 した後でさえ残留雑音条件は依然として残るであろうが、これはいくつかのアプ リケーションにおいて過度のスプリアス信号を引き起こすかもしれない。

発明の概要 低減された残留誤りを有する分数Ｎのラッチされたアキュムレータシンセサイザ は、制御可能な発振器の出力信号周波数を選択するためにデジタル数を受け入れ る。該出力信号周波数は、ラッチされたアキュムレータ網からのキャリー出力信 号によって制御される可変除数の分割器で周波数分割され、そしてループフィル タによってろ波される制御信号が、制御可能な発振器に印加される。デジタル数 に関連する第１のラッチされた出力信号が発生し、そして前記第１のラッチされ た出力信号の積分である第２のラッチされた出力信号が発生する。第１のラッチ された出力信号および第２のラッチされた出力信号は、残留誤り訂正信号を発生 するために組合わせられる。該残留誤り訂正信号は次にループフィルタに結合さ れる。

図面の簡単な説明 図１は１次の分数Ｎのシンセサイザのブロック図である。

図２は図１のデジタル網の等価Ｚ変換図である。

図３は多次数リップル分数Ｎのシンセサイザのブロック図である。

図４は次数２のりツブルアキュｔル−タのデジタル網の等価Ｚ変換図である。

図５は本発明が用いられる無線送受信機のブロック図である。

図６は本発明に係わる多段ラッチドアキュムレータを有する分数Ｎのシンセサイ ザのブロック図である。

図７は遅延付加、つまりリップル、アキュムレータ構成の詳細ブロック図である 。

図８は本発明において用いられる非遅延付加つまりラッチドアキュムレータ構成 の詳細ブロック図である。

図９は図８のラッチドアキコムレータの等価Ｚ変換図である。

図１０は本発明に係わる３つのアキュムレータのシステムの等価Ｚ変換図である 。

図１１は入力データが高い周波数において歪まない、データ入力のデジタルネッ トワークによる減衰および３個のアキュムレータのシステムに対する量子化雑音 を示す。

図１２は本発明に従った分数Ｎのシンセサイザのブロック図であり、そこではデ ジタル訂正項が得られ、そしてアナログ微分ネットワークを介して位相検出器の 出力に印加される。

図１３は本発明に従った分数Ｎのシンセサイザの別の好ましい実施例のブロック 図であり、そこではデジタル訂正項が得られ、そしてデジタル微分ネットワーク を介して位相検出器出力に印加される。

好ましい実施例の詳細な説明 本発明が用いられる無線送受信機の基本的なブロック図が図５に示される。この ような無線送受信機は好ましくはデジタル無線電話システムにおいて有用なデジ タル無線送受信機である。シンセサイザ５０３の出力は受信機５０５及び送信機 ５０７の両方によって用いられ、各々は局部発振器及び送信信号を生成する。送 受信機の機能たとえば動作周波数のチャネルに対する制御は制御ロジック５０９ の機能によって提供され、分数Ｎのシンセサイザの第１のアキュムレータに分子 データ入力として入力される。

多段ラッチドアキュムレータの分数Ｎのシンセサイザが図６に示される。この周 波数シンセサイザは所望の出力周波数ｆｏを提供し、また、可変デジタル分周器 Ｊ、０３に入力を供給する電圧制御発振器ＶＣＯＩＯＩを使用する。可変分周器 １０３の出力は位相比較回路１０５の一人力を供給し、位相比較回路の他の入力 は基準発振器１０７から供給される。位相比較回路１０５の出力はループフィル タ１０９によってフィルタリングされて無用の雑音成分を除去する。次に、ルー プフィルタ１０９の出力はＶ　ＣＯ１，０１の制御入力にフィードバックされ、 これにより、ＶＣＯＩＯＩがその出力周波数ｆＯを基準発振器１０７の周波数の 分周器１０３のデジタル分周比倍の値となるように調整する。

好ましい実施例においては、分周器１０３の分周比Ｎは周期的なシーケンスによ り変化し、ＶＣＯＩＯＩの出力周波数ｆｏを基準発振器１０７の周波数の分数に 等しい周波数ステップで調整できる。この周期的シーケンスは多段アキュムレー タデジタル網６１１によって発生される。４つのアキュムレータのデジタル網が 図６に示されている。

周波数オフセットに対応し変調情報を含む分子データは周波数選択回路（図示せ ず）から入力され、アキュムレータ６１５の第１−の加算器１１３に印加される 。第１のアキュムレータ６１５からのデータ出力は比較回路１１５によって処理 された後にフィードバックロジック１１７の出力において取り出される。分周器 １０３から取り出されたタロツク入力信号がアキュムレータ６１５をクロックし た後に、上述のデータ出力が利用できる。１つのアキュムレータから次のアキュ ムレータへ現れるデータは１クロツクサイクル中においてストリングにおける次 のアキュムレータへ転送されるだけであり、これにより、１クロツクパルス内で すべてのアキュムレータを介してリップルする問題を避けることができることが 本発明の重要な特徴の１−っである。第１のアキュムレータより先の各アキュム レータには次の低位のアキュムレータの内容が供給される。各アキュムレータは 第１のアキュムレータ６１５てもって次の低位のアキュムレータの内容をデジタ ル的に積分して入力分子データのデジタル積分を実行する。第２のアキュムレー タ６１７は入力分子データの２重積分を実行し、第３のアキュムレータ６１９は 入力分子データの３重積分を実行し、第４のアキュムレータ６２１は入力分子デ ータの４重積分を実行する。

各アキュムレータの出力はキャリーアウトっまりオーバフロー出力である。第１ のアキュムレータ６１５については、この出力はＶＣＯ１０１の出力周波数ｆｏ が基準発振器１０７からの信号出力の周波数に対して３６ｏ０の位相誤差を得た ことを示す。これを補正するために、分周器１０３の分周比は次のクロックイン ターバルに対して１つの整数だけ増大され、アキュムレータ６１５の内部データ はその容量だけ減少される。この作用により位相検出器１゜５の入力からの出力 周波数ｆｏの１サイクルを除去し、従って、ＶＣＯ１０１の出力において３６０ °の位相補正がされることになる。この補正は出力周波数ｆｏがループフィルタ １０９なしで３６０°の位相誤差を達成する点においてのみ発生する。このよう な条件は位相検出器１０５の出力における鋸歯状の波形となり、次にこれはルー プフィルタ１０９によってフィルタリングされなければならない。

この鋸歯状の波形の平均値は基準発振器１０７からの基準周波数出力の分数増分 の間隔となっている周波数を選択するための正しい制御信号である。

しかしながら、第１のアキュムレータ６１５の内部データは中間位相誤差を示す 。高位のアキュムレータは第１のアキュムレータ６１５の内部データに対して作 用するように含まれており、これにより、位相誤差に中間補正を提供し、この結 果、鋸歯状の波形を周波数的に細分でき、従って、元の鋸歯状の波形の基本周波 数における雑音出力は低減できる。

高位のアキュムレータの出力はキャリーアウト出力の導関数演算を実行するデジ タル遅延網（６２３，６２５，６２７，６２９）を介して供給される。アキュム レータのこれらのキャリーアウト出力は分子データ入力のデジタル積分であるの で、所望の位相に対するより高次の補正となる。

例えば第２のアキュムレータ６１７のキャリー出力はデジタル遅延ネットワーク ６２５に印加され、伝統的なデジタル加算器６３５に供給される前に伝統的な遅 延素子６３１．６３２および６３３によって遅延される。

加算器６３５においては、第２のアキュムレータ６１７の遅延出力が通常の遅延 素子６３７の出力から得られた前回値の否定値に加算される。これはデジタル的 な意味で１階の導関数である。第２のアキュムレータ６１７の出力は入力分子デ ータの第２の積分であるので、この構成の正味の出力は分数周波数のオフセラＩ ・の２次の位相補正である（分子データは位相の導関数である周波数オフセット であることに注意）。

第３のアキュムレータ６１９のキャリー出力はデジタル遅延ネットワーク６２７ に印加され、遅延素子６３９と６４０によって遅延され、そしてその前の値の否 定値の２倍値と前々回値との和に加えられる。これらの前回値および前々回値は 遅延素子６４１と６４３の出力からそれぞれ得られる。これは２次のデジタル導 関数に対応する。第３のアキュムレータ６１９の出力は分子データ入力の第３の 積分を表わすので、全体の効果は分数の周波数オフセットの位相に対する３次の 補正である。

ラッチされたアキュムレータ６２１のデジタル遅延ネットワーク６２９は、３個 の微分器を構成するように加算器６３５に結合される３個の遅延素子（６５１， ６５３および６５５）を具備する。

本技術はデジタルネットワーク６１１にもっと多数のアキュムレータセクション を加えることによって、希望する次数の補正まで行なうことができる。各シーケ ンスの加算の係数は、（１−ｚ”）Ｘの展開式における因数（ｆａｃｔｏｒｓ） に対応し、Ｘは考慮されているアキュムレータの次数である。他の係数を導入す ることもまた可能であり、この場合該係数の合計は第１のアキュムレータに対し ては１、であり、かつ全ての高次のアキュムレータに対しては０であることが必 要である。しかしながら上記係数以列のいかなる選択も、最適な雑音除去性能よ りも低い結果を招くことになるであろう。第１のデジタル遅延ネットワーク６２ ３における遅延素子（すなわち、好ましい実施例における遅延素子６４５．６４ ６．６４７および６４９）の個数は、該システムにおけるアキュムレータの個数 と等しい。

図７においては、リップルアキュムレータのブロック図が示されている。このア キュムレータが図３に示すごとく、複数個カスケード接続されて１つのアキュム レータのデータ出力が次のアキュムレータのデータ入力に供給されるようにする と、結果として得られる回路はアキュムレータの数に等しい深さのカスケード接 続加算器群となる。このような構成は１つのアキュムレータに対する加算プロセ スの遅延のアキュムレータの数倍に等しいセットリング時間を必要とする。位相 に対して高次の補正を所望のときには、多数のアキュムレータを必要とし、これ に対応する最大動作速度の減少を招くことになる。

好ましい実施例においては、アキュムレータ６１５，６１７．６１．９，６２１ に対して図８に示すようなラッチドアキュムレータ構成を用いる。各アキュムレ ータのデータ出力信号８０１は通常のラッチ回路８０３からのラッチ出力として 取り出される。ラッチ回路８０３がそれに伴う加算器８０７を分離するので、こ のようなアキュムレータのカスケード接続は（８０５を介してラッチ回路８０３ に印加される）各クロックパルスの発生に応じた単一の加算器遅延を有するのみ である。この構成により、加算器８０７からの各アキュムレータのキャリーアウ ト出力シーケンスは次の低位のアキュムレータの出力シーケンスから１クロツク サイクルだけ遅延することになる。

４つのアキュムレータシステムにおける図６を再び参照すると、たとえば、ティ ジタル網６２９に印加された第４のアキュムレータ６２１のキャリーアウト出力 シーケンスは第１のアキュムレータ６１５のキャリーアウト出力シーケンスから ３サイクル遅延され、第３のアキュムレータ６１９のキャリーアウト出力シーケ ンスは第１のアキュムレータ６１５のキャリーアウト出力シーケンスから２サイ クル遅延され、第２のアキュムレータ６１７のキャリーアウト出力シーケンスは 第１のアキュムレータ６１５のキャリーアウト出力シーケンスから１サイクル遅 延される。これらのシーケンスを時間的に整列するために、第１のアキュムレー タ６１５の出力は遅延素子６４５，６４７．６４９によって３回遅延され、第２ のアキュムレータ６１７の出力は遅延素子６３１，６３３によって２回遅延され 、第３のアキュムレータ６１９の出力は遅延素子６３９によって１回遅延される 。加えて遅延素子６４６．６３２および６４０は、入力データに対して全通過（ ａｌｌ　ｐａｓｓ）の応答を得るため、およびＤ／Ａ変換やループフィルタへの 適用のためにデジタルの形式で容易に再構築することかできる残留雑音項を得る ために、より低次のアキュムレータに加えられる。他のすべての遅延素子はディ ジタル微分処理に関連するものである。

動作速度の必要性を示すために、デジタル網の雑音性能を解析するのに適したラ ッチドアキュムレータ及びそれに付随するデジタル遅延網の等価モデル９００が 図９に示される。通常のＺ変換理論に基づくこのモデルはデジタル遅延またはｚ −１利得ブロツク９０１としてのラッチ動作を表している。アキュムレータにお ける加算器は遅延ブロック９０１に伴なう加算ブロック９０３によって示されて いる。第２の加算ブロック９０５は外側のループに用いられてアキュムレータの オーバフロー毎に発生するアキュムレータ容量の減算を示している。最後に、第 ３の加算ブロック９０７は位相誤差の量子化によって生ずる雑音を示すのに用い られる。

このアキュムレータ構造に対して２つの伝達関数を次のごとく規定できる。

キャリーアウト−ｚ　”ｙ−少入力＋（１−ｚ’）Ｑデータ出カー次のデータ入 力 ＝２−トデータ入カーｚ−ｉ・０ ４個のラッチされたアキュムレータおよび関連する遅延ネットワークは、図６の アキュムレータを表しており、図１０の等価Ｚ変換図に示される。各々のより高 次の”アキュムレータのキャリー出力は対応する数のデジタル導関数を通過し、 次に共通の加算器１００１にて再結合される。各々のより低次のアキュムレータ の出力は全てのシーケンスを再整列するために遅延する。本システムに対する総 合的な伝達関数は以下に示されるように導くことができる。

ＤＯ＝ｚ’ＤＩ＋　（１−ｚ−’）’　Ｑ４本表現は、ｅＩＨｖ＝ｚを代入する ことによって周波数領域に変換し戻すことができる。この結果、Ｄｏに対して次 の表現が得られる。（但し、これは項毎の大きさの表現であることに注意。） ＤＯ＝ＤＩ＋（２−２ｃｏｓπｖ）　２Ｑ４上述の表現において、νは折り返し 周波数に正規化された周波数である。この折り返し周波数はアキュムレータクロ ックが動作する速度の１／２に等しい。

図１１の周波数対減衰量曲線はこの表現の各項の出力を示す。なお、ＤＩ（もし くはデータ入力）は歪みなしにデータ出力（ＤＯ）に渡され、量子化雑音項（Ｑ ）は高域通過フィルタによりろ波されている。高通過項は６０ｄｂ／ｄｅｃａｄ ｅの傾きでロールオフし、高域通過のコーナ周波数（ｃｏｒｎｅｒ）は折り返し 周波数のほぼ１／２で発生する。

図１１から２つの結果を解釈できる。第１に所望の周波数オフセットデータは低 い歪みでデジタル網を通過する。

第２に量子化雑音に対する高域通過特性の傾きがｄ　ｂ　／　ｄｅｃａｄｅでア キュムレータの数の２０倍であるので、各加算されたアキュムレータに対して低 周波数でのデジタル網の雑音除去は改良されていることが分かる。また、デジタ ル網（ｄｉｇｉｔａｌ　ｎｅｔｗｏｒｋ）は可能な限り高速度で動作すべきであ り、この結果、高域通過特性のコーナ（下限）周波数は可能な限り高い周波数と すべきである。低周波雑音がデジタル網で適切に除去されると、シンセサイザ全 体は低雑音となる。なぜなら、デジタル網が供給する位相ロックループか低域通 過網であり、これがデジタル網によって除去されないいずれの残余の高周波雑音 成分をも除去するからである。

但しＤｏに対してこれまでに行った表現では、出力シーケンスに渡される量子化 雑音項のみが最高次のアキュムレータによるものである。本雑音項の簡単な形式 のために、２つの最高次のアキュムレータの内部内容の内容に作用することによ って、本雑音項をデジタル形式で構成することが今や可能になる。

一般的なＮ次のシステムにおいて、ギャリー出力のシーケンスは以下のようにＺ 変換モデルで導くことができる。

Ｎ ＤＯ＝ｚ　ＤＬ　＋　（コ−−Ｚ　−１）　Ｎ　ＱＮ任意のアキュムレータの内 部の内容は、次のように導くことができる。

ＤＩ　（Ｘ）　＝ｚ　ＤＩ−ｚ　Ｑｌ−ｚ　Ｑ２−２−（１−２）Ｑ３．　、　 、　、−ＩＱＸここでＸはアキュムレータの次数である。

もしこのアキュムレータの内容が次の最低次のアキュムレータの内容から引かれ るならば、次項が得られる。

ＤＩ　（Ｘ）　−ｚ”ＤＩ　（Ｘ−１）　＝−ｚ−’ＱＸそれゆえに残留誤り項 は、２番目に高次のアキュムレータの遅延内容を最高次のアキュムレータの内容 から引き、そしてその結果をｌｌ−１同機分することによって、デジタル形式で 再び作り出すことができる。

図１２は図６に示されるような４個のアキュムレータのシステムのブロック図で あり、２番目に高次のラッチされたアキュムレータ６１９の内部の内容はループ フィルタ１０９で残留雑音項を引き去ることに利用される。う・ソチされたアキ ュムレータ６１９の内部の内容は遅延素子１２０３によって一回遅らされ、次に 伝統的な加算機能１２０５において、最高次のラッチされたアキュムレータ６２ １の内部の内容から引き去られる。これは結果として、加算器１２０５の出力に おいて−ｚ”Ｑ４に等しい項になる。遅延素子１２０７と加算器１２０９は、デ ジタル導関数のネットワークを形成する。加算器１２０９の出力は−２−１（１ −ｚ”）Ｑ４になるであろう。遅延素子１２１１と加算器１２１３は、第２のデ ジタル導関数のネットワークを形成する。加算器１２１３（７）出力は−ｚ−’ 　（１−ｚ−’）　２Ｑ４になるであろう。伝統的なデジタル／アナログ変換器 １２１５は次にこれをアナログの形式に変換し、そして該振幅を調整する。キャ パシタ１２１７は次に、Ｄ／Ａ変換器１２１５の電圧出力を、位相比較器の駆動 が電流源であるループフィルタ１０９への適用にとって適切な電流に変換するた めに、アナログ導関数のネットワークとして使用される。（キャパシタを通る電 流は、電圧の時間導関数である。） 補正項はデータ出力パスと比較して付加的な遅延を有する。本遅延はもう一つの 遅延素子１２１９を周波数分割器（十Ｎ）１０３へのデータ出力パスに追加する ことによって補償される。かくして周波数分割器（÷Ｎ）１０３の入力における データシーケンスは、 ＤＯ＝ｚ’ＤＩ＋ｚ−’（１−ｚ−’）　４Ｑ４位相検出器１０５は位相を比較 し、周波数を比較しないので、信号は位相検出器１０５を通過することによって 有効に積分される。かくして位相検出器の出力における位相項はＺ変換領域にお いて次のように表現することができる。

Ｄ／Ａ変換器１２１５およびキャパシタ１２１７によって発生する位相補正項は 、Ｚ変換領域において次のように表現することができる。

ここでＡＤ／ＡはＤ／Ａ変換器の利得であり、かっＣはキャパシタ１２１７のキ ャパシタンスである。

もしキャパシタ］２１７の値がＤ　／′”　Ａ変換利得によって除算した位相検 出器利得と等しくなるように選択されるならば、任意の残留雑音項の消去が成し 遂げられる。

付加的な遅延素子６４６．６３２、および６４０は、データ出力シーケンスの雑 音項が最高次のアキュムレータにのみ依存するようにそれぞれラッチされたアキ ュムレータ６１５．６１７、および６１９からのキャリー出力信号に追加される 。これは雑音シーケンスが、ループフィルタの入力において誤り訂正を提供する Ｄ　／　Ａ変換器における使用のために容易に再構成されることを可能にする。

前記遅延素子がなければ、出力雑音項は全てのアキュムレータからの因数（ｆａ （ｔｏｒｓ）を包含するであろう。この形式の出力から補正波形を得ることは難 しいであろう。

図１３は本発明のもう１つ別の実施例を示し、残留雑音の消去が導関数素子とし て使用するキャパシタなしに実現される。本実施例では付加的な遅延素子１３０ ３および加算器１３０５が、図１−２の実施例においてキャパシタによって達成 された導関数を実施するために使用される。消去または打消しのためには、Ｄ　 ／”　Ａ変換器１２１５の利得は位相検出器１０５の利得に等しくなければなら ない。

好ましい実施例においては、変調情報は送受信機制御ロジック５０９からの２４ ビツト分子データの１６の最下位ビットとして分数Ｎのシンセサイザの多段アキ ュムレータデジタル網６１，１に印加される。本発明を用いる送受信機はＧＳＭ 汎ヨーロッパデジタル無線電話システムにおいて効果的に利用できるので、高速 な周波数変化、変調、及び低スプリアスおよび雑音レベルか分数Ｎのシンセサイ ザについて実現される。変調については、分数Ｎのシンセサイザはルックアップ テーブルを用いて送信すべきデータストリームを分数Ｎのシンセサイザのために 周波数オフセットに変換する。シンセサイザのループ分周比は入力データストリ ームに従って調整されて、Ｇ　Ｍ　Ｓ　Ｋ変調信号に要求される瞬時の周波数オ フセットに追随する。これは、オフセット周波数においてもしくは直接主周波数 において可能である。

ラッチドアキュムレータの分数Ｎのシンセサイザ構成は多くのアキュムレータと ともにスプリアス信号を除去し、Ｄ／Ａ補正を提供して離散的スプリアス信号を 低減し、ＰＬＬに直接デジタル変調を提供するよう作用を受ける。０８Ｍシステ ムにおいて、データ速度は０．３のＢＴ積で２７０．８３３３３ｋｂである。こ の結果、ＰＬＬを介して変調として低歪みでもって通過しなければならない周波 数は約８１　ｋ、　Ｈｚとなる。

ＧＭＳＫ信号の実際の周波数オフセット成分は１０　Ｈｚから約７０　ｋ　Ｈｚ に及ぶ。この範囲は、１０Ｈｚ以下のステップでシンセサイザするのに必要であ るので、アキュムレータの長さを決定する。０８Ｍシステムの好ましい実施例に おいては、基準周波数２６ＭＨｚにし対して、アキュムレータ長は２４ビツトで あるが、最小として少なくとも２２ビツトとしなければならない。

明らかに、変調による所望の瞬時周波数オフセットはループフィルタのカットオ フより十分低い。従って、周波数シンセサイザのループは変調による基本的な周 波数「チャネル化」スプリアス信号のいずれも減衰させない。しかしながら、多 段アキュムレータシステムについては、この問題は克服される。

好ましくは、細分化（ｆ　ｒａｃｔ　１ｏｎａｌ　１ｚａｔ　ｉＯｎ：分周比の 分数部分の分母値）を増大でき、スプリアス出力のすべてが非常に低い周波数域 に移動され、ここで、多くのアキュムレータを高速度クロックで使用した結合効 果は分数処理の量子化雑音の大きな減衰を招くことができるようになる。このよ うに、大きな分母は基準発振器の周波数を効果的に分周し、この結果、発生する スプリアス信号はループ高域通過特性の３ｄＢ下限周波数より十分低い周波数に 低下する。多くのアキュムレータを使用すると、高域通過フィルタリング動作の 傾きが増大する。動作速度を増大させると、高域通過フィルタの下限（ｃｏｒｎ ｅｒ）周波数が増大する。

図６のラッチドアキュムレータの分数Ｎのシンセサイザのブロック図を再び参照 すると、分数Ｎの多段アキュムレータデジタル網６１１の出力は分周器１０３の 分周制御入力に供給される。デジタル網６１１か１クロツタ基準期間に１だけ分 割を増大させると、ＶＣＯ１０１の１出力パルスは分周器１０３によって効率的 に除去される。この動作はｖｃｏ　ｉ　ｏ　ｉの出力周波数における２πラジア ンの位相シフトに対応する。次に、この位相シフトは分周器１０３によって分周 され、位相検出器１０５の入力における位相シフトは分周器１０３の除数によっ て２πラジアンを除算したものとなる。一般に、デジタル網６１１は時間的に変 化する分周比を発生する。このように、一般的な場合には、位相検出器１０５へ の入力は次のごとく表すことができる。

（２Ｈ／　（ｓ　Ｎｔ、）　）　ｃ　（ｎ）ただし、Ｎ、は公称のループ分周比 、 ｃ　（ｎ）はオフセット周波数でのデジタルシーケンスのフーリエ成分、 １　／　ｓは周波数を位相に変換するために導入されたものである。

デジタルシーケンスのフーリエ成分は次のごとく計算される。

Ｃ（Ｉｆ）　＝　（２／Ｎ）Σθ（ｉ）　［ｃｏｓ　（２旧／Ｎ）−ｉ＋１ｎ（ ２Ｈｉ／Ｎ）］１＝Ｏ ただし、Ｎはシーケンスの１周期における総ポイント数、θ（ｉ）はデジタルシ ーケンスの時間波形、ｉは時間成分、 ｎは周波数成分である。

位相検出器１０５を通過した後に、信号はループフィルタ１０９に入力される。

ループフィルタ１０９の出力はＶＣＯＩＯＩの制御入力を供給する。ＶＣＯ１０ １の入力における制御誤差電圧の大きさは次のごとく表すことができる。

Ｖ　−２ＩＩＫ　ｌ　ｃ　（ｎ）　ｌ　ｌ　Ｆ　（ω）　ｌ　／　ＮＬｅ　φ ただし、Ｋφは位相検出器の変換利得、１Ｆ（ω）１はオフセット周波数でのフ ィルタ応答の大きさである。

この制御電圧によりＶＣＯＬＯＬは次のスプリアス成分を出力する。

１（ｔ）・（２ＩＩ　Ｋ　に　／Ｎ）ＩＦ（ω）１客用　φ　νＬ ｌ　ｃ（ｎ）　ｌ　ｃｏｔ（ωｍ＋） タタシ、ω　はデジタルシーケンスのスプリアス周波数成分、 Ｋ　は可変発振器の変換利得である。

ν 位相ロックループのフィートノ＜・ンク特性はこれをスジ１ノアス成分が次のご とくなるように補正する。

１Ｆ（ω）　ｌ　ｌ　ｃ（ｎ）　ｌ　ｃｏｔ（０ｍ　＋）小さいスプリアス成分 に対して、スノ々−（ｓ　ｐ　ｕ　ｒ）レベルは、β／２、ただし、βは上述の 周波数（こ対応する位相、に近似できる。

β／２・（πにφにｖ／（ＮＬω、ｌｌ）ＩＩＦ（ω）ｌｌｃ（ｎＮ低周波数に 対しては、Ｆ（ω）−■かつωｍ＝０である。

このようにして、スプリアスレベルは次のごとく近似できる。

β／２＝２πｌ　ｃ　（ｎ）　ｌ このように、多段アキュムレータのデジタル網６１１のフーリエ成分がすべての スプリアス成分が小さな値になるように形成されると、位相ロックループの出力 もまた小さいスプリアス値を含む。デジタル網６１１は量子化雑音に対しては高 域通過フィルタとして動作する。細分化を非常に大きな数に増大することによっ て、すべてのスプリアス信号は周波数オフセットに位置し、ここで、分数シーケ ンス発生器はスプリアスレベルを位相ロックループの雑音フロア（ｎｏｉｓｅ　 ｆｌｏｏｒ）のレベルより低く減衰する。位相ロックループ出力に通過後、スプ リアス信号は依然として分数シーケンス発生器によって達成されたレベルを維持 する。

好ましい実施例においては、位相検出器は基準発振器１０７によって供給された ２６ＭＨ２で動作し、細分化は大きな数による（２２４＝１６，７７７．２１６ ）。分数Ｎのスプリアス信号は１．５４９７２Ｈｚの高調波及び分数調波で発生 する。基準周波数は非常に高い周波数であるので、分数Ｎの多段アキュムレータ のデジタル網６１１の高域通過のコーナ周波数は約５．５ＭＨｚである。従って 、細分化によって発生するスプリアス信号の減衰は非常に大きい。

デジタル網６１１の高域通過特性の使用によるスプリアス信号の除去は重要な利 点を有する。第１に、チャネル間隔が低歪み変調に対する最小要求周波数ステッ プより非常に小さい。第２に、除去が必要である位相ロックループの雑音フロア より高い離散的なスプリアス信号は存在しないので、ループ帯域幅は非常に広い 。（実際の基本周波数２６ＭＨｚにおけるスパーを除き）。好ましい実施例にお いては、４００　ｋ　Ｈｚのオープンループ単位利得周波数がＧＭＳＫ信号に５ °のピーク及び３．５°のＲＭＳ位相誤差を生じさせる。これはＧＳＭ規格であ る２０°ピーク及び５°ＲＭＳに対し合理的な限界である。３．５°のＲＭＳ値 はそれが広いループ帯域幅によって決定される点で非常に信頼できるものである 。

非常に高い細分化に対して設計されたシステムについては、いくつかのチャネル オフセラＩ・が分子及び分母の共通因子に発生する点で問題がある。これは所望 のものよりずっと小さい実効的な細分化となり、また、−離散的なスプリアス信 号が再出現する。この状況はアキュムレータの最下位ビットを設定することによ って避けることができる。例としであるチャネルが分数オフセット１／４を要求 する上述の場合を考える。これは６．５ＭＨｚの高調波及び分数調波におけるス プリアス出力となる。ＬＳＢがセットされると、細分化は４，１９４，３０５／ １６，７７７．２１６となり、これによりスプリアス信号をＩＨｚ領域へ戻すこ とになる。この結果、周波数誤差は小さくなるが、多くの場合には、この種の誤 差は重要でない。

高細分化を保証する第２の方法はある数もしくはある群の数でアキュムレータを 初めにオフセットし、その後、所望の周波数を入力することである。この初期オ フセットにより２もしくはそれ以上のアキュムレータを含む分数Ｎのアキュムレ ータは入力データのほぼ任意の値に対するその全アキュムレータ長のそれに対応 するスプリアスパターンを発生する。多段アキュムレータシステムにおいては、 １つの下位ビット（もしくは複数のビット）の初期オフセットはオフセットデー タ上に課された基本的にランダムなパターンとなる。一旦データがシステムに供 給されると初期オフセットが除去されるので、この方法は周波数誤差を発生しな い。なお、単一アキュムレータシステムにおいては、波形が初期オフセットに関 係なく同一波形に戻る単純な鋸歯状波形に対応するので、この方法は単一アキュ ムレータシステムに対しては作用しない。多くのアキュムレータにより、オフセ ットは多数のパターンを設定し、これらのパターンはデジタル網１１１において 除去される対応する低周波数スペクトル成分を伴なう非常に長い時間シーケンス を形成するよう相互作用する。

このように、０次の分数Ｎのシステムが与えられると、アキュムレータはラッチ される（１．ａｔｃｈｅｄ）ことが可能になり、この結果、データが１クロツク サイクルにおいて１つより多くのアキュムレータを介してリップルする必要がな い同期システムとなる。可変ループ分割器への第１の、すなわち最低次のアキュ ムレータの出力は、ｎクロックユニット遅れ、次に最低次のレベルのアキュムレ ータはｎ−１クロックユニット遅れ等々、最後がら１個手前のアキュムレータが ２クロックユニット遅れ、そして遅延しない最後の、すなわち最高次レベルのア キュムレータまで続けられる。これは非うッチドシステムの雑音性能を許容する ために時間シーケンスを再び整列する。

該システムの同期的特性のために、より高い周波数で作動することが可能であり 、従ってＰ　Ｌ　Ｌの帯域幅がより広くなる。これは、より早いロック時間およ び分数の分割器を通じて広帯域のデジタル変調（または位相検出器への基準発振 器入力を通じてアナログ変調）を可能にするが、この場合より優れかつ予測可能 なスプリアス性能を維持する。

残留誤りのデジタル表現は、デジタル／アナログ変換構成において使用されるの に適切な形式で得られる。この変換のアナログ出力は、任意の残留雑音を消去す るために位相検出器の出力に印加される。

ロコ ｕｌ ズ　（ １Ｗ　〈 ｌ　１　＋　９ 宅 １　１　＋ 奮　−ｌ Ｉ　Ｗ　’Ｎ１ ＋１ ”Ｗｌ ”Ｉ　１ １＋１ １”　１ １　Ｉ　１　１ ■　叩　Ｉ　１　１ １　１　１＋　１ １１−１．、Ｉｌ １　１、＋。

減衰＊　（ｄｂ） 要約書 デジタル無線送受信機に用いられる残留誤差を減少したラッチドアキュムレータ の分数Ｎのシンセサイザが開示されている。該シンセサイザの分周器（１０３） の除数はアキュムレータのキャリー出力デジタルシーケンスの和によって時間的 に変化し、この結果、周波数増分は基準周波数の分数に等しくなる。アキュムレ ータ（６１５，６１７）は、クロックパルスの発生に応じてデータが各アキュム レータを介して一度に１クロツクパルスステツプで転送されるように、ラッチさ れ、この結果、システムの遅延は単一のアキュムレータの遅延と等しくなる。２ 番目に上位のアキュムレータ（６１９）ラッチ出力は最上位のアキュムレータ（ ６２１）のラッチ出力から減算され、ループフィルタ（１０９）に印加される前 に微分される。

国際講査報告

Claims (17)

【特許請求の範囲】
1. １．低減された残留誤差を有し、かつデジタル数を受信して制御可能発振器の出 力信号周波数を可変除数分周器によって分周することによって該出力信号周波数 を選択し、該可変除数分周器はラッチドアキュムレータ網からのキャリー出力信 号によって制御されてループフィルタによってろ波される信号を発生する、分数 Ｎのラッチドアキュムレータのシンセサイザであって、 前記デジタル数の積分である第１のラッチされた出力信号を発生する手段と、 該第１のラッチされた出力信号の積分である第２のラッチされた出力信号を発生 する手段と、 前記第１のラッチされた出力信号及び前記第２のラッチされた出力信号を結合し て残留誤差補正信号を発生する結合手段と、 該残留誤差補正信号を前記ループフィルタに接続する接続手段と、 を具備する分数Ｎのラッチドアキュムレータのシンセサイザ。
2. ２．前記接続手段はさらに前記残留誤差補正信号を微分する手段を具備する請求 項１に記載の分数Ｎのラッチドアキュムレータのシンセサイザ。
3. ３．前記結合手段はさらに前記第１のラッチされた出力信号を遅延する手段を具 備する請求項１に記載の分数Ｎのラッチドアキュムレータのシンセサイザ。
4. ４．低減された残留誤差を有し、かつ複数のビットのデジタル数を受けて制御可 能発振器の出力信号周波数を選択し、該出力信号周波数をループ分周器によって 分周し、該ループ分周器は制御入力信号によって制御される可変除数を有して基 準信号と比較すべき信号を発生し、この結果生じたフィードバック信号がループ フィルタによってろ波される、分数Ｎのシンセサイザであって、クロック信号を 発生する手段と、 前記デジタル数の少なくとも第１の積分を得て前記クロック信号の第１の発生時 に第１のラッチされた出力信号及び第１のキャリー出力信号を発生する手段と、 前記第１のラッチされた出力信号を積分して前記クロック信号の第２の発生時に 第２のキャリー出力信号及び第２のラッチされた出力信号を発生する手段と、前 記第１のキャリー出力信号を前記クロック信号の第３の発生時まで遅延する手段 と、 前記第２のキャリー出力信号を微分する手段と、前記遅延された第１のキャリー 出力信号及び前記微分された第２のキャリー出力信号から前記制御入力信号を発 生する手段と、 前記第１のラッチされた出力信号及び前記第２のラッチされた出力信号を結合し て残留誤差補正信号を発生する結合手段と、 該残留誤差補正信号を前記ループフィルタに接続する接続手段と、 を具備する分数Ｎのシンセサイザ。
5. ５．前記接続手段はさらに前記残留誤差補正信号を微分する手段を具備する請求 項４に記載の分数Ｎのシンセサイザ。
6. ６．前記結合手段はさらに前記第１のラッチされた出力信号を遅延する手段を具 備する請求項４に記載の分数Ｎのシンセサイザ。
7. ７．前記結合手段はさらに前記クロック信号の第２の発生時まで前記第１のラッ チされた出力信号を遅延する手段を具備する請求項４に記載の分数Ｎのシンセサ イザ。
8. ８．低減された残留誤差を有し、かつ複数のビットのデジタル数を受けて動作信 号のための周波数を選択し、該出力信号周波数をループ分周器によって分周し、 該ループ分周器は制御入力信号によって制御される可変除数を有して基準信号を 比較すべき信号を発生し、この結果生じた信号がループフィルタによってろ波さ れる、分数Ｎのシンセサイザを用いる無線送信機であって、 クロック信号を発生する手段と、 前記デジタル数の少なくとも第１の積分を導いて前記クロック信号の第１の発生 時に第１のラッチされた出力信号及び第１のキャリー出力信号を発生する手段と 、前記第１のラッチされた出力信号を積分して前記クロック信号の第２の発生時 に第２のキャリー出力信号及び第２のラッチされた出力信号を発生する手段と、 前記第１のキャリー出力信号を前記クロック信号の第３の発生時まで遅延する手 段と、 前記第２のキャリー出力信号を微分する手段と、前記遅延された第１のキャリー 出力信号及び前記微分された第２のキャリー出力信号から前記制御入力信号を発 生する手段と、 前記第１のラッチされた出力信号及び前記第２のラッチされた出力信号を結合し て残留誤差補正信号を発生する結合手段と、 該残留誤差補正信号を前記ループフィルタに接続する接続手段と、 前記制御入力信号及び前記結合された残留誤差補正信号に応答して低減した残留 誤差を有する前記動作信号を発生する手段と、 該動作信号を送信する手段と、 を具備する無線送信機。
9. ９．前記接続手段はさらに前記残留誤差補正信号を微分する手段を具備する請求 項８に記載の無線送信機。
10. １０．前記結合手段はさらに前記クロック信号の第２の発生時まで前記第１のラ ッチされた出力信号を遅延する手段を具備する請求項８に記載の無線送信機。
11. １１．さらに、時間的に変化する前記デジタル数の少なくとも１ビットによって 前記動作信号を変調する手段を具備する請求項８に記載の無線送信機。
12. １２．前記可変除数が整数と、分子を分母によって除した商との和によって表わ された平均値を有する請求項８に記載の無線送信機。
13. １３．前記可変除数の分母は大きな値であって、該分母によって除された基準信 号の商の周波数が前記分数Ｎのシンセサイザのハイパス特性のコーナ周波数（ｃ ｏｒｎｅｒｆｒｅｑｕｅｎｃｙ）よりかなり低く、これにより、前記動作信号に おけるスプリアス信号が除去される請求項１２に記載の無線送信機。
14. １４．さらに、前記デジタル数の少なくとも１ビットに対する所定状態を選択す ることによって多数の分子値に対して前記分母を維持する手段を具備する請求項 １２に記載の無線送信機。
15. １５．低減された残留誤差を有し、かつデジタル数を受信して制御可能な発振器 の出力信号周波数を可変除数分周器によって分周することによって該出力信号周 波数を選択し、該可変除数分周器はラッチドアキュムレータ網からのキャリー出 力信号によって制御されて信号を発生し、該信号はループフィルタによってろ波 される、分数Ｎのラッチされたアキュムレータのシンセサイザにおける信号合成 信号方法であって、 前記デジタル数の積分である第１のラッチされた出力信号を発生するステップと 、 該第１のラッチされた出力信号の積分である第２のラッチされた出力信号を発生 するステップと、前記発生した第１のラッチされた出力信号及び前記発生した第 ２のラッチされた出力信号を結合して残留誤差補正信号を発生するステップと、 該残留誤差補正信号を前記ループフィルタに接続するステップと、 を具備する信号合成方法。
16. １６．さらに、前記残留誤差補正信号を微分するステップを具備する請求項１６ に記載の方法。
17. １７．前記結合するステップは前記第１のラッチされた出力信号を遅延させるス テップを具備する請求項１６に記載の方法。