JP2941005B2 - 記憶制御装置 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 主記憶装置とシステム記憶装置のような２つの記憶装
置を制御する記憶制御装置に関し， ２つの記憶装置間のデータ転送において障害が発生し
た場合でも，その影響を最小限にとどめることを目的と
し， 第１の記憶装置に対する処理要求を保持することがで
きるレジスタと，該レジスタは第２の記憶装置とのデー
タ送受のための処理要求が保持されているかどうかを検
出するデコーダ手段と，第２の記憶装置との間の送受デ
ータを一時的に格納することができるキューバッファ
と，当該キューバッファに格納されているデータの数を
管理するカウンタと，第２の記憶装置との間の送受デー
タ数を管理し，残り送受データがあるかどうかを検出す
ることができるデータ管理手段とを有し， 第１の記憶装置と第２の記憶装置の間でデータ転送中
に障害が発生した場合，宛先記憶装置への転送データの
書き込みを抑止して指定された転送データ数分の処理要
求のみを実行して終了させるように構成した。

〔産業上の利用分野〕

本発明は，主記憶装置とシステム記憶装置のような２
つの記憶装置を制御する記憶制御装置に関し，特に２つ
の記憶装置間でのデータ転送中に障害が発生した時の記
憶制御装置における処理に関する。

近年の情報処理装置においては，処理の高速化や処理
能力の増大をはかるために，主記憶装置の他に大容量の
システム記憶装置を備えるようになっている。システム
記憶装置に対する参照あるいは更新は，記憶制御装置に
よるシステム記憶装置と主記憶装置との間のデータ転送
によって行われる。記憶装置間のデータ転送は処理効率
を上げるために，一度の処理要求によって，ある程度ま
とまったデータ量を処理できるようになっている。この
とき，個々のデータを処理する際に障害が発生した場
合，未処理データに対して適切な処理が必要となってく
る。

〔従来の技術〕

第３図は本発明が対象としている記憶制御装置の従来
例の構成図である。

第３図において,1はCPUやCHPなどの処理要求元装置で
あり，図の簡単化のため１個のみが示されている。

２は記憶制御装置である。

３は主記憶装置である。

４はシステム記憶装置である。

５はシステム記憶装置制御回路であり，システム記憶
装置４に対するデータの書き込み、読み出しを制御す
る。

６は転送データ数管理回路であり，処理要求により指
示された転送データ数に基づき，処理の進行に伴う残り
データ数をシステム記憶装置制御回路５に指示する。

７はキューバッファであり，主記憶装置３とシステム
記憶装置４との間の転送データを入力順に一時的に保持
する。

８はキューバッファ管理回路であり，キューバッファ
７にデータが入力されるごとにアップカウント，キュー
バッファ７からデータが出力されるごとにダウンカウン
トして，キューバッファ７に保持されている転送データ
の数をシステム記憶装置制御回路５に指示する。

９はデコーダであり，処理要求元装置１からの処理要
求のうち記憶装置間データ転送起動要求を検出し，シス
テム記憶装置制御回路５に通知する。

10はレジスタであり，処理要求元装置１から入力され
た処理要求を保持するポートとなる。

11はプライオリティ選択回路であり，処理要求元装置
１その他の図示されていない装置からの処理要求につい
てプライオリティをとり,1つの処理要求を選択する。

動作時に処理要求元装置１から出力された記憶間デー
タ転送起動要求は，レジスタ10にセットされ，プライオ
リティ選択回路11によって選択されると，システム記憶
装置制御回路５を起動すると同時に，データ転送量が転
送データ数管理回路６にセットされる。要求に基づくシ
ステム記憶装置４から主記憶装置３へあるいは主記憶装
置３からシステム記憶装置４へのデータ転送は，キュー
バッファ管理回路８により，キューバッファ７を介して
おこなわれる。

〔発明が解決しようとする課題〕

従来の記憶装置間のデータ転送においては，個々のデ
ータ転送中に障害が発生しても，予め与えられたデータ
量を処理し終えるまで処理を継続しようとしていた。ま
た，重大な障害が発生した場合には，即座に処理を中断
していた。

従って，記憶装置間のデータ転送を障害発生後も継続
した場合には，書き込み先の記憶装置上に誤ったデータ
を書き込んでしまったり，キューバッファにデータが残
ったままデータ転送を継続できない状態に陥って書き込
みできずにハングしてしまう等の問題を生じていた。

また，データ転送を途中で中断した場合や，予め指定
された送受データ数と，対応する主記憶装置に対する処
理要求の数が一致しなくなった場合などは，データ転送
終了後も主記憶装置に対する処理要求が残存してしまう
可能性があり，主記憶装置の内容を破壊したり，後続の
記憶装置間のデータ転送に係わる主記憶装置に対する処
理要求と区別がつかなくなる等の問題を生じていた。

本発明は，記憶装置間のデータ転送において障害が発
生した場合でも，その影響を最小限にとどめ，後続の処
理が正しく開始できる状態にしておくとともに，記憶装
置内のデータの破壊を防ぐことのできるような記憶制御
装置を提供することを目的としている。

〔課題を解決するための手段〕

本発明は，記憶制御装置において，主記憶装置とシス
テム記憶装置などの２つの記憶装置の間でデータ転送を
しているときに障害が発生した場合，データ転送先の記
憶装置への書き込みを抑止して誤ったデータが書き込ま
れる可能性をなくすとともに，データ転送の処理要求の
処理は始めに指示されたデータ転送数だけ続行して終了
し，処理要求の残存による誤処理の発生の可能性をなく
すものである。

第１図は本発明の原理的構成図である。

図中,1は処理要求元装置,2は記憶制御装置,3は主記憶
装置（特許請求の範囲における第１の記憶装置に相
当）,4はシステム記憶装置（特許請求の範囲における第
２の記憶装置に相当）,5はシステム記憶装置制御回路,6
は転送データ数管理回路,7はキューバッファ,8はキュー
バッファ管理回路,9はデコーダ,10はレジスタ,11はプラ
イオリティ選択回路であり，それぞれの機能は第３図中
の従来例装置において説明したものと同じである。また
12は障害発生表示ラッチであり，何らかのデータ転送障
害が発生したときONにセットされる。13はゲートであ
り，記憶装置間のデータ転送を抑止する際に制御され
る。

処理要求元装置１からの記憶装置間データ転送起動要
求は，レジスタ10にセットされ，プライオリティ選択回
路11によって選択されると，システム記憶装置制御回路
５が起動され，同時にデータ転送量が転送データ数管理
回路６にセットされる。主記憶装置３とシステム記憶装
置４との間のデータ転送は，キューバッファ管理回路８
により，キューバッファ７を介しておこなわれる。

このデータ転送中に障害が発生した場合には，障害発
生表示ラッチ12がONになるので，それに基づきキューバ
ッファ７に対する制御が抑止され，主記憶装置３に対す
る書き込みデータがゲートされるとともに，システム記
憶装置４に対する書き込みも禁止される。システム記憶
装置制御回路５は，ポート10に記憶装置間データ転送の
ための主記憶装置処理要求が保持されていることを検出
するデコーダ９の出力と，キューバッファ７中に残存し
ているデータ量を示すキューバッファ管理回路８の出力
と，残り転送データ数を示す転送データ数管理回路６の
出力とを参照することにより，主記憶装置３に対する処
理要求がすべて処理されたことを認識した後に，データ
転送処理を終了するように動作する。

〔作用〕

本発明では，データ転送中の障害発生時に，データ転
送を抑止し，主記憶装置３に誤ったデータを書き込むこ
とを禁止できる。また，システム記憶装置４に対して
も，書き込みを禁止できる。さらに，主記憶装置３に対
する残存処理要求をすべて処理してしまうことにより，
主記憶装置３の内容を破壊することを防ぐと共に，後続
の記憶装置間のデータ転送を正しく開始できる状態にし
ておくことができる。

〔実施例〕

第２図により本発明の実施例を説明する。図は実施例
装置の構成図であり，図中の要素１ないし12は第１図中
の同じ番号の要素に対応する。また第２図で追加された
13ないし16はゲート,17ないし37は信号線である。

処理要求元装置１が記憶装置間データ起動要求および
それに伴う主記憶装置３に対する処理要求を発行する
と，この処理要求は信号線17によってポートとして用い
られるレジスタ10にセットされる。レジスタ10にセット
された処理要求は，信号線18より出力され，プライオリ
ティ選択回路11によって選択されるのを待つ。

プライオリティ選択回路11によって記憶装置間データ
転送起動要求が選択されると，信号線20によりシステム
記憶装置制御回路５に対して記憶装置間データ転送の起
動が指示され，同時にデータ転送量が転送データ数管理
回路６にセットされる。

これにより，システム記憶装置制御回路５は，信号線
25によってキューバッファ７およびキューバッファ管理
回路８を初期化し、それから記憶装置間のデータ転送を
開始する。正常動作中，障害発生表示ラッチはOFFであ
り，このときゲート13ないし16は開いている。

まず，主記憶装置３からシステム記憶装置４へのデー
タ転送の場合について説明する。

主記憶装置３からのデータ読み出し要求は，処理要求
元装置１より発行され，信号線17によりレジスタ10にセ
ットされる。この要求が信号線18によりプライオリティ
選択回路11によって選択されると，信号線19によって主
記憶装置３に読み出し要求が送られる。

これにより主記憶装置３から信号線37によって読み出
しデータ出力されると，システム記憶装置制御回路５よ
り信号線28を用いてキューバッファ７へ入力指示信号が
出力される。この指示信号はゲート14を通り，信号線29
によりキューバッファ７に入力される。

システム記憶装置４が信号線32に書き込みデータ受け
取り不可信号を信号出力していないときには，制御回路
５から信号線26によってキューバッファ７に出力指示が
出され，これがゲート13を通り信号線27からキューバッ
ファ７に入力されると，キューバッファ７より信号線23
にデータが出力される。このとき，制御回路５が信号線
34,ゲート15,信号線35により，書き込みデータが有効で
あることを示す信号を出力し，システム記憶装置４に書
き込みが指示される。

主記憶装置３からシステム記憶装置４へのデータ転送
中に障害が発生した場合は，障害発生表示ラッチ12がON
にセットされ，信号線31によってゲート13ないし16が全
て禁止され，キューバッファ７への入力，キューバッフ
ァ７からの出力，システム記憶装置４に対する書き込み
指示，およびシステム記憶装置４からの書き込みデータ
受け取り不可を示す信号の参照が禁止される。

一方，記憶装置間データ転送のための主記憶装置３に
対する処理要求がレジスタ10に保持されているかどうか
がデコーダ９によって調べられ，その結果が信号線21に
出力される。

また，予め指示されたデータ転送量に対応する処理が
残っているかどうかが転送データ数管理回路６から信号
線22に出力される。さらにキューバッファ管理回路８か
ら信号線30によって，障害が発生しなかったときにキュ
ーバッファ７に保持されているべきデータの有無が出力
される。

システム記憶装置制御回路５は，これらの情報によ
り，記憶装置間データ転送のための主記憶装置３に対す
る処理要求がすべて処理されたことを認識した後に，デ
ータ転送の処理を終了する。このとき信号線36によっ
て，障害発生表示ラッチ12がOFFにリッセトされ，ゲー
ト13ないし16は開かれる。

次に，システム記憶装置４から主記憶装置３へのデー
タ転送の場合について説明する。

システム記憶装置４からの読み出しデータは，信号線
23に出力され，制御回路５からキューバッファ７に信号
線28,ゲート14から信号線29に出力されると，データは
キューバッファ７に入力される。また制御回路５からキ
ューバッファ７への出力指示が信号線26,ゲート13,信号
線27を経てキューバッファ７に出力されると，信号線24
にデータが出力される。

主記憶装置３への書き込みデータは，処理要求元装置
１より発行された主記憶装置３への書き込み要求ととも
にレジスタ10にセットされる。これが信号線18によりプ
ライオリティ選択回路11によって選択されると，信号線
19によって主記憶装置３に書き込み要求が送られる。

システム記憶装置４から主記憶装置３へのデータ転送
中に障害が発生した場合にも，障害発生表示ラッチ12が
セットされ，信号線31によってゲート13ないし16が禁止
されてキューバッファ７への入力，キューバッファ７か
らの出力が禁止される。

また，主記憶装置３からシステム記憶装置４へのデー
タ転送の場合と同様にして，記憶装置間データ転送のた
めの主記憶装置３に対する処理要求がすべて処理された
かどうかが調べられ，その後にデータ転送の処理を終了
する。このときも信号線36によって障害発生表示ラッチ
12がリセットされる。

以上のように，記憶装置間のデータ転送中に障害が発
生した場合には，無用なデータ書き込みを禁止すると同
時に，記憶装置間データ転送のための主記憶装置に対す
る処理要求がすべて処理された後にデータ転送の処理を
終了するように動作する。

〔発明の効果〕

以上説明したように本発明によれば，記憶装置間のデ
ータ転送において障害が発生した場合でも，記憶装置内
のデータの破壊を防ぐことができるとともに，後続の処
理が正しく開始できる状態にしておくことができ，シス
テム記憶装置を使用するうえでの信頼性を著しく向上さ
せることができる。

【図面の簡単な説明】

第１図は本発明の原理的構成図，第２図は本発明実施例
装置の構成図，第３図は記憶制御装置の従来例の構成図
である。 第１図中 1:処理要求元装置 2:記憶制御装置 3:主記憶装置 4:システム記憶装置 5:システム記憶装置制御回路 6:転送データ数管理回路 7:キューバッファ 8:キューバッファ管理回路 9:デコーダ 10:レジスタ（ポート） 11:プライオリティ選択回路 12:障害発生表示ラッチ

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】第１の記憶装置および第２の記憶装置に接
   続され，処理要求に応じて第１の記憶装置と第２の記憶
   装置との間でデータの送受を行う機能をそなえた記憶制
   御装置において， 第１の記憶装置に対する処理要求を保持することができ
   るレジスタと，該レジスタに第２の記憶装置とのデータ
   送受のための処理要求が保持されているかどうかを検出
   するデコーダ手段と，第２の記憶装置との間の送受デー
   タを一時的に格納することができるキューバッファと，
   当該キューバッファに格納されているデータの数を管理
   するキューバッファ管理回路と，第２の記憶装置との間
   の送受データ数を管理し，残り送受データがあるかどう
   かを検出することができるデータ管理手段とを有し， 第１の記憶装置と第２の記憶装置との間でデータ転送中
   に障害が発生した場合，データ転送先の記憶装置への転
   送データの書き込みを抑止して処理要求の処理を行い，
   予め指定された送受データ数に対応する処理要求がその
   後すべて処理された段階でデータ転送処理を終了するこ
   とを特徴とする記憶制御装置。
2. 【請求項２】請求項１において，発生した障害が，予め
   指定された送受データ数と，対応する第１の記憶装置に
   対する処理要求の数の一致が保証できないような障害で
   ある場合には、残り送受データ数の有無にかかわらず第
   １の記憶装置に対する処理要求がすべて処理され終えた
   段階でデータ転送処理を終了することを特徴とする記憶
   制御装置。