JPH05265789A - メモリ複写方式 - Google Patents

Abstract

(57)【要約】 【目的】二重化された情報記憶装置を含むシステムにお
いて、記憶内容の複写を経済的且つ高速に実現できる方
式を提供することを技術的目的とする。 【構成】少なくとも情報処理部（１ａ、２ａ）及びそれ
に接続される情報記憶部（１ｂ、２ｂ）を有する第一及
び第二のユニット（１、２）、前記第一及び第二のユニ
ット（１、２）を接続する共通バス（５）、前記第一の
ユニット（１）の情報記憶部（１ｂ）及び第二のユニッ
ト（２）の情報記憶部（２ｂ）を接続するメモリバス
（６）、前記共通バス（５）上に前記第一及び第二のユ
ニット（１、２）間の交絡路の設定を行う共通バス制御
装置（３）とを備えてなるメモリ複写方式。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報転送用の共通バス
により接続される複数の処理系において、任意の処理系
で記憶した情報を他の処理系へ処理装置及びメモリバス
を経由して複写する二重化システムにおけるメモリ複写
方式に関する。

【０００２】

【従来の技術】最近の計算機システムのハードウェア技
術、ソフトウェア技術の進歩に伴い、オンラインシステ
ム、例えばローカルエリアネットワーク（ＬＡＮ）、ワ
ールドエリアネットワーク（ＷＡＮ）等のめざましく普
及してきており、該計算機システムに対する信頼度のよ
り一層の向上が求められているすなわち、該ローカルエ
リアネットワーク等を構成しているデバイス制御装置等
では、障害が発生した時に早急な復旧を可能とするため
に、二つの処理系を有する二重化構成がとられている。

【０００３】ここで、電子交換機等に用いられる二重化
構成のシステムは、少なくとも中央処理装置と主記憶装
置とを有する二つの処理系を有し、一方の処理装置と他
方の主記憶装置とをバスにより接続する構成をとってお
り、書き込み動作は一方系中央処理装置から両系の主記
憶装置に対して実行し、読み出し動作は、両系の主記憶
装置のうちどちらか一方からのみ実行するようになって
いる。

【０００４】この二重化構成システムによれば、両系の
主記憶装置の記憶される内容が同一であるため、一方系
において主記憶装置に障害を発生した場合には、他方系
の主記憶装置から情報を読み出すことにより処理を継続
することができる。これによりチェックポイント以降を
再試行する方式に比べてより高速にシステムの立ち上げ
を行うことができる。

【０００５】かかる二重化構成システムでは、動作速度
の大きい素子用いることにより中央処理装置のマシンサ
イクルは短くなってきているが、主記憶装置に対するア
クセス時間は依然として長く、中央処理装置の動作速度
と主記憶装置に対するアクセス時間とにずれが生じてし
まう。すなわち、当該二重化システム全体の処理能力を
考慮した場合に、システム全体としてはアクセス時間の
遅い主記憶装置に合わせて処理を行うこととなり、その
間中央処理装置には遊び時間が生じ、システム全体の処
理能力の向上を図るうえで障害となっていた。

【０００６】そこで、上記した遊び時間を消化するため
に、各処理系の中央処理装置と主記憶装置との間に緩衝
記憶装置を設け、この緩衝記憶装置に主記憶装置に書き
込むべき情報を一時的に格納させることにより、中央処
理装置が処理を終了すると直ちに次の処理へ移れるよう
にしている。

【０００７】また、中央処理装置から特定アドレスにア
クセスする場合、緩衝記憶装置に当該特定アドレスの内
容が格納されていれば、この緩衝記憶装置から情報を読
み出し、格納されていない場合は、主記憶装置から読み
出して緩衝記憶装置内において最も使用頻度の低い内容
と書き換えるようにしている。

【０００８】ここで、緩衝記憶装置を用いた二重化構成
システムにおいて、中央処理装置からメモリ内容の書き
換え要求があった場合に緩衝記憶装置の内容だけを書き
換えるコピーバック方式では、中央処理装置は、緩衝記
憶装置に対して書き換え・読み出しを行うので処理速度
の高速化が図れるという利点がある。

【０００９】しかし、中央処理装置からのメモリ内容書
き換え要求に対して、緩衝記憶装置の内容だけを書き換
えるので、主記憶装置に存在せず、緩衝記憶装置にのみ
存在する情報があることになる。つまり、両系の主記憶
装置の内容は一致しているが、緩衝記憶装置の内容が異
なる場合が生じる。このとき、一方系の緩衝記憶装置に
おいて障害が生じると、一方系の緩衝記憶装置にのみ存
在していた情報が消滅してしまい、処理の継続を行えな
いという問題があった。そこでさらに、両系の緩衝記憶
装置間をメモリバス及び当該メモリバス上に交絡路を設
定するメモリバス制御装置を設定して、前記メモリバス
制御装置が一方の処理系において緩衝記憶装置に対する
書き込み／書き換え要求を認識すると、当該メモリバス
上に交絡路を設定して他方系の緩衝記憶装置に当該書き
込み／書き換え内容を複写するようにしたメモリ複写方
式が知られてきている。

【００１０】これによれば、両系の主記憶装置と共に緩
衝記憶装置の内容の同一性が保証されるので、一方の処
理系において主記憶装置または緩衝記憶装置に障害が発
生した場合でも、他方の処理系の主記憶装置または緩衝
記憶装置から読み出しを行えるので処理を継続して実行
できる。

【００１１】

【発明が解決しようとする課題】しかし、前記した方式
では、処理装置を高速化しても、緩衝記憶装置に対する
アクセス速度は遅く、システム全体の処理能力が向上し
ないという問題がある。

【００１２】また、高速の緩衝記憶装置の用意によって
システム全体の処理能力の向上することは、システムが
高価格なものとなり、不経済である。一方、大容量のメ
モリバスを用いても、個々の情報記憶装置へのアクセス
時間には限界があるので意味のないものとなる。

【００１３】さらに、メモリバス上に交絡路を設定する
ための専用の装置を設けなければならず、制御が複雑に
なると共に、遅延時間の増加という欠点がある。そこ
で、本発明は、前記問題点に鑑みてなされたものであ
り、二重化された情報記憶装置を含むシステムにおい
て、記憶内容の複写を経済的且つ高速に実現できる方式
を提供することを技術的課題とする。

【００１４】

【課題を解決するための手段】本発明は、前記課題を解
決するために以下のようにした。これを図１の原理図に
基いて説明する。

【００１５】本発明にかかる二重化システムは、少なく
とも情報処理部１ａ、２ａとそれに接続される情報記憶
部１ｂ、２ｂを有する第一及び第二のユニット１、２、
前記第一及び第二のユニット間を接続する共通バス５、
バス上に設置される共通バス制御装置３を有してなる。

【００１６】前記共通バス制御装置３は、前記第一のユ
ニット１において情報記憶部１ｂへの書き込みを認識し
て、前記共通バス５上に交絡路を設定すると共に、当該
書き込み情報を前記第二のユニット２へ転送し、その情
報記憶部２ｂに複写する装置である。

【００１７】また、前記第一及び第二のユニット１、２
には、複写すべきデータの判別を行う情報判別装置１
ｃ、２ｃを設けてもよい。この場合には、前記メモリバ
ス６上に前記情報記憶部１ｂ、２ｂ間の交絡路を設定す
るメモリバス制御装置４を設けるようにする。

【００１８】

【作用】本発明によれば、共通バス制御装置が第一のユ
ニットにおける情報記憶部への書き込みを認識した場
合、前記共通バス制御装置は、当該バス上に交絡路を設
定して当該書き込み情報を第二のユニットへ転送する。

【００１９】前記書き込み情報を受信した第二のユニッ
トでは、情報処理部が自身に接続されている情報記憶部
に当該書き込み情報を記憶させる。これにより、当該二
重化システムでは、第一のユニットにおいて情報記憶部
に障害が生じた場合に第二のユニットから情報を読み出
すことができると共に、共通バスを経由するために、第
一のユニットから第二のユニットへのアクセス時間を短
縮することができる。

【００２０】また、各ユニットに情報判別装置を設ける
と共に、両処理系の情報記憶部間をメモリバス及びメモ
リバス上に交絡路を設定するメモリバス制御装置を経由
して接続することにより、共通バス制御装置及びメモリ
バス制御装置が第一のユニットにおいて、情報記憶部へ
の書き込みを認識すると、共通バス制御装置が共通バス
上において交絡路を設定すると共にメモリバス制御装置
がメモリバス上に交絡路を設定して他方系の情報記憶部
へ転送・複写を行う。このとき、他方系の情報判別装置
は、共通バスを経由して転送されてくる情報とメモリバ
スを経由して転送されてくる情報とを比較して、先に当
該ユニットに到着した情報を情報記憶部に複写するよう
にすれば、一層効率のよい複写を行うことが可能とな
る。

【００２１】

【実施例】以下、本発明の具体的な実施例について説明
する。 （実施例１）図２は、本実施例１における二重化システ
ムの概略構成図である。

【００２２】本実施例１における二重化システムは、共
通バス１５及び共通バス制御装置１２、１３を介して接
続される現用系ユニット７と予備系ユニット８とから構
成される。

【００２３】本実施例１における現用系ユニット７は、
共通バス１５ａにインタフェース部９を介して接続され
る入出力装置７ａ及び中央処理装置（以下、ＣＰＵと記
す）７ｂ、前記ＣＰＵ７ｂに接続されるメモリ７ｃを有
してなる。

【００２４】予備系ユニット８は、共通バス１５ｂにイ
ンタフェース部９を介して接続される入出力装置８ａ及
びＣＰＵ８ｂ、前記ＣＰＵ８ｂに接続されるメモリ８ｃ
を有してなる。

【００２５】本実施例１における入出力装置７ａ／８ａ
は、当該現用系ユニット７／予備系ユニット８へのデー
タの入出力を行う装置である。メモリ７ｃ／８ｃは、デ
ータを記憶するための装置である。

【００２６】ＣＰＵ７ｂ／８ｂは、当該現用系ユニット
７／予備系ユニット８へ入出力されるデータの処理を行
うと共に、メモリ７ｃ／８ｃのデータの書き込み・読み
出しを制御する装置である。

【００２７】現用系側の共通バス制御装置１２は、一端
をインタフェース部９を介して現用系側の共通バス１５
ａに接続され、他端を交絡路を介して予備系側の共通バ
ス制御装置１３に接続されている。

【００２８】予備系側の共通バス制御装置１３は、上記
した通り一端を交絡路を介して現用系側の共通バス制御
装置１２に接続され、他端をインタフェース部９を介し
て予備系側の共通バス１５ｂに接続されている。

【００２９】共通バス制御装置１２は、共通バス１５ａ
をモニタし、メモリ７ｃへのデータ書き込みを認識し
て、自身から予備系の共通バス制御装置１３に対して交
絡路を設定し当該書き込みデータを転送する装置であ
る。

【００３０】共通バス制御装置１３は、交絡路を通じて
転送されてくる書き込みデータを当該予備系のメモリ８
ｃに複写する装置である。図３は、本実施例１における
二重化システムのメモリコピーの動作過程を示すフロー
チャート図である。

【００３１】本実施例１における二重かシステムでは、
現用系ユニット７の入出力装置７ａからメモリ７ｃに対
してデータの書き込み命令が入力されると（ステップ３
０１）、ＣＰＵ７ｂが当該書き込み命令を受けてメモリ
バス７ｃに当該書き込みデータを書き込む（ステップ３
０２）と共に、共通バス制御装置１２が当該書き込み命
令を認識して（ステップ３０３）、共通バス１５ａをモ
ニタして当該書き込みデータを検出する（ステップ３０
４）。

【００３２】ここで、共通バス制御装置１２は、予備系
ユニット８側の共通バス制御装置１３に対して交絡路を
設定し（ステップ３０５）、これを通じて当該書き込み
データを転送する（ステップ３０６）。

【００３３】当該書き込みデータを受けた予備系ユニッ
ト８側の共通バス制御装置１３は、予備系のＣＰＵ８ｂ
に対して当該書き込みデータを転送すると共に、メモリ
８ｃへの複写指示を行う（ステップ３０７）。

【００３４】当該書き込みデータの複写指示を受けたＣ
ＰＵ８ｂは、メモリ８ｃに当該書き込みデータを複写を
行う（ステップ３０８）。従って、本実施例１によれ
ば、複写すべきメモリデータは共通バスを通じて現用系
ユニットから予備系ユニットへ転送されるので、転送時
間を短縮できる。すなわち、当該二重化システム全体の
処理能力の向上を図ることができる。

【００３５】（実施例２）図４は、本実施例２における
二重化システムの概略構成図である。本実施例２におけ
る二重化システムは、共通バス１５及び共通バス制御装
置１２、１３を介して接続される現用系ユニット７と予
備系ユニット８とから構成される。

【００３６】さらに本実施例２では、前述の実施例１に
対して、メモリ７ｃとメモリ８ｃとをメモリバス制御装
置１０、１１を介して接続している。本実施例２におけ
る現用系ユニット７は、共通バス１５ａとインタフェー
ス部９を介して接続される入出力装置７ａ及び中央処理
装置（以下、ＣＰＵと記す）７ｂ、前記ＣＰＵ７ｂにメ
モリバス１４ａを介して接続されるメモリ７ｃを有して
なる。

【００３７】予備系ユニット８は、共通バス１５ｂとイ
ンタフェース部９を介して接続される入出力装置８ａ及
びＣＰＵ８ｂ、前記ＣＰＵ８ｂにメモリバス１４ｂを介
して接続されるメモリ８ｃを有してなる。

【００３８】入出力装置７ａ／８ａは、当該現用系ユニ
ット７／予備系ユニット８へのデータの入出力を行う装
置である。メモリ７ｃ／８ｃは、データを記憶するため
の装置である。

【００３９】ＣＰＵ７ｂ／８ｂは、当該現用系ユニット
７／予備系ユニット８へ入出力されるデータの処理を行
うと共に、メモリ７ｃ／８ｃのデータの書き込み・読み
出しを制御する装置である。

【００４０】本実施例２における入出力装置７ａ／８ａ
は、当該現用系ユニット７／予備系ユニット８へのデー
タの入出力を行う装置である。メモリ７ｃ／８ｃは、デ
ータを記憶するための装置である。

【００４１】ＣＰＵ７ｂ／８ｂは、当該現用系ユニット
７／予備系ユニット８へ入出力されるデータの処理を行
うと共に、メモリ７ｃ／８ｃのデータの書き込み・読み
出しを制御する装置である。

【００４２】現用系側の共通バス制御装置１２は、一端
をインタフェース部９を介して現用系側の共通バス１５
ａに接続され、他端を交絡路を介して予備系側の共通バ
ス制御装置１３に接続されている。

【００４３】予備系側の共通バス制御装置１３は、上記
した通り一端を交絡路を介して現用系側の共通バス制御
装置１２に接続され、他端をインタフェース部９を介し
て予備系側の共通バス１５ｂに接続されている。

【００４４】共通バス制御装置１２は、前述の実施例１
に対してメモリ７ｃへのデータ書き込みを認識したとき
に、当該書き込みデータに付与される識別子に基いてこ
のデータが予備系ユニット側の共通バス制御装置１３へ
転送すべきか否かを判別する機能を有し、転送する際に
は実施例１と同様に自身から予備系ユニット側の共通バ
ス制御装置１３へ交絡路を設定し当該書き込みデータを
転送する装置である。

【００４５】共通バス制御装置１３は、交絡路を介して
転送されてくるデータを当該予備系側のメモリ８ｃに複
写する装置である。メモリバス制御装置１０は、前述の
実施例１に対して、メモリ７ｃへのデータ書き込みを認
識したときに、当該書き込みデータに付与される識別子
に基いてこのデータが予備系ユニット側のメモリバス制
御装置１１へ転送すべきか否かを判別する機能を有し、
転送する際には実施例１と同様に自身から予備系ユニッ
ト側のメモリバス制御装置１１に対して交絡路を設定し
当該書き込みデータを転送する装置である。

【００４６】メモリバス制御装置１１は、交絡路を通じ
て転送されてくるデータを当該予備系側のメモリ８ｃに
複写する装置である。図５は、本実施例２における二重
化システムのメモリコピーの動作手順を示すフローチャ
ート図である。

【００４７】本実施例２における二重化システムでは、
現用系ユニット７において、入出力装置７ａからメモリ
７ｃに対してデータの書き込み命令を入力すると（ステ
ップ５０１）、当該書き込み命令及びデータは、共通バ
ス１５ａを通じてＣＰＵ７ｂに入力される。

【００４８】当該書き込み命令を受けたＣＰＵ７ｂが当
該書き込みデータをメモリ７ｃに書き込む（ステップ５
０２）と同時に、メモリバス制御装置１０及び共通バス
制御装置１２はメモリ７ｃへの書き込み命令を認識する
（ステップ５０３、５０４）。

【００４９】当該書き込み命令を認識したメモリバス制
御装置１０は、メモリバス１４ａをモニタして当該書き
込みデータを検出すると共に、このデータから識別子を
検出する（ステップ５０５）。そして、この識別子に基
いて予備系ユニット８側のメモリバス制御装置１１へ当
該データを転送すべきか否かを判別する（ステップ５０
６）。

【００５０】ここで、転送しないと判別した場合は、当
該メモリバス制御装置１０は動作しない（すなわち、共
通バス制御装置１２から予備系に複写されることにな
る）。また、転送すると判別した場合には、自身から予
備系ユニット８側のメモリバス制御装置１１へ交絡路を
設定し（ステップ５０７）、当該データの転送する（ス
テップ５０８）。

【００５１】当該データを受けたメモリバス制御装置１
１は、当該予備系ユニット８のメモリ８ｃに当該データ
を複写する（ステップ５０９）。一方、書き込み命令を
認識した共通バス制御装置１２は、共通バス１５ａをモ
ニタして書き込みデータを検出すると共に、その書き込
みデータから識別子を検出する（ステップ５１０）。

【００５２】そして、識別子に基いて予備系ユニット８
側の共通バス制御装置１３へ当該データを転送すべきか
否かを判別する（ステップ５１１）。ここで、転送しな
いと判別した場合は、当該共通バス制御装置１２は動作
しない（すなわち、メモリバス制御装置１０から予備系
に複写されることになる）。

【００５３】また、転送すると判別した場合には、共通
バス制御装置１２は、自身から予備系側の共通バス制御
装置１３へ交絡路を設定し（ステップ５１２）、データ
の転送を行う。

【００５４】転送先の共通バス制御装置１３は、書き込
みデータをＣＰＵ８ｂに転送し、メモリ８ｃへの複写指
示を行う（ステップ５１４）。複写指示を受けたＣＰＵ
８ｃは、当該書き込みデータをメモリ８ｃに複写する
（ステップ５１５）。

【００５５】従って、本実施例２によれば、複写すべき
データの特性により共通バスを通じて複写するか、メモ
リバスを通じて複写するかを自動的に選択することがで
きる 。 （実施例３）図６は、本実施例３における二重化シ
ステムの概略構成図である。

【００５６】本実施例３における二重化システムは、共
通バス１５及び共通バス制御装置１２、１３を介して接
続される現用系ユニット７と予備系ユニット８とから構
成される。

【００５７】さらに本実施例３では、前述の実施例２に
対して各系のユニットにデータ判別装置１６ａ、１６ｂ
を備え、このデータ判別装置１６ａ／１６ｂは、メモリ
バス制御装置１０／１１から転送されてくるデータと、
共通バス制御装置１２／１３から転送されてくるデータ
とを比較して両者が一致した場合にメモリ７ｃ／８ｃに
当該データの複写を行う装置である。

【００５８】共通バス制御装置１２は、前述の実施例２
に対してメモリ７ｃへのデータ書き込みを認識したとき
に、自身から予備系ユニット側の共通バス制御装置１３
へ交絡路を設定し当該書き込みデータを転送する装置で
ある。

【００５９】共通バス制御装置１３は、交絡路を介して
転送されてくるデータを当該予備系側のメモリ８ｃに複
写する装置である。メモリバス制御装置１０は、前述の
実施例２に対して、メモリ７ｃへのデータ書き込みを認
識したときに、自身から予備系ユニット側のメモリバス
制御装置１１に対して交絡路を設定し当該書き込みデー
タを転送する装置である。

【００６０】メモリバス制御装置１１は、交絡路を通じ
て転送されてくるデータを当該予備系側のメモリ８ｃに
複写する装置である。その他の構成は、前述の実施例２
と同様であるので説明は省略する。

【００６１】図７は、本実施例３における二重化システ
ムのメモリコピーの動作過程を示すフローチャート図で
ある。本実施例３における二重化システムは、現用系ユ
ニット７において、入出力装置７ａからメモリ７ｃに対
してデータ書き込み命令を入力すると（ステップ７０
１）、ＣＰＵ７ｂがデータ書き込み命令を受けてメモリ
７ｃに当該書き込みデータの書き込みを行う（ステップ
７０２）と同時に、当該現用系側のメモリバス制御装置
１０及び共通バス制御装置１２が当該書き込み命令を認
識する（ステップ７０３、７０４）。

【００６２】ここで、当該書き込み命令を認識したメモ
リバス制御装置１０は、メモリバス１４ａをモニタして
当該書き込みデータを検出し（ステップ７０４）、自身
から予備系側のメモリバス制御装置１１に対して交絡路
を設定する（ステップ７０６）。

【００６３】そして、現用系側のメモリバス制御装置１
０は、前記交絡路を通じて予備系側のメモリバス制御装
置１１に当該書き込みデータを転送する（ステップ７０
６）。

【００６４】当該書き込みデータを受けた予備系側のメ
モリバス制御装置１１は、この書き込みデータを予備系
側のデータ判別装置１６ｂへ転送する。一方、現用系側
において当該書き込みデータの書き込み命令を認識した
共通バス制御装置１２は、共通バスをモニタして当該書
き込みデータを検出する（ステップ７０９）。

【００６５】そして、共通バス制御装置１２は、自身か
ら予備系側の共通バス制御装置１３に対して交絡路を設
定し（ステップ７１０）、当該書き込みデータを予備系
側の共通バス制御装置１３へ転送する（ステップ７１
１）。

【００６６】当該書き込みデータを受けた予備系側の共
通バス制御装置１３は、この書き込みデータをデータ判
別装置１６ｂへ転送する（ステップ７１２）。ここで、
メモリバス制御装置１１及び共通バス制御装置１３から
書き込みデータを受けたデータ判別装置１６ｂは、双方
のデータを比較して（ステップ７１３）、双方が一致す
る場合には、メモリ８ｃに当該書き込みデータを複写す
る（ステップ７１４）。

【００６７】一方、双方が一致しない場合にはデータ判
別装置１６ｂはエラー信号を発信する（ステップ７１
５）。従って、本実施例３によれば、現用系の書き込み
データを予備系に正確に複写できる。

【００６８】また、データ判別装置１６に、メモリ制御
装置１１から転送されてくるデータと共通バス制御装置
１３から転送されてくるデータとを比較して、早く転送
されてきた方のデータをメモリ８ｃに書き込む機能を持
たせることにようにしてもよい。

【００６９】これによれば、当該二重システムの処理能
力が向上することができる。

【００７０】

【発明の効果】本発明によれば、情報転送用の共通バス
により接続される複数の処理系において、任意の処理系
で記憶した情報を他の処理系へ処理装置及びメモリバス
を経由して複写する二重化システムにおいて、メモリ情
報の複写を高速且つ正確に行うことができる。

【図面の簡単な説明】

【図１】本発明の原理図

【図２】本実施例１における二重化システムの概略構成
図

【図３】本実施例１におけるメモリコピーの動作過程を
示すフローチャート図

【図４】本実施例２おける二重化システムの概略構成図

【図５】本実施例２におけるメモリコピーの動作過程を
示すフローチャート図

【図６】本実施例３における二重化システムの概略構成
図

【図７】本実施例３におけるメモリコピーの動作過程を
示すフローチャート図

【符号の説明】

１・・第一のユニット １ａ・・情報処理部 １ｂ・・情報記憶部 １ｃ・・情報判別装置 ２・・第二のユニット ２ａ・・情報処理部 ２ｂ・・情報記憶部 ２ｃ・・情報判別装置 ３・・共通バス制御装置 ４・・メモリバス制御装置 ５・・共通バス ６・・メモリバス ７・・現用系ユニット ７ａ・・入出力装置 ７ｂ・・中央処理装置（ＣＰＵ） ７ｃ・・メモリ ８・・予備系ユニット ８ａ・・入出力装置 ８ｂ・・ＣＰＵ ８ｃ・・メモリ ９・・インタフェース部 １０・・メモリバス制御装置 １１・・メモリバス制御装置 １２・・共通バス制御装置 １３・・共通バス制御装置 １４・・メモリバス １５・・共通バス １６・・データ判別装置

Claims (2)

【特許請求の範囲】
1. 【請求項１】 少なくとも情報処理部（１ａ、２ａ）及
   びそれに接続される情報記憶部（１ｂ、２ｂ）を有する
   第一及び第二のユニット（１、２）と、 前記第一及び第二のユニット（１、２）を接続する共通
   バス（５）と、 前記第一のユニット（１）の情報記憶部（１ｂ）及び第
   二のユニット（２）の情報記憶部（２ｂ）を接続するメ
   モリバス（６）と、 前記共通バス（５）上に前記第一及び第二のユニット
   （１、２）間の交絡路の設定を行う共通バス制御装置
   （３）とを備え、 前記共通バス制御装置（３）が前記第一のユニット
   （１）において情報記憶部（１ｂ）に書き込むべき情報
   を認識した場合、前記共通バス制御装置（３）は、当該
   情報を前記第二のユニット（２）へ転送すると共に第二
   のユニット（２）の情報記憶部（２ｂ）に複写すること
   を特徴とするメモリ複写方式。
2. 【請求項２】 前記第一及び第二のユニット（１、２）
   には、複写すべきデータの判別を行う情報判別装置（１
   ｃ、２ｃ）を設けると共に、 前記メモリバス（６）上に前記各情報記憶部（１ｂ、２
   ｂ）間の交絡路の設定を行うメモリバス制御装置（４）
   を設け、 前記共通バス制御装置（３）及びメモリバス制御装置
   （４）が前記第一のユニット（１）においてその情報記
   憶部（１ｂ）に書き込むべき情報を認識した場合、前記
   共通バス制御装置（３）及びメモリバス制御装置（４）
   のそれぞれが当該情報を前記第二のユニット（２）へ転
   送し、 前記第二のユニット（２）の情報判別装置（２ｃ）が前
   記共通バス（５）とメモリバス（６）とを通じて転送さ
   れてくる情報を比較して、当該第二のユニット（２）に
   先に到着した情報を当該第二のユニット（２）の情報記
   憶部（２ｂ）に複写することを特徴とする請求項１記載
   のメモリ複写方式。