JPH05265789A - メモリ複写方式 - Google Patents
メモリ複写方式Info
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- JPH05265789A JPH05265789A JP4064019A JP6401992A JPH05265789A JP H05265789 A JPH05265789 A JP H05265789A JP 4064019 A JP4064019 A JP 4064019A JP 6401992 A JP6401992 A JP 6401992A JP H05265789 A JPH05265789 A JP H05265789A
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- memory
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- common bus
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Abstract
(57)【要約】
【目的】二重化された情報記憶装置を含むシステムにお
いて、記憶内容の複写を経済的且つ高速に実現できる方
式を提供することを技術的目的とする。 【構成】少なくとも情報処理部(1a、2a)及びそれ
に接続される情報記憶部(1b、2b)を有する第一及
び第二のユニット(1、2)、前記第一及び第二のユニ
ット(1、2)を接続する共通バス(5)、前記第一の
ユニット(1)の情報記憶部(1b)及び第二のユニッ
ト(2)の情報記憶部(2b)を接続するメモリバス
(6)、前記共通バス(5)上に前記第一及び第二のユ
ニット(1、2)間の交絡路の設定を行う共通バス制御
装置(3)とを備えてなるメモリ複写方式。
いて、記憶内容の複写を経済的且つ高速に実現できる方
式を提供することを技術的目的とする。 【構成】少なくとも情報処理部(1a、2a)及びそれ
に接続される情報記憶部(1b、2b)を有する第一及
び第二のユニット(1、2)、前記第一及び第二のユニ
ット(1、2)を接続する共通バス(5)、前記第一の
ユニット(1)の情報記憶部(1b)及び第二のユニッ
ト(2)の情報記憶部(2b)を接続するメモリバス
(6)、前記共通バス(5)上に前記第一及び第二のユ
ニット(1、2)間の交絡路の設定を行う共通バス制御
装置(3)とを備えてなるメモリ複写方式。
Description
【0001】
【産業上の利用分野】本発明は、情報転送用の共通バス
により接続される複数の処理系において、任意の処理系
で記憶した情報を他の処理系へ処理装置及びメモリバス
を経由して複写する二重化システムにおけるメモリ複写
方式に関する。
により接続される複数の処理系において、任意の処理系
で記憶した情報を他の処理系へ処理装置及びメモリバス
を経由して複写する二重化システムにおけるメモリ複写
方式に関する。
【0002】
【従来の技術】最近の計算機システムのハードウェア技
術、ソフトウェア技術の進歩に伴い、オンラインシステ
ム、例えばローカルエリアネットワーク(LAN)、ワ
ールドエリアネットワーク(WAN)等のめざましく普
及してきており、該計算機システムに対する信頼度のよ
り一層の向上が求められているすなわち、該ローカルエ
リアネットワーク等を構成しているデバイス制御装置等
では、障害が発生した時に早急な復旧を可能とするため
に、二つの処理系を有する二重化構成がとられている。
術、ソフトウェア技術の進歩に伴い、オンラインシステ
ム、例えばローカルエリアネットワーク(LAN)、ワ
ールドエリアネットワーク(WAN)等のめざましく普
及してきており、該計算機システムに対する信頼度のよ
り一層の向上が求められているすなわち、該ローカルエ
リアネットワーク等を構成しているデバイス制御装置等
では、障害が発生した時に早急な復旧を可能とするため
に、二つの処理系を有する二重化構成がとられている。
【0003】ここで、電子交換機等に用いられる二重化
構成のシステムは、少なくとも中央処理装置と主記憶装
置とを有する二つの処理系を有し、一方の処理装置と他
方の主記憶装置とをバスにより接続する構成をとってお
り、書き込み動作は一方系中央処理装置から両系の主記
憶装置に対して実行し、読み出し動作は、両系の主記憶
装置のうちどちらか一方からのみ実行するようになって
いる。
構成のシステムは、少なくとも中央処理装置と主記憶装
置とを有する二つの処理系を有し、一方の処理装置と他
方の主記憶装置とをバスにより接続する構成をとってお
り、書き込み動作は一方系中央処理装置から両系の主記
憶装置に対して実行し、読み出し動作は、両系の主記憶
装置のうちどちらか一方からのみ実行するようになって
いる。
【0004】この二重化構成システムによれば、両系の
主記憶装置の記憶される内容が同一であるため、一方系
において主記憶装置に障害を発生した場合には、他方系
の主記憶装置から情報を読み出すことにより処理を継続
することができる。これによりチェックポイント以降を
再試行する方式に比べてより高速にシステムの立ち上げ
を行うことができる。
主記憶装置の記憶される内容が同一であるため、一方系
において主記憶装置に障害を発生した場合には、他方系
の主記憶装置から情報を読み出すことにより処理を継続
することができる。これによりチェックポイント以降を
再試行する方式に比べてより高速にシステムの立ち上げ
を行うことができる。
【0005】かかる二重化構成システムでは、動作速度
の大きい素子用いることにより中央処理装置のマシンサ
イクルは短くなってきているが、主記憶装置に対するア
クセス時間は依然として長く、中央処理装置の動作速度
と主記憶装置に対するアクセス時間とにずれが生じてし
まう。すなわち、当該二重化システム全体の処理能力を
考慮した場合に、システム全体としてはアクセス時間の
遅い主記憶装置に合わせて処理を行うこととなり、その
間中央処理装置には遊び時間が生じ、システム全体の処
理能力の向上を図るうえで障害となっていた。
の大きい素子用いることにより中央処理装置のマシンサ
イクルは短くなってきているが、主記憶装置に対するア
クセス時間は依然として長く、中央処理装置の動作速度
と主記憶装置に対するアクセス時間とにずれが生じてし
まう。すなわち、当該二重化システム全体の処理能力を
考慮した場合に、システム全体としてはアクセス時間の
遅い主記憶装置に合わせて処理を行うこととなり、その
間中央処理装置には遊び時間が生じ、システム全体の処
理能力の向上を図るうえで障害となっていた。
【0006】そこで、上記した遊び時間を消化するため
に、各処理系の中央処理装置と主記憶装置との間に緩衝
記憶装置を設け、この緩衝記憶装置に主記憶装置に書き
込むべき情報を一時的に格納させることにより、中央処
理装置が処理を終了すると直ちに次の処理へ移れるよう
にしている。
に、各処理系の中央処理装置と主記憶装置との間に緩衝
記憶装置を設け、この緩衝記憶装置に主記憶装置に書き
込むべき情報を一時的に格納させることにより、中央処
理装置が処理を終了すると直ちに次の処理へ移れるよう
にしている。
【0007】また、中央処理装置から特定アドレスにア
クセスする場合、緩衝記憶装置に当該特定アドレスの内
容が格納されていれば、この緩衝記憶装置から情報を読
み出し、格納されていない場合は、主記憶装置から読み
出して緩衝記憶装置内において最も使用頻度の低い内容
と書き換えるようにしている。
クセスする場合、緩衝記憶装置に当該特定アドレスの内
容が格納されていれば、この緩衝記憶装置から情報を読
み出し、格納されていない場合は、主記憶装置から読み
出して緩衝記憶装置内において最も使用頻度の低い内容
と書き換えるようにしている。
【0008】ここで、緩衝記憶装置を用いた二重化構成
システムにおいて、中央処理装置からメモリ内容の書き
換え要求があった場合に緩衝記憶装置の内容だけを書き
換えるコピーバック方式では、中央処理装置は、緩衝記
憶装置に対して書き換え・読み出しを行うので処理速度
の高速化が図れるという利点がある。
システムにおいて、中央処理装置からメモリ内容の書き
換え要求があった場合に緩衝記憶装置の内容だけを書き
換えるコピーバック方式では、中央処理装置は、緩衝記
憶装置に対して書き換え・読み出しを行うので処理速度
の高速化が図れるという利点がある。
【0009】しかし、中央処理装置からのメモリ内容書
き換え要求に対して、緩衝記憶装置の内容だけを書き換
えるので、主記憶装置に存在せず、緩衝記憶装置にのみ
存在する情報があることになる。つまり、両系の主記憶
装置の内容は一致しているが、緩衝記憶装置の内容が異
なる場合が生じる。このとき、一方系の緩衝記憶装置に
おいて障害が生じると、一方系の緩衝記憶装置にのみ存
在していた情報が消滅してしまい、処理の継続を行えな
いという問題があった。そこでさらに、両系の緩衝記憶
装置間をメモリバス及び当該メモリバス上に交絡路を設
定するメモリバス制御装置を設定して、前記メモリバス
制御装置が一方の処理系において緩衝記憶装置に対する
書き込み/書き換え要求を認識すると、当該メモリバス
上に交絡路を設定して他方系の緩衝記憶装置に当該書き
込み/書き換え内容を複写するようにしたメモリ複写方
式が知られてきている。
き換え要求に対して、緩衝記憶装置の内容だけを書き換
えるので、主記憶装置に存在せず、緩衝記憶装置にのみ
存在する情報があることになる。つまり、両系の主記憶
装置の内容は一致しているが、緩衝記憶装置の内容が異
なる場合が生じる。このとき、一方系の緩衝記憶装置に
おいて障害が生じると、一方系の緩衝記憶装置にのみ存
在していた情報が消滅してしまい、処理の継続を行えな
いという問題があった。そこでさらに、両系の緩衝記憶
装置間をメモリバス及び当該メモリバス上に交絡路を設
定するメモリバス制御装置を設定して、前記メモリバス
制御装置が一方の処理系において緩衝記憶装置に対する
書き込み/書き換え要求を認識すると、当該メモリバス
上に交絡路を設定して他方系の緩衝記憶装置に当該書き
込み/書き換え内容を複写するようにしたメモリ複写方
式が知られてきている。
【0010】これによれば、両系の主記憶装置と共に緩
衝記憶装置の内容の同一性が保証されるので、一方の処
理系において主記憶装置または緩衝記憶装置に障害が発
生した場合でも、他方の処理系の主記憶装置または緩衝
記憶装置から読み出しを行えるので処理を継続して実行
できる。
衝記憶装置の内容の同一性が保証されるので、一方の処
理系において主記憶装置または緩衝記憶装置に障害が発
生した場合でも、他方の処理系の主記憶装置または緩衝
記憶装置から読み出しを行えるので処理を継続して実行
できる。
【0011】
【発明が解決しようとする課題】しかし、前記した方式
では、処理装置を高速化しても、緩衝記憶装置に対する
アクセス速度は遅く、システム全体の処理能力が向上し
ないという問題がある。
では、処理装置を高速化しても、緩衝記憶装置に対する
アクセス速度は遅く、システム全体の処理能力が向上し
ないという問題がある。
【0012】また、高速の緩衝記憶装置の用意によって
システム全体の処理能力の向上することは、システムが
高価格なものとなり、不経済である。一方、大容量のメ
モリバスを用いても、個々の情報記憶装置へのアクセス
時間には限界があるので意味のないものとなる。
システム全体の処理能力の向上することは、システムが
高価格なものとなり、不経済である。一方、大容量のメ
モリバスを用いても、個々の情報記憶装置へのアクセス
時間には限界があるので意味のないものとなる。
【0013】さらに、メモリバス上に交絡路を設定する
ための専用の装置を設けなければならず、制御が複雑に
なると共に、遅延時間の増加という欠点がある。そこ
で、本発明は、前記問題点に鑑みてなされたものであ
り、二重化された情報記憶装置を含むシステムにおい
て、記憶内容の複写を経済的且つ高速に実現できる方式
を提供することを技術的課題とする。
ための専用の装置を設けなければならず、制御が複雑に
なると共に、遅延時間の増加という欠点がある。そこ
で、本発明は、前記問題点に鑑みてなされたものであ
り、二重化された情報記憶装置を含むシステムにおい
て、記憶内容の複写を経済的且つ高速に実現できる方式
を提供することを技術的課題とする。
【0014】
【課題を解決するための手段】本発明は、前記課題を解
決するために以下のようにした。これを図1の原理図に
基いて説明する。
決するために以下のようにした。これを図1の原理図に
基いて説明する。
【0015】本発明にかかる二重化システムは、少なく
とも情報処理部1a、2aとそれに接続される情報記憶
部1b、2bを有する第一及び第二のユニット1、2、
前記第一及び第二のユニット間を接続する共通バス5、
バス上に設置される共通バス制御装置3を有してなる。
とも情報処理部1a、2aとそれに接続される情報記憶
部1b、2bを有する第一及び第二のユニット1、2、
前記第一及び第二のユニット間を接続する共通バス5、
バス上に設置される共通バス制御装置3を有してなる。
【0016】前記共通バス制御装置3は、前記第一のユ
ニット1において情報記憶部1bへの書き込みを認識し
て、前記共通バス5上に交絡路を設定すると共に、当該
書き込み情報を前記第二のユニット2へ転送し、その情
報記憶部2bに複写する装置である。
ニット1において情報記憶部1bへの書き込みを認識し
て、前記共通バス5上に交絡路を設定すると共に、当該
書き込み情報を前記第二のユニット2へ転送し、その情
報記憶部2bに複写する装置である。
【0017】また、前記第一及び第二のユニット1、2
には、複写すべきデータの判別を行う情報判別装置1
c、2cを設けてもよい。この場合には、前記メモリバ
ス6上に前記情報記憶部1b、2b間の交絡路を設定す
るメモリバス制御装置4を設けるようにする。
には、複写すべきデータの判別を行う情報判別装置1
c、2cを設けてもよい。この場合には、前記メモリバ
ス6上に前記情報記憶部1b、2b間の交絡路を設定す
るメモリバス制御装置4を設けるようにする。
【0018】
【作用】本発明によれば、共通バス制御装置が第一のユ
ニットにおける情報記憶部への書き込みを認識した場
合、前記共通バス制御装置は、当該バス上に交絡路を設
定して当該書き込み情報を第二のユニットへ転送する。
ニットにおける情報記憶部への書き込みを認識した場
合、前記共通バス制御装置は、当該バス上に交絡路を設
定して当該書き込み情報を第二のユニットへ転送する。
【0019】前記書き込み情報を受信した第二のユニッ
トでは、情報処理部が自身に接続されている情報記憶部
に当該書き込み情報を記憶させる。これにより、当該二
重化システムでは、第一のユニットにおいて情報記憶部
に障害が生じた場合に第二のユニットから情報を読み出
すことができると共に、共通バスを経由するために、第
一のユニットから第二のユニットへのアクセス時間を短
縮することができる。
トでは、情報処理部が自身に接続されている情報記憶部
に当該書き込み情報を記憶させる。これにより、当該二
重化システムでは、第一のユニットにおいて情報記憶部
に障害が生じた場合に第二のユニットから情報を読み出
すことができると共に、共通バスを経由するために、第
一のユニットから第二のユニットへのアクセス時間を短
縮することができる。
【0020】また、各ユニットに情報判別装置を設ける
と共に、両処理系の情報記憶部間をメモリバス及びメモ
リバス上に交絡路を設定するメモリバス制御装置を経由
して接続することにより、共通バス制御装置及びメモリ
バス制御装置が第一のユニットにおいて、情報記憶部へ
の書き込みを認識すると、共通バス制御装置が共通バス
上において交絡路を設定すると共にメモリバス制御装置
がメモリバス上に交絡路を設定して他方系の情報記憶部
へ転送・複写を行う。このとき、他方系の情報判別装置
は、共通バスを経由して転送されてくる情報とメモリバ
スを経由して転送されてくる情報とを比較して、先に当
該ユニットに到着した情報を情報記憶部に複写するよう
にすれば、一層効率のよい複写を行うことが可能とな
る。
と共に、両処理系の情報記憶部間をメモリバス及びメモ
リバス上に交絡路を設定するメモリバス制御装置を経由
して接続することにより、共通バス制御装置及びメモリ
バス制御装置が第一のユニットにおいて、情報記憶部へ
の書き込みを認識すると、共通バス制御装置が共通バス
上において交絡路を設定すると共にメモリバス制御装置
がメモリバス上に交絡路を設定して他方系の情報記憶部
へ転送・複写を行う。このとき、他方系の情報判別装置
は、共通バスを経由して転送されてくる情報とメモリバ
スを経由して転送されてくる情報とを比較して、先に当
該ユニットに到着した情報を情報記憶部に複写するよう
にすれば、一層効率のよい複写を行うことが可能とな
る。
【0021】
【実施例】以下、本発明の具体的な実施例について説明
する。 (実施例1)図2は、本実施例1における二重化システ
ムの概略構成図である。
する。 (実施例1)図2は、本実施例1における二重化システ
ムの概略構成図である。
【0022】本実施例1における二重化システムは、共
通バス15及び共通バス制御装置12、13を介して接
続される現用系ユニット7と予備系ユニット8とから構
成される。
通バス15及び共通バス制御装置12、13を介して接
続される現用系ユニット7と予備系ユニット8とから構
成される。
【0023】本実施例1における現用系ユニット7は、
共通バス15aにインタフェース部9を介して接続され
る入出力装置7a及び中央処理装置(以下、CPUと記
す)7b、前記CPU7bに接続されるメモリ7cを有
してなる。
共通バス15aにインタフェース部9を介して接続され
る入出力装置7a及び中央処理装置(以下、CPUと記
す)7b、前記CPU7bに接続されるメモリ7cを有
してなる。
【0024】予備系ユニット8は、共通バス15bにイ
ンタフェース部9を介して接続される入出力装置8a及
びCPU8b、前記CPU8bに接続されるメモリ8c
を有してなる。
ンタフェース部9を介して接続される入出力装置8a及
びCPU8b、前記CPU8bに接続されるメモリ8c
を有してなる。
【0025】本実施例1における入出力装置7a/8a
は、当該現用系ユニット7/予備系ユニット8へのデー
タの入出力を行う装置である。メモリ7c/8cは、デ
ータを記憶するための装置である。
は、当該現用系ユニット7/予備系ユニット8へのデー
タの入出力を行う装置である。メモリ7c/8cは、デ
ータを記憶するための装置である。
【0026】CPU7b/8bは、当該現用系ユニット
7/予備系ユニット8へ入出力されるデータの処理を行
うと共に、メモリ7c/8cのデータの書き込み・読み
出しを制御する装置である。
7/予備系ユニット8へ入出力されるデータの処理を行
うと共に、メモリ7c/8cのデータの書き込み・読み
出しを制御する装置である。
【0027】現用系側の共通バス制御装置12は、一端
をインタフェース部9を介して現用系側の共通バス15
aに接続され、他端を交絡路を介して予備系側の共通バ
ス制御装置13に接続されている。
をインタフェース部9を介して現用系側の共通バス15
aに接続され、他端を交絡路を介して予備系側の共通バ
ス制御装置13に接続されている。
【0028】予備系側の共通バス制御装置13は、上記
した通り一端を交絡路を介して現用系側の共通バス制御
装置12に接続され、他端をインタフェース部9を介し
て予備系側の共通バス15bに接続されている。
した通り一端を交絡路を介して現用系側の共通バス制御
装置12に接続され、他端をインタフェース部9を介し
て予備系側の共通バス15bに接続されている。
【0029】共通バス制御装置12は、共通バス15a
をモニタし、メモリ7cへのデータ書き込みを認識し
て、自身から予備系の共通バス制御装置13に対して交
絡路を設定し当該書き込みデータを転送する装置であ
る。
をモニタし、メモリ7cへのデータ書き込みを認識し
て、自身から予備系の共通バス制御装置13に対して交
絡路を設定し当該書き込みデータを転送する装置であ
る。
【0030】共通バス制御装置13は、交絡路を通じて
転送されてくる書き込みデータを当該予備系のメモリ8
cに複写する装置である。図3は、本実施例1における
二重化システムのメモリコピーの動作過程を示すフロー
チャート図である。
転送されてくる書き込みデータを当該予備系のメモリ8
cに複写する装置である。図3は、本実施例1における
二重化システムのメモリコピーの動作過程を示すフロー
チャート図である。
【0031】本実施例1における二重かシステムでは、
現用系ユニット7の入出力装置7aからメモリ7cに対
してデータの書き込み命令が入力されると(ステップ3
01)、CPU7bが当該書き込み命令を受けてメモリ
バス7cに当該書き込みデータを書き込む(ステップ3
02)と共に、共通バス制御装置12が当該書き込み命
令を認識して(ステップ303)、共通バス15aをモ
ニタして当該書き込みデータを検出する(ステップ30
4)。
現用系ユニット7の入出力装置7aからメモリ7cに対
してデータの書き込み命令が入力されると(ステップ3
01)、CPU7bが当該書き込み命令を受けてメモリ
バス7cに当該書き込みデータを書き込む(ステップ3
02)と共に、共通バス制御装置12が当該書き込み命
令を認識して(ステップ303)、共通バス15aをモ
ニタして当該書き込みデータを検出する(ステップ30
4)。
【0032】ここで、共通バス制御装置12は、予備系
ユニット8側の共通バス制御装置13に対して交絡路を
設定し(ステップ305)、これを通じて当該書き込み
データを転送する(ステップ306)。
ユニット8側の共通バス制御装置13に対して交絡路を
設定し(ステップ305)、これを通じて当該書き込み
データを転送する(ステップ306)。
【0033】当該書き込みデータを受けた予備系ユニッ
ト8側の共通バス制御装置13は、予備系のCPU8b
に対して当該書き込みデータを転送すると共に、メモリ
8cへの複写指示を行う(ステップ307)。
ト8側の共通バス制御装置13は、予備系のCPU8b
に対して当該書き込みデータを転送すると共に、メモリ
8cへの複写指示を行う(ステップ307)。
【0034】当該書き込みデータの複写指示を受けたC
PU8bは、メモリ8cに当該書き込みデータを複写を
行う(ステップ308)。従って、本実施例1によれ
ば、複写すべきメモリデータは共通バスを通じて現用系
ユニットから予備系ユニットへ転送されるので、転送時
間を短縮できる。すなわち、当該二重化システム全体の
処理能力の向上を図ることができる。
PU8bは、メモリ8cに当該書き込みデータを複写を
行う(ステップ308)。従って、本実施例1によれ
ば、複写すべきメモリデータは共通バスを通じて現用系
ユニットから予備系ユニットへ転送されるので、転送時
間を短縮できる。すなわち、当該二重化システム全体の
処理能力の向上を図ることができる。
【0035】(実施例2)図4は、本実施例2における
二重化システムの概略構成図である。本実施例2におけ
る二重化システムは、共通バス15及び共通バス制御装
置12、13を介して接続される現用系ユニット7と予
備系ユニット8とから構成される。
二重化システムの概略構成図である。本実施例2におけ
る二重化システムは、共通バス15及び共通バス制御装
置12、13を介して接続される現用系ユニット7と予
備系ユニット8とから構成される。
【0036】さらに本実施例2では、前述の実施例1に
対して、メモリ7cとメモリ8cとをメモリバス制御装
置10、11を介して接続している。本実施例2におけ
る現用系ユニット7は、共通バス15aとインタフェー
ス部9を介して接続される入出力装置7a及び中央処理
装置(以下、CPUと記す)7b、前記CPU7bにメ
モリバス14aを介して接続されるメモリ7cを有して
なる。
対して、メモリ7cとメモリ8cとをメモリバス制御装
置10、11を介して接続している。本実施例2におけ
る現用系ユニット7は、共通バス15aとインタフェー
ス部9を介して接続される入出力装置7a及び中央処理
装置(以下、CPUと記す)7b、前記CPU7bにメ
モリバス14aを介して接続されるメモリ7cを有して
なる。
【0037】予備系ユニット8は、共通バス15bとイ
ンタフェース部9を介して接続される入出力装置8a及
びCPU8b、前記CPU8bにメモリバス14bを介
して接続されるメモリ8cを有してなる。
ンタフェース部9を介して接続される入出力装置8a及
びCPU8b、前記CPU8bにメモリバス14bを介
して接続されるメモリ8cを有してなる。
【0038】入出力装置7a/8aは、当該現用系ユニ
ット7/予備系ユニット8へのデータの入出力を行う装
置である。メモリ7c/8cは、データを記憶するため
の装置である。
ット7/予備系ユニット8へのデータの入出力を行う装
置である。メモリ7c/8cは、データを記憶するため
の装置である。
【0039】CPU7b/8bは、当該現用系ユニット
7/予備系ユニット8へ入出力されるデータの処理を行
うと共に、メモリ7c/8cのデータの書き込み・読み
出しを制御する装置である。
7/予備系ユニット8へ入出力されるデータの処理を行
うと共に、メモリ7c/8cのデータの書き込み・読み
出しを制御する装置である。
【0040】本実施例2における入出力装置7a/8a
は、当該現用系ユニット7/予備系ユニット8へのデー
タの入出力を行う装置である。メモリ7c/8cは、デ
ータを記憶するための装置である。
は、当該現用系ユニット7/予備系ユニット8へのデー
タの入出力を行う装置である。メモリ7c/8cは、デ
ータを記憶するための装置である。
【0041】CPU7b/8bは、当該現用系ユニット
7/予備系ユニット8へ入出力されるデータの処理を行
うと共に、メモリ7c/8cのデータの書き込み・読み
出しを制御する装置である。
7/予備系ユニット8へ入出力されるデータの処理を行
うと共に、メモリ7c/8cのデータの書き込み・読み
出しを制御する装置である。
【0042】現用系側の共通バス制御装置12は、一端
をインタフェース部9を介して現用系側の共通バス15
aに接続され、他端を交絡路を介して予備系側の共通バ
ス制御装置13に接続されている。
をインタフェース部9を介して現用系側の共通バス15
aに接続され、他端を交絡路を介して予備系側の共通バ
ス制御装置13に接続されている。
【0043】予備系側の共通バス制御装置13は、上記
した通り一端を交絡路を介して現用系側の共通バス制御
装置12に接続され、他端をインタフェース部9を介し
て予備系側の共通バス15bに接続されている。
した通り一端を交絡路を介して現用系側の共通バス制御
装置12に接続され、他端をインタフェース部9を介し
て予備系側の共通バス15bに接続されている。
【0044】共通バス制御装置12は、前述の実施例1
に対してメモリ7cへのデータ書き込みを認識したとき
に、当該書き込みデータに付与される識別子に基いてこ
のデータが予備系ユニット側の共通バス制御装置13へ
転送すべきか否かを判別する機能を有し、転送する際に
は実施例1と同様に自身から予備系ユニット側の共通バ
ス制御装置13へ交絡路を設定し当該書き込みデータを
転送する装置である。
に対してメモリ7cへのデータ書き込みを認識したとき
に、当該書き込みデータに付与される識別子に基いてこ
のデータが予備系ユニット側の共通バス制御装置13へ
転送すべきか否かを判別する機能を有し、転送する際に
は実施例1と同様に自身から予備系ユニット側の共通バ
ス制御装置13へ交絡路を設定し当該書き込みデータを
転送する装置である。
【0045】共通バス制御装置13は、交絡路を介して
転送されてくるデータを当該予備系側のメモリ8cに複
写する装置である。メモリバス制御装置10は、前述の
実施例1に対して、メモリ7cへのデータ書き込みを認
識したときに、当該書き込みデータに付与される識別子
に基いてこのデータが予備系ユニット側のメモリバス制
御装置11へ転送すべきか否かを判別する機能を有し、
転送する際には実施例1と同様に自身から予備系ユニッ
ト側のメモリバス制御装置11に対して交絡路を設定し
当該書き込みデータを転送する装置である。
転送されてくるデータを当該予備系側のメモリ8cに複
写する装置である。メモリバス制御装置10は、前述の
実施例1に対して、メモリ7cへのデータ書き込みを認
識したときに、当該書き込みデータに付与される識別子
に基いてこのデータが予備系ユニット側のメモリバス制
御装置11へ転送すべきか否かを判別する機能を有し、
転送する際には実施例1と同様に自身から予備系ユニッ
ト側のメモリバス制御装置11に対して交絡路を設定し
当該書き込みデータを転送する装置である。
【0046】メモリバス制御装置11は、交絡路を通じ
て転送されてくるデータを当該予備系側のメモリ8cに
複写する装置である。図5は、本実施例2における二重
化システムのメモリコピーの動作手順を示すフローチャ
ート図である。
て転送されてくるデータを当該予備系側のメモリ8cに
複写する装置である。図5は、本実施例2における二重
化システムのメモリコピーの動作手順を示すフローチャ
ート図である。
【0047】本実施例2における二重化システムでは、
現用系ユニット7において、入出力装置7aからメモリ
7cに対してデータの書き込み命令を入力すると(ステ
ップ501)、当該書き込み命令及びデータは、共通バ
ス15aを通じてCPU7bに入力される。
現用系ユニット7において、入出力装置7aからメモリ
7cに対してデータの書き込み命令を入力すると(ステ
ップ501)、当該書き込み命令及びデータは、共通バ
ス15aを通じてCPU7bに入力される。
【0048】当該書き込み命令を受けたCPU7bが当
該書き込みデータをメモリ7cに書き込む(ステップ5
02)と同時に、メモリバス制御装置10及び共通バス
制御装置12はメモリ7cへの書き込み命令を認識する
(ステップ503、504)。
該書き込みデータをメモリ7cに書き込む(ステップ5
02)と同時に、メモリバス制御装置10及び共通バス
制御装置12はメモリ7cへの書き込み命令を認識する
(ステップ503、504)。
【0049】当該書き込み命令を認識したメモリバス制
御装置10は、メモリバス14aをモニタして当該書き
込みデータを検出すると共に、このデータから識別子を
検出する(ステップ505)。そして、この識別子に基
いて予備系ユニット8側のメモリバス制御装置11へ当
該データを転送すべきか否かを判別する(ステップ50
6)。
御装置10は、メモリバス14aをモニタして当該書き
込みデータを検出すると共に、このデータから識別子を
検出する(ステップ505)。そして、この識別子に基
いて予備系ユニット8側のメモリバス制御装置11へ当
該データを転送すべきか否かを判別する(ステップ50
6)。
【0050】ここで、転送しないと判別した場合は、当
該メモリバス制御装置10は動作しない(すなわち、共
通バス制御装置12から予備系に複写されることにな
る)。また、転送すると判別した場合には、自身から予
備系ユニット8側のメモリバス制御装置11へ交絡路を
設定し(ステップ507)、当該データの転送する(ス
テップ508)。
該メモリバス制御装置10は動作しない(すなわち、共
通バス制御装置12から予備系に複写されることにな
る)。また、転送すると判別した場合には、自身から予
備系ユニット8側のメモリバス制御装置11へ交絡路を
設定し(ステップ507)、当該データの転送する(ス
テップ508)。
【0051】当該データを受けたメモリバス制御装置1
1は、当該予備系ユニット8のメモリ8cに当該データ
を複写する(ステップ509)。一方、書き込み命令を
認識した共通バス制御装置12は、共通バス15aをモ
ニタして書き込みデータを検出すると共に、その書き込
みデータから識別子を検出する(ステップ510)。
1は、当該予備系ユニット8のメモリ8cに当該データ
を複写する(ステップ509)。一方、書き込み命令を
認識した共通バス制御装置12は、共通バス15aをモ
ニタして書き込みデータを検出すると共に、その書き込
みデータから識別子を検出する(ステップ510)。
【0052】そして、識別子に基いて予備系ユニット8
側の共通バス制御装置13へ当該データを転送すべきか
否かを判別する(ステップ511)。ここで、転送しな
いと判別した場合は、当該共通バス制御装置12は動作
しない(すなわち、メモリバス制御装置10から予備系
に複写されることになる)。
側の共通バス制御装置13へ当該データを転送すべきか
否かを判別する(ステップ511)。ここで、転送しな
いと判別した場合は、当該共通バス制御装置12は動作
しない(すなわち、メモリバス制御装置10から予備系
に複写されることになる)。
【0053】また、転送すると判別した場合には、共通
バス制御装置12は、自身から予備系側の共通バス制御
装置13へ交絡路を設定し(ステップ512)、データ
の転送を行う。
バス制御装置12は、自身から予備系側の共通バス制御
装置13へ交絡路を設定し(ステップ512)、データ
の転送を行う。
【0054】転送先の共通バス制御装置13は、書き込
みデータをCPU8bに転送し、メモリ8cへの複写指
示を行う(ステップ514)。複写指示を受けたCPU
8cは、当該書き込みデータをメモリ8cに複写する
(ステップ515)。
みデータをCPU8bに転送し、メモリ8cへの複写指
示を行う(ステップ514)。複写指示を受けたCPU
8cは、当該書き込みデータをメモリ8cに複写する
(ステップ515)。
【0055】従って、本実施例2によれば、複写すべき
データの特性により共通バスを通じて複写するか、メモ
リバスを通じて複写するかを自動的に選択することがで
きる 。 (実施例3)図6は、本実施例3における二重化シ
ステムの概略構成図である。
データの特性により共通バスを通じて複写するか、メモ
リバスを通じて複写するかを自動的に選択することがで
きる 。 (実施例3)図6は、本実施例3における二重化シ
ステムの概略構成図である。
【0056】本実施例3における二重化システムは、共
通バス15及び共通バス制御装置12、13を介して接
続される現用系ユニット7と予備系ユニット8とから構
成される。
通バス15及び共通バス制御装置12、13を介して接
続される現用系ユニット7と予備系ユニット8とから構
成される。
【0057】さらに本実施例3では、前述の実施例2に
対して各系のユニットにデータ判別装置16a、16b
を備え、このデータ判別装置16a/16bは、メモリ
バス制御装置10/11から転送されてくるデータと、
共通バス制御装置12/13から転送されてくるデータ
とを比較して両者が一致した場合にメモリ7c/8cに
当該データの複写を行う装置である。
対して各系のユニットにデータ判別装置16a、16b
を備え、このデータ判別装置16a/16bは、メモリ
バス制御装置10/11から転送されてくるデータと、
共通バス制御装置12/13から転送されてくるデータ
とを比較して両者が一致した場合にメモリ7c/8cに
当該データの複写を行う装置である。
【0058】共通バス制御装置12は、前述の実施例2
に対してメモリ7cへのデータ書き込みを認識したとき
に、自身から予備系ユニット側の共通バス制御装置13
へ交絡路を設定し当該書き込みデータを転送する装置で
ある。
に対してメモリ7cへのデータ書き込みを認識したとき
に、自身から予備系ユニット側の共通バス制御装置13
へ交絡路を設定し当該書き込みデータを転送する装置で
ある。
【0059】共通バス制御装置13は、交絡路を介して
転送されてくるデータを当該予備系側のメモリ8cに複
写する装置である。メモリバス制御装置10は、前述の
実施例2に対して、メモリ7cへのデータ書き込みを認
識したときに、自身から予備系ユニット側のメモリバス
制御装置11に対して交絡路を設定し当該書き込みデー
タを転送する装置である。
転送されてくるデータを当該予備系側のメモリ8cに複
写する装置である。メモリバス制御装置10は、前述の
実施例2に対して、メモリ7cへのデータ書き込みを認
識したときに、自身から予備系ユニット側のメモリバス
制御装置11に対して交絡路を設定し当該書き込みデー
タを転送する装置である。
【0060】メモリバス制御装置11は、交絡路を通じ
て転送されてくるデータを当該予備系側のメモリ8cに
複写する装置である。その他の構成は、前述の実施例2
と同様であるので説明は省略する。
て転送されてくるデータを当該予備系側のメモリ8cに
複写する装置である。その他の構成は、前述の実施例2
と同様であるので説明は省略する。
【0061】図7は、本実施例3における二重化システ
ムのメモリコピーの動作過程を示すフローチャート図で
ある。本実施例3における二重化システムは、現用系ユ
ニット7において、入出力装置7aからメモリ7cに対
してデータ書き込み命令を入力すると(ステップ70
1)、CPU7bがデータ書き込み命令を受けてメモリ
7cに当該書き込みデータの書き込みを行う(ステップ
702)と同時に、当該現用系側のメモリバス制御装置
10及び共通バス制御装置12が当該書き込み命令を認
識する(ステップ703、704)。
ムのメモリコピーの動作過程を示すフローチャート図で
ある。本実施例3における二重化システムは、現用系ユ
ニット7において、入出力装置7aからメモリ7cに対
してデータ書き込み命令を入力すると(ステップ70
1)、CPU7bがデータ書き込み命令を受けてメモリ
7cに当該書き込みデータの書き込みを行う(ステップ
702)と同時に、当該現用系側のメモリバス制御装置
10及び共通バス制御装置12が当該書き込み命令を認
識する(ステップ703、704)。
【0062】ここで、当該書き込み命令を認識したメモ
リバス制御装置10は、メモリバス14aをモニタして
当該書き込みデータを検出し(ステップ704)、自身
から予備系側のメモリバス制御装置11に対して交絡路
を設定する(ステップ706)。
リバス制御装置10は、メモリバス14aをモニタして
当該書き込みデータを検出し(ステップ704)、自身
から予備系側のメモリバス制御装置11に対して交絡路
を設定する(ステップ706)。
【0063】そして、現用系側のメモリバス制御装置1
0は、前記交絡路を通じて予備系側のメモリバス制御装
置11に当該書き込みデータを転送する(ステップ70
6)。
0は、前記交絡路を通じて予備系側のメモリバス制御装
置11に当該書き込みデータを転送する(ステップ70
6)。
【0064】当該書き込みデータを受けた予備系側のメ
モリバス制御装置11は、この書き込みデータを予備系
側のデータ判別装置16bへ転送する。一方、現用系側
において当該書き込みデータの書き込み命令を認識した
共通バス制御装置12は、共通バスをモニタして当該書
き込みデータを検出する(ステップ709)。
モリバス制御装置11は、この書き込みデータを予備系
側のデータ判別装置16bへ転送する。一方、現用系側
において当該書き込みデータの書き込み命令を認識した
共通バス制御装置12は、共通バスをモニタして当該書
き込みデータを検出する(ステップ709)。
【0065】そして、共通バス制御装置12は、自身か
ら予備系側の共通バス制御装置13に対して交絡路を設
定し(ステップ710)、当該書き込みデータを予備系
側の共通バス制御装置13へ転送する(ステップ71
1)。
ら予備系側の共通バス制御装置13に対して交絡路を設
定し(ステップ710)、当該書き込みデータを予備系
側の共通バス制御装置13へ転送する(ステップ71
1)。
【0066】当該書き込みデータを受けた予備系側の共
通バス制御装置13は、この書き込みデータをデータ判
別装置16bへ転送する(ステップ712)。ここで、
メモリバス制御装置11及び共通バス制御装置13から
書き込みデータを受けたデータ判別装置16bは、双方
のデータを比較して(ステップ713)、双方が一致す
る場合には、メモリ8cに当該書き込みデータを複写す
る(ステップ714)。
通バス制御装置13は、この書き込みデータをデータ判
別装置16bへ転送する(ステップ712)。ここで、
メモリバス制御装置11及び共通バス制御装置13から
書き込みデータを受けたデータ判別装置16bは、双方
のデータを比較して(ステップ713)、双方が一致す
る場合には、メモリ8cに当該書き込みデータを複写す
る(ステップ714)。
【0067】一方、双方が一致しない場合にはデータ判
別装置16bはエラー信号を発信する(ステップ71
5)。従って、本実施例3によれば、現用系の書き込み
データを予備系に正確に複写できる。
別装置16bはエラー信号を発信する(ステップ71
5)。従って、本実施例3によれば、現用系の書き込み
データを予備系に正確に複写できる。
【0068】また、データ判別装置16に、メモリ制御
装置11から転送されてくるデータと共通バス制御装置
13から転送されてくるデータとを比較して、早く転送
されてきた方のデータをメモリ8cに書き込む機能を持
たせることにようにしてもよい。
装置11から転送されてくるデータと共通バス制御装置
13から転送されてくるデータとを比較して、早く転送
されてきた方のデータをメモリ8cに書き込む機能を持
たせることにようにしてもよい。
【0069】これによれば、当該二重システムの処理能
力が向上することができる。
力が向上することができる。
【0070】
【発明の効果】本発明によれば、情報転送用の共通バス
により接続される複数の処理系において、任意の処理系
で記憶した情報を他の処理系へ処理装置及びメモリバス
を経由して複写する二重化システムにおいて、メモリ情
報の複写を高速且つ正確に行うことができる。
により接続される複数の処理系において、任意の処理系
で記憶した情報を他の処理系へ処理装置及びメモリバス
を経由して複写する二重化システムにおいて、メモリ情
報の複写を高速且つ正確に行うことができる。
【図1】本発明の原理図
【図2】本実施例1における二重化システムの概略構成
図
図
【図3】本実施例1におけるメモリコピーの動作過程を
示すフローチャート図
示すフローチャート図
【図4】本実施例2おける二重化システムの概略構成図
【図5】本実施例2におけるメモリコピーの動作過程を
示すフローチャート図
示すフローチャート図
【図6】本実施例3における二重化システムの概略構成
図
図
【図7】本実施例3におけるメモリコピーの動作過程を
示すフローチャート図
示すフローチャート図
1・・第一のユニット 1a・・情報処理部 1b・・情報記憶部 1c・・情報判別装置 2・・第二のユニット 2a・・情報処理部 2b・・情報記憶部 2c・・情報判別装置 3・・共通バス制御装置 4・・メモリバス制御装置 5・・共通バス 6・・メモリバス 7・・現用系ユニット 7a・・入出力装置 7b・・中央処理装置(CPU) 7c・・メモリ 8・・予備系ユニット 8a・・入出力装置 8b・・CPU 8c・・メモリ 9・・インタフェース部 10・・メモリバス制御装置 11・・メモリバス制御装置 12・・共通バス制御装置 13・・共通バス制御装置 14・・メモリバス 15・・共通バス 16・・データ判別装置
Claims (2)
- 【請求項1】 少なくとも情報処理部(1a、2a)及
びそれに接続される情報記憶部(1b、2b)を有する
第一及び第二のユニット(1、2)と、 前記第一及び第二のユニット(1、2)を接続する共通
バス(5)と、 前記第一のユニット(1)の情報記憶部(1b)及び第
二のユニット(2)の情報記憶部(2b)を接続するメ
モリバス(6)と、 前記共通バス(5)上に前記第一及び第二のユニット
(1、2)間の交絡路の設定を行う共通バス制御装置
(3)とを備え、 前記共通バス制御装置(3)が前記第一のユニット
(1)において情報記憶部(1b)に書き込むべき情報
を認識した場合、前記共通バス制御装置(3)は、当該
情報を前記第二のユニット(2)へ転送すると共に第二
のユニット(2)の情報記憶部(2b)に複写すること
を特徴とするメモリ複写方式。 - 【請求項2】 前記第一及び第二のユニット(1、2)
には、複写すべきデータの判別を行う情報判別装置(1
c、2c)を設けると共に、 前記メモリバス(6)上に前記各情報記憶部(1b、2
b)間の交絡路の設定を行うメモリバス制御装置(4)
を設け、 前記共通バス制御装置(3)及びメモリバス制御装置
(4)が前記第一のユニット(1)においてその情報記
憶部(1b)に書き込むべき情報を認識した場合、前記
共通バス制御装置(3)及びメモリバス制御装置(4)
のそれぞれが当該情報を前記第二のユニット(2)へ転
送し、 前記第二のユニット(2)の情報判別装置(2c)が前
記共通バス(5)とメモリバス(6)とを通じて転送さ
れてくる情報を比較して、当該第二のユニット(2)に
先に到着した情報を当該第二のユニット(2)の情報記
憶部(2b)に複写することを特徴とする請求項1記載
のメモリ複写方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4064019A JPH05265789A (ja) | 1992-03-19 | 1992-03-19 | メモリ複写方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4064019A JPH05265789A (ja) | 1992-03-19 | 1992-03-19 | メモリ複写方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05265789A true JPH05265789A (ja) | 1993-10-15 |
Family
ID=13246035
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4064019A Withdrawn JPH05265789A (ja) | 1992-03-19 | 1992-03-19 | メモリ複写方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05265789A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009238132A (ja) * | 2008-03-28 | 2009-10-15 | Nec Corp | データ処理装置 |
JP2009260652A (ja) * | 2008-04-16 | 2009-11-05 | Nec Saitama Ltd | 無線通信システム |
JP2011048441A (ja) * | 2009-08-25 | 2011-03-10 | Nec Corp | 二重化システム、及び、二重化方法 |
-
1992
- 1992-03-19 JP JP4064019A patent/JPH05265789A/ja not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009238132A (ja) * | 2008-03-28 | 2009-10-15 | Nec Corp | データ処理装置 |
JP2009260652A (ja) * | 2008-04-16 | 2009-11-05 | Nec Saitama Ltd | 無線通信システム |
JP2011048441A (ja) * | 2009-08-25 | 2011-03-10 | Nec Corp | 二重化システム、及び、二重化方法 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |