JP2940801B2 - Solid-state imaging device and driving method thereof - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、複数の受光画素がマト
リクス状に配列される２次元の固体撮像素子及びその駆
動方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a two-dimensional solid-state image sensor in which a plurality of light receiving pixels are arranged in a matrix, and a method of driving the same.

【０００２】[0002]

【従来の技術】ビデオカメラ等の撮像装置に用いられる
２次元の固体撮像素子、所謂エリアセンサは、複数の受
光画素がマトリクス状に配列され、光電変換によって各
受光画素に発生する情報電荷を複数のシフトレジスタを
介して所定の順序で読み出すように構成される。2. Description of the Related Art A two-dimensional solid-state image sensor, so-called area sensor, used in an image pickup apparatus such as a video camera or the like has a plurality of light receiving pixels arranged in a matrix, and a plurality of information charges generated in each light receiving pixel by photoelectric conversion. Are read out in a predetermined order through the shift register.

【０００３】フレームトランスファ方式のＣＣＤ固体撮
像素子の場合、図４に示すように、撮像部から蓄積部ま
で連続する垂直シフトレジスタ１が複数本平行に配置さ
れ、これらの垂直シフトレジスタ１の出力側に水平シフ
トレジスタ２が配置される。撮像部は、垂直シフトレジ
スタ１を電気的に分離して複数の受光画素を構成する。
これらの受光画素に発生する情報電荷は、フレーム転送
クロックＦＳによって各垂直シフトレジスタ１内を撮像
部から蓄積部へ転送されて一時的に蓄積される。蓄積部
に転送された情報電荷は、垂直転送クロックＶＳによっ
て各垂直シフトレジスタ１から水平シフトレジスタ２の
各ビットへ１行単位で転送される。そして、水平シフト
レジスタ２に転送された情報電荷は、水平転送クロック
ＨＳによって１行毎にシリアルに出力部３へ転送され、
この出力部３で電荷量が電圧値に変換されることによっ
て映像信号として出力される。一方、インターライン方
式のＣＣＤ固体撮像素子の場合、図５に示すように、行
列配置される複数の受光画素４の各列の間にそれぞれ垂
直シフトレジスタ５が配置され、これらの垂直シフトレ
ジスタ５の出力側に水平シフトレジスタ６が配置され
る。各受光画素４に発生する情報電荷は、垂直シフトレ
ジスタ５へ転送された後、垂直転送クロックＶＳによっ
て垂直シフトレジスタ５から１行単位で水平シフトレジ
スタ６へ転送される。そして、水平シフトレジスタ６へ
転送された情報電荷は、フレームトランスファ方式のＣ
ＣＤ固体撮像素子と同様に、水平転送クロックＨＳによ
って１行毎にシリアルに出力部７へ転送され、この出力
部３から映像信号として出力される。In the case of a frame transfer type CCD solid-state image pickup device, as shown in FIG. 4, a plurality of vertical shift registers 1 continuous from an image pickup section to a storage section are arranged in parallel. Is provided with a horizontal shift register 2. The imaging unit electrically separates the vertical shift register 1 to form a plurality of light receiving pixels.
The information charges generated in these light receiving pixels are transferred from the imaging unit to the storage unit in each vertical shift register 1 by the frame transfer clock FS and are temporarily stored therein. The information charges transferred to the storage unit are transferred from each vertical shift register 1 to each bit of the horizontal shift register 2 in units of rows by a vertical transfer clock VS. The information charges transferred to the horizontal shift register 2 are serially transferred to the output unit 3 line by line by the horizontal transfer clock HS,
The output unit 3 converts the charge amount into a voltage value and outputs the voltage value as a video signal. On the other hand, in the case of an interline CCD solid-state imaging device, as shown in FIG. 5, a vertical shift register 5 is arranged between each column of a plurality of light receiving pixels 4 arranged in a matrix. , A horizontal shift register 6 is arranged. After the information charges generated in each light receiving pixel 4 are transferred to the vertical shift register 5, the information charges are transferred from the vertical shift register 5 to the horizontal shift register 6 on a row basis by the vertical transfer clock VS. Then, the information charges transferred to the horizontal shift register 6 are stored in the frame transfer system C
Similarly to the CD solid-state imaging device, the data is serially transferred to the output unit 7 line by line by the horizontal transfer clock HS, and is output from the output unit 3 as a video signal.

【０００４】このようなＣＣＤ固体撮像素子における垂
直シフトレジスタと水平シフトレジスタとの接続部分の
構造を図６に示す。垂直シフトレジスタ１０は、半導体
基板上に形成されるチャネル領域１１及び２層構造の複
数の転送ゲート電極１２、１３により構成される。チャ
ネル領域１１は、選択酸化された厚い酸化膜等からなる
チャネル分離領域１４によって区画され、それぞれが電
気的に独立している。このチャネル領域１１は、Ｐ型領
域の表面にＮ型領域を形成した埋め込みチャネル構造を
有している。１層目の転送ゲート電極１２は、チャネル
分離領域１４と交差して各チャネル領域１１上に一定の
距離を隔てて互いに平行に配置される。２層目の転送ゲ
ート電極１３は、転送ゲート電極１２の間隙を被うよう
にして、チャネル領域１１上に配置される。これらの転
送ゲート電極１２、１３は、一部がオーバーラップし、
各垂直シフトレジスタ１０で共通に形成される。そし
て、各転送ゲート電極１２、１３には、４相の垂直転送
クロックＶＳ１〜ＶＳ４がそれぞれ印加され、これらの
垂直転送クロックＶＳ１〜ＶＳ４によってチャネル領域
１１内の情報電荷が垂直方向に順次転送される。水平シ
フトレジスタ２０は、チャネル領域２１及び２層構造の
複数の転送ゲート電極２２、２３により構成される。チ
ャネル領域２１は、垂直シフトレジスタ１０のチャネル
分離領域１４に連続する島状のチャネル分離領域２４と
このチャネル分離領域２４と対向する分離領域２５とに
より区画され、各チャネル分離領域２４の間を通して垂
直シフトレジスタ１０のチャネル領域１１の端部と接続
される。このチャネル領域２１も、垂直シフトレジスタ
１０のチャネル領域１１と同様に、埋め込みチャネル構
造を有している。１層目の転送ゲート電極２２は、各チ
ャネル分離領域２４、２５の間に跨るようにして配置さ
れる。また、転送ゲート電極２２は、１本置きに垂直シ
フトレジスタ１０側まで延長され、垂直シフトレジスタ
１０のチャネル領域１１とチャネル領域２１との接続部
を被うと共に、垂直シフトレジスタ１０出力側端部の転
送ゲート電極１３とオーバーラップする。２層目の転送
ゲート電極２３は、転送ゲート電極２２の間隙を被うよ
うにチャネル領域２１上に配置される。これらの転送ゲ
ート電極２２、２３は、一部がオーバーラップし、隣合
う転送ゲート電極２２、２３が２本ずつ共通に接続され
る。そして、転送ゲート電極２２、２３に２相の水平転
送クロックＨＳ１、ＨＳ２が印加され、この水平転送ク
ロックＨＳ１、ＨＳ２によってチャネル領域２１内の情
報電荷が水平方向に転送される。この水平転送クロック
ＨＳ１、ＨＳ２は、垂直転送クロックＶＳ１〜ＶＳ４が
垂直シフトレジスタ１０内の情報電荷を１ビット転送す
る毎に１行分の情報電荷の転送を完了するように設定さ
れる。従って、垂直シフトレジスタ１０から水平シフト
レジスタ２０へ転送された情報電荷は、次の情報電荷が
垂直シフトレジスタ１０から転送されてくる前に全て水
平シフトレジスタ２０外へ出力される。FIG. 6 shows a structure of a connection portion between a vertical shift register and a horizontal shift register in such a CCD solid-state imaging device. The vertical shift register 10 includes a channel region 11 formed on a semiconductor substrate and a plurality of transfer gate electrodes 12 and 13 having a two-layer structure. The channel region 11 is defined by a channel isolation region 14 made of a selectively oxidized thick oxide film or the like, and each is electrically independent. This channel region 11 has a buried channel structure in which an N-type region is formed on the surface of a P-type region. The first-layer transfer gate electrodes 12 intersect with the channel isolation regions 14 and are arranged on each channel region 11 in parallel with each other at a predetermined distance. The second-layer transfer gate electrode 13 is arranged on the channel region 11 so as to cover the gap between the transfer gate electrodes 12. These transfer gate electrodes 12 and 13 partially overlap,
The vertical shift registers 10 are formed in common. Then, four-phase vertical transfer clocks VS1 to VS4 are respectively applied to the transfer gate electrodes 12 and 13, and information charges in the channel region 11 are sequentially transferred in the vertical direction by these vertical transfer clocks VS1 to VS4. . The horizontal shift register 20 includes a channel region 21 and a plurality of transfer gate electrodes 22 and 23 having a two-layer structure. The channel region 21 is defined by an island-shaped channel separation region 24 that is continuous with the channel separation region 14 of the vertical shift register 10 and a separation region 25 facing the channel separation region 24. The shift register 10 is connected to an end of the channel region 11. This channel region 21 also has a buried channel structure, like the channel region 11 of the vertical shift register 10. The first-layer transfer gate electrode 22 is disposed so as to straddle between the channel isolation regions 24 and 25. Further, every other transfer gate electrode 22 is extended to the vertical shift register 10 side, covers the connection portion between the channel regions 11 and 21 of the vertical shift register 10, and has an output side end portion of the vertical shift register 10. Overlap with the transfer gate electrode 13 of FIG. The second-layer transfer gate electrode 23 is arranged on the channel region 21 so as to cover the gap between the transfer gate electrodes 22. These transfer gate electrodes 22 and 23 are partially overlapped, and two adjacent transfer gate electrodes 22 and 23 are commonly connected. Then, two-phase horizontal transfer clocks HS1 and HS2 are applied to the transfer gate electrodes 22 and 23, and the information charges in the channel region 21 are transferred in the horizontal direction by the horizontal transfer clocks HS1 and HS2. The horizontal transfer clocks HS1 and HS2 are set so that the transfer of the information charges for one row is completed each time the vertical transfer clocks VS1 to VS4 transfer one bit of the information charges in the vertical shift register 10. Therefore, all the information charges transferred from the vertical shift register 10 to the horizontal shift register 20 are output outside the horizontal shift register 20 before the next information charge is transferred from the vertical shift register 10.

【０００５】[0005]

【発明が解決しようとする課題】上述のようなＣＣＤ固
体撮像素子においては、水平シフトレジスタ２０の転送
ゲート電極２２、２３が１列の垂直シフトレジスタ１０
に対して４本ずつ配置される。このため、垂直シフトレ
ジスタ１０の配列ピッチは、水平シフトレジスタ２０の
転送ゲート電極２２、２３を４本配置するのに必要な最
小間隔よりも狭くすることができない。従って、受光画
素数を増やしてＣＣＤ固体撮像素子の解像度を高くする
ためには、素子のチップ面積を大きくしなければなら
ず、コストアップの要因となっている。In the CCD solid-state imaging device as described above, the transfer gate electrodes 22 and 23 of the horizontal shift register 20 are arranged in one column.
Are arranged four by one. For this reason, the arrangement pitch of the vertical shift registers 10 cannot be narrower than the minimum interval required for arranging the four transfer gate electrodes 22 and 23 of the horizontal shift register 20. Therefore, in order to increase the number of light receiving pixels and increase the resolution of the CCD solid-state imaging device, it is necessary to increase the chip area of the device, which causes a cost increase.

【０００６】そこで本発明は、垂直シフトレジスタと水
平シフトレジスタとの接続部の構造を簡略化し、垂直シ
フトレジスタの配列ピッチを狭くして高集積化を可能に
することを目的とする。SUMMARY OF THE INVENTION It is an object of the present invention to simplify the structure of a connection between a vertical shift register and a horizontal shift register, to narrow the arrangement pitch of the vertical shift registers, and to achieve high integration.

【０００７】[0007]

【課題を解決するための手段】本発明は上述の課題を解
決するために成されたもので、行及び列方向に配置さ
れ、照射される光に応答して情報電荷を発生する複数の
受光画素と、これら複数の受光画素の各列毎に対応付け
られ、各受光画素から上記情報電荷を受けて垂直方向に
転送する複数の垂直シフトレジスタと、これら複数の垂
直シフトレジスタの各出力に各ビットが対応付けられ、
各垂直シフトレジスタから上記情報電荷を受けて水平方
向に転送する水平シフトレジスタと、この水平シフトレ
ジスタから順次転送出力される上記情報電荷を電圧値に
変換して映像信号を発生する出力部と、を備えた固体撮
像素子において、上記複数の垂直シフトレジスタの出力
側の端部に独立して駆動可能な少なくとも２本の出力制
御ゲート電極が配置されると共に、上記複数の垂直シフ
トレジスタと上記水平シフトレジスタとの接続部分で上
記水平シフトレジスタ側に深くなる電位勾配が与えられ
ることを特徴とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and comprises a plurality of light receiving units arranged in a row and a column direction and generating information charges in response to irradiated light. Pixels, a plurality of vertical shift registers associated with each column of the plurality of light receiving pixels, receiving the information charge from each light receiving pixel and transferring the information charges in the vertical direction, and a plurality of outputs corresponding to the respective outputs of the plurality of vertical shift registers. Bits are mapped,
A horizontal shift register that receives the information charge from each vertical shift register and transfers the information charge in the horizontal direction, an output unit that converts the information charge sequentially transferred and output from the horizontal shift register into a voltage value and generates a video signal, Wherein at least two output control gate electrodes which can be driven independently are arranged at the output end of the plurality of vertical shift registers, and the plurality of vertical shift registers and the horizontal A characteristic feature is that a potential gradient that becomes deeper on the side of the horizontal shift register is provided at a connection portion with the shift register.

【０００８】そして、行列配置された複数の受光画素の
各列毎に対応する複数の垂直シフトレジスタの出力を水
平シフトレジスタの各ビットに受け、上記複数の受光画
素で発生する情報電荷を１行単位で出力する固体撮像素
子の駆動方法において、上記複数の垂直シフトレジスタ
の出力側端部の少なくとも１ビットを独立に駆動し、上
記水平シフトレジスタの奇数列のビットをオン状態とす
ると共に偶数列のビットをオフ状態として上記複数の垂
直シフトレジスタの奇数列から上記水平シフトレジスタ
の奇数列のビットに情報電荷を取り込んで出力した後、
上記水平シフトレジスタの偶数列のビットをオン状態と
すると共に奇数列のビットをオフ状態として上記複数の
垂直シフトレジスタの偶数列から上記水平シフトレジス
タの偶数列のビットに情報電荷を取り込んで出力するこ
とを特徴とする。The output of a plurality of vertical shift registers corresponding to each column of a plurality of light receiving pixels arranged in a matrix is received by each bit of a horizontal shift register, and information charges generated by the plurality of light receiving pixels are stored in one row. In the method of driving a solid-state imaging device that outputs in units, at least one bit at the output side end of the plurality of vertical shift registers is independently driven to turn on an odd column bit of the horizontal shift register and an even column. After turning off the bits of the plurality of vertical shift registers and taking in and outputting information charges from the odd columns of the plurality of vertical shift registers to the bits of the odd columns of the horizontal shift register,
The even-numbered bits of the horizontal shift register are turned on and the odd-numbered bits are turned off, and information charges are taken from even-numbered columns of the plurality of vertical shift registers into even-numbered bits of the horizontal shift register and output. It is characterized by the following.

【０００９】[0009]

【作用】本発明の固体撮像素子によれば、垂直シフトレ
ジスタの出力側端部に２本の出力制御ゲート電極を配置
し、垂直シフトレジスタと水平シフトレジスタとの間に
電位勾配を与えることにより、垂直シフトレジスタ内の
情報電荷は、水平シフトレジスタ側の電位が低いときに
は水平シフトレジスタへ転送され、水平シフトレジスタ
側の電位が高いときには出力制御電極の下に一旦蓄積さ
れる。このため、複数の垂直シフトレジスタから１列置
きに情報電荷を水平シフトレジスタへ転送することがで
きるようになり、水平シフトレジスタの転送ゲート電極
の数を半減できる。According to the solid-state imaging device of the present invention, two output control gate electrodes are arranged at the output end of the vertical shift register, and a potential gradient is applied between the vertical shift register and the horizontal shift register. The information charge in the vertical shift register is transferred to the horizontal shift register when the potential on the horizontal shift register is low, and is temporarily stored below the output control electrode when the potential on the horizontal shift register is high. Therefore, information charges can be transferred to the horizontal shift register every other column from the plurality of vertical shift registers, and the number of transfer gate electrodes of the horizontal shift register can be reduced by half.

【００１０】本発明の固体撮像素子の駆動方法によれ
ば、垂直シフトレジスタの出力側端部の１ビットを独立
して動作させ、水平シフトレジスタの奇数列のビットと
偶数列のビットとを交互にオン状態及びオフ状態とする
ことにより、奇数列のビットに対応する垂直シフトレジ
スタあるいは偶数列のビットに対応する垂直シフトレジ
スタから交互に情報電荷が出力される。このため、水平
シフトレジスタへ同時に転送される情報電荷のパケット
数が半分になり、水平シフトレジスタのビット数を半減
できる。According to the driving method of the solid-state image pickup device of the present invention, one bit at the output side end of the vertical shift register is operated independently, and the bit of the odd column and the bit of the even column of the horizontal shift register are alternated. The information charge is alternately output from the vertical shift register corresponding to the bit in the odd-numbered column or the vertical shift register corresponding to the bit in the even-numbered column. For this reason, the number of packets of information charges simultaneously transferred to the horizontal shift register is halved, and the number of bits of the horizontal shift register can be halved.

【００１１】[0011]

【実施例】図１は、本発明の固体撮像素子の垂直シフト
レジスタ３０と水平シフトレジスタ４０との接続部分の
構造を示す平面図である。尚、この接続部分の構造は、
フレームトランスファ型、インターライン型さらにはフ
レームインターライン型の何れの方式の固体撮像素子に
も採用可能である。FIG. 1 is a plan view showing a structure of a connecting portion between a vertical shift register 30 and a horizontal shift register 40 of a solid-state image sensor according to the present invention. The structure of this connection part is
The present invention can be applied to any type of solid-state imaging device of a frame transfer type, an interline type, and a frame interline type.

【００１２】垂直シフトレジスタ３０は、半導体基板上
に形成されるチャネル領域３１、複数の転送ゲート電極
３２、３３及び２本の出力制御ゲート電極３４、３５に
より構成される。チャネル領域３１は、互いに平行に配
置される複数のチャネル分離領域３６によって区画さ
れ、それぞれが電気的に独立している。このチャネル領
域３１は、Ｐ型領域の表面にＮ型領域が形成される埋め
込みチャネル構造を有している。複数の転送ゲート電極
３２は、チャネル分離領域３６と交差して各チャネル領
域３１上に互いに平行に配置される。ここで、転送ゲー
ト電極３２は、１層構造であるが、２層構造とすること
も可能である。第１の出力制御ゲート電極３４は、垂直
シフトレジスタ３０の出力側に転送ゲート電極３２と並
列に配置される。最終列の転送ゲート電極３３は、出力
制御ゲート電極３４と転送ゲート電極３２との間に跨っ
て２層に配置される。また、第２の出力制御ゲート電極
３５は、第１の出力制御ゲート電極３４とオーバーラッ
プしてチャネル領域３１の出力側端部上に配置される。
これらの転送ゲート電極３２、３３及び出力制御ゲート
電極３４、３５は、それぞれ各垂直シフトレジスタ１０
で共通に形成される。そして、各転送ゲート電極３２、
３３には、例えば、３相の垂直転送クロックＶＳ１〜Ｖ
Ｓ３がそれぞれ印加され、同時に、出力制御ゲート電極
３４、３５には、それぞれ出力制御クロックＴＧ１、Ｔ
Ｇ２が印加される。従って、垂直転送クロックＶＳ１〜
ＶＳ３によってチャネル領域３１内の情報電荷が垂直方
向に順次転送されると共に、出力制御クロックＴＧ１、
ＴＧ２によってチャネル領域３１の出力側で情報電荷が
一時的に蓄積される。The vertical shift register 30 includes a channel region 31 formed on a semiconductor substrate, a plurality of transfer gate electrodes 32 and 33, and two output control gate electrodes 34 and 35. The channel region 31 is defined by a plurality of channel separation regions 36 arranged in parallel with each other, and each is electrically independent. This channel region 31 has a buried channel structure in which an N-type region is formed on the surface of a P-type region. The plurality of transfer gate electrodes 32 intersect with the channel isolation region 36 and are arranged on each channel region 31 in parallel with each other. Here, the transfer gate electrode 32 has a one-layer structure, but may have a two-layer structure. The first output control gate electrode 34 is arranged on the output side of the vertical shift register 30 in parallel with the transfer gate electrode 32. The transfer gate electrodes 33 in the last column are arranged in two layers across the output control gate electrode 34 and the transfer gate electrode 32. The second output control gate electrode 35 overlaps with the first output control gate electrode 34 and is arranged on the output side end of the channel region 31.
These transfer gate electrodes 32 and 33 and output control gate electrodes 34 and 35 are respectively connected to the vertical shift registers 10.
Are formed in common. Then, each transfer gate electrode 32,
33 includes, for example, three-phase vertical transfer clocks VS1 to VS
S3 is applied, respectively, and at the same time, output control clocks TG1, T
G2 is applied. Therefore, the vertical transfer clocks VS1 to VS1
The information charges in the channel region 31 are sequentially transferred in the vertical direction by VS3, and the output control clocks TG1,
The information charges are temporarily stored on the output side of the channel region 31 by the TG2.

【００１３】水平シフトレジスタ４０は、チャネル領域
４１及び２層構造の複数の転送ゲート電極４２、４３に
より構成される。チャネル領域４１は、垂直シフトレジ
スタ３０のチャネル分離領域３６に連続する島状のチャ
ネル分離領域４４とこのチャネル分離領域４４と対向す
る分離領域５５とにより区画され、垂直シフトレジスタ
３０側の各チャネル分離領域４４の間を通して垂直シフ
トレジスタ３０のチャネル領域３１の端部と接続され
る。このチャネル領域４１も、垂直シフトレジスタ３０
のチャネル領域３１と同様に、埋め込みチャネル構造を
有している。１層目の転送ゲート電極４２は、各チャネ
ル分離領域４４、４５の間に跨り、垂直シフトレジスタ
３０側まで延長されて垂直シフトレジスタ３０のチャネ
ル領域３１とチャネル領域４１との接続部を被って配置
される。２層目の転送ゲート電極４３は、転送ゲート電
極４２の間隙を被うようにチャネル領域４１上に配置さ
れる。これらの転送ゲート電極４２、４３は、一部がオ
ーバーラップし、隣合う転送ゲート電極４２、４３が２
本ずつ共通に接続される。そして、転送ゲート電極４
２、４３に２相の水平転送クロックＨＳ１、ＨＳ２が印
加され、チャネル領域４１内の情報電荷が水平方向に転
送される。The horizontal shift register 40 includes a channel region 41 and a plurality of transfer gate electrodes 42 and 43 having a two-layer structure. The channel region 41 is defined by an island-shaped channel separation region 44 that is continuous with the channel separation region 36 of the vertical shift register 30 and a separation region 55 that faces the channel separation region 44. The region between the regions 44 is connected to the end of the channel region 31 of the vertical shift register 30. This channel region 41 is also used for the vertical shift register 30.
Has a buried channel structure like the channel region 31 of FIG. The first-layer transfer gate electrode 42 extends between the channel isolation regions 44 and 45, extends to the vertical shift register 30 side, and covers the connection between the channel region 31 and the channel region 41 of the vertical shift register 30. Be placed. The transfer gate electrode 43 of the second layer is arranged on the channel region 41 so as to cover the gap between the transfer gate electrodes 42. These transfer gate electrodes 42 and 43 partially overlap, and the adjacent transfer gate electrodes 42 and 43
Books are connected in common. Then, the transfer gate electrode 4
Two-phase horizontal transfer clocks HS1 and HS2 are applied to 2 and 43, and information charges in the channel region 41 are transferred in the horizontal direction.

【００１４】また、垂直シフトレジスタ３０と水平シフ
トレジスタ４０との間においては、出力制御ゲート電極
３４、３５が共にオンして転送ゲート電極４２がオンし
たときに、水平シフトレジスタ４０側のポテンシャルが
垂直シフトレジスタ３０よりも深くなるようにしてい
る。例えば、それぞれのチャネル領域３１、４１を形成
するＮ型の拡散領域の不純物濃度に勾配を与えること
で、チャネル領域４１内でポテンシャルがより深く形成
されるように構成する。これにより、垂直シフトレジス
タ３０のチャネル領域３１内にある情報電荷が、効率よ
く水平シフトレジスタ４０のチャネル領域４１内へ転送
されるようになる。Further, between the vertical shift register 30 and the horizontal shift register 40, when the output control gate electrodes 34 and 35 are both turned on and the transfer gate electrode 42 is turned on, the potential on the horizontal shift register 40 side is increased. The depth is made deeper than the vertical shift register 30. For example, the potential is formed deeper in the channel region 41 by giving a gradient to the impurity concentration of the N-type diffusion region forming each of the channel regions 31 and 41. Thus, the information charges in the channel region 31 of the vertical shift register 30 are efficiently transferred into the channel region 41 of the horizontal shift register 40.

【００１５】図２は、垂直転送クロックＶＳ１〜ＶＳ
３、出力制御クロックＴＧ１、ＴＧ２及び水平転送クロ
ックＨＳ１、ＨＳ２のタイミング図で、図３は、図２の
各タイミングＴ１〜 Ｔ１３でのチャネル領域３１、４
１内のポテンシャルの状態を示す図である。尚、各ゲー
ト電極は、印加されるクロックがハイレベル（Ｈ）のと
きにオンし、ローレベル（Ｌ）のときにオフするものと
する。FIG. 2 shows the vertical transfer clocks VS1 to VS
3. Timing charts of output control clocks TG1, TG2 and horizontal transfer clocks HS1, HS2. FIG. 3 shows channel regions 31, 4 at respective timings T1 to T13 in FIG.
FIG. 3 is a diagram showing a state of a potential in a cell; Each gate electrode is turned on when the applied clock is at a high level (H), and is turned off when the applied clock is at a low level (L).

【００１６】まず、ＨＳ１がＨ、ＨＳ２がＬに固定され
ており、ＶＳ２がＨ、ＶＳ１及びＶＳ３がＬとなってい
るＴ１では、ＶＳ２に対応する転送ゲート電極３２がオ
ンしてポテンシャルウェルが形成される。情報電荷は、
このポテンシャルウェルに蓄積されることになる。この
とき、ＴＧ１及びＴＧ２は、共にＬで、出力制御ゲート
電極３４及び３５はそれぞれオフしている。ＶＳ３がＨ
となったＴ２では、ＶＳ３に対応する転送ゲート電極３
２、３３がオンしてポテンシャルウェルが形成され、続
いて、ＶＳ２がＬとなったＴ３では、ＶＳ２に対応する
転送ゲート電極３２がオフしてポテンシャルウェルが消
滅する。これにより、情報電荷は、ＶＳ２に対応する転
送ゲート電極３２の下からＶＳ３に対応する転送ゲート
電極３２、３３の下へ転送される。このＴ１からＴ３ま
での情報電荷の転送は、奇数列及び偶数列とも同一であ
る。First, at T1 where HS1 is fixed at H and HS2 is fixed at L and VS2 is H and VS1 and VS3 are L, the transfer gate electrode 32 corresponding to VS2 is turned on to form a potential well. Is done. The information charge is
It will be accumulated in this potential well. At this time, TG1 and TG2 are both L, and the output control gate electrodes 34 and 35 are off. VS3 is H
In T2, the transfer gate electrode 3 corresponding to VS3
2 and 33 are turned on to form a potential well. Subsequently, at T3 when VS2 becomes L, the transfer gate electrode 32 corresponding to VS2 is turned off and the potential well disappears. As a result, the information charges are transferred from below the transfer gate electrode 32 corresponding to VS2 to below the transfer gate electrodes 32 and 33 corresponding to VS3. The transfer of the information charges from T1 to T3 is the same for the odd columns and the even columns.

【００１７】ＴＧ１及びＴＧ２がＨとなったＴ４では、
出力制御ゲート電極３４、３５がオンしてポテンシャル
ウェルが形成される。このとき、奇数列ではＨＳ１がＨ
となって垂直シフトレジスタ３０の転送ゲート電極４２
がオンしており、転送ゲート電極３３の下に蓄積されて
いる情報電荷は転送ゲート電極４２の下へ転送される。
一方、偶数列では、ＨＳ２がＬとなって垂直シフトレジ
スタ３０の転送ゲート電極４２がオフしているため、転
送ゲート電極３３の下に蓄積されている情報電荷は、出
力制御ゲート電極３４、３５の下に蓄積される。また、
Ｔ４では、ＶＳ１もＨとなって各列でＶＳ１に対応する
転送ゲート電極３２がオンしてポテンシャルウェルが形
成され、ＶＳ３がＬとなったＴ５では、ＶＳ３に対応す
る転送ゲート電極３２、３３がオフしてポテンシャルウ
ェルが消滅する。これにより、ＶＳ３に対応する転送ゲ
ート電極３２、３３の下の情報電荷が、ＶＳ１に対応す
る転送ゲート電極３２の下へ転送される。ＴＧ１がＬと
なったＴ６では、出力制御ゲート電極３４がオフしてポ
テンシャルウェルが消滅し、偶数列の出力制御ゲート電
極３４の下に蓄積されていた情報電荷は、出力制御ゲー
ト電極３５の下に集められる。奇数列では、Ｔ４の時点
で転送ゲート電極４２の下への情報電荷の転送が完了し
ているため、情報電荷の移動はない。また、Ｔ６では、
ＶＳ２もＨとなって各列でＶＳ２に対応する転送ゲート
電極３２がオンしてポテンシャルウェルが形成され、Ｖ
Ｓ１がＬとなったＴ７では、ＶＳ１に対応する転送ゲー
ト電極３２がオフしてポテンシャルウェルが消滅する。
これにより、ＶＳ１に対応する転送ゲート電極３２の下
の情報電荷が、ＶＳ２に対応する転送ゲート電極３２の
下へ転送される。ここで、ＶＳ２に対応する転送ゲート
電極３２の下へ転送された情報電荷は、偶数列の出力制
御ゲート電極３５の下の情報電荷の転送が完了するまで
の間そのままの状態で蓄積される。At T4 when TG1 and TG2 become H,
The output control gate electrodes 34 and 35 are turned on to form a potential well. At this time, in odd columns, HS1 is H
And the transfer gate electrode 42 of the vertical shift register 30
Is turned on, and the information charges accumulated below the transfer gate electrode 33 are transferred below the transfer gate electrode 42.
On the other hand, in the even-numbered columns, since the transfer gate electrode 42 of the vertical shift register 30 is turned off due to the low level of HS2, the information charges accumulated under the transfer gate electrode 33 are output control gate electrodes 34 and 35. Is accumulated under Also,
At T4, VS1 also becomes H, and the transfer gate electrode 32 corresponding to VS1 is turned on in each column to form a potential well. At T5 when VS3 becomes L, the transfer gate electrodes 32, 33 corresponding to VS3 become active. It turns off and the potential well disappears. As a result, the information charges under the transfer gate electrodes 32 and 33 corresponding to VS3 are transferred below the transfer gate electrode 32 corresponding to VS1. At T6 when TG1 becomes L, the output control gate electrode 34 is turned off and the potential well disappears, and the information charges accumulated under the output control gate electrodes 34 in the even-numbered columns are reduced below the output control gate electrodes 35. Collected in. In the odd-numbered columns, since the transfer of the information charges below the transfer gate electrode 42 has been completed at the time T4, the information charges do not move. In T6,
VS2 also becomes H, the transfer gate electrode 32 corresponding to VS2 is turned on in each column, and a potential well is formed.
At T7 when S1 becomes L, the transfer gate electrode 32 corresponding to VS1 turns off and the potential well disappears.
Thus, the information charges under the transfer gate electrode 32 corresponding to VS1 are transferred below the transfer gate electrode 32 corresponding to VS2. Here, the information charges transferred below the transfer gate electrode 32 corresponding to VS2 are accumulated as they are until the transfer of the information charges under the output control gate electrodes 35 in the even-numbered columns is completed.

【００１８】ＴＧ１が再びＨとなったＴ８では、出力制
御ゲート電極３４がオンしてポテンシャルウェルが形成
され、ＴＧ２がＬとなったＴ９では、出力制御ゲート電
極３５がオフしてポテンシャルウェルが消滅する。これ
により、偶数列では出力制御ゲート電極３５の下の情報
電荷が出力制御ゲート電極３４の下へ戻される。このＴ
９の状態において、ＨＳ１及びＨＳ２の反転動作が繰り
返され、奇数列の転送ゲート電極４２の下の情報電荷が
水平シフトレジにタ４０のチャネル領域４１内を水平方
向に転送される。ＨＳ１、ＨＳ２についには、水平シフ
トレジスタ４０内の１／２行分の情報電荷の転送を所定
の期間内で完了するように周期が設定される。これによ
り、水平シフトレジスタ４０のチャネル領域４１内の情
報電荷は、次の情報電荷が垂直シフトレジスタ３０から
転送されてくるまでに全て水平シフトレジスタ４０外へ
出力される。At T8 when TG1 becomes H again, the output control gate electrode 34 is turned on to form a potential well, and at T9 when TG2 becomes L, the output control gate electrode 35 is turned off and the potential well disappears. I do. As a result, in the even-numbered columns, the information charges below the output control gate electrode 35 are returned to below the output control gate electrode 34. This T
In the state of No. 9, the inversion operation of HS1 and HS2 is repeated, and the information charges under the transfer gate electrodes 42 in the odd-numbered columns are transferred to the horizontal shift register in the channel region 41 of the data register 40 in the horizontal direction. For HS1 and HS2, the cycle is set so that the transfer of the information charges for 1/2 row in the horizontal shift register 40 is completed within a predetermined period. As a result, all the information charges in the channel region 41 of the horizontal shift register 40 are output to the outside of the horizontal shift register 40 until the next information charge is transferred from the vertical shift register 30.

【００１９】水平シフトレジスタ４０の水平転送動作が
完了したタイミングＴ１０では、ＨＳ１がＬ、ＨＳ２が
Ｈに固定される。これにより、奇数列の転送ゲート電極
４２がオフしてポテンシャルウェルが消滅し、偶数列の
転送ゲート電極４２がオンしてポテンシャルウェルが形
成される。ＴＧ２がＨとなったＴ１１では、出力制御ゲ
ート電極３５がオンしてポテンシャルウェルが形成さ
れ、偶数列で出力制御ゲート電極３４の下に蓄積されて
いた情報電荷が垂直シフトレジスタ３０の転送ゲート電
極４２の下へ転送される。ＴＧ１がＬとなったＴ１２で
出力制御ゲート電極３４がオフしてポテンシャルウェル
が消滅し、ＴＧ２がＬとなったＴ１３で出力制御ゲート
電極３５がオフしてポテンシャルウェルが消滅する。そ
して、このＴ１３の状態において、ＨＳ１及びＨＳ２の
反転動作が繰り返され、偶数列の転送ゲート電極４２の
下の情報電荷が水平シフトレジにタ４０のチャネル領域
４１内を水平方向に転送される。この情報電荷の水平転
送動作は、奇数列の転送ゲート電極４２の下の情報電荷
の転送動作と同一である。At timing T10 when the horizontal transfer operation of the horizontal shift register 40 is completed, HS1 is fixed at L and HS2 is fixed at H. Thus, the transfer gate electrodes 42 in the odd columns are turned off and the potential wells disappear, and the transfer gate electrodes 42 in the even columns are turned on to form potential wells. At T11 when TG2 becomes H, the output control gate electrode 35 is turned on to form a potential well, and the information charges accumulated under the output control gate electrode 34 in even columns are transferred to the transfer gate electrode of the vertical shift register 30. 42. At T12 when TG1 becomes L, the output control gate electrode 34 turns off and the potential well disappears. At T13 when TG2 becomes L, the output control gate electrode 35 turns off and the potential well disappears. Then, in the state of T13, the inversion operation of HS1 and HS2 is repeated, and the information charges under the transfer gate electrodes 42 of the even-numbered columns are transferred to the horizontal shift register in the channel region 41 of the transistor 40 in the horizontal direction. The horizontal transfer operation of the information charges is the same as the transfer operation of the information charges below the transfer gate electrodes 42 in the odd columns.

【００２０】以上のＴ１〜Ｔ１３の動作と、水平シフト
レジスタ４０の水平転送動作とを繰り返すことにより、
垂直シフトレジスタ３０内に蓄積されている情報電荷を
１／２行毎に順次読み出すことができるようになる。こ
のような情報電荷の読み出し方法によれば、１行分の情
報電荷が奇数列と偶数列とで別々にまとめられるため、
奇数列と偶数列とで異なる色成分が与えられるカラーフ
ィルタが各受光画素に装着されるカラー固体撮像素子に
好適である。また、１行毎に所定の順序で連続する映像
信号を得る場合には、１／２行分の信号を記憶できるラ
インメモリを用いて奇数列の信号と偶数列の信号とを交
互に取り出すようにすればよい。By repeating the above operations T1 to T13 and the horizontal transfer operation of the horizontal shift register 40,
Information charges stored in the vertical shift register 30 can be sequentially read out every 1/2 row. According to such a method of reading out information charges, the information charges for one row are separately grouped into odd columns and even columns.
A color filter to which different color components are given in the odd-numbered rows and the even-numbered rows is suitable for a color solid-state imaging device mounted on each light receiving pixel. When a continuous video signal is obtained for each row in a predetermined order, a signal of an odd column and a signal of an even column are alternately extracted by using a line memory capable of storing a signal of 1/2 row. What should I do?

【００２１】[0021]

【発明の効果】本発明によれば、固体撮像素子の奇数列
の情報電荷と偶数列の情報電荷とを交互に読み出すよう
にしたことで、複数の垂直シフトレジスタの出力を受け
る水平シフトレジスタのビット数を少なくすることがで
きる。このため、水平シフトレジスタには、垂直シフト
レジスタ１列に対して２本の転送ゲート電極を配置すれ
ばよくなる。従って、転送ゲート電極の数の削減に伴っ
て垂直シフトレジスタの配列ピッチを狭くすることがで
き、高集積化による解像度の向上、さらには、チップ面
積の縮小によるコストダウンが望める。According to the present invention, the odd-numbered column information charges and the even-numbered column information charges of the solid-state imaging device are alternately read, so that the horizontal shift register receiving the outputs of the plurality of vertical shift registers can be used. The number of bits can be reduced. For this reason, it is only necessary to arrange two transfer gate electrodes for one row of the vertical shift register in the horizontal shift register. Therefore, the arrangement pitch of the vertical shift registers can be narrowed with the reduction in the number of transfer gate electrodes, and improvement in resolution due to high integration and cost reduction due to reduction in chip area can be expected.

【００２２】また、複数の色成分で構成されるカラーフ
ィルタが装着されたカラー固体撮像素子においては、奇
数列の受光画素からの映像信号と偶数列の受光画素から
の映像信号とを、予め分離された状態で得ることができ
る。このため、色成分の分離処理が容易になり、映像信
号の信号処理の簡略化が図れる。Further, in a color solid-state imaging device provided with a color filter composed of a plurality of color components, a video signal from an odd-numbered light receiving pixel and a video signal from an even-numbered light receiving pixel are separated in advance. It can be obtained in the state that was done. For this reason, the color component separation processing is facilitated, and the signal processing of the video signal can be simplified.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の固体撮像素子の主要部分の構造を示す
平面図である。FIG. 1 is a plan view showing a structure of a main part of a solid-state imaging device of the present invention.

【図２】本発明の固体撮像素子の駆動方法を説明するタ
イミング図である。FIG. 2 is a timing chart illustrating a method for driving a solid-state imaging device according to the present invention.

【図３】本発明の固体撮像素子の駆動方法を説明するポ
テンシャル図である。FIG. 3 is a potential diagram illustrating a method for driving a solid-state imaging device according to the present invention.

【図４】フレームトランスファ方式の固体撮像素子の概
略を示す摸式図である。FIG. 4 is a schematic view schematically showing a frame transfer type solid-state imaging device.

【図５】インターライン方式の固体撮像素子の概略を示
す摸式図である。FIG. 5 is a schematic diagram illustrating an outline of an interline solid-state imaging device.

【図６】従来の固体撮像素子の垂直シフトレジスタと水
平シフトレジスタとの接続部の構造を示す平面図であ
る。FIG. 6 is a plan view showing a structure of a connection portion between a vertical shift register and a horizontal shift register of a conventional solid-state imaging device.

【符号の説明】[Explanation of symbols]

１、５、１０、３０ 垂直シフトレジスタ ２、６、２０、４０ 水平シフトレジスタ ３、７ 出力部 １１、２１、３１、４１ チャネル領域 １２、１３、２２、２３、３２、３３、４２、４３ 転
送ゲート電極 １４、２４、２５、３６、４４、４５ チャネル分離領
域 ３４、３５ 出力制御ゲート電極1, 5, 10, 30 Vertical shift register 2, 6, 20, 40 Horizontal shift register 3, 7 Output unit 11, 21, 31, 41 Channel area 12, 13, 22, 23, 32, 33, 42, 43 Transfer Gate electrode 14, 24, 25, 36, 44, 45 Channel isolation region 34, 35 Output control gate electrode

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 行及び列方向に配置され、照射される光
に応答して情報電荷を発生する複数の受光画素と、これ
ら複数の受光画素の各列毎に対応付けられ、各受光画素
から上記情報電荷を受けて垂直方向に転送する複数の垂
直シフトレジスタと、これら複数の垂直シフトレジスタ
の各出力に各ビットが対応付けられ、各垂直シフトレジ
スタから上記情報電荷を受けて水平方向に転送する水平
シフトレジスタと、この水平シフトレジスタから順次転
送出力される上記情報電荷を電圧値に変換して映像信号
を発生する出力部と、を備えた固体撮像素子において、
上記複数の垂直シフトレジスタの出力側の端部に独立し
て駆動可能な少なくとも２本の出力制御ゲート電極が共
通に配置されると共に、上記複数の垂直シフトレジスタ
と上記水平シフトレジスタとの接続部分で上記水平シフ
トレジスタ側に深くなる電位勾配が与えられることを特
徴とする固体撮像素子。1. A plurality of light receiving pixels which are arranged in a row and a column direction and generate information charges in response to irradiated light, and are associated with each column of the plurality of light receiving pixels. A plurality of vertical shift registers that receive the information charges and transfer the information charges in the vertical direction, and each bit is associated with each output of the plurality of vertical shift registers. The information charges are received from each of the vertical shift registers and transferred in the horizontal direction. A solid-state imaging device, comprising: a horizontal shift register that converts the information charges sequentially transferred and output from the horizontal shift register into a voltage value to generate a video signal;
Said plurality of vertical shift registers independently drivable at least two output control gate electrode on an end portion of the output side of the co
Together are arranged in passing, the solid-state imaging device characterized by deep become potential gradient to the horizontal shift register side connection portion between the plurality of vertical shift registers and the horizontal shift register is provided. 【請求項２】 上記水平シフトレジスタは、上記複数の
垂直シフトレジスタの各列毎に２本ずつ対応する転送ゲ
ート電極を有することを特徴とする請求項１記載の固体
撮像素子。2. The solid-state imaging device according to claim 1, wherein the horizontal shift register has two transfer gate electrodes corresponding to two columns of each of the plurality of vertical shift registers. 【請求項３】 行列配置された複数の受光画素の各列毎
に対応する複数の垂直シフトレジスタの出力を水平シフ
トレジスタの各ビットに受け、上記複数の受光画素で発
生する情報電荷を１行単位で出力する固体撮像素子の駆
動方法において、上記複数の垂直シフトレジスタの出力
側端部の少なくとも１ビットをその他のビットから独立
してそれぞれ共通に駆動し、上記水平シフトレジスタの
奇数列のビットをオン状態とすると共に偶数列のビット
をオフ状態として上記複数の垂直シフトレジスタの奇数
列から上記水平シフトレジスタの奇数列のビットに情報
電荷を取り込んで出力した後、上記水平シフトレジスタ
の偶数列のビットをオン状態とすると共に奇数列のビッ
トをオフ状態として上記複数の垂直シフトレジスタの偶
数列から上記水平シフトレジスタの偶数列のビットに情
報電荷を取り込んで出力することを特徴とする固体撮像
素子の駆動方法。3. An output of a plurality of vertical shift registers corresponding to each column of a plurality of light receiving pixels arranged in a matrix is received by each bit of a horizontal shift register, and information charges generated by the plurality of light receiving pixels are stored in one row. In the method of driving a solid-state imaging device that outputs in units, at least one bit at an output side end of the plurality of vertical shift registers is independent of other bits.
Then, the bits of the odd-numbered columns of the horizontal shift register are turned on and the bits of the even-numbered columns are turned off, and the bits of the odd-numbered columns of the plurality of vertical shift registers are turned on. After the information charges are captured and output, the bits of the even columns of the horizontal shift register are turned on and the bits of the odd columns are turned off, and the even columns of the plurality of vertical shift registers are turned off from the even columns of the plurality of vertical shift registers. A method for driving a solid-state imaging device, wherein information charges are taken in and output by the bits of the image pickup device.