JP2940036B2 - Semiconductor integrated circuit device - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特にその入出
力インターフェイス回路用セルのレイアウト方法に関す
る。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more particularly to a layout method of cells for an input / output interface circuit.
従来、この種の半導体集積回路装置は、第３図（Ａ）
で示す様に該半導体集積回路装置とケースまたは回路基
板とを電気接続するためのワイヤボンディングまたはTA
Bボンディング用の金属パッド１を半導体集積回路装置
の外周に一列または複数列配列させたパッド領域７の外
部信号と内部信号との間で、電流増幅やレベル変換を行
なう内外部インターフェイス回路用ブロック２が該パッ
ド領域７の内側に１列に並んだ内外部インターフェイス
回路用ブロック領域８と所望の機能を実現させるための
回路を構成するための１または通常複数個のトランジス
タ、抵抗等を配置させた内部基本ブロック３を規則的に
配列した内部領域９よりなっていた。特にゲートアレイ
に代表されるマスタースライス方式半導体集積回路装置
や、スタンダードセル方式半導体集積回路装置等のセミ
カスタム半導体集積回路装置は、ほとんど例外なく前記
の構成をとる。Conventionally, this kind of semiconductor integrated circuit device is shown in FIG.
Wire bonding or TA for electrically connecting the semiconductor integrated circuit device to a case or a circuit board as shown in FIG.
An internal / external interface circuit block 2 for performing current amplification and level conversion between an external signal and an internal signal in a pad region 7 in which B bonding metal pads 1 are arranged in a row or a plurality of rows on the outer periphery of a semiconductor integrated circuit device. Are arranged inside and outside the pad region 7, a block region 8 for the internal / external interface circuit arranged in a line and one or usually a plurality of transistors, resistors and the like for forming a circuit for realizing a desired function. It consisted of an internal area 9 in which the internal basic blocks 3 were regularly arranged. In particular, semi-custom semiconductor integrated circuit devices such as a master slice type semiconductor integrated circuit device represented by a gate array and a standard cell type semiconductor integrated circuit device have the above-described configuration with almost no exception.
上述した従来の半導体集積回路は、該内外部インター
フェイス回路用ブロックが一列に並んでいるため、以下
で説明する様なスピード劣化，信号ピン数減少等の欠点
が生じる。In the conventional semiconductor integrated circuit described above, since the blocks for the internal and external interface circuits are arranged in a line, there are disadvantages such as speed degradation and reduction in the number of signal pins as described below.
近年、プロセスの微細化により集積度が向上し、特に
該内部基本ブロック３を小面積で構成できる様になって
きた。すなわち、マスク目合わせ精度、レジストエッチ
ング精度，プロセス等の改善，最適化により、より小さ
なトランジスタで従来より高速，高精度な回路が実現で
きる様になったためである。また前出のゲートアレイ，
スタンダードセル等では、該内部回路ブロック３に配線
を施し実現された単位機能ブロックをコンピュータで自
動配線させるためにその配線を通す自動配線領域を該基
本内部回路ブロック３間に設けている場合がある。近
年、３層以上の多層配線技術が実用化し、この自動配線
領域が減少した事も、該内部基本ブロック３が小さくな
った大きな原因である。このような内部集積度の向上に
伴って信号ピン数増加の要求も比例して高くなる。この
様子を論理ゲートアレイにおいて、内部ゲート数と該信
号ピン数の相関で示しものが第６図である。横軸に該内
部ゲート数，縦軸に該信号ピン数をとっているが、該内
部ゲート数の増加に伴い必要となる該信号ピン数も増加
している事がわかる。一方、該内外部インターフェイス
回路用ブロックは、外部デバイスを駆動するために、も
とより大きなディメンジョンのトランジスタを必要とす
る事、外部静電気等により内部素子等を保護するための
保護回路を必要とする事、および多機能化の要求に応じ
るため、素子点数が多くなり、微細化は進まない。よっ
て決まったチップサイズで多数の信号ピンを得ようとす
ると、一列に並んだ該内外部インターフェイス回路用ブ
ロックの配列ピッチを狭くするために、該内外部インタ
ーフェイス回路の長さ方向の寸法が長大化する傾向にあ
った。例えばBiCMOSゲートアレイで、TTLレベルインタ
ーフェイスECLレベルインターフェイス双方が可能な該
内外部インターフェイス回路用ブロックは幅が150μｍ
であるのに対し、長さ方向は1mmを越えてしまう。この
ように、該内外部インターフェイス回路用ブロックが長
大化すると、回路動作速度の劣化，チップコーナー部で
のI/Oピン数減少等の弊害が生じる。すなわち、該内外
部インターフェイス回路のブロック内配線が長大化し、
配線容量が増加する事により、通常、該ブロック内配線
を駆動するトランジスタは比較的小さいから、ここでの
遅延時間が無視できない大きさになり、回路動作速度が
劣化する。また、第３図（Ａ）において該内外部インタ
ーフェイス回路用ブロックの長辺を該パッド領域を含ん
でｘとした時、コーナー部で該内外部インターフェイス
回路ブロックを特殊化しないと配置できない空領域面積
はx2であり該内外部インターフェイス回路用ブロックの
長大化と共に拡大し、入出力ピン数が減少してしまう。
この空領域に該信号ピンを配置しようとすると、通常の
該内外部インターフェイス回路用ブロック２を配置しよ
うとすれば、第４図の様に内外部接続線設置領域10を設
けざるを得なくチップサイズ増大をまねく、また、チッ
プサイズを犠牲にしない様にすると、第５図の様に該内
外部インターフェイス回路用ブロックを変形した第２の
ブロック11を設計しなければならず、ゲートアレイ等
で、あらかじめブロック内配線で単位機能を実現したフ
ァンクションブロックを用意する時に膨大な工数を必要
とする。以上説明した様に、従来の半導体集積回路装置
は該内外部インターフェイス回路用ブロックが一列に並
んでいるため、回路動作速度の劣化、内部ゲート数当た
りのI/Oピン数の減少等の欠点が生じる。In recent years, the degree of integration has been improved due to miniaturization of the process, and in particular, the internal basic block 3 can be configured with a small area. That is, improvement and optimization of mask alignment accuracy, resist etching accuracy, process, and the like have made it possible to realize a higher-speed and higher-precision circuit with smaller transistors than ever before. The gate array mentioned above,
In a standard cell or the like, an automatic wiring area through which the wiring is provided may be provided between the basic internal circuit blocks 3 so that a unit function block realized by wiring the internal circuit block 3 is automatically wired by a computer. . In recent years, the multilayer wiring technology of three or more layers has been put to practical use, and the reduction in the automatic wiring area is also a major cause of the decrease in the size of the internal basic block 3. With the improvement in the degree of internal integration, the demand for an increase in the number of signal pins increases proportionately. FIG. 6 shows this state in correlation with the number of internal gates and the number of signal pins in the logic gate array. The horizontal axis indicates the number of internal gates and the vertical axis indicates the number of signal pins. It can be seen that the required number of signal pins increases as the number of internal gates increases. On the other hand, the internal / external interface circuit block requires a transistor of a larger dimension to drive an external device, and requires a protection circuit for protecting internal elements and the like by external static electricity and the like. In order to meet the demand for multi-functionality, the number of elements increases, and miniaturization does not proceed. Therefore, when trying to obtain a large number of signal pins with a fixed chip size, the length of the internal / external interface circuit in the length direction is increased in order to narrow the arrangement pitch of the internal / external interface circuit blocks arranged in a line. I tended to. For example, in the case of a BiCMOS gate array, the internal / external interface circuit block capable of both the TTL level interface and the ECL level interface has a width of 150 μm.
However, the length direction exceeds 1 mm. As described above, when the length of the internal / external interface circuit block is increased, adverse effects such as deterioration of the circuit operation speed and a decrease in the number of I / O pins at a chip corner are caused. That is, the wiring in the block of the internal / external interface circuit becomes long,
When the wiring capacitance increases, the transistors that drive the wiring in the block are usually relatively small, so that the delay time here cannot be ignored and the circuit operation speed is degraded. In FIG. 3 (A), when the long side of the block for the internal / external interface circuit is x including the pad area, the area of the empty area which cannot be arranged unless the internal / external interface circuit block is specialized at the corner portion. is expanded with lengthening of the internal external interface circuit blocks is x 2, the number of input and output pins is reduced.
If the signal pins are to be arranged in this empty area, and if the ordinary internal / external interface circuit block 2 is to be arranged, the internal / external connection line installation area 10 must be provided as shown in FIG. In order to increase the size and not to sacrifice the chip size, it is necessary to design a second block 11 in which the internal / external interface circuit block is modified as shown in FIG. In order to prepare a function block in which a unit function is realized by wiring in the block in advance, enormous man-hours are required. As described above, in the conventional semiconductor integrated circuit device, since the blocks for the internal and external interface circuits are arranged in a line, there are disadvantages such as a deterioration in circuit operation speed and a decrease in the number of I / O pins per number of internal gates. Occurs.
上述した従来の半導体集積回路装置に対し、本発明は
内外部インターフェイス回路をブロックを一辺に複数列
配列するという相違点を有する。The present invention is different from the above-described conventional semiconductor integrated circuit device in that the internal and external interface circuits are arranged in a plurality of blocks on one side.
本発明の半導体集積回路装置は、少なくとも内外部イ
ンターフェイス回路ブロック領域とパッド領域とを備
え、該内外部インターフェイス回路ブロック領域の各辺
に複数列の内外部インターフェイス回路ブロックが配列
されかつ外周列に配列された該ブロックの数が内周列に
配列された該ブロックの数よりも多くなっている。ま
た、本発明の他の半導体集積回路装置は、少なくとも所
望の機能を実現させる回路を構成するための内部領域と
内外部インターフェイス回路ブロック領域とパッド領域
とを備え、前記内部領域が内部基本ブロックを規則的に
配列したマスタスライス方式のものであって、各辺に複
数列の内外部インターフェイス回路ブロックが配列され
ている。A semiconductor integrated circuit device according to the present invention includes at least an internal / external interface circuit block area and a pad area, and a plurality of rows of internal / external interface circuit blocks are arranged on each side of the internal / external interface circuit block area and arranged in an outer peripheral row. The number of the blocks arranged is larger than the number of the blocks arranged in the inner row. Further, another semiconductor integrated circuit device of the present invention includes an internal region, an internal / external interface circuit block region, and a pad region for configuring a circuit realizing at least a desired function, and the internal region defines an internal basic block. The master-slice system is regularly arranged, and a plurality of rows of internal / external interface circuit blocks are arranged on each side.
次に、本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図（Ａ）は本発明の一実施例の平面図である。第
１図（Ｂ）は本発明で使用する内外部インターフェイス
回路用ブロックの拡大図である。１は金属パッド、２は
内外部インターフェイス回路用ブロックで、各辺２列に
配置され、３は内部基本ブロックで規則的に配列されて
いる。本実施例においては、該内外部インターフェイス
回路用ブロック２の幅をパッドピッチの２倍としている
ために、従来例えば第３図（Ａ）の様に内外部インター
フェイス回路用ブロック２の幅をパッドピッチと等しく
とっているレイアウトに対して該内外部インターフェイ
ス回路用ブロック２の長さが約半分になっており、例え
ば第１図（Ｂ）と第３図（Ｂ）の比較において配線４の
長さを大幅に短縮でき、この部分の配線容量充放電時間
を短縮できる。また、コーナー部においても第１図
（Ｃ）で示す様に無理なく該内外部インターフェイス回
路用ブロック２を配置する事ができる。ここで６は内外
部接続配線を示している。該内外部インターフェイス回
路用ブロックの入出力端子とパッドの接続は第１図
（Ａ）のように交互に接続線５で行なえばよく、外周ブ
ロックと内周ブロックの各々を鏡面対称になる様レイア
ウトすれば前出ファンクションブロックは１種類で済
む。FIG. 1A is a plan view of one embodiment of the present invention. FIG. 1B is an enlarged view of an internal / external interface circuit block used in the present invention. 1 is a metal pad, 2 is an internal / external interface circuit block, arranged in two rows on each side, and 3 is an internal basic block regularly arranged. In this embodiment, since the width of the internal / external interface circuit block 2 is twice as large as the pad pitch, the width of the internal / external interface circuit block 2 is conventionally reduced as shown in FIG. The internal / external interface circuit block 2 is about half as long as the layout taken equal to the length of the wiring 4. For example, in the comparison between FIG. 1B and FIG. Can be greatly reduced, and the charge and discharge time of the wiring capacity in this portion can be reduced. In addition, the inside / outside interface circuit block 2 can be easily arranged at the corner as shown in FIG. 1 (C). Here, reference numeral 6 denotes an internal / external connection wiring. The connection between the input / output terminals and the pads of the block for the internal / external interface circuit may be made alternately by the connection line 5 as shown in FIG. 1 (A), and the outer peripheral block and the inner peripheral block are each mirror-symmetrical. Then, only one type of function block is required.
第２図は本発明の他の実施例の平面図である。各辺２
列に配列された該内外部インターフェイス回路用ブロッ
ク２の内周と外周を千鳥状にずらして配列したレイアウ
トである、この実施例では内周のブロックと外周のブロ
ックを同一方向に配列しても、接続線５どおしがショー
トせずに済み、レイアウトが単純になるという利点があ
る。FIG. 2 is a plan view of another embodiment of the present invention. Each side 2
This is a layout in which the inner and outer peripheries of the inner / outer interface circuit blocks 2 arranged in a row are arranged in a staggered manner. In this embodiment, the inner and outer peripheral blocks are arranged in the same direction. There is an advantage that the connection lines 5 do not need to be short-circuited and the layout is simplified.
また、本発明において、内周の該内外部インターフェ
イス回路用ブロックとパッドを接続する接続線５が従来
例より長くなり、接続線５の寄生容量が増加するが、こ
の部分は本半導体集積回路装置の出力回路内の外部駆動
用トランジスタもしくは外部半導体集積回路装置の信号
で駆動される部分であり、大電流によるから寄生容量充
放電時間の増加は無視できるので心配ない。Further, in the present invention, the connection line 5 connecting the pad for the internal / external interface circuit and the pad on the inner periphery becomes longer than in the conventional example, and the parasitic capacitance of the connection line 5 increases. This is a portion driven by an external driving transistor or a signal of an external semiconductor integrated circuit device in the output circuit described above, and there is no worry that the increase in the parasitic capacitance charging / discharging time is negligible due to the large current.
以上説明したように本発明は、内外部インターフェイ
ス回路用ブロックを一辺に複数列配列する事により、内
外部インターフェイス回路の高速化及び多ピン化を同時
に達成できる効果がある。また、簡単のために、本発明
においては、同一インターフェイス回路用ブロックを２
列配列させた例を用いたが、３列以上に配列させた場合
であっても、違う種類の形状のインターフェイス回路用
ブロックが混在しても、同様の効果が得られる事は明ら
かである。As described above, according to the present invention, by arranging the internal / external interface circuit blocks in a plurality of rows on one side, there is an effect that the speed of the internal / external interface circuit can be increased and the number of pins can be increased simultaneously. For the sake of simplicity, in the present invention, two blocks for the same interface circuit are used.
The example in which the columns are arranged is used, but it is apparent that the same effect can be obtained even when the lines are arranged in three or more columns or when the interface circuit blocks of different types are mixed.
第１図（Ａ）は本発明の第１の実施例を示す平面図、第
１図（Ｂ）は本発明の半導体集積回路装置に使用する内
外部インターフェイス回路用ブロックの該略配線パタン
を示す図、第１図（Ｃ）は本発明の第１の実施例のチッ
プレイアウトのコーナー部分を示した図、第２図は本発
明の第２の実施例を示す平面図、第３図（Ａ）は従来の
半導体集積回路装置の全体平面図、第３図（Ｂ）は従来
の半導体集積回路装置に使用される内外部インターフェ
イス回路用ブロックの該略配線パタンを示す図、第４図
は従来の半導体集積回路装置でコーナー部分にも通常の
内外部インターフェイス回路用ブロックを配置したチッ
プレイアウトを示す図、第５図は従来の半導体集積回路
装置でコーナー部に第２の形状の内外部インターフェイ
ス回路用ブロックを配置したチップレイアウトを示す
図、第６図は内部ゲート数と必要信号ピン数との相関を
両対数表示で示した図である。 １は金属パッド、２は内外部インターフェイス回路用ブ
ロック、３は内部基本ブロック、４は配線、５は接続線
である。FIG. 1A is a plan view showing a first embodiment of the present invention, and FIG. 1B is a schematic wiring pattern of an internal / external interface circuit block used in a semiconductor integrated circuit device of the present invention. FIG. 1 (C) is a view showing a corner portion of a chip layout according to the first embodiment of the present invention, FIG. 2 is a plan view showing a second embodiment of the present invention, and FIG. ) Is an overall plan view of a conventional semiconductor integrated circuit device, FIG. 3B is a diagram showing the schematic wiring pattern of an internal / external interface circuit block used in the conventional semiconductor integrated circuit device, and FIG. FIG. 5 is a diagram showing a chip layout in which ordinary internal / external interface circuit blocks are also arranged at corners in the semiconductor integrated circuit device of FIG. 5; FIG. Block The arranged illustrates the chip layout, FIG. 6 is a diagram showing both logarithmic correlation between the number of internal gates and required signal pin count. 1 is a metal pad, 2 is an internal / external interface circuit block, 3 is an internal basic block, 4 is a wiring, and 5 is a connection line.
Claims (6)
ロック領域とパッド領域とを備えた半導体集積回路装置
において、該内外部インターフェイス回路ブロック領域
の各辺に複数列の内外部インターフェイス回路ブロック
が配列されかつ外周列に配列された該ブロックの数が内
周列に配列された該ブロックの数よりも多い事を特徴と
する半導体集積回路装置。1. A semiconductor integrated circuit device having at least an internal / external interface circuit block area and a pad area, wherein a plurality of internal / external interface circuit blocks are arranged on each side of the internal / external interface circuit block area and an outer peripheral row is provided. Wherein the number of the blocks arranged in the matrix is larger than the number of the blocks arranged in the inner peripheral row.
構成するための内部領域と内外部インターフェイス回路
ブロック領域とパッド領域とを備えた半導体集積回路装
置において、前記内部領域が内部基本ブロックを規則的
に配列したマスタスライス方式のものであり、各辺に複
数列の内外部インターフェイス回路ブロックが配列され
たことを特徴とする半導体集積回路装置。2. A semiconductor integrated circuit device having at least an internal region for forming a circuit realizing a desired function, an internal / external interface circuit block region, and a pad region, wherein the internal region regularly defines an internal basic block. And a plurality of rows of internal / external interface circuit blocks arranged on each side.
イス回路ブロック列の内周列の該ブロックの外周列の該
ブロックの配置方向が鏡面対称であり、内周列の該ブロ
ック境界と外周列の該ブロック列の境界が同一線上にあ
る特許請求の範囲第（１）項または第（２）項記載の半
導体集積回路装置。3. The arrangement direction of the blocks in the outer peripheral row of the inner peripheral row of the inner and outer interface circuit block rows arranged in two rows on each side is mirror-symmetrical, and the block boundary and the outer peripheral of the inner peripheral row are arranged. The semiconductor integrated circuit device according to claim 1 or 2, wherein a boundary between the block columns in the column is on the same line.
インターフェイス回路ブロック列の各周の該ブロック列
の境界が同一線上になく、各周列の配置方向が各辺で同
一である特許請求の範囲第（１）項または第（２）項記
載の半導体集積回路装置。4. The boundary of each row of the inner and outer interface circuit block rows arranged in two or more rows on each side is not on the same line, and the arrangement direction of each circumference row is the same on each side. A semiconductor integrated circuit device according to claim 1 or claim 2.
クが全て同一形状である特許請求の範囲第（１）項、第
（２）項、第（４）項のいずれか１項に記載の半導体集
積回路装置。5. The semiconductor integrated circuit according to claim 1, wherein all the internal and external interface circuit blocks in each column have the same shape. Circuit device.
がパッドピッチの２倍である特許請求能範囲第（１）項
乃至（５）項のいずれか１項に記載の半導体集積回路装
置。6. The semiconductor integrated circuit device according to claim 1, wherein the width of the internal / external interface circuit block is twice the pad pitch.
Priority Applications (1)
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Applications Claiming Priority (1)
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