JP2001318111A - 静電容量測定回路、静電容量比較器、およびバッファ回路 - Google Patents

Abstract

(57)【要約】 【課題】 回路規模の縮小が可能で、充放電の際の電流
も制御できる静電容量測定回路を得る。 【解決手段】 定電流源１１からの定電流に応じた電流
を流すＮＭＯＳトランジスタ３および４を、クロック発
生回路１０からの単相のクロックでオン／オフするＰＭ
ＯＳトランジスタ１および２を介して電源に接続し、Ｐ
ＭＯＳトランジスタ２のオン時に充電された被測定容量
８の電荷を、オフ時にＮＭＯＳトランジスタ４を経由し
て放電させ、その時のＮＭＯＳトランジスタ３を流れる
直流電流とＮＭＯＳトランジスタ４を流れる直列電流、
クロックの周波数と、電源の電圧とに基づいて、被測定
容量の静電容量を求める。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＡＬ（アルミニ
ウム）間配線容量等の微少な静電容量を測定する静電容
量測定回路に関するものであり、さらに上記静電容量測
定回路の原理を利用した静電容量比較器、および上記静
電容量比較器を用いてドライバサイズを自動選択するバ
ッファ回路に関するものである。

【０００２】

【従来の技術】図５は従来の静電容量測定回路を示す回
路図である。図において、１，２は互いのゲートが接続
され、ソースがそれぞれ電圧Ｖｄｄの電源に接続された
ＰＭＯＳトランジスタである。３，４は互いのゲートが
接続され、ソースがそれぞれグランドに接続されたＮＭ
ＯＳトランジスタであり、このＮＭＯＳトランジスタ３
のドレインはＰＭＯＳトランジスタ１のドレインと、Ｎ
ＭＯＳトランジスタ４のドレインはＰＭＯＳトランジス
タ２のドレインとそれぞれ接続されている。５はＰＭＯ
Ｓトランジスタ１とＮＭＯＳトランジスタ３の直列回路
を流れる直流電流値を測定する電流計であり、６はＰＭ
ＯＳトランジスタ２とＮＭＯＳトランジスタ４の直列回
路を流れる直流電流値を測定する電流計である。

【０００３】７はＰＭＯＳトランジスタ１のゲートとＰ
ＭＯＳトランジスタ２のゲートとの接続点と、ＮＭＯＳ
トランジスタ３のゲートとＮＭＯＳトランジスタ４のゲ
ートとの接続点に、ノンオーバーラップな２相のクロッ
クＣＫ１，ＣＫ２を供給する二相クロック発生回路であ
る。８はＰＭＯＳトランジスタ２のドレインとＮＭＯＳ
トランジスタ４のドレインとの接続点に接続されて、そ
の静電容量値が測定されるＡＬ間配線容量等の被測定容
量である。

【０００４】次に動作について説明する。被測定容量８
の静電容量値を測定する場合、二相クロック発生回路７
より互いにノンオーバーラップな２相のクロックＣＫ
１，ＣＫ２を生成し、その一方（クロックＣＫ２）をＰ
ＭＯＳトランジスタ１のゲートとＰＭＯＳトランジスタ
２のゲートに、他方（クロックＣＫ１）をＮＭＯＳトラ
ンジスタ３のゲートとＮＭＯＳトランジスタ４のゲート
にそれぞれ供給する。ＰＭＯＳトランジスタ１，２およ
びＮＭＯＳトランジスタ３，４は、この２相のクロック
ＣＫ１およびＣＫ２に従ってオン／オフし、被測定容量
８はこのＰＭＯＳトランジスタ２とＮＭＯＳトランジス
タ４のオン／オフに従って充放電される。このように、
ＰＭＯＳトランジスタ１，２およびＮＭＯＳトランジス
タ３，４のオン／オフに、このノンオーバーラップな２
相のクロックＣＫ１，ＣＫ２を用いることによって、被
測定容量８の充放電の際に貫通電流が流れるのを防止し
ている。

【０００５】ここで、図６はこの二相クロック発生回路
７から出力される、ノンオーバーラップな２相のクロッ
クＣＫ１，ＣＫ２の一例を示す波形図である。図示のよ
うに、この二相クロック発生回路７から出力されるノン
オーバーラップな２相のクロックＣＫ１，ＣＫ２の周波
数はｆであるものとする。この２相のクロックＣＫ１，
ＣＫ２によって被測定容量８が充放電されるときに、Ｐ
ＭＯＳトランジスタ１とＮＭＯＳトランジスタ３との直
列回路に流れる直流電流値Ｉ１を電流計５によって、Ｐ
ＭＯＳトランジスタ２とＮＭＯＳトランジスタ４との直
列回路に流れる直流電流値Ｉ２を電流計６によってそれ
ぞれ測定する。被測定容量８の静電容量値Ｃは、電源の
電圧Ｖｄｄと、この直流電流値Ｉ１，Ｉ２、および２相
のクロックＣＫ１，ＣＫ２の周波数ｆより、次式の関係
から求めることができる。

【０００６】Ｉ１−Ｉ２＝Ｃ・Ｖｄｄ・ｆ

【０００７】なお、従来の静電容量測定回路としては、
この他にも、例えば、定電流で被測定コンデンサと補助
コンデンサを充電し、充電電圧が一定値になるとそれら
の電荷を放電させ、その充電時間をクロック発生回路か
らのクロックをカウントして測定することで被測定コン
デンサの静電容量値を求める、特開平６−２４２１５９
号公報に示されたものなどがある。

【０００８】

【発明が解決しようとする課題】従来の静電容量測定回
路は以上のように構成されているので、被測定容量８の
充放電の際に貫通電流が流れるのを防止するためにノン
オーバーラップな２相のクロックが必要であり、その２
相のクロックを生成するための二相クロック発生回路７
が必要となって回路規模が大きなものとなるばかりか、
被測定容量８の充放電時にＰＭＯＳトランジスタ１，２
のドレイン電圧が瞬間的に電源またはグランドに変化す
るため、被測定容量８の充放電の際に瞬時電流が流れて
しまうなどの課題があった。

【０００９】この発明は上記のような課題を解決するた
めになされたもので、回路規模の縮小が可能で、被測定
容量を充放電する際の電流も制御できる静電容量測定回
路を得ることを目的とする。

【００１０】また、この発明は上記静電容量測定回路の
原理を利用して、静電容量の比較を行う静電容量比較器
を得ることを目的とする。

【００１１】さらに、この発明は上記静電容量比較器を
用いて、ドライバサイズを自動選択するバッファ回路を
得ることを目的とする。

【００１２】

【課題を解決するための手段】この発明に係る静電容量
測定回路は、定電流源からの定電流に応じた電流を流す
第３および第４の素子を、クロック発生回路からの単相
のクロックでオン／オフする第１および第２の素子を介
して電源に接続し、第２の素子がオン状態の時に充電さ
れた被測定容量の電荷を、第２の素子がオフ状態の時に
第４の素子を経由して放電させ、その時の第１の素子と
第３の素子の直列回路を流れる直流電流、および第２の
素子と第４の素子の直列回路を流れる直列電流と、クロ
ックの周波数と、電源の電圧とに基づいて、被測定容量
の静電容量を求めるようにしたものである。

【００１３】この発明に係る静電容量測定回路は、定電
流源に直列に第５の素子を設け、第３の素子および第４
の素子に流れる電流を、それと第３の素子あるいは第４
の素子との素子サイズに比例した一定の電流値とするよ
うにしたものである。

【００１４】この発明に係る静電容量比較器は、定電流
源からの定電流に応じた電流を流す第３および第４の素
子を、クロック発生回路からの単相のクロックでオン／
オフする第１および第２の素子を介して電源に接続し、
第１および第２の素子がオン状態の時に充電された各比
較容量の電荷を、第１および第２の素子がオフ状態の時
に、第３および第４の素子を経由して放電させ、その時
の各比較容量の充電電圧のコンパレータによる比較によ
って、各比較容量の静電容量の比較を行うようにしたも
のである。

【００１５】この発明に係る静電容量比較器は、定電流
源に直列に第５の素子を設け、第３の素子および第４の
素子に流れる電流を、それと第３の素子あるいは第４の
素子との素子サイズに比例した一定の電流値とするよう
にしたものである。

【００１６】この発明に係るバッファ回路は、静電容量
比較器によりパッドの負荷容量をリファレンス容量と比
較し、その比較結果に従ってスイッチ素子をオン／オフ
させることにより、当該バッファ回路のドライバサイズ
拡張のための拡張ドライバ素子を活性化するか否かを制
御するようにしたものである。

【００１７】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による静
電容量測定回路を示す回路図である。図において、１は
ゲートに入力されるクロックＣＫにてオン／オフ制御さ
れ、そのソースが電圧Ｖｄｄの電源に接続された第１の
素子としてのＰＭＯＳトランジスタであり、２はゲート
に入力されるクロックＣＫにてオン／オフ制御され、そ
のソースが電圧Ｖｄｄの電源に接続された第２の素子と
してのＰＭＯＳトランジスタである。３はゲートに定電
流が入力され、ソースがグランドに、ドレインがＰＭＯ
Ｓトランジスタ１のドレインにそれぞれ接続された、第
３の素子としてのＮＭＯＳトランジスタであり、４はゲ
ートに定電流が入力され、ソースがグランドに、ドレイ
ンがＰＭＯＳトランジスタ２のドレインにそれぞれ接続
された、第４の素子としてのＮＭＯＳトランジスタであ
る。

【００１８】５はＰＭＯＳトランジスタ１とＮＭＯＳト
ランジスタ３の直列回路を流れる直流電流値Ｉ１を測定
する電流計であり、６はＰＭＯＳトランジスタ２とＮＭ
ＯＳトランジスタ４の直列回路を流れる直流電流値Ｉ２
を測定する電流計である。８はＰＭＯＳトランジスタ２
のドレインとＮＭＯＳトランジスタ４のドレインとの接
続点に接続されてその静電容量値が測定される、ＡＬ間
配線容量等の微少な被測定容量である。なお、これらは
図５に同一符号を付して示した従来の静電容量測定回路
の各部に相当する部分である。

【００１９】１０は相互に接続されたＰＭＯＳトランジ
スタ１のゲートとＰＭＯＳトランジスタ２のゲートに、
単相のクロックＣＫを供給するクロック発生回路であ
る。１１は相互に接続されたＮＭＯＳトランジスタ３の
ゲートとＮＭＯＳトランジスタ４のゲートに、直流の定
電流を供給する定電流源である。１２はゲートがＮＭＯ
Ｓトランジスタ３のゲートとＮＭＯＳトランジスタ４の
ゲートに、ソースがグランドに、ドレインが定電流源１
１と自身のゲートに接続されて、ＮＭＯＳトランジスタ
３とＮＭＯＳトランジスタ４に流れる電流を、ＮＭＯＳ
トランジスタ３あるいはＮＭＯＳトランジスタ４との素
子サイズに比例した一定の電流値とするための、第５の
素子としてのＮＭＯＳトランジスタである。

【００２０】このように、この実施の形態１は、従来の
静電容量測定回路において、ノンオーバーラップな２相
クロックＣＫ１，ＣＫ２の一方が供給されていたＮＭＯ
Ｓトランジスタ３とＮＭＯＳトランジスタ４のゲート
に、定電流源１１とＮＭＯＳトランジスタ１２の直列回
路において生成した直流定電流を供給するようにしたも
のである。

【００２１】次に動作について説明する。ここで、図２
はこの二相クロック発生回路から出力される、単相のク
ロックＣＫの一例を示す波形図である。被測定容量８の
静電容量値を測定する場合、クロック発生回路１０より
図２に示すような周波数ｆの単相のクロックＣＫを生成
し、それをＰＭＯＳトランジスタ１のゲートとＰＭＯＳ
トランジスタ２のゲートに供給する。ＰＭＯＳトランジ
スタ１および２はそのゲートに入力されるクロックＣＫ
が“Ｌ”（ローレベル）の期間はオン状態となり、ＮＭ
ＯＳトランジスタ３および４のドレインは電圧Ｖｄｄの
電源に接続される。従って、このＮＭＯＳトランジスタ
４のドレインに接続されている被測定容量８には電荷が
充電され、それまで電流が流れていなかったＮＭＯＳト
ランジスタ３および４にも一定の電流が流れる。

【００２２】ここで、ＮＭＯＳトランジスタ３および４
のゲートには、ＮＭＯＳトランジスタ１２のゲートとド
レインが接続され、定電流源１１からの直流定電流が供
給されているので、ＰＭＯＳトランジスタ１および２が
オン状態になった時、上記ＮＭＯＳトランジスタ３およ
び４に流れる一定の電流は、このＮＭＯＳトランジスタ
３および４とＮＭＯＳトランジスタ１２との素子サイズ
に比例した電流値となる。従って、被測定容量８を充電
する際に貫通電流が流れるのを防止でき、充電時にＰＭ
ＯＳトランジスタ１および２のドレイン電圧が瞬間的に
電源もしくはグランドに変化することを防止することが
できる。

【００２３】一方、それぞれのゲートに入力されるクロ
ックＣＫが“Ｈ”（ハイレベル）になると、ＰＭＯＳト
ランジスタ１および２はオフ状態となり、ＮＭＯＳトラ
ンジスタ３，４のドレインは電源から切り離される。従
って、ＮＭＯＳトランジスタ３を流れていた一定の電流
が遮断され、被測定容量８に充電されていた電荷はＮＭ
ＯＳトランジスタ４を介して放電される。その時、ＮＭ
ＯＳトランジスタ４のゲートには、ＮＭＯＳトランジス
タ１２のゲートおよびドレインが接続されていて、定電
流源１１からの直流定電流が供給されているので、ＮＭ
ＯＳトランジスタ４には被測定容量８より、ＮＭＯＳト
ランジスタ１２との素子サイズに比例した一定の電流が
流れる。この一定電流により、被測定容量８に充電され
ている電荷がＮＭＯＳトランジスタ４を経てグランドに
放電される。

【００２４】このように、ＮＭＯＳトランジスタ３およ
び４のゲートにはＮＭＯＳトランジスタ１２のゲートと
ドレインが接続されて、定電流源１１からの直流定電流
が供給されているので、ＮＭＯＳトランジスタ３および
４にはそれらとＮＭＯＳトランジスタ１２との素子サイ
ズに比例した電流が流れ、被測定容量８に充電された電
荷はこの電流によって放電される。従って、被測定容量
８の放電の際に貫通電流が発生することはなくなり、放
電時にＰＭＯＳトランジスタ１および２のドレイン電圧
が瞬間的に電源もしくはグランドに変化することを防止
できる。

【００２５】なお、クロックＣＫの周期Ｔは被測定容量
８の電荷が充放電されるのに充分な時間が必要である。
ここで、クロック発生回路１０から出力されるクロック
ＣＫの周波数は、図２に示すようにｆ（ｆ＝１／Ｔ）で
あるものとする。このクロック発生回路１０からの周波
数ｆのクロックＣＫによってＰＭＯＳトランジスタ１お
よび２がオン／オフされる時、ＰＭＯＳトランジスタ１
とＮＭＯＳトランジスタ３との直列回路に流れる直流電
流値Ｉ１を電流計５によって、ＰＭＯＳトランジスタ２
とＮＭＯＳトランジスタ４との直列回路に流れる直流電
流値Ｉ２を電流計６によってそれぞれ測定する。この直
流電流値Ｉ１，Ｉ２と、電源の電圧Ｖｄｄおよびクロッ
クＣＫの周波数ｆより、次式の関係から、被測定容量８
の静電容量値Ｃを求めることができる。

【００２６】Ｉ１−Ｉ２＝Ｃ・Ｖｄｄ・ｆ

【００２７】以上のように、この実施の形態１によれ
ば、ＮＭＯＳトランジスタ３および４に定電流源１１よ
り一定の直流電流を供給することによって、被測定容量
８の充放電時に流れる貫通電流を防止し、ＰＭＯＳトラ
ンジスタ１および２の充放電の際にそのドレインが瞬間
的に電源もしくはグランドに変化するのを防止すること
ができるため、従来被測定容量の充放電に際して貫通電
流が流れるのを防止するために必要であったノンオーバ
ーラップな２相クロックが単相のクロックでよくなり、
クロック発生回路１０として簡易な回路を用いることが
可能となって、静電容量測定回路の小型化が可能になる
という効果が得られる。

【００２８】また、この実施の形態１によれば、ドレイ
ンとゲートとを接続したＮＭＯＳトランジスタ１２を、
定電流源１１に対して直列に接続しているので、ＮＭＯ
Ｓトランジスタ３および４に流れる電流を、それらＮＭ
ＯＳトランジスタ３，４とＮＭＯＳトランジスタ１２の
素子サイズに比例した一定の電流値とすることができる
ため、静電容量測定回路におけるＮＭＯＳトランジスタ
３および４に流れる電流の設定の自由度を、より広くす
ることができるという効果も得られる。

【００２９】なお、上記説明では、第１の素子をＰＭＯ
Ｓトランジスタ１、第２の素子をＰＭＯＳトランジスタ
２、第３の素子をＮＭＯＳトランジスタ３、第４の素子
をＮＭＯＳトランジスタ４とし、被測定容量８をＰＭＯ
Ｓトランジスタ２のドレインとＮＭＯＳトランジスタ４
のドレインとの接続点に接続したものを示したが、第１
の素子をＰＭＯＳトランジスタ２、第２の素子をＰＭＯ
Ｓトランジスタ１、第３の素子をＮＭＯＳトランジスタ
４、第４の素子をＮＭＯＳトランジスタ３として、ＰＭ
ＯＳトランジスタ１のドレインとＮＭＯＳトランジスタ
３のドレインとの接続点に被測定容量８を接続するよう
にしてもよい。

【００３０】実施の形態２．次に、この発明の実施の形
態２として、実施の形態１で説明した静電容量測定回路
の原理を利用した静電容量比較器について説明する。図
３はそのようなこの発明の実施の形態２による静電容量
比較器を示す回路図である。図において、１は第１の素
子としてのＰＭＯＳトランジスタ、２は第１の素子とし
てのＰＭＯＳトランジスタ、３は第３の素子としてのＮ
ＭＯＳトランジスタ、４は第４の素子としてのＮＭＯＳ
トランジスタ、１０はクロック発生回路、１１は定電流
源、１２は第５の素子としてのＮＭＯＳトランジスタで
あり、これらは図１に同一符号を付して示した、実施の
形態１のそれらに相当する部分である。

【００３１】１３，１４はその静電容量が互いに比較さ
れる比較容量であり、比較容量１３はＰＭＯＳトランジ
スタ１のドレインとＮＭＯＳトランジスタ３のドレイン
との接続点に、比較容量１４はＰＭＯＳトランジスタ２
のドレインとＮＭＯＳトランジスタ４のドレインとの接
続点にそれぞれ接続されている。１５は入力端子の一方
（−）がＰＭＯＳトランジスタ１のドレインとＮＭＯＳ
トランジスタ３のドレインとの接続点に、他方（＋）が
ＰＭＯＳトランジスタ２のドレインとＮＭＯＳトランジ
スタ４のドレインとの接続点に接続されて、それらの電
圧比較を行うコンパレータであり、１６はこのコンパレ
ータ１５の出力を一時保持しておくラッチである。な
お、このコンパレータ１５およびラッチ１６はクロック
発生回路１０の発生するクロックＣＫにて制御される。

【００３２】次に動作について説明する。実施の形態１
で説明した場合と同様に、クロック発生回路１０の発生
するクロックＣＫが“Ｌ”の期間においてはＰＭＯＳト
ランジスタ１および２がオン状態となり、比較容量１３
および１４に電荷が充電される。なお、このクロックＣ
Ｋが“Ｌ”の期間においてはコンパレータ１５は動作せ
ず、ラッチ１６は前のサイクルのデータを保持してい
る。

【００３３】比較容量１３および１４の充電が完了する
のに充分な時間が経過した後、クロック発生回路１０の
発生するクロックＣＫは“Ｈ”となる。このクロックＣ
Ｋが“Ｈ”の期間においてはＰＭＯＳトランジスタ１お
よび２がオフ状態となり、比較容量１３および１４に充
電されていた電荷が、ＮＭＯＳトランジスタ３あるいは
ＮＭＯＳトランジスタ４を経由して放電される。ここ
で、ＮＭＯＳトランジスタ３および４のゲートには、Ｎ
ＭＯＳトランジスタ１２のゲートおよびドレインが接続
されていて、定電流源１１からの直流定電流が供給され
ているので、ＮＭＯＳトランジスタ３には比較容量１３
より、ＮＭＯＳトランジスタ４には比較容量１４より、
ＮＭＯＳトランジスタ１２との素子サイズに比例した一
定の電流が流れる。この一定電流により、比較容量１３
および１４に充電されている電荷がＮＭＯＳトランジス
タ３あるいは４を経てグランドに放電される。

【００３４】その時、比較容量１３と１４の静電容量の
違いによって、ＰＭＯＳトランジスタ１およびＮＭＯＳ
トランジスタ３のドレイン電圧（比較容量１３の充電電
圧）と、ＰＭＯＳトランジスタ２およびＮＭＯＳトラン
ジスタ４のドレイン電圧（比較容量１４の充電電圧）と
の間に差が生じる。これらの電圧はコンパレータ１５の
各入力端子に入力され、クロックＣＫが“Ｈ”になると
互いに比較される。このコンパレータ１５の比較結果は
クロックＣＫが“Ｈ”となった時にラッチ１６に保持さ
れ、比較容量１３と１４の静電容量の比較結果として出
力される。この動作をクロックＣＫに従って繰り返すこ
とにより、毎周期、比較容量１３と１４との容量比較を
行うことができる。

【００３５】以上のように、この実施の形態２によれ
ば、定電流源１１を用いてＮＭＯＳトランジスタ３と４
とを流れる電流を規定しているので、比較容量１３およ
び１４の放電をゆっくり行うことができ、従来の静電容
量測定回路では充放電の際に瞬間的に電源もしくはグラ
ンドに変化していた、ＰＭＯＳトランジスタ１（ＮＭＯ
Ｓトランジスタ３）のドレイン電圧とＰＭＯＳトランジ
スタ２（ＮＭＯＳトランジスタ４）のドレイン電圧をゆ
っくりと変化させることができるようになり、それらの
ドレイン電圧の差を利用して比較容量１３と１４の静電
容量を比較する静電容量比較器を実現できるという効果
が得られる。

【００３６】実施の形態３．なお、上記実施の形態２に
よる静電容量比較器を用いれば、Ｉ／Ｏのドライバサイ
ズを自動的に選択するバッファ回路を実現することがで
きる。図４はそのようなこの発明の実施の形態３による
バッファ回路を示す回路図である。図において、２０は
上記実施の形態２に示した構成を有する静電容量比較器
であり、２１はこの静電容量比較器２０の出力を反転さ
せるインバータである。２２は静電容量比較器２０の出
力端子ＯＵＴより出力される比較結果によってオン／オ
フされるスイッチ素子としてのＰＭＯＳトランジスタで
あり、２３はインバータ２１によって極性が反転された
静電容量比較器２０の比較結果によってオン／オフされ
るスイッチ素子としてのＮＭＯＳトランジスタである。

【００３７】２４はこのバッファ回路におけるドライバ
素子としてのＰＭＯＳトランジスタであり、２５は同じ
くドライバ素子としてのＮＭＯＳトランジスタである。
これらＰＭＯＳトランジスタ２４とＮＭＯＳトランジス
タ２５は、ドレインが相互に接続され、それぞれのゲー
トにはバッファ入力が入力されている。また、ＰＭＯＳ
トランジスタ２４のソースは電源に、ＮＭＯＳトランジ
スタ２５のソースはグランドにそれぞれ接続されてい
る。

【００３８】２６はＰＭＯＳトランジスタ２４に対して
並列に接続されてドライバサイズを拡張するための、拡
張ドライバ素子としてのＰＭＯＳトランジスタであり、
２７はＮＭＯＳトランジスタ２５に対して並列に接続さ
れてドライバサイズを拡張するための、拡張ドライバ素
子としてのＮＭＯＳトランジスタである。これらＰＭＯ
Ｓトランジスタ２６とＮＭＯＳトランジスタ２７は、ド
レインが相互に接続され、それぞれのゲートにはバッフ
ァ入力が入力されている。また、ＰＭＯＳトランジスタ
２６のソースはＰＭＯＳトランジスタ２２を介して電源
に、ＮＭＯＳトランジスタ２７のソースはＮＭＯＳトラ
ンジスタ２３を介してグランドにそれぞれ接続されてお
り、これらＰＭＯＳトランジスタ２６とＮＭＯＳトラン
ジスタ２７は、ＰＭＯＳトランジスタ２２およびＮＭＯ
Ｓトランジスタ２３のオン／オフによって活性／非活性
が制御される。

【００３９】２８は静電容量比較器２０の入力端子の一
方（ＩＮ１）に接続されて、負荷容量と比較されるリフ
ァレンス容量である。２９はＰＭＯＳトランジスタ２４
のドレインとＮＭＯＳトランジスタ２５のドレインとの
接続点、およびＰＭＯＳトランジスタ２６のドレインと
ＮＭＯＳトランジスタ２７のドレインとの接続点に接続
されて、このバッファ回路のバッファ出力が出力される
パッドであり、静電容量比較器２０の入力端子の他方
（ＩＮ２）に接続されて、その負荷容量がリファレンス
容量２８と比較される。

【００４０】次に動作について説明する。静電容量比較
器２０は一方の入力端子ＩＮ１に接続されたリファレン
ス容量の方が、他方の入力端子ＩＮ２に接続された負荷
容量よりも大きければ、その出力端子ＯＵＴより出力す
る比較結果を“Ｈ”、小さければ“Ｌ”として、ＰＭＯ
Ｓトランジスタ２２のゲートには直接、ＮＭＯＳトラン
ジスタ２３のゲートにはインバータ２１で極性反転させ
て印加する。従って、静電容量比較器２０の比較結果が
“Ｈ”の期間ではＰＭＯＳトランジスタ２２とＮＭＯＳ
トランジスタ２３はオフ状態となり、ＰＭＯＳトランジ
スタ２６およびＮＭＯＳトランジスタ２７は非活性状態
となる。この静電容量比較器２０の比較結果が“Ｈ”の
期間にバッファ入力が入力されると、ＰＭＯＳトランジ
スタ２４およびＮＭＯＳトランジスタ２５のみがそのバ
ッファ入力に応じてオン／オフ動作を行い、バッファ出
力をパッド２９に出力する。その時、パッド２９の負荷
容量が大きくなるとドライバサイズが不足してバッファ
出力の遅延時間が大きくなる。

【００４１】そこで、このパッド２９を静電容量比較器
２０の一方の入力端子ＩＮ２に接続して、その負荷容量
を当該静電容量比較器２０の他方の入力端子ＩＮ１に接
続されたリファレンス容量２８と比較する。その結果、
リファレンス容量２８よりもパッド２９の負荷容量の方
が大きくなった場合、静電容量比較器２０は出力する比
較結果を“Ｌ”にする。従って、ＰＭＯＳトランジスタ
２２およびＮＭＯＳトランジスタ２３はオン状態に移行
し、ＰＭＯＳトランジスタ２６とＮＭＯＳトランジスタ
２７は活性化される。従って、ＰＭＯＳトランジスタ２
４とＰＭＯＳトランジスタ２６、およびＮＭＯＳトラン
ジスタ２５とＮＭＯＳトランジスタ２７がバッファ入力
に基づいてオン／オフ動作を行い、それに応じたバッフ
ァ出力をパッド２９に出力する。このように、パッド２
９の負荷容量がリファレンス容量２８を越えた場合に
は、ＰＭＯＳトランジスタ２２とＮＭＯＳトランジスタ
２３をオン状態にして、自動的にドライバサイズを大き
くするため、バッファ出力の遅延時間は短縮される。

【００４２】なお、リファレンス容量を複数個用意し、
それら各リファレンス容量との比較結果によって複数対
のスイッチ素子をオン／オフ制御することにより、何通
りかのドライバサイズを自動的に選択することも可能と
なる。

【００４３】以上のように、この実施の形態３によれ
ば、静電容量比較器２０によるリファレンス容量２８と
パッド２９の負荷容量との比較結果によって、ＰＭＯＳ
トランジスタ２６のソースを電源に接続するＰＭＯＳト
ランジスタ２２、およびＮＭＯＳトランジスタ２７のソ
ースをグランドに接続するＮＭＯＳトランジスタ２３を
オン／オフさせているので、負荷容量が途中で変化した
場合でも、クロックの周期毎にドライバサイズを自動的
に選択することができ、パッド２９の負荷容量が大きく
なっても、ドライバサイズの不足によるバッファ出力の
遅延時間の増大を防止できるバッファ回路が実現できる
という効果が得られる。

【００４４】

【発明の効果】以上のように、この発明によれば、単相
のクロックでオン／オフする第１および第２の素子を介
して、定電流源からの定電流に応じた電流を流す第３お
よび第４の素子を電源に接続し、第２の素子がオン時に
充電された被測定容量の電荷をオフ時に第４の素子を介
して放電し、その時に第１と第３の素子の直流回路を流
れる直流電流と、第２と第４の素子の直流回路を流れる
直列電流を用いて、被測定容量の静電容量を求めるよう
に構成したので、被測定容量の充放電に際して貫通電流
が流れることがなくなるため、従来の静電容量測定回路
で貫通電流を防止するために必要であったノンオーバー
ラップな２相のクロックが不要となり、単相のクロック
で被測定容量の静電容量を測定することが可能となるた
め、クロック発生回路が簡易化されて、静電容量測定回
路の回路規模を小型化することが可能となり、被測定容
量を充放電する際の電流も制御することのできる静電容
量測定回路が得られる効果がある。

【００４５】この発明によれば、定電流源に対して直列
に第５の素子を設け、第３の素子と第４の素子に流れる
電流を、それらと第５の素子の素子サイズに比例した一
定の電流値とするように構成したので、第３の素子と第
４の素子に流れる電流の設定の自由度がより広い静電容
量測定回路を得ることができるという効果がある。

【００４６】この発明によれば、単相のクロックでオン
／オフする第１および第２の素子を介して、定電流源か
らの定電流に応じた電流を流す第３および第４の素子を
電源に接続し、第１および第２の素子のオン時に充電さ
れた各比較容量を充電し、オフ時に第３および第４の素
子を経由してそれを放電して、その時の各比較容量の充
電電圧をコンパレータによって比較することにより、各
比較容量の静電容量の比較を行うように構成したので、
第３および第４の素子を流れる電流が定電流源によって
規定されて、比較容量をゆっくり放電することができる
ため、各比較容量の充電電圧の差を利用してそれら各比
較容量の静電容量を比較する静電容量比較器が得られる
という効果がある。

【００４７】この発明によれば、定電流源に対して直列
に第５の素子を設け、第３の素子と第４の素子に流れる
電流を、それらと第５の素子の素子サイズに比例した一
定の電流値とするように構成したので、第３の素子と第
４の素子に流れる電流の設定の自由度がより広い静電容
量比較器を得ることができるという効果がある。

【００４８】この発明によれば、静電容量比較器による
パッドの負荷容量とリファレンス容量との比較結果に従
ってスイッチ素子をオン／オフさせ、当該バッファ回路
のドライバサイズ拡張のための拡張ドライバ素子を活性
化するか否かを制御するように構成したので、負荷容量
が途中で変化した場合でも、クロックの周期毎にドライ
バサイズを自動的に選択することが可能となり、負荷容
量が大きくなっても遅延時間の増大を防止できるバッフ
ァ回路が得られるという効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による静電容量測定
回路を示す回路図である。

【図２】 実施の形態１の静電容量測定回路における単
相のクロックの一例を示す波形図である。

【図３】 この発明の実施の形態２による静電容量比較
器を示す回路図である。

【図４】 この発明の実施の形態３によるバッファ回路
を示す回路図である。

【図５】 従来の静電容量測定回路を示す回路図であ
る。

【図６】 従来の静電容量測定回路におけるノンオーバ
ーラップな２相のクロックの一例を示す波形図である。

【符号の説明】

１ ＰＭＯＳトランジスタ（第１の素子）、２ ＰＭＯ
Ｓトランジスタ（第２の素子）、３ ＮＭＯＳトランジ
スタ（第３の素子）、４ ＮＭＯＳトランジスタ（第４
の素子）、５，６ 電流計、８ 被測定容量、１０ ク
ロック発生回路、１１ 定電流源、１２ ＮＭＯＳトラ
ンジスタ（第５の素子）、１３，１４比較容量、１５
コンパレータ、１６ ラッチ、２０ 静電容量比較器、
２１インバータ、２２ ＰＭＯＳトランジスタ（スイッ
チ素子）、２３ ＮＭＯＳトランジスタ（スイッチ素
子）、２４ ＰＭＯＳトランジスタ（ドライバ素子）、
２５ ＮＭＯＳトランジスタ（ドライバ素子）、２６
ＰＭＯＳトランジスタ（拡張ドライバ素子）、２７ Ｎ
ＭＯＳトランジスタ（拡張ドライバ素子）、２８リファ
レンス容量。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 単相のクロックに従って電源の接続をオ
   ン／オフする第１の素子と、 前記単相のクロックに従って電源の接続をオン／オフ
   し、オン状態において被測定容量の充電を行う第２の素
   子と、 前記第１の素子がオン状態の時に電源に接続され、入力
   される定電流に応じた電流を流す第３の素子と、 前記第２の素子がオン状態の時に電源に接続され、入力
   される定電流に応じた電流を流すとともに、前記第２の
   素子がオフ状態の時に、前記被測定容量に充電された電
   荷を、前記入力される定電流に応じた電流によって放電
   させる第４の素子と、 前記第１の素子および第２の素子に供給する単相のクロ
   ックを発生するクロック発生回路と、 前記第３の素子および第４の素子に供給する定電流を発
   生させる定電流源とを備えた静電容量測定回路。
2. 【請求項２】 第３の素子および第４の素子に流れる電
   流を、前記第３の素子あるいは第４の素子との素子サイ
   ズに比例した一定の電流値とするための第５の素子を、
   定電流源に対して直列に設けたことを特徴とする請求項
   １記載の静電容量測定回路。
3. 【請求項３】 単相のクロックに従って電源の接続をオ
   ン／オフし、オン状態において、その静電容量が互いに
   比較される比較容量をそれぞれ充電する第１および第２
   の素子と、 前記第１の素子がオン状態の時に電源に接続され、入力
   される定電流に応じた電流を流すとともに、前記第１の
   素子がオフ状態の時に、前記比較容量の一方に充電され
   た電荷を、前記入力される定電流に応じた電流によって
   放電させる第３の素子と、 前記第２の素子がオン状態の時に電源に接続され、入力
   される定電流に応じた電流を流すとともに、前記第２の
   素子がオフ状態の時に、前記比較容量の他方に充電され
   た電荷を、前記入力される定電流に応じた電流によって
   放電させる第４の素子と、 前記各比較容量相互の充電電圧を、前記単相のクロック
   に従って比較するコンパレータと、 前記第１の素子、第２の素子およびコンパレータに供給
   される単相のクロックを発生するクロック発生回路と、 前記第３の素子および第４の素子に供給される定電流を
   発生させる定電流源とを備えた静電容量比較器。
4. 【請求項４】 第３の素子および第４の素子に流れる電
   流を、前記第３の素子あるいは第４の素子との素子サイ
   ズに比例した一定の電流値とするための第５の素子を、
   定電流源に対して直列に設けたことを特徴とする請求項
   ３記載の静電容量比較器。
5. 【請求項５】 当該バッファ回路に入力されるバッファ
   入力に応じたバッファ出力をパッドに出力するドライバ
   素子と、 前記ドライバ素子に対して並列に接続された、ドライバ
   サイズ拡張のための拡張ドライバ素子と、 バッファ出力が出力される前記パッドの負荷容量をリフ
   ァレンス容量と比較する静電容量比較器と、 前記静電容量比較器の比較結果に従って、前記拡張ドラ
   イバ素子の活性／非活性を制御するスイッチ素子とを備
   えたバッファ回路。